一种三态与非门电路及芯片

技术领域

本发明涉及半导体技术领域，尤其涉及一种三态与非门电路及芯片。

背景技术

随着晶体管尺寸的不断减小，CPU和GPU芯片上实现的功能也越来越多，导致传统的晶体管，例如三极管等总体数量成几何倍数增长，进而致使芯片上的功能电路拓扑(通俗说是线路连接关系)也越来越复杂。而一个高速的CPU芯片能工作的最大频率往往会受限于这些复杂的线路连接关系。

发明内容

有鉴于此，本发明实施例提供一种三态与非门电路及芯片，便于降低芯片上功能电路拓扑的复杂程度，从而在一定程度可提高芯片性能。

为达到上述发明目的，采用如下技术方案：

第一方面，本发明实施例提供一种三态与非门电路，包括：第一碳纳米场效应晶体管、第二碳纳米场效应晶体管、第三碳纳米场效应晶体管、第四碳纳米场效应晶体管、第五碳纳米场效应晶体管、第六碳纳米场效应晶体管、第七碳纳米场效应晶体管及第八碳纳米场效应晶体管，所述第一碳纳米场效应晶体管、第二碳纳米场效应晶体管、第五碳纳米场效应晶体管及第六碳纳米场效应晶体管为N型碳纳米场效应晶体管，所述第三碳纳米场效应晶体管、第四碳纳米场效应晶体管、第七碳纳米场效应晶体管及第八碳纳米场效应晶体管为P型碳纳米场效应晶体管；

所述第一碳纳米场效应晶体管的源极与第二碳纳米场效应晶体管的漏极连接，所述第二纳米场效应晶体管的源极接电源地，所述第一碳纳米场效应晶体管与第二碳纳米场效应晶体管的阈值电压相同；

所述第三碳纳米场效应晶体管与第四碳纳米场效应晶体管并联，所述第三碳纳米场效应晶体管与第四碳纳米场效应晶体管的阈值电压相同，所述第三碳纳米场效应晶体管与所述第四碳纳米场效应晶体管的源极分别接第一供电电源，所述第三碳纳米场效应晶体管与所述第四碳纳米场效应晶体管的漏极分别与所述第一碳纳米场效应晶体管的源极连接，且其连接端为信号输出端；

所述第七碳纳米场效应晶体管与第八碳纳米场效应晶体管并联，所述第七碳纳米场效应晶体管与第八碳纳米场效应晶体管的阈值电压相同，所述第七碳纳米场效应晶体管与所述第八碳纳米场效应晶体管的源极分别接第二供电电源；

所述第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的漏极分别与第五碳纳米场效应晶体管源极连接，所述第五碳纳米场效应晶体管漏极与第六碳纳米场效应晶体管的源极连接，所述第六碳纳米场效应晶体管的漏极与所述第三碳纳米场效应晶体管及第四碳纳米场效应晶体管的漏极连接；或者，所述第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的漏极分别与第五碳纳米场效应晶体管的漏极连接，所述第五碳纳米场效应晶体管源极与第六碳纳米场效应晶体管的漏极连接，所述第六碳纳米场效应晶体管的源极与所述第三碳纳米场效应晶体管及第四碳纳米场效应晶体管的漏极连接；

所述第五碳纳米场效应晶体管与第六碳纳米场效应晶体管的阈值电压相同；

所述第一碳纳米场效应晶体管、第二碳纳米场效应晶体管、第三碳纳米场效应晶体管、第四碳纳米场效应晶体管、第五碳纳米场效应晶体管、第六碳纳米场效应晶体管、第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的栅极为信号输入端。

可选地，所述第一碳纳米场效应晶体管及第二碳纳米场效应晶体管的阈值电压分别为0.549V，第三碳纳米场效应晶体管与第四碳纳米场效应晶体管的阈值电压分别为-0.549V，第五碳纳米场效应晶体管与第六碳纳米场效应晶体管的阈值电压分别为0.078V，第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的阈值电压分别为-0.078V。

可选地，所述第一碳纳米场效应晶体管、第二碳纳米场效应晶体管、所述第三碳纳米场效应晶体管与第四碳纳米场效应晶体管的衬底电压不偏置，所述第五碳纳米场效应晶体管、第六碳纳米场效应晶体管、第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的衬底电压偏置。

可选地，所述第五碳纳米场效应晶体管及第六碳纳米场效应晶体管衬底正向偏置电压为0.9V。

可选地，所述第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的衬底正向偏置电压为0V。

可选地，所述第一供电电源电压为0.9V，第二供电电源电压为0.45V。

本发明实施例基于碳纳米场效应晶体管(Carbon Nanotube Field EffectTransistor，英文简称：CNFET)提供的三态与非门电路，区别于传统的二进制只有逻辑0和逻辑1，该三态逻辑包含逻辑0、逻辑1及逻辑2，使得三态与非门逻辑中每一个信号可以承载更多的信息，对于同一功能电路，采用三态逻辑实现，相比二进制逻辑实现方式，可以节省更多的晶体管，相应也会降低线路连接关系的复杂程度，并进而可达到降低功耗以及提高性能的目的。由此，本发明实施例提供的三态与非门电路，当应用于芯片时，便于降低芯片上功能电路拓扑的复杂程度，从而在一定程度可提高芯片性能。

第二方面，本发明实施例提供一种芯片，包括基板，在所述基板上设有第一方面任一所述的三态与非门电路，所述三态与非门电路的信号输入端与基板上的上一级电路输出端连接，所述三态与非门电路的信号输出端与基板上的下一级电路输入端连接，所述三态与非门电路用于输入输出开关量信号。

本发明实施例提供的芯片，由于采用第一方面任一所述的三态与非门电路替代传统的晶体管开关电路，相比于二进制逻辑实现方式，所述三态与非门逻辑中每一个信号可以承载更多的信息，对于芯片上同一功能电路，采用三态逻辑实现，可以节省更多的晶体管，相应也会降低线路连接关系的复杂程度，从而在一定程度上可降低芯片功耗以及提高芯片性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本发明一实施例三态与非门电路原理图；

图2为图1中碳纳米场效应晶体管结构示意图；

图3为碳纳米场效应晶体管的衬底偏置电压与导通电流之间的关系曲线图。

具体实施方式

下面结合附图对本发明实施例进行详细描述。

应当明确，为了更加清楚说明本发明，在以下的具体实施例中描述了众多技术细节，本领域技术人员应当理解，没有其中的某些细节，本发明同样可以实施。另外，为了凸显本发明的主旨，涉及的一些本领域技术人员所熟知的方法、手段、零部件及其应用等未作详细描述，但是，这并不影响本发明的实施。本文所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

图1为本发明一实施例三态与非门电路原理图，图2为图1中碳纳米场效应晶体管结构示意图。参看图1及图2所示，本发明实施例提供的三态与非门电路，适用于低功耗高速芯片电路拓扑设计与芯片开发中。

三态与非门电路也可以简称为三态与非门，三态逻辑值包含逻辑0、逻辑1及逻辑2；所述三态与非门电路包括：第一碳纳米场效应晶体管、第二碳纳米场效应晶体管、第三碳纳米场效应晶体管、第四碳纳米场效应晶体管、第五碳纳米场效应晶体管、第六碳纳米场效应晶体管、第七碳纳米场效应晶体管及第八碳纳米场效应晶体管。

其中，参看图2所示，碳纳米场效应晶体管，有时候也简称碳纳米管，与金属-氧化物-半导体(Metal-Oxide-SemIConductor)MOS管类似，也分为P型碳纳米管与N型碳纳米管，两种类型的碳纳米管的电路原理相同，区别在于电源极性相反。

如图2所示，碳纳米管具有三个端子，分别为栅极(Gate，简称G)、源极(Source、简称S)及漏极(Drain，简称D)，栅极一般为信号输入端，或称为控制端。

碳纳米管相比于传统的晶体管，例如三极管，具有优越的电气性能和低功耗性能，其电气性能主要体现在：体偏置(Body biasing)电气特性。

所述第一碳纳米场效应晶体管、第二碳纳米场效应晶体管、第五碳纳米场效应晶体管及第六碳纳米场效应晶体管为N型碳纳米场效应晶体管，所述第三碳纳米场效应晶体管、第四碳纳米场效应晶体管、第七碳纳米场效应晶体管及第八碳纳米场效应晶体管为P型碳纳米场效应晶体管。

所述第一碳纳米场效应晶体管的源极与第二碳纳米场效应晶体管的漏极连接，所述第二纳米场效应晶体管的源极接电源地，所述第一碳纳米场效应晶体管与第二碳纳米场效应晶体管的阈值电压相同。

在一些实施例中，所述第一碳纳米场效应晶体管及第二碳纳米场效应晶体管的阈值电压分别为0.549V。

所述第三碳纳米场效应晶体管与第四碳纳米场效应晶体管并联，所述第三碳纳米场效应晶体管与第四碳纳米场效应晶体管的阈值电压相同，在一些实施例中，第三碳纳米场效应晶体管与第四碳纳米场效应晶体管的阈值电压分别为-0.549V；所述第三碳纳米场效应晶体管与所述第四碳纳米场效应晶体管的源极分别接第一供电电源，所述第三碳纳米场效应晶体管与所述第四碳纳米场效应晶体管的漏极分别与所述第一碳纳米场效应晶体管的源极连接，且其连接端为信号输出端。

所述第七碳纳米场效应晶体管与第八碳纳米场效应晶体管并联，所述第七碳纳米场效应晶体管与第八碳纳米场效应晶体管的阈值电压相同，所述第七碳纳米场效应晶体管与所述第八碳纳米场效应晶体管的源极分别接第二供电电源。

在一些实施例中，第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的阈值电压分别为-0.078V。

所述第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的漏极分别与第五碳纳米场效应晶体管源极连接，所述第五碳纳米场效应晶体管的漏极与第六碳纳米场效应晶体管的源极连接，所述第六碳纳米场效应晶体管的漏极与所述第三碳纳米场效应晶体管及第四碳纳米场效应晶体管的漏极连接。

可以理解的是，结型场效应管的源极S和漏极D在制造工艺上是对称的，一般可以互换使用。因此，在一些可替代实施方式中，所述第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的漏极分别与第五碳纳米场效应晶体管的漏极连接，所述第五碳纳米场效应晶体管源极与第六碳纳米场效应晶体管的漏极连接，所述第六碳纳米场效应晶体管的源极与所述第三碳纳米场效应晶体管及第四碳纳米场效应晶体管的漏极连接。

所述第五碳纳米场效应晶体管与第六碳纳米场效应晶体管的阈值电压相同；在一些实施例中，所述第五碳纳米场效应晶体管与第六碳纳米场效应晶体管的阈值电压分别为0.078V。

所述第一碳纳米场效应晶体管、第二碳纳米场效应晶体管、第三碳纳米场效应晶体管、第四碳纳米场效应晶体管、第五碳纳米场效应晶体管、第六碳纳米场效应晶体管、第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的栅极为信号输入端。

本发明实施例基于碳纳米场效应晶体管形成的三态与非门电路，区别于传统的二进制只有逻辑0和逻辑1，该三态逻辑包含逻辑0、逻辑1及逻辑2，使得三态与非门逻辑中每一个信号可以承载更多的信息，对于同一功能电路，采用三态逻辑实现，相比二进制逻辑实现方式，可以节省更多的晶体管，相应也会降低线路连接关系的复杂程度，并进而可达到降低功耗以及提高性能的目的。由此，本发明实施例提供的三态与非门电路，当应用于芯片时，便于降低芯片上功能电路拓扑的复杂程度，从而在一定程度可提高芯片性能。

另外，经过系统级仿真软件HSPICE仿真结果显示，本实施例提供的三态与非门电路与现有的一些CNFET三态逻辑单元相比，具有更好的功耗性能乘积指标，一般体现以功率延时积(Power delay product，PDP)来衡量，实现了功耗和性能更佳的平衡。

其中，在逻辑门电路中，功率延时积PDP是功耗与延迟时间的乘积，其用于衡量逻辑门电路的性能指标，该值越小，则表明逻辑门电路性能越好。如下表1为在仿真软件HSPICE仿真测试得到的功率延时积PDP的值，从表1中的数据看，本实施提供的三态与非门电路的功率延时积PDP比现有的CNFET三态逻辑单元的该指标小很多，即性能有效得到优化。

表1

其中，表1中的比对方案1的PDP指标是基于现有1中的三态逻辑单元方案得出的测试结果。

表1中的比对方案2的PDP指标是基于现有2中的三态逻辑单元方案得出的测试结果。

碳纳米管的阈值电压(Threshold voltage，Vth)值可以通过碳纳米管的直径控制；如图2所示，碳纳米管包括基板1(Substrate)，在基板1上具有三根碳纳米单管CNTs，在碳纳米单管CNTs上具有三个端子，分别为源极S，栅极G和漏极D，其单管CNTs直径决定了碳纳米管的阈值电压Vth。

在一些实施例中，所述第一碳纳米场效应晶体管、第二碳纳米场效应晶体管、所述第三碳纳米场效应晶体管与第四碳纳米场效应晶体管的衬底电压不偏置，所述第五碳纳米场效应晶体管、第六碳纳米场效应晶体管、第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的衬底电压偏置。

图3碳纳米场效应晶体管的衬底偏置电压与导通电流之间的关系曲线图；图中展示了CNFET衬底偏置电压对于器件电流导通性能的影响，其中，横坐标表示衬底偏置电压(Back biasing voltages)，单位为伏特(V)；纵坐标表示器件导通电流，单位为安培(A)；Vb表示衬底偏置电压；曲线I2表示高Vth，例如为0.78V，的晶体管处于导通状态，没有加衬底偏置电压的电流，即衬底与源极之间的电压vbs＝0状态下晶体管的电流；曲线I1表示低Vth，例如为0.12V，的晶体管处于关闭状态，衬底偏置电压从0变化到1时对应的导通电流的变化曲线。

本实施例中，通过使上述相应碳纳米场效应晶体管的衬底电压偏置，即使碳纳米管CNFET没有开启，但是漏电流可以通过衬底偏置电压来控制大小，达到开关的作用。

具体地，所述第五碳纳米场效应晶体管及第六碳纳米场效应晶体管衬底正向偏置电压为0.9V。

所述第七碳纳米场效应晶体管及第八碳纳米场效应晶体管的衬底正向偏置电压为0V。

在一些实施例中，所述第一供电电源电压为0.9V，第二供电电源电压为0.45V。

在基于前述的仿真软件在对模拟波形测试的结果中，还得到本发明实施例三态与非门电路功能的真值表，如表2所示：

表2

如表2为：当IN1＝logic0，IN2＝logic0，T1，T2，T3，T4，T5，T6，T7，T8的状态分别为：关，关，开，开，关，关，开，开，输出为logic2(VDD1)。

当IN1＝logic0，IN2＝logic1，T1，T2，T3，T4，T5，T6，T7，T8的状态分别为：关，关，关，开，关，开，开，开，输出为logic2(VDD1)。

当IN1＝logic0，IN2＝logic2，T1，T2，T3，T4，T5，T6，T7，T8的状态分别为：关，开，关，开，关，开，关，开，输出为logic2(VDD1)。

当IN1＝logic1，IN2＝logic0，T1，T2，T3，T4，T5，T6，T7，T8的状态分别为：关，关，开，关，开，关，开，开，输出为logic2(VDD1)。

当IN1＝logic1，IN2＝logic1，T1，T2，T3，T4，T5，T6，T7，T8的状态分别为：关，关，关，关，开，开，开，开，输出为logic1(VDD2)。

当IN1＝logic1，IN2＝logic2，T1，T2，T3，T4，T5，T6，T7，T8的状态分别为：关，开，关，关，开，开，关，开，输出为logic1(VDD2)。

当IN1＝logic2，IN2＝logic0，T1，T2，T3，T4，T5，T6，T7，T8的状态分别为：开，关，开，关，开，关，开，关，输出为logic2(VDD1)。

当IN1＝logic2，IN2＝logic1，T1，T2，T3，T4，T5，T6，T7，T8的状态分别为：开，关，关，关，开，开，开，关，输出为logicl(VDD2)。

当IN1＝logic2，IN2＝logic2，T1，T2，T3，T4，T5，T6，T7，T8的状态分别为：开，开，关，关，开，开，关，关，输出为logic0(VSS)。

其中，logic0(VSS)表示逻辑结果为0态对应的电压为接地电压；logicl(VDD2)表示逻辑结果为1态对应的电压为第二供电电源电压；logic2(VDD1)表示逻辑结果为2态对应的电压为第一供电电源电压。

本实施例提供的三态与非门电路方案，与传统的二值逻辑晶体管开关电路相比，可以简化电路拓扑，降低连线复杂程度，在一定程度可以降低功耗及提高性能。

另外，根据前面对表1的分析可知，本技术方案通过软件仿真，与目前存在的CNFET与非门的功耗性能乘积参数，即PDP进行对比，本技术方案在性能和功耗的平衡上明显优于现有技术方案。

基于本实施例提供的三态与非门电路，还提供了一种芯片，包括基板(Substrate)，在所述基板上设有前述任一实施例所述的三态与非门电路，所述三态与非门电路的信号输入端与基板上的上一级电路输出端连接，所述三态与非门电路的信号输出端与基板上的下一级电路输入端连接，所述三态与非门电路用于输入输出开关量信号。

其中，在芯片中，所述的上一级电路与下一级电路一般包括，各种标准单元库里面的单元电路，比如缓冲器，反相器，与非门，或非门，加法器等；所述三态与非门电路在芯片中主要用于替换传统的三极管等开关电路。

所述芯片，现在通常也与处理器这一术语混用，在本实施中也可以称为处理器。

本发明实施例提供的芯片，由于基于本实施例提供的三态与非门电路替代传统的晶体管开关电路，相比于二进制逻辑实现方式，所述三态与非门逻辑中每一个信号可以承载更多的信息，对于芯片上同一功能电路，采用三态逻辑实现，可以节省更多的晶体管，相应也会降低线路连接关系的复杂程度，从而在一定程度上可降低芯片功耗以及提高芯片性能。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。