三维存储器及其制造方法

技术领域

本发明涉及集成电路的制造领域，尤其涉及一种降低晶圆翘曲程度的三维存储器及其制造方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。3D NAND闪存是目前应用较多的一种三维存储器。3D NAND闪存通常包括存储阵列和外围电路，通过外围电路控制实现对存储阵列中各个存储单元中数据的存取操作。其中，可以在栅线缝隙中填充多晶硅以及金属钨(W)插塞，从而形成存储单元的阵列共源极(Array Common Source,ACS)。然而多晶硅和钨都是容易产生较大应力的材料，会在三维存储器的制造工艺中造成晶圆的翘曲，从而导致后续工艺中的叠层错位、光刻变形等问题。

发明内容

本发明所要解决的技术问题是提供一种可以降低晶圆翘曲程度的三维存储器及其制造方法。

本发明为解决上述技术问题而采用的技术方案是一种三维存储器的制造方法，包括：提供衬底；在所述衬底上形成由栅极层和介质层交替堆叠的堆叠结构；在所述堆叠结构中形成暴露出所述衬底表面的隔槽；在所述隔槽的侧壁和底部表面上形成第一金属层；在所述第一金属层上形成第一氧化物层，所述第一氧化物层填充所述隔槽，并在所述隔槽中形成凹槽，所述凹槽暴露所述隔槽中的部分第一金属层；以及形成与所述部分第一金属层电连接的导电插塞。

在本发明的一实施例中，在所述第一金属层上形成第一氧化物层的步骤包括：在所述隔槽中填满氧化物；以及刻蚀所述氧化物形成所述凹槽，暴露出位于所述隔槽侧壁上的部分第一金属层。

在本发明的一实施例中，所述形成与所述部分第一金属层电连接的导电插塞的步骤包括：在所述凹槽中填充第二金属层；以及形成与所述第二金属层接触的导电插塞。

在本发明的一实施例中，所述形成与所述部分第一金属层电连接的导电插塞的步骤包括：在所述凹槽的侧壁和底部表面形成第二金属层；形成覆盖所述第二金属层的第二氧化物层；以及在所述第二氧化层中形成与所述第二金属层接触的导电插塞。

在本发明的一实施例中，在形成第一金属层之前还包括：在所述隔槽的侧壁和底部表面上形成金属接触层，所述第一金属层形成在所述金属接触层上。

在本发明的一实施例中，在形成所述第一金属层之前还包括：在所述隔槽底部形成源掺杂区。

在本发明的一实施例中，采用原子层沉积法形成所述第一氧化物层。

在本发明的一实施例中，采用原子层沉积法形成所述第二氧化物层。

本发明为解决上述技术问题还提出一种三维存储器，其特征在于，包括：衬底；位于所述衬底上的由栅极层和介质层交替堆叠的堆叠结构；贯穿所述堆叠结构并到达所述衬底内部的隔槽；在所述隔槽的侧壁和底部表面上形成有第一金属层；在所述第一金属层上形成有第一氧化物层，所述第一氧化物层在所述隔槽中的高度低于所述隔槽的高度，从而在所述隔槽中形成凹槽，所述凹槽暴露所述隔槽中的部分所述第一金属层；以及在所述凹槽内形成有与所述部分第一金属层电连接的导电插塞。

在本发明的一实施例中，还包括第二金属层，所述第二金属层充满所述凹槽，所述导电插塞与所述第二金属层接触。

在本发明的一实施例中，还包括第二金属层，所述第二金属层覆盖所述凹槽的侧壁和底部表面，并且在所述第二金属层上形成有第二氧化物层，所述导电插塞穿透所述第二氧化物层并与所述第二金属层接触。

在本发明的一实施例中，在所述隔槽的侧壁和底部表面上还形成有金属接触层，所述第一金属层形成在所述金属接触层上。

在本发明的一实施例中，在所述隔槽底部的下方包括源掺杂区。

在本发明的一实施例中，所述金属接触层是钛和/或氮化钛。

在本发明的一实施例中，所述第一金属层和所述第二金属层的材料都包括钨，所述第一氧化物层和所述第二氧化物层的材料都包括氧化硅。

本发明在三维存储器的隔槽中采用应力较小的第一氧化物层，减少了金属材料的用量，在整体上减小了隔槽中的材料所产生的应力，降低了晶圆的翘曲程度。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A是一种包括阵列共源极的三维存储器的结构示意图；

图1B是一种晶圆翘曲现象的示意图；

图2是本发明一实施例的三维存储器的制造方法的示例性流程图；

图3A-3F是本发明一实施例的三维存储器的制造过程示意图；

图4A-4C是本发明另一实施例的三维存储器的部分制造过程示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。

在本文中所使用的术语“三维(3D)存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在文中被称为“存储器串”，例如NAND串)从而存储器串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。

在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。

本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图1A是一种包括阵列共源极的三维存储器的结构示意图。参考图1A所示，该三维存储器100包括衬底110和形成于该衬底110上方的堆叠结构120。该堆叠结构120是由栅极层和介质层交替堆叠形成的。该堆叠结构120本来由伪栅极层和介质层交替堆叠而成。在该堆叠结构120中包括多个垂直沟道结构130以及沿平行于字线方向贯穿该堆叠结构120的栅线隔槽140，这些垂直沟道结构130贯穿堆叠结构120并到达衬底110中。在形成三维存储器的过程中，通过栅线隔槽140去掉堆叠结构120中的伪栅极层，再通过栅线隔槽140在伪栅极层所在的位置形成栅极层。图1A所示为已经形成栅极层之后的状态。

如图1A所示，三维存储器100中包括2个栅线隔槽140，该2个栅线隔槽140相互平行。

为了形成阵列共源极，在栅线隔槽140底部的衬底110中形成有源掺杂区141。可以通过离子注入的方式将杂质离子注入到栅线隔槽140底部的衬底110中。该杂质离子可以为N型杂质离子或P型杂质离子。

如图1A所示，为了形成阵列共源极，还在栅线隔槽140中填充了多晶硅142。多晶硅142并未填满该栅线隔槽140，而是在该栅线隔槽140的顶部留有一处凹槽，在该凹槽中形成了金属块143，该金属块143通常的材料是钨。

由于多晶硅142和金属块143都具有较大的应力，在形成三维存储器的过程中，该较大的应力会造成晶圆翘曲现象，如图1B所示。

图1B是一种晶圆翘曲现象的示意图。参考图1B所示，晶圆101可以包括衬底110。由于发生了翘曲，该晶圆101的中间部分向下拱起，形成了中间低两端高的碗状形状。图1B所示仅为晶圆翘曲变形的一种示例，在其他的实施例中，也可能发生中间高两端低的马鞍形翘曲现象。由于晶圆发生了变形，会导致后续工艺中出现叠层错位、光刻变形、对不准等一系列问题，严重地导致器件的损坏和失效。

图2是本发明一实施例的三维存储器的制造方法的示例性流程图。图3A-3F是本发明一实施例的三维存储器的制造过程示意图。以下结合图2和图3A-3F对该实施例的制造方法进行说明。参考图2所示，该实施例的三维存储器的制造方法包括以下步骤：

步骤S210：提供衬底。

图3A-3F是本发明一实施例的三维存储器的剖视图，该剖视图是沿垂直于字线的方向截取了该三维存储器的一个截面。参考图3A所示，该三维存储器包括衬底310。该衬底310可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon onInsulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底310还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底310可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。图3A中所示的衬底310可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。

步骤S220：在衬底上形成由栅极层和介质层交替堆叠的堆叠结构。

参考图3A所示，在衬底310上方形成有堆叠结构320。堆叠结构320可为第一材料层和第二材料层交替层叠的叠层。第一材料层和第二材料层可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层和第二材料层具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层和第二材料层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。在本发明的实施例中，第一材料层可为栅极层，第二材料层为介质层。栅极层可以在去除伪栅极层之后形成。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。

在本发明的实施例中，衬底310的材料例如是硅。第一材料层和第二材料层例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底310上交替沉积氮化硅和氧化硅形成堆叠结构320。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底310还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。栅极层还可以是其它导电层，例如金属钨，钴，镍等。第二材料层还可以是其它介电材料，例如氧化铝，氧化铪，氧化钽等。

在一些实施例中，在栅极层和介质层之间还可以形成有高K介质层，该高K介质层的材料可以包括HfO

本发明对堆叠结构320的层数不做限制。在一些实施例中，堆叠结构320可以是由多个子堆叠结构叠加构成。

参考图3A所示，该堆叠结构320的顶面可以是一层较厚的介质层321。本实施例所述的堆叠结构320的顶面指该介质层321的上表面。

参考图3A所示，在该三维存储器的堆叠结构320中还形成了多个沟道结构311。多个沟道结构311按照一定的规律排列在三维存储器中。沟道结构311可以形成在垂直穿过堆叠结构320的沟道孔中，因此沟道结构311可以是圆柱状。沟道结构311可以包括沟道层和存储器层。整体来看，沿沟道结构311的径向从外向内依次设置的是存储器层和沟道层。存储器层可以包括沿沟道结构311的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。沟道结构311的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

步骤S230：在堆叠结构中形成暴露出衬底表面的隔槽。

参考图3A所示，隔槽330贯穿堆叠结构320并到达衬底310。隔槽330可以是平行于三维存储器字线方向的沟槽状，其截面如图3A所示为矩形。显然，该隔槽330在堆叠结构320中的深度大于其沿第一方向D1的宽度。图3A不用于限制隔槽330的具体形状和用途。

在一些实施例中，隔槽330可以作为三维存储器的栅线隔槽，用于形成阵列共源极。

参考图3A所示，隔槽330和堆叠结构320之间由介质层321隔开，在隔槽330中形成的结构不与堆叠结构320中的栅极层相接触。

在一些实施例中，可以对衬底310进行刻蚀，使隔槽330的底部位于衬底310中。

步骤S240：在隔槽的侧壁和底部表面上形成第一金属层。

参考图3A所示，在隔槽330的侧壁和底部表面上形成了一层第一金属层332。参考图3A所示，隔槽330的侧壁指沟槽垂直于衬底310的侧壁，隔槽330的底部指隔槽330在衬底310中的部分。由于是经过刻蚀形成，隔槽330的底部暴露衬底310的一部分。参考图3A所示，在该隔槽330的侧壁和底部表面上形成一层第一金属层332，该第一金属层332同时在覆盖在堆叠结构320的顶面上。

在一些实施例中，在步骤S240形成第一金属层332之前还包括在隔槽330的侧壁和底部表面上形成金属接触层331，该金属接触层331同时在覆盖在堆叠结构320的顶面上。第一金属层332形成在金属接触层331上。该第一金属层332覆盖在金属接触层331上方，与金属接触层331共形。

金属接触层331和第一金属层332都是薄膜层，可以采用薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

在本发明的优选实施例中，该第一金属层332的材料是钨。

在一些实施例中，该金属接触层的材料是钛和/或氮化钛。

在一些实施例中，在本发明的三维存储器的制造方法中，在形成第一金属层332之前，还包括在隔槽的底部形成源掺杂区。

参考图3A所示，在隔槽330的底部形成了源掺杂区333。可以通过离子注入的方式将杂质离子注入到隔槽330底部的衬底310中。该杂质离子可以为N型杂质离子或P型杂质离子。在一些实施例中，在形成金属接触层331之前就在隔槽的底部形成该源掺杂区。

步骤S250：在第一金属层上形成第一氧化物层，第一氧化物层填充隔槽，并在隔槽中形成凹槽，凹槽暴露隔槽中的部分第一金属层。

在一些实施例中，采用原子层沉积法形成第一氧化物层。在一些实施例中，在第一金属层上形成第一氧化物层的步骤包括：

步骤S252：在隔槽中填满氧化物。

参考图3B所示，与图3A所示相比，图3B示出在隔槽330中填满氧化物340的状态，该氧化物340同时覆盖在堆叠结构320的顶面上。

在一些实施例中，采用原子层沉积法在隔槽中填满氧化物层。

如图3B所示，覆盖在堆叠结构320的顶面上的氧化物340具有一定的厚度。

在一些实施例中，在隔槽330中填满氧化物340之后还包括磨平堆叠结构320表面上的氧化物的步骤，暴露堆叠结构320顶面的第一金属层332，并且使氧化物的顶面与堆叠结构320顶面的第一金属层332平齐，如图3C所示。

本步骤可以采用化学机械磨平的方法来实施。

步骤S254：刻蚀氧化物形成凹槽，暴露出位于隔槽侧壁上的部分第一金属层。

参考图3D所示，刻蚀氧化物340形成了凹槽341，该凹槽341在隔槽330中具有一定的深度，并且使该凹槽341所在的侧壁上的第一金属层332暴露出来。该氧化物340即步骤S250中所形成的第一氧化物层。本步骤的刻蚀可以采用干法刻蚀工艺。

图3D不用于限制凹槽341的深度。

根据上述的步骤，在隔槽330中填充第一氧化物层340，该第一氧化物层的材料可以包括氧化硅、介质层材料、高K介质层材料等。这些材料的应力都小于多晶硅的应力。因此，可以降低三维存储器的应力。

步骤S260：形成与部分第一金属层电连接的导电插塞。

在一些实施例中，步骤S260包括：

步骤S262：在凹槽中填充第二金属层。

参考图3E所示，在图3D所示的凹槽341中填充了第二金属层350。该第二金属层350充满凹槽341，并且第二金属层350的顶面和堆叠结构320的顶面平齐。

本步骤可以通过先在凹槽341中填满第二金属层350的材料，该第二金属层的材料同时覆盖在堆叠结构320的顶面上，再通过化学机械磨平的方法磨平第二金属层350的上表面，堆叠结构320顶面上的介质层321暴露出来。

在优选的实施例中，第二金属层350的材料是钨。

步骤S264：形成与第二金属层接触的导电插塞。

参考图3F所示，在第二金属层350中形成了导电插塞360。该导电插塞360可以是柱状或其他形状。该导电插塞360可以连接引线，使第二金属层350与其他元件电连接。

如图3F所示，导电插塞360通过第二金属层350与凹槽341暴露的部分第一金属层332电连接，也就是与全部的第一金属层332电连接。在优选的实施例中，导电插塞360的材料是钨。

图4A-4C是本发明另一实施例的三维存储器的部分制造过程示意图，其示出了另一实施例中在上述的步骤S260中形成与部分第一金属层电连接的导电插塞的步骤，包括：

步骤S266：在凹槽的侧壁和底部表面上形成第二金属层。

该步骤可以在图3D所示的凹槽341形成之后实施。参考图4A所示，在该实施例中，凹槽341的底部表面指凹槽341与其下方的氧化物340接触的部位。参考图3D所示，堆叠结构320的顶面经过前面的步骤已经形成了金属接触层331和第一金属层332。

参考图4A所示，经过步骤S266，在凹槽341的侧壁和底部表面，以及堆叠结构320的第一金属层332的上表面上形成了第二金属层410。该第二金属层410是一种与第一金属层332共形的金属薄膜。在凹槽341内部的侧壁上包括两层金属层，即与金属接触层331邻接的第一金属层332和覆盖在第一金属层332上的第二金属层410。

在本发明的优选实施例中，该第二金属层410的材料是钨。

步骤S268：形成覆盖第二金属层的第二氧化物层。

本步骤在步骤S266之后执行。参考图4B所示，在本步骤形成了覆盖第二金属层410的第二氧化物层420。该第二氧化物层420充满凹槽341，并且第二氧化物层420的顶面和堆叠结构320的顶面平齐。

在一些实施例中，采用原子层沉积法形成该第二氧化物层420。

在一些实施例中，第一氧化物层和第二氧化物层的材料相同；第一金属层和第二金属层的材料相同。

参考图4B所示，堆叠结构320上表面的金属接触层331和第一金属层332被磨平，使介质层321暴露出来。因此，为了形成图4B所示的三维存储器，可以对该三维存储器的上表面进行化学机械磨平，使介质层321暴露出来。

步骤S270：在第二氧化层中形成与第二金属层接触的导电插塞。

参考图4C所示，在第二氧化层420中形成了导电插塞430。该导电插塞430可以是柱状或其他形状，其底部与凹槽中的第二金属层410相接触。该导电插塞430与图3F所示实施例中的导电插塞360的作用相同，也可以用于连接引线，使第二金属层410与其他元件电连接。

根据上述步骤所形成的如图4C所示的三维存储器，不仅用具有较小应力的第一氧化物层340代替了原来处于栅线隔槽中的应力较大的多晶硅，还用第二金属层410代替了多晶硅上方的金属块，还在凹槽中填充了具有较小应力的第二氧化物层420，使该三维存储器的应力整体上明显减小。

经过多次试验发现，采用图1A所示的方式在栅线隔槽140中填充多晶硅142和金属块143，对该三维存储器的晶圆翘曲程度进行测量，结果如下表一所示。其中，X指图1B中所示的晶圆101在水平方向的翘曲测量值，Y指晶圆101在垂直方向的翘曲测量值，X-Y指X值与Y值的差。

表一：

采用本发明的三维存储器的制造方法所得到的三维存储器，对其晶圆翘曲程度进行测量，结果如下表二所示。

表二：

用前后差异中的X-Y表示晶圆的整体翘曲程度，该数值越接近零表示翘曲程度越小。比较表一和表二，显然，采用本发明的制造方法所得到的三维存储器，其晶圆的整体翘曲程度更小。

本发明还包括一种三维存储器，包括衬底、位于衬底上的由栅极层和介质层交替堆叠的堆叠结构；贯穿堆叠结构并到达衬底内部的隔槽；在隔槽的侧壁和底部表面上形成有第一金属层；在第一金属层上形成有第一氧化物层，该第一氧化物层在隔槽中的高度低于隔槽的高度，从而在隔槽中形成凹槽，该凹槽暴露隔槽中的部分第一金属层；以及在凹槽内形成有与该部分第一金属层电连接的导电插塞。

本发明的三维存储器可以由前文所述的制造方法来制造，因此前文的图及其对应的说明内容都可以用于说明本发明的三维存储器。

图3F可以作为本发明一实施例的三维存储器的结构示意图。参考图3F所示，该三维存储器300包括衬底310、位于衬底310上的堆叠结构320，贯穿堆叠结构320并到达衬底310内部的隔槽330。

在图3F所示的实施例中，在隔槽330的侧壁和底部表面上还形成有金属接触层331，第一金属层332形成在金属接触层331上，在第一金属层332上形成有第一氧化物层340。第一氧化物层340在隔槽330中的高度低于隔槽的高度，从而在隔槽330中形成凹槽341(参考图3D)。

在图3F所示的实施例中，隔槽330与堆叠结构320之间由介质层321隔开。该介质层321比堆叠结构320中的介质层厚。

在一些实施例中，在隔槽330底部的金属接触层331下方包括源掺杂区333。

在一些实施例中，金属接触层331是钛和/或氮化钛。

在一些实施例中，本发明的三维存储器还包括第二金属层，该第二金属层充满凹槽，导电插塞与该第二金属层接触。

参考图3F所示，在图3D所示的凹槽341中充满了第二金属层350，在第二金属层350中具有导电插塞360，该导电插塞360形成在第二金属层350中，显然与该第二金属层350像接触，并通过该第二金属层350与第一金属层332电连接。

在图3F所示的实施例中，第二金属层350的顶部与三维存储器的堆叠结构320的顶面平齐。

上述的三维存储器，采用应力较小的第一氧化物层代替应力较大的多晶硅，可以降低晶圆的翘曲程度。

在一些实施例中，本发明的三维存储器还包括第二金属层，该第二金属层覆盖凹槽的侧壁和底部表面，并且在第二金属层上形成有第二氧化物层，导电插塞穿透第二氧化物层并与第二金属层接触。

图4C可以作为本发明一实施例的三维存储器的结构示意图。参考图4C所示，该三维存储器400中包括第二金属层410，该第二金属层410覆盖在图3D所示的凹槽341的侧壁和底部表面上。如图4C所示，第二金属层410覆盖在凹槽341底部的第一氧化物层340的顶面上；由于凹槽341的侧壁上已经形成了第一金属层332，则第二金属层410也覆盖侧壁上的第一金属层332。第二金属层410是一种薄层结构，因此在第二金属层410上方也形成了一种凹槽结构，在该凹槽结构中填充有第二氧化物层420，该第二氧化物层420的上表面与堆叠结构320的顶面平齐。在隔槽330中，第二金属层410将第一氧化物层340和第二氧化物层420隔开。参考图4C所示，导电插塞430位于第二氧化物层420中，并且穿透该第二氧化物层420并与第二金属层410相接触。也就是说，导电插塞430可以通过第二金属层410与第一金属层332电连接。

上述的三维存储器采用应力较小的第一氧化物层代替应力较大的多晶硅，并且采用薄膜状的第二金属层代替金属块，进一步地减小了隔槽中的材料所产生的应力，更进一步地降低晶圆的翘曲程度。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。