三维闪存存储器、控制电路、形成栅极叠层的方法

技术领域

本发明属于存储技术领域，涉及一种三维闪存存储器、控制电路、形成栅极叠层的方法，尤其是涉及三维与栅(AND)或三维异或栅(NOR)闪存存储器架构和控制逻辑。

背景技术

非易失性存储器(例如闪存存储器)广泛用于个人计算机和其他电子设备中，这是因为其具有在计算机和/或装置断电之后所储存的数据不会消失的优点。

随着三维与栅(AND)闪存存储器越来越广泛使用于电子装置中，需要开发更小的三维与栅闪存存储器以实现电子装置中更大的储存容量，即使电子装置本身变得更小。另需要开发更高效率且以更高速度操作的三维与栅闪存存储器。提高的效率可使通过电池操作的电子装置在一次充电时操作更长的时间，提高的速度可使电子装置操作得更快。

因此，期望提供一种更小、更有效率且更快的三维与栅闪存存储器架构。所公开的技术通过形成圆柱形通道柱和通过实现铁电材料以形成铁电场效晶体管(FerroelectricField Effect Transistors，FeFET)来实现这些特征。圆柱形通道柱可为椭圆形、圆形或其他某种形状。

发明内容

本发明提供一种三维闪存存储器。三维闪存存储器，包括一栅极叠层结构，包括彼此电性绝缘的多个栅极层；一圆柱形通道柱，垂直地延伸穿过栅极叠层结构的每个栅极层，圆柱形通道柱的横截面为一圆柱体；一第一导电柱，垂直地延伸穿过栅极叠层结构，第一导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱；一第二导电柱，垂直地延伸穿过栅极叠层结构，第二导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱，第一导电柱和第二导电柱彼此分离；以及一铁电层，设置于栅极叠层结构的此多个栅极层和圆柱形通道柱之间。铁电层可为椭圆形或圆形或其他类型的形状。贯穿本文所述的三维架构结构可实施为三维与栅(AND)或三维异或栅(NOR)装置。尽管本公开主要叙述三维与栅(AND)，但是本公开的技术不限于此，还可实施为三维异或栅(NOR)装置。

根据本公开的技术的一方面，绝缘柱配置于圆柱形通道柱内并于第一导电柱和第二导电柱之间。

根据本公开的技术的另一方面，第一包埋导体水平地设置于栅极叠层的下方，并且电性连接至第一导电柱，第二包埋导体水平地设置于栅极叠层的下方，并且电性连接至第二导电柱。

此外，根据本公开的技术的一方面，铁电层垂直地延伸穿过栅极叠层结构。

在本公开的技术的一方面，铁电层位于此多个栅极层中的每个栅极层的上表面和下表面。

在本公开的技术的另一方面，铁电层覆盖圆柱形通道柱的外表面。

此外，根据本公开的技术的一方面，圆柱形通道柱于垂直方向上为连续的。

根据本公开的技术的一方面，铁电层包括铁电HfO

在本公开的技术的另一方面，三维闪存存储器可包括一绝缘体，设置于第一导电柱和第二导电柱之间并且沿着第一导电柱和第二导电柱的长度延伸。绝缘体将第一导电柱和第二导电柱彼此分离。

在另一方面，三维闪存存储器包括：第一包埋导体，设置在介电质基底中并连接至第一导电柱；第二包埋导体，设置在介电质基底中并连接至第二导电柱。控制电路配置成通过以下方式在三维闪存存储器上执行编程操作：在一选择的字线上提供大约+5V至+8V的电压，选择的字线连接至此多个选择栅极层的一选择的栅极。在一选择的源极线上提供大约0V的电压，选择的源极线上连接至圆柱形通道柱内的第一包埋导体，第一包埋导体连接至第一导电柱；以及于一选择的位线上提供大约0V的电压，选择的位线连接至第二包埋导体，第二包埋导体连接至圆柱形通道柱内的第二导电柱。

在一方面，三维闪存存储器包括绝缘体，绝缘体设置于第一导电柱和第二导电柱之间并且沿着第一导电柱和第二导电柱的长度延伸，绝缘体将第一导电柱和第二导电柱彼此分离。

在另一方面，三维闪存存储器包括控制电路。控制电路配置成通过以下方式在三维闪存存储器上执行擦除操作：在一选择的字线上提供大约-5V至-8V的电压，选择的字线连接至此多个栅极层的一选择的栅极层；在一选择的源极线上提供大约0V的电压，选择的源极线连接至圆柱形通道柱内的第一导电柱；以及在一选择的位线上提供大约0V的电压，选择的位线连接至圆柱形通道柱内的第二导电柱。

在另一方面，控制电路还配置成通过以下方式在三维闪存存储器上执行擦除操作：向多个未选择的字线提供大约0V的电压，多个未选择的字线连接至除选择的栅极层的外的此多个栅极层；向一未选择的源极线提供大约+0.5V的电压，未选择的源极线连接至第二圆柱形通道柱内的第一导电柱；以及向一未选择的位线提供大约+0.5V的电压，未选择的位线连接至第二圆柱形通道柱内的第二源极柱。

在一方面，三维闪存存储器还包括一第二圆柱形通道柱，具有与圆柱形通道柱的相同结构和配置；一第三导电柱，具有与第一导电柱的相同结构和配置；一第四导电柱，具有与第二导电柱的相同结构和配置。控制电路配置成通过以下方式在三维闪存存储器上执行一读取操作：在一选择的字线上提供大约+2V至+4V的电压，此选择的字线连接至多个栅极层中的一选择的栅极层；在多个选择和未选择的源极线上提供大约0V的电压，此多个选择和未选择的源极线连接至圆柱形通道柱内的第一导电柱并连接至第二圆柱形通道柱内的第三导电柱；以及在一选择的位线上提供大约+0.5V至+1.5V的电压，此选择的位线连接至圆柱形通道柱内的第一导电柱。

根据另一方面，控制电路还配置成通过以下方式在三维闪存存储器上执行此读取操作：向多个未选择的字线提供大约0V至-2V的电压，此多个未选择的字线连接至除选择的栅极层的外的多个栅极层；以及向多个未选择的位线提供大约0V的电压，此多个未选择的位线连接至第二圆柱形通道柱内的第四导电柱。

此外，在另一方面，提供一种控制电路，其配置成编程、擦除和读取一三维闪存存储器。三维闪存存储器包括：一栅极叠层结构，包括彼此电性绝缘的多个栅极层；一圆柱形通道柱，垂直地延伸穿过栅极叠层结构的每个栅极层，圆柱形通道柱的横截面为一圆柱体；一第一导电柱，垂直地延伸穿过栅极叠层结构，第一导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱；一第二导电柱，垂直地延伸穿过栅极叠层结构，第二导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱，第一导电柱和第二导电柱彼此分离；以及一铁电层，设置于栅极叠层结构的多个栅极层和圆柱形通道柱之间。此外，控制电路配置成通过以下方式执行各种编程、擦除和读取操作：向一选择的字线提供各种电压，此选择的字线连接至三维闪存存储器的栅极叠层结构的一选择的栅极层；向一选择的位线提供各种电压，此选择的位线连接至三维闪存存储器的圆柱形通道柱内的第二导电柱；以及向一选择的源极线提供各种电压，此选择的源极线连接至三维闪存存储器的圆柱形通道柱内的第一导电柱。

此外，提供一种形成一栅极叠层的方法，此栅极叠层包括一介电层和一铁电层。此方法包括：形成一栅极叠层结构，栅极叠层结构包括彼此电性绝缘的多个栅极层；形成一圆柱形通道柱，圆柱形通道柱垂直地延伸穿过栅极叠层结构的每个栅极层，圆柱形通道柱的横截面为一圆柱体；形成一第一导电柱，第一导电柱垂直地延伸穿过栅极叠层结构，第一导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱；形成一第二导电柱，第二导电柱垂直地延伸穿过栅极叠层结构，第二导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱；形成一绝缘柱，绝缘柱设置于圆柱形通道柱内并于第一导电柱和第二导电柱之间；以及形成一铁电层，铁电层设置于栅极叠层结构的多个栅极层和圆柱形通道柱之间。

根据此方法的一方面，铁电层可垂直地延伸穿过栅极叠层结构。

根据此方法的另一方面，铁电层的横截面为一圆柱体，其中铁电层围绕圆柱形通道柱的一外表面。

在一方面，此方法还包括将一第一包埋导体设置于一介电质基底中，栅极叠层结构设置于介电质基底上，第一包埋导体连接至第一导电柱；以及将一第二包埋导体设置于介电质基底中，第二包埋导体连接至第二导电柱。

在另一方面，通道层形成一垂直延伸的通道柱，通道柱于一垂直方向上为连续的，并且具有一圆柱体的横截面。

通过阅读下文的附图、详细说明和申请专利范围，可看见本发明的其他方面和优点。

附图说明

图1绘示具有圆柱形通道柱结构的三维与栅闪存存储器的示意性俯视图。

图2绘示根据所公开技术的一方面的具有椭圆形圆柱形通道柱结构的三维与栅闪存存储器的示意性俯视图。

图3提供根据所公开技术的一方面的具有椭圆形通道柱状结构的三维与栅闪存存储器的正交图以及椭圆形通道柱状体和栅极叠层结构的对应截面图。

图4绘示根据所公开技术的一方面的施加至三维与栅闪存存储器以执行读取操作的各种电压。

图5绘示根据所公开技术的一方面的施加至三维与栅闪存存储器上以执行编程操作的各种电压。

图6绘示根据所公开技术的一方面的施加至三维与栅闪存存储器上以执行擦除操作的各种电压。

图7绘示根据第一工艺执行以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

图8绘示根据第一工艺执行以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

图9绘示根据第一工艺执行以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

图10绘示根据第一工艺执行以制造三维与栅闪存存储器的栅极叠层结构的一步骤。

图11绘示根据第二工艺执行以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

图12绘示根据第二工艺执行以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

图13绘示根据第二工艺执行以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

图14绘示根据第二工艺执行以制造三维与栅闪存存储器的栅极叠层结构的一步骤。

图15绘示三维与栅闪存存储器、主机和控制器的简化方框图，配置成在三维与栅闪存存储器上执行操作。

【符号说明】

100：三维与栅闪存存储器

102：层

104：存储材料

106：圆形通道柱

108：绝缘层

110：第一导电柱

112：第二导电柱

114：绝缘体

200：三维与栅闪存存储器

204：椭圆形存储材料

206：椭圆形圆柱形通道柱

208：绝缘层

210：第一导电柱

212：第二导电柱

214：绝缘体

300：正交图

302：栅极叠层结构

304：栅极层

306：铁电层

308：椭圆形圆柱形通道柱

310：第一导电柱

312：第二导电柱

350：截面图

700：工艺流程

702：介电层(基底)

704，706：包埋导体

708：椭圆形通道孔

710：通道层

800：工艺流程

802：中心空间

804，806：孔

900：工艺流程

902，904：掺杂的多晶硅层

906，908，910，912：开口

914：铁电层

916：氮化钛层

1000：工艺流程

1002：栅极层

1100：工艺流程

1102：介电层(基底)

1104，1106：包埋导体

1108：椭圆形通道孔

1110：铁电层

1112：通道层

1200：工艺流程

1202：中心空间

1204，1206：孔

1300：工艺流程

1302，1304：孔

1306，1308：掺杂的多晶硅层

1310，1312，1314，1316：开口

1402：氮化钛层

1404：栅极层

1500：存储器系统

1502：主机

1508：存储器装置

1514：线

1516：数据路径线

1518：输入/输出电路

1526：数据总线系统

1528：快取电路

1534：控制电路

1538：页面缓冲器电路

1544：线

1545，1546：箭头

1548：位线驱动器电路

1564：方框

1565：箭头

1566：位线

1576A：字线译码器

1576B：字线驱动器电路

1577：字线

1578：存储器阵列

A-A’：截面图

B-B’：俯视图

C-C’：俯视图

D，D’：直径

D2：短轴直径

G：间隙

L，L’：长度

S，S’：间隔

BL1，BL2：位线

SL1，SL2：源极线

WL1，WL2，WL3，WL4：字线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明实施例的详细说明参照图1至图15。

图1绘示具有圆柱形通道柱结构的三维与栅闪存存储器的示意性俯视图。

具体而言，图1绘示(铁电)三维与栅(AND)闪存存储器100的俯视图，其包括由例如氧化硅所组成的层102。叠层结构(未绘示)位于层102的下方。此外，三维与栅闪存存储器100包括存储材料104，存储材料104形成于制造三维与栅闪存存储器100的工艺中所产生的一开口的一内表面。三维与栅闪存存储器100还包括圆形通道柱106，圆形通道柱106形成于存储材料104的内部。在一实施例中，存储材料104可沿着圆形通道柱106连续，从而允许层102成为绝缘层或栅极层。在另一实施例(未绘示)中，存储材料104可位于栅极层的一上表面和一下表面(例如，在本实施例中层102为栅极层，存储材料104位于层102的一上表面和一下表面)。

此外，三维与栅闪存存储器100包括由例如氧化硅所组成的绝缘层108。三维与栅闪存存储器100还包括第一导电柱110、第二导电柱112和绝缘体114，第一导电柱110可为源极柱或漏极柱，第二导电柱112可为源极柱或漏极柱，绝缘体114配置于第一导电柱110和第二导电柱112之间。存储材料104、圆形通道柱106、绝缘层108、第一导电柱110、第二导电柱112和绝缘体114的组合可被称为延伸穿过叠层结构的垂直通道。

如图1所示，此三维与栅闪存存储器100包括多个垂直通道。示例性尺寸系绘示于三维与栅闪存存储器100和垂直通道的结构。这些尺寸仅用于示例性目的，而不是按比例绘制，其仅为了说明所公开的技术(例如，参见下面提供的图2的叙述)可实现的空间和尺寸减小而提供。举例而言，存储材料104的直径D可为0.28μm，从一特定垂直通道的最左侧到一相邻垂直通道的最左侧之间隔S可为0.32μm，三维与栅闪存存储器100的长度L可为1.5μm。单位垂直通道面积可计算为(S×L)/(垂直通道的行数)。使用上述示例性测量，单位垂直通道面积等于(0.32μm×1.5μm)/4，亦即0.12μm

贯穿本公开所述的三维架构可实现为三维与栅或三维NOR装置。虽然主要叙述三维与栅，但是所公开的技术不限于此，还可实现为三维NOR装置。

图2绘示根据所公开技术的一方面的具有椭圆形圆柱形通道柱结构的(铁电)三维与栅闪存存储器的示意性俯视图。

具体而言，图2绘示三维与栅闪存存储器200的俯视图，其能够减小垂直通道的尺寸(所占面积)，从而相较于图1的三维与栅闪存存储器100而允许将更多的存储器压缩至一空间中。三维与栅闪存存储器包括由例如氧化硅所组成的绝缘层202，叠层结构(此处未绘示，但绘示于随后附图中)位于绝缘层202的下方。此外，三维与栅闪存存储器200包括存储材料204，存储材料204形成于制造三维与栅闪存存储器200的工艺中产生的一开口的一内表面。如下文更详细讨论，存储材料204可为一铁电层，其改善三维与栅闪存存储器200的效率和性能。三维与栅闪存存储器200亦包括椭圆形圆柱形通道柱206，椭圆形圆柱形通道柱206形成于存储材料204内部。存储材料204亦为椭圆形圆柱形。换句话说，椭圆形圆柱形通道柱206和椭圆形圆柱形存储材料204均具有椭圆形横截面，此不同于图1所示的存储材料104和圆形通道柱106的圆形横截面。相较于同等尺寸的三维与栅闪存存储器100，这种椭圆形状使得三维与栅闪存存储器200具有增加的储存容量。在一实施例中，存储材料204可沿着椭圆形圆柱形通道柱206连续，从而允许层202作为绝缘层或栅极层。在另一实施例(未绘示)中，存储材料204可在栅极层的一上表面和一下表面(例如，在此实施例中层202为栅极层，存储材料204位于层202的一上表面和一下表面)。

此外，三维与栅闪存存储器200包括由例如氧化硅所组成的绝缘层208。三维与栅闪存存储器200还包括第一导电柱210、第二导电柱212和绝缘体214，绝缘体214配置于第一导电柱210和第二导电柱212之间。如图2所示，第一导电柱210和第二导电柱212通过绝缘体214和绝缘层208彼此分开。椭圆形圆柱形存储材料204、椭圆形圆柱形通道柱206、绝缘层208、第一导电柱210、第二导电柱212和绝缘体214的组合可被称为延伸穿过叠层结构的垂直通道。

如图2所示，此三维与栅闪存存储器200包括多个垂直通道。示例性尺寸系绘示于三维与栅闪存存储器200和垂直通道的结构。这些尺寸仅用于示例性目的，而不是按比例绘制，其仅为了说明所公开的技术相较于三维与栅闪存存储器100可实现的空间和尺寸减小而提供。举例而言，椭圆形存储材料204的直径D’(即主轴直径)可为0.28μm，从一特定垂直通道的最左侧到一相邻垂直通道的最左侧的间隔S’可为0.32μm，三维与栅闪存存储器200之长度L’可为0.98μm。单位垂直通道面积可计算为(S×k)/(垂直通道的行数)。使用上述示例性测量，单位垂直通道面积等于(0.32μm×0.98μm)/4，即0.0784μm

当将三维与栅闪存存储器100的单位垂直通道面积0.12μm

此外，垂直通道之间的间隙G可为例如0.04μm，垂直通道的短轴直径D2可为例如0.15μm。

此外，椭圆形圆柱形通道柱206和椭圆形存储材料204可为圆形的(圆形形状的)或另一种类型的形状。此适用于整个本公开中所述的所有的椭圆形结构。

图3绘示根据本技术的一方面的具有椭圆形圆柱形通道柱结构的三维与栅闪存存储器的正交图和椭圆形圆柱形通道柱结构和栅极叠层结构的对应截面图。

具体而言，图3包括三维与栅闪存存储器的正交图300和三维与栅闪存存储器的截面图350。三维与栅闪存存储器包括栅极叠层结构302，栅极叠层结构302包括多个栅极层304，其中此多个栅极层304通过绝缘体而彼此电性绝缘。然而，在图3中未绘示每个栅极层304的间的绝缘体。在所公开技术的这方面中，铁电层306位于这些栅极层304的上表面和下表面。图3绘示三个栅极层304。然而，三维与栅存储器可具有任何数量的栅极层304。

此外，三维与栅闪存存储器包括多个椭圆形圆柱形通道柱308。图3绘示四个椭圆形圆柱形通道柱308。然而，三维与栅闪存存储器可具有任意数量的椭圆形圆柱形通道柱308。椭圆形圆柱形通道柱308垂直地延伸穿过栅极叠层结构302的每个栅极层304。如图3所示，椭圆形圆柱形通道柱308的横截面为椭圆形的圆柱体。此外，在本技术的这方面中和所绘示的截面图350中，铁电层306亦接触椭圆形圆柱形通道柱308(亦即，铁电层306设置于这些栅极层304和椭圆形圆柱形通道柱308之间)。图3所示的这种结构的工艺绘示于图7至图10并于下文说明。在本技术的另一方面中，铁电层306覆盖/围绕于椭圆形圆柱形通道柱308的外表面。形成此替代结构的工艺绘示于图11至图14中并于下文说明。

返回至图3，第一导电柱310(可为源极柱或漏极柱)设置于/位于每个椭圆形圆柱形通道柱308之内，其中每个第一导电柱310亦垂直地延伸穿过栅极叠层结构302。此外，第二导电柱312(可为源极柱或漏极柱)设置于/位于每个椭圆形圆柱形通道柱308之内，其中每个第二导电柱312亦垂直地延伸穿过栅极叠层结构302。换句话说，每个椭圆形圆柱形通道柱308包括成对的第一导电柱310和第二导电柱312。作为图3所示的替代方案，成对的第一导电柱310和第二导电柱312可定向以使椭圆形圆柱形通道柱308内的第二导电柱312位于左侧而第一导电柱310位于右侧。

此外，每对的第一导电柱310和第二导电柱312于椭圆形圆柱形通道柱308内彼此分离。此外，第一导电柱310和第二导电柱312连接至椭圆形圆柱形通道柱308。绝缘柱(未绘示)设置于每个椭圆形圆柱形通道柱308内并于每对的第一导电柱310和第二导电柱312之间。相同于椭圆形圆柱形通道柱308的方式，第一导电柱310和第二导电柱312贯穿于栅极叠层结构302。

椭圆形圆柱形通道柱308可在其延伸的垂直方向上连续，此意味着椭圆形圆柱形通道柱308在其延伸方向上为一体的，并且不能被分成多个分离部分。椭圆形圆柱形通道柱308在其延伸的垂直方向上可为不连续的，此意味着椭圆形圆柱形通道柱308在其延伸方向上不是一体的，并且能被分成多个分离部分。

铁电层306可包括铁电HfO

图4绘示根据本技术的一方面的施加至三维与栅闪存存储器以执行读取操作的各种电压。

三维与栅闪存存储器设置成执行各种操作，例如读取、编程(写入)和擦除。控制器电路配置成向三维与栅闪存存储器的各个部分提供特定的电信号，以便执行这些各种操作。示例性控制器电路绘示于图15中并于下文更详细地说明。

图4绘示源极线SL1、位线BL1、源极线SL2和位线BL2。源极线SL1例如对应于图3的第一导电柱310的电性连接，或对应于第一导电柱310本身。位线BL1例如对应于图3的第二导电柱312的电性连接，或对应于第二导电柱312本身。此外，源极线SL1和位线BL1对应于图3的特定的椭圆形圆柱形通道柱308内的成对的第一导电柱310和第二导电柱312的电性连接(或对应于成对的第一导电柱310和第二导电柱312本身)。换句话说，源极线SL1和位线BL1位于相同的椭圆形圆柱形通道柱308内。

源极线SL2例如对应于图3的另一第一导电柱310的电性连接，或对应于另一第一导电柱310本身。位线BL2例如对应于图3的另一第二导电柱312的电性连接，或对应于另一第二导电柱本身312。此外，源极线SL2和位线BL2对应于另一椭圆形圆柱形通道柱308内的另一成对的第一导电柱310和第二导电柱312的电性连接(或另一成对的第一导电柱310和第二导电柱312本身)。换句话说，源极线SL2和位线BL2位于相同的椭圆形圆柱形通道柱308内。

图4还绘示包括WL1、WL2、WL3和WL4的四个字线，此四个字线对应于各种栅极层(例如，图3的这些栅极层304)的电性连接，或对应于这些栅极层本身。

如图4所示，存储单元(cell)选择以进行读取操作。三维与栅存储器的选择的存储单元位于源极线SL1、位线BL1和字线WL4的交点处。为了对选择的存储单元进行读取操作，(i)将大约2V至4V的选择的字线电压V

图5绘示根据本技术的一方面的施加至三维与栅闪存存储器以执行编程(写入)操作的各种电压，。

三维与栅闪存存储器配置成执行各种操作，例如读取、编程(写入)和擦除。控制器电路配置成向三维与栅闪存存储器的各个部分提供特定的电信号，以便执行这些各种操作。示例性控制器电路绘示于图15中并于下文更详细地说明。

图5绘示源极线SL1、位线BL1、源极线SL2和位线BL2。源极线SL1例如对应于图3的第一导电柱310的电性连接，或对应于第一导电柱310本身。位线BL1例如对应于图3的第二导电柱312的电性连接，或对应于第二导电柱312本身。此外，源极线SL1和位线BL1对应于特定的椭圆形圆柱形通道柱308内的成对的第一导电柱310和第二导电柱312的电性连接(或对应于成对的第一导电柱310和第二导电柱312本身)。换句话说，源极线SL1和位线BL1位于相同的椭圆形圆柱形通道柱308内。

源极线SL2例如对应于图3的另一第一导电柱310的电性连接，或对应于另一第一导电柱310本身。位线BL2例如对应于图3的另一第二导电柱312的电性连接，或对应于另一第二导电柱312本身。此外，源极线SL2和位线BL2对应于另一椭圆形圆柱形通道柱308内的另一成对的第一导电柱310和第二导电柱312的电性连接(或另一成对的第一导电柱310和第二导电柱312本身)。换句话说，源极线SL2和位线BL2位于相同的椭圆形圆柱形通道柱308内。

图5还绘示包括WL1、WL2、WL3和WL4的四个字线，此四个字线对应于各种栅极层(例如，图3的这些栅极层304)的电性连接，或对应于这些栅极层本身。

如图5所示，存储单元选择以进行编程(写入)操作。三维与栅存储器的选择的存储单元位于源极线SL1、位线BL1和字线WL4的交点处。为了对选择的存储单元进行读取操作，(i)将大约5V至8V的选择的字线电压V

图6绘示出根据本技术的一方面的施加至三维与栅闪存存储器以执行擦除操作的各种电压。

三维与栅闪存存储器配置成执行各种操作，例如读取、编程(写入)和擦除。控制器电路配置成向三维与栅闪存存储器的各个部分提供特定的电信号，以便执行这些各种操作。示例性控制器电路绘示于图15中并于下文更详细地说明。

图6绘示源极线SL1、位线BL1、源极线SL2和位线BL2。源极线SL1例如对应于图3的第一导电柱310的电性连接，或对应于第一导电柱310本身。位线BL1例如对应于图3的第二导电柱312的电性连接，或对应于第二导电柱312本身。此外，源极线SL1和位线BL1对应于特定的椭圆形圆柱形通道柱308内的成对的第一导电柱310和第二导电柱312的电性连接(或对应于成对的第一导电柱310和第二导电柱312本身)。换句话说，源极线SL1和位线BL1位于相同的椭圆形圆柱形通道柱308内。

源极线SL2例如对应于图3的另一第一导电柱310的电性连接，或对应于另一第一导电柱310本身。位线BL2例如对应于图3的另一第二导电柱312的电性连接，或对应于另一第二导电柱本身312。此外，源极线SL2和位线BL2对应于另一椭圆形圆柱形通道柱308内的另一成对的第一导电柱310和第二导电柱312的电性连接(或另一成对的第一导电柱310和第二导电柱312本身)。换句话说，源极线SL2和位线BL2位于相同的椭圆形圆柱形通道柱308内。

图6还绘示包括WL1、WL2、WL3和WL4的四个字线，此四个字线对应于各种栅极层(例如，图3的这些栅极层304)的电性连接，或对应于这些栅极层本身。

如图6所示，存储单元(cell)选择以进行擦除操作。三维与栅存储器的选择的存储单元位于源极线SL1、位线BL1和字线WL4的交点处。为了对选择的存储单元进行擦除操作，(i)将大约-5V至-8V的选择的字线电压V

在本技术的一方面中，可避免在源极线SL1和位线BL1处的不期望的高负偏置。在本技术的此方面中，电压偏移(分压方案)以避免负偏置。举例而言，在V

图7绘示根据第一工艺以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。整个第一工艺横跨图7至图11。相较于由以下更详细叙述的通过(不同的)第二工艺形成的结构所产生的铁电层形成，此铁电层形成具有不同的铁电层形成的结构。

图7的工艺流程700包括四个步骤，包括(1)叠层形成、(2)垂直通道孔形成、(3)通道沉积和(4)通道间隔物形成。每个步骤包括截面图A-A’、从一位置的俯视图B-B’及从另一位置的俯视图C-C’。

叠层形成步骤包括形成一叠层，此叠层包括具有两个包埋导体704和706的介电层(基底)702，此介电层(基底)702例如可为形成于硅基板上的氧化硅层，或其可为本领域技术人员已知的任何其他介电质。包埋导体704(例如，导电插塞)可为水平地设置于叠层下方的第一包埋导体(例如，包埋的源极导体)，并且最终电性连接至源极柱(例如，参见图2的第一导电柱210)。包埋导体706(例如，导电插塞)可为水平地设置于叠层下方的第二包埋导体(例如，包埋的漏极导体)，并且最终电性连接至漏极柱(例如，参见图2的第二导电柱212)。包埋导体704连接至第一导电柱210。包埋导体706连接至第二导电柱212。包埋导体704和706包括多晶硅、其他导电材料的金属所组成。包埋导体704和706可为刻蚀停止层。

在叠层形成步骤中所形成的叠层结构还包括(i)绝缘层(例如，氧化硅)和(ii)牺牲层(例如，氮化硅(silicon nitride，SiN))的交替层。底部氧化硅层可被称为第一层，相邻的SiN层可被称为第二层，相邻的氧化硅层可被称为第三层，相邻的SiN层可被称为第四层，以及相邻的氧化硅层可被称为第五层。在图7中，叠层结构具有三个绝缘层和两个牺牲层，但是本公开的技术不限于此。举例而言，可根据实际需要形成更多的绝缘层和更多的牺牲层。此外，如叠层形成步骤中所绘示，俯视图B-B’提供绝缘层的俯视图，俯视图C-C’提供牺牲层的俯视图。

垂直通道孔形成步骤包括在交替层中形成一椭圆形通道孔708，俯视图B-B’和俯视图C-C’绘示椭圆形通道孔708的椭圆形横截面。

通道沉积步骤包括沿着五个交替层的垂直壁并于最上面的绝缘层的顶部上施加一通道层710。具体而言，通道层710可通过在最上面的绝缘层的顶面与椭圆形通道孔708的内表面和底部上形成通道材料层来施加。通道层710可为例如未掺杂的多晶硅层，或可为掺杂的(例如，轻掺杂)以作为一通道的目的。俯视图B-B’和俯视图C-C’绘示通道层710与椭圆形通道孔708的椭圆形横截面。

通道间隔物步骤包括去除在最上面的绝缘层的顶部上的通道层710的一部分，以及去除在椭圆形通道孔708的底部上的通道层710的一部分。此可通过例如执行各向异性刻蚀工艺(anisotropic etching process)以从最上面的绝缘层的顶部与椭圆形通道孔708的底部上去除通道层710来完成。俯视图B-B’和俯视图C-C’绘示已经从椭圆形通道孔708的底部去除通道层710的事实。

图8绘示出根据第一工艺以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

具体而言，图8绘示出工艺流程800，此工艺流程接续图7中所示和上文讨论的工艺。图8的工艺流程800包括四个步骤，包括(5)绝缘体填充和中心空间形成、(6)氮化硅(SiN)填充、(7)孔刻蚀和(8)氧化物去除。每个步骤包括截面图A-A’、从一位置的俯视图B-B’和从另一位置的俯视图C-C’。

绝缘体填充和中心空间形成步骤包括在椭圆形通道孔708中沉积绝缘体(例如氧化物等)，同时还在椭圆形通道孔708中留下中心空间802。中心空间802可为例如环形孔，其具有随着中心空间802靠近介电层702而减小的直径。俯视图B-B’和俯视图C-C’绘示在椭圆形通道孔708内的氧化物的椭圆形横截面形状，并绘示中心空间802的圆形或环形横截面形状。

SiN填充步骤包括使用例如SiN的绝缘体来填充中心空间802。此SiN可被称为中心柱。氧化物绝缘体围绕中心柱。俯视图B-B’和俯视图C-C’绘示填充到中心空间802中的SiN的截面图。

孔刻蚀步骤包括刻蚀一穿过氧化物层的孔804和刻蚀一穿过氧化物层的孔806。俯视图B-B’和俯视图C-C’绘示孔804、孔806和相对于另一者的SiN的定向。

氧化物去除步骤包括进一步去除部份的氧化物。俯视图B-B’和俯视图C-C’绘示在此步骤中所去除的氧化物的其他部分。此步骤实质上扩大孔804和806，以使扩展的孔到达通道层710。

图9绘示根据第一工艺以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

具体而言，图9绘示工艺流程900，工艺流程900接续图8中所示和上文讨论的工艺。图9的工艺流程900包括三个步骤，包括(9)插塞形成、(10)去除SiN叠层、以及(11)铁电和氮化钛(TiN)层的形成。每个步骤包括截面图A-A’、从一位置的俯视图B-B’、和从另一位置的俯视图C-C’。

插塞形成步骤包括在例如图8的氧化物去除步骤所形成的扩展的孔中设置例如掺杂的多晶硅层902和904等的导体。掺杂的多晶硅层902和904代表如图2所示的三维与栅闪存存储器的第一导电柱210和第二导电柱212。如俯视图B-B’和俯视图C-C’所示，掺杂的多晶硅层902和904位于椭圆形的通道层710内。此外，掺杂的多晶硅层902和904通过氧化物和SiN而彼此分离(绝缘)。于此处，掺杂的多晶硅层902将被称为第一导电柱，掺杂的多晶硅层904将被称为第二导电柱。

SiN叠层去除步骤包括从叠层中去除牺牲层以形成开口906、908、910和912。俯视图B-B’和俯视图C-C’绘示横截面的差异，这些横截面包括氧化硅(参见俯视图B-B’)和包括开口910和912(参见俯视图C-C’)。

铁电和氮化钛层的形成包括在开口906、908、910和912内添加铁电层914，随后再开口906、908、910和912内添加氮化钛层916。铁电层914可包括铁电HfO

图10绘示根据第一工艺以制造三维与栅闪存存储器的栅极叠层结构的一步骤。

具体而言，图10绘示工艺流程1000，工艺流程100接续图9中所示和上文讨论的工艺。图10的工艺流程1000包括一个步骤，此步骤包括(12)栅极形成。

栅极形成步骤包括在开口906、908、910和912的剩余空间中添加栅极层1002。如图所示，铁电层914覆盖每个栅极的上表面和下表面。栅极层1002可包括例如多晶硅、非晶硅、钨(W)、钴(Co)、铝(A1)、硅化钨(WSix)或硅化钴(CoSix)。在其他实施例中，阻挡层可在形成栅极层1002之前依次地形成于开口906、908、910和912中。阻挡层可由例如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合所组成。

俯视图B-B’和俯视图C-C’绘示围绕从氧化硅层的横截面和栅极层1002的横截面的通道层710的不同的层。

图11绘示根据第二工艺以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

相较于通过第一工艺形成的结构所产生的铁电层形成，由第二工艺所产生的结构具有不同的铁电层形成。

图11的工艺流程1100包括四个步骤，包括(1)叠层形成、(2)垂直通道孔形成、(3)铁电层形成和(4)通道沉积，每个步骤包括截面图A-A’、从一位置的俯视图B-B’及从另一位置的俯视图C-C’。

叠层形成步骤包括形成一叠层，此叠层包括具有两个包埋导体1104和1106的介电层(基底)1102。介电层(基底)1102例如为形成在硅基板上的氧化硅层。包埋导体1104可为水平地设置于叠层下方的源极导体，并且最终电性连接至源极柱(例如，参见图2的第一导电柱210)。包埋导体1106可为水平地设置于叠层下方的漏极导体，并且最终电性连接至漏极柱(例如，参见图2的第一导电柱210)。包埋导体1104连接至第一导电柱210。包埋导体1106连接至第二导电柱212。包埋导体1104和1106包括多晶硅、其他导电材料的金属所组成。

在叠层形成步骤中所形成的叠层结构还包括(i)绝缘层(例如，氧化硅)和(ii)牺牲层(例如，氮化硅(SiN))的交替层。在图11中，叠层结构具有三个绝缘层和两个牺牲层，但本公开的技术不限于此。举例而言，可根据实际需要形成更多的绝缘层和更多的牺牲层。此外，如叠层形成步骤中所绘示，俯视图B-B’提供绝缘层的俯视图，俯视图C-C’提供牺牲层的俯视图。

垂直通道孔形成步骤包括在交替层中形成一椭圆形通道孔1108，俯视图B-B’和俯视图C-C’绘示椭圆形通道孔1108的椭圆形横截面。

铁电层形成步骤包括沿着五个交替层的垂直壁并于最上面的绝缘层的顶部上施加一铁电层1110。具体而言，铁电层1110可通过在最上面的绝缘层的顶面与椭圆形通道孔1108的内表面和底部上形成铁电材料层来施加。铁电层1110可为例如铁电HfO

通道沉积步骤包括沿着铁电层1110施加一通道层1112。具体而言，通道层1112可通过在铁电层1110上形成通道材料来施加，以使其位于最上面的绝缘层的顶面与椭圆形通道孔1108的内表面和底部上。通道层1112可为例如未掺杂的多晶硅层，或可为掺杂的(例如，轻掺杂)以作为一通道的目的。俯视图B-B’和俯视图C-C’绘示铁电层1110、通道层1112与椭圆形通道孔1108的椭圆形横截面。如图所示，铁电层1110覆盖/围绕于通道层1112的外表面。

图12绘示根据第二工艺以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

具体而言，图12绘示工艺流程1200，工艺流程1200接续图12中所示和上文讨论的工艺。图12的工艺流程1200包括四个步骤，包括(5)间隔物形成、(6)绝缘体填充和中心空间形成、(7)氮化硅(SiN)填充和(8)孔刻蚀。每个步骤包括截面图A-A’、从一位置的俯视图B-B’和从另一位置的俯视图C-C’。

通道间隔物步骤包括去除在最上面的绝缘层的顶部上的铁电层1110和通道层1112的一部分，以及去除在绝缘层的底部上的铁电层1110和通道层1112的一部分。此可通过例如执行各向异性刻蚀工艺以从最上面的绝缘层的顶部与椭圆形通道的底部上去除铁电层1110和通道层1112来完成。俯视图B-B’和俯视图C-C’绘示已经从椭圆形通道孔1108的底部去除铁电层1110和通道层1112的事实。如图所示，铁电层1110覆盖于通道层1112的外表面(例如，图2的椭圆形圆柱形通道柱206)。

绝缘体填充和中心空间形成步骤包括在椭圆形通道孔1108中沉积绝缘体(例如氧化物等)，同时还在椭圆形通道孔1108中留下中心空间1202。中心空间1202可为例如环形孔，其具有随着中心空间1202靠近介电层(基底)1102而减小的直径。俯视图B-B’和俯视图C-C’绘示在椭圆形通道孔1108内的氧化物的椭圆形横截面形状，并绘示中心空间1202的圆形或环形横截面形状。

在此步骤中的氮化硅(SiN)填充步骤包括使用例如氮化硅(SiN)的绝缘体来填充中心空间1202，俯视图B-B’和俯视图C-C’绘示填充到中心空间1202中的氮化硅(SiN)的截面图。

孔刻蚀步骤包括刻蚀一穿过氧化物层的孔1204和刻蚀一穿过氧化物层的孔1206。俯视图B-B’和俯视图C-C’绘示了孔1204、孔1206和相对于另一者的SiN的定向。

图13绘示根据第二工艺以制造三维与栅闪存存储器的栅极叠层结构的各个步骤。

具体而言，图13绘示工艺流程1300，工艺流程1300接续图12中所示和上文讨论的工艺。图13的工艺流程1300包括三个步骤，包括(9)氧化物去除、(10)插塞形成、以及(11)去除氮化硅(SiN)叠层。每个步骤包括截面图A-A’、从一位置的俯视图B-B’和从另一位置的俯视图C-C’。

氧化物去除步骤包括进一步去除部分的氧化物。俯视图B-B’和俯视图C-C’绘示在此步骤中所去除的氧化物的其他部分。此步骤实质上扩大孔1204和1206以形成扩展的孔1302和1304，以使扩展的孔到达通道层1112。

插塞形成步骤包括在例如氧化物去除步骤所形成的扩展的孔1302和1304中设置例如掺杂的多晶硅层1306和1308等的导体。掺杂的多晶硅层1306和1308代表如图2所示的三维与栅闪存存储器的第一导电柱210和第二导电柱212。如俯视图B-B’和俯视图C-C’所示，掺杂的多晶硅层1306和1308位于椭圆形的通道层1112内。此外，掺杂的多晶硅层1306和1308通过氧化物和氮化硅(SiN)而彼此分离(绝缘)。于此处，掺杂的多晶硅层1306将被称为第一导电柱，掺杂的多晶硅层1308将被称为第二导电柱。

SiN叠层去除步骤包括从叠层中去除牺牲层以形成开口1310、1312、1314和1316。俯视图B-B’和俯视图C-C’绘示横截面的差异，这些横截面包括氧化硅(参见俯视图B-B’)和包括开口1314和1316(参见俯视图C-C’)。

图14绘示根据第二工艺以制造三维与栅闪存存储器的栅极叠层结构的一步骤。

具体而言，图14绘示工艺流程1400，工艺流程1400接续图13中所示和上文讨论的工艺。图14的工艺流程1400包括一个步骤，此步骤包括(12)氮化钛(TiN)和栅极形成。

形成的氮化钛层包括在开口1310、1312、1314和1316的内部添加氮化钛层1402。氮化钛层1402可包括其他金属氮化物材料或其他阻挡材料，例如氮化钽(TaN)。俯视图B-B’绘示铁电层110、通道层1112存在于氧化硅层的横截面，俯视图C-C’绘示铁电层1110、通道层1112和氮化钛层1402存在于开口1314和1316所形成的横截面。如俯视图C-C’所示，铁电层1110的一者为椭圆形并与通道层1112接触，氮化钛层1402的一者为椭圆形并与铁电层1110接触。

栅极形成步骤包括在开口1310、1312、1314和1316的剩余空间中添加栅极层1404。栅极层1404可包括例如多晶硅、非晶硅、钨(W)、钴(Co)、铝(A1)、硅化钨(WSix)或硅化钴(CoSix)。此外，在其他实施例中，阻挡层可在形成栅极层1404之前依次地形成于开口1310、1312、1314和1316中。阻挡层可由例如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合所组成。

俯视图B-B’和俯视图C-C’绘示围绕从氧化硅层的横截面和栅极层1404的横截面。

图15绘示三维与栅闪存存储器的栅极叠层结构、主机和配置成在三维与栅闪存存储器上执行操作的控制器的简化方框图。

图15为存储器统1500的简化图，存储器统1500包括在集成电路上实现的三维与栅闪存存储器装置1508和配置用于存储器操作(包括页面编程、编程、读取、擦除或其他操作)的主机1502。在各种实施例中，存储器装置1508可具有单层存储单元(single-levelcells，SLC)或每个存储单元储存超过一个位的多层存储单元(例如，MLC、TLC或XLC)。存储器装置1508可实现在单一个集成电路芯片、一多芯片模组上或配置成适合特定需求的多个芯片上。

存储器装置1508包括存储器阵列1578，其可为使用三维阵列技术实现的三维与栅闪存存储器，例如以上参考图1至图14所述的结构。阵列1578可为密集的三维配置中的垂直AND柱的阵列。在其他实施例中，存储器阵列1578可包括AND柱的二维阵列。

字线译码器1576通过字线驱动器电路1576B耦接至存储器阵列1578中的多个字线1577。页面缓冲器电路1538通过位线驱动器电路1548耦接至存储器阵列1578中的位线1566。在一些实施例中，可包括列译码器电路(column decoder circuits)以用于从位线驱动器至选择的位线路由(routing)数据。页面缓冲器电路1538可储存用于页面编程操作中定义一数据模式的数据页面，并且可包括用于读取和验证操作的感测电路。

用于存储器阵列的位线可包括全域位线(global bit lines，GBL)和局域位线(local bit lines)。位线通常包括较高图案化层中的导体，此导体横贯阵列中的存储器存储单元的多个区块，且经由区块选择晶体管或组选择晶体管而连接至区块中的局域位线。局域位线连接到存储器存储单元，以使电流流进和流出位线，而位线亦连接至位线驱动器电路1548和页面缓冲器电路1538。同样地，字线可包括全域字线和局域字线，并在字线驱动器电路1576B中具有对应的支持电路。

在感测操作中，来自页面缓冲器电路1538的感测数据经由数据总线系统1526中的第二数据线而供应至快取电路(cache circuits)1528，快取电路1528又经由数据路径线1516耦接至输入/输出电路(input/output circuit)1518。而且，在此实施例中，输入数据在数据路径线1516上施加至快取电路1528，以及在数据总线系统1526上施加至页面缓冲器电路1538，以用于支持编程操作。

输入/输出电路1518通过线1514(包括I/O焊垫)连接，并为数据、地址和命令提供与存储器装置1508(在此实施例中包括主机1502)外部的目的地的通信路径。输入/输出电路1518通过数据路径线1516向支持存储器操作的快取电路1528提供通信路径。快取电路1528与页面缓冲器电路1538一起进行数据流通信(例如使用数据总线系统1526)。

控制电路1534连接至输入/输出电路1518，并且包括命令译码器逻辑、地址计数器、状态机，定时电路和控制各种存储器操作(包括对存储器阵列1578的编程、读取和擦除操作)的其他逻辑电路。举例而言，参考图1至图14及其叙述，控制电路1534配置成(i)提供各种电压至选择的字线，其中选择的字线连接至三维闪存存储器的栅极叠层结构的选择的栅极层，(ii)提供各种电压至选择的位线，其中选择的位线连接至三维闪存存储器的椭圆形圆柱形通道柱中的第二导电柱，(iii)提供各种电压至选择的源极线，其中选择的源极线连接至三维闪存存储器的椭圆形圆柱形通道柱中的第一导电柱。

如箭头1545、1546所示，控制电路信号根据需要而分布至存储器装置中的电路，以支持电路的操作。控制电路1534可包括地址暂存器(address registers)等，用以根据需要传递地址至存储器装置1508的组件，于此示例中包括传送至快取电路1528，以及在线1544上传送至页面缓冲器电路1538和字线译码器1576A。

在图15所示的实施例中，控制电路1534包括控制逻辑电路，控制逻辑电路包括实现一或多个偏置配置状态机(bias arrangement state machine)的模组，此一或多个偏置配置状态机控制经由方框1564中的电压供应所产生或提供的本公开的偏置电压(如此处所述的包括预充电电压、通过电压和其他偏置电压的读取、擦除、验证和编程电压)至字线驱动器电路1576B和位线驱动器电路1548，以用于一组可选的编程和读取操作。如箭头1565所示，将偏置电压施加至存储器装置1508的组件，以根据需要支持操作。如下文更详细地叙述，控制电路1534提供适当的信号(例如，电压)以执行如上文图4至图6所述的各种读取、写入和擦除操作。

如本领域中已知的，控制电路1534可包括使用包括状态机的专用逻辑电路所实施的模组。在替代实施例中，控制电路1534可包括使用通用处理器所实施的模组，通用处理器可实施于执行计算机编程以控制存储器装置1508的操作的同一集成电路上。在其他电路中，可将专用逻辑电路和通用处理器的组合用于控制电路1534中的模组的实施。

三维与栅闪存存储器阵列1578可包括储存每个存储单元的多位的浮置栅极存储单元(floating gate memory cells)或介电电荷俘获存储单元(dielectric chargetrapping memory cells)，其通过建立对应于所储存的电荷量的多编程量级(multipleprogram levels)，进而建立存储单元阈值电压Vt。此技术可与每存储单元一位(single-bit-per-cell)闪存存储器一起使用，并且可与其他每存储单元多位(multiple-bit-per-cell)和每存储单元一位(single-bit-per-cell)存储器技术一起使用。在其他实施例中，存储器存储单元可包括可编程电阻存储单元(programmable resistance memory cells)、相变存储单元(phase change memory cells)以及其他类型的非易失性和易失性存储单元技术。

在所示实施例中，主机1502耦接至存储器装置1508上的线1514以及未绘示的其他控制终端(例如芯片选择终端等)，并且可向存储器装置1508提供命令或指令。在一些实施例中，主机1502可使用串行总线技术(serial bus technology)、使用共享的地址和数据线而耦接至存储器装置。主机1502可包括通用处理器、专用处理器、配置为作为存储器控制器的处理器、或使用存储器装置1508的其他处理器。主机1502的全部或一部分可在与存储器相同的集成电路上实施。

主机1502可包括一或多个文件系统，此一或多个文件系统基于来自应用编程的请求来储存、检索和更新储存在存储器中的数据。一般而言，主机1502可包括执行存储器管理功能和为储存在存储器中的数据产生状态信息(包括将由于此功能所产生的无效的信息标记数据)的其他功能的编程。这种功能可包括例如损耗均衡、坏区块恢复、功率损耗恢复、垃圾回收、错误更正等。而且，主机1502可包括应用编程、文件系统、闪存翻译层编程(flashtranslation layer programs)以及可为储存在存储器中的数据产生状态数据(包括将由于此功能所产生的无效的信息标记数据)的其他组件。

在高密度存储器中，页面可包括数百个或数千个位，页面缓冲器可与对应的数百个或数千个位线并行连接。举例而言，在编程操作期间，一组位线和字线选择以偏置成对由页面缓冲器电路1538的内容所定义的特定数据模式进行编程，并且另一组位线选择以偏置成禁止根据此特定数据模式进行编程。

本节中所述的方法的其他实施方式可包括非易失性计算机可读储存介质，此非易失性计算机可读储存介质储存可通过处理器执行上述任何方法的指令。此统包括存储器和一或多个处理器，所述一或多个处理器可用于执行储存在存储器中执行上述任何方法的指令。

根据许多实施例，上文所述或引用的任何数据结构和编码储存于计算机可读储存介质上，此计算机可读储存介质可为可储存编码和/或数据以供计算机统使用的任何装置或介质。此包括但不限于易失性存储器、非易失性存储器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、磁性和光学储存装置，例如磁盘驱动器、磁带、CD(光碟)、DVD(数码多功能光碟或数码影像光碟)或能够储存现在已知或未来开发的计算机可读介质的其他介质。

本文叙述许多由存储器控制器或存储器装置执行的逻辑的流程图。此逻辑可使用处理器来实施，其中处理器使用储存在计算机统可读取的存储器中的计算机编程来编程，此可通过处理器、专用逻辑硬件(包括现场可编程集成电路)、或专用逻辑硬件和计算机系统的组合来执行。通过本文中的所有流程图，其可理解，可在不影响所欲达成的功能下组合、并行执行或以不同顺序地执行许多步骤。在某些情况下，如读者所理解的，只有在做出某些其他更改的情况下，对步骤的重新安排也才能获得相同的结果。在其他情况下，如读者所理解的，对步骤的重新安排仅当满足某些条件时，才可获得相同的结果。应当理解的是，本文的流程图仅显示与理解本发明有关的步骤，并且应当理解的是，可在所示的那些步骤之前、之后和之间执行用于完成其他功能的许多附加步骤。

尽管本发明通过参照以上较佳的实施例和示例公开，但是应当理解的是，这些实施例仅为示例性的，而不是限制性的。本领域技术人员可容易达成的修改和组合落入在本发明的精神和权利要求的保护范围之内。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。