半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

目前，快闪存储器(Flash)，又称为闪存，已经成为非挥发性存储器(Non-volatileMemory，NVM)的主流。根据结构的不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NANDFlash)两种。闪存的主要特点是在不加电的情况下能够长期保持存储的信息，且具有集成度高、存储速度快、易于擦除和重写等优点，因此在微机、自动化控制等多领域得到了广泛的应用。

由于NAND闪存器件具有较高的单元密度、较高的存储密度、较快的写入和擦除速度等优势，逐渐成为了快闪存储器中较为普遍使用的一种结构，目前主要用于数码相机等的闪存卡和MP3播放机中。

但是，目前NAND闪存器件的性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，有助于改善各个所述第一凹槽内的第二氧化层顶部表面高度的一致性，增加NAND闪存器件的读写次数。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻接的第一区及第二区；在所述第一区的基底上及第二区的基底上形成浮栅层；在所述浮栅层上形成硬掩膜层，所述第一区的硬掩膜层顶部低于所述第二区的硬掩膜层顶部；在所述第一区的硬掩膜层上及第二区的硬掩膜层上形成第一氧化层；刻蚀所述第一氧化层、所述硬掩膜层、所述浮栅层及所述基底，在所述第一区内形成多个第一凹槽，在所述第二区内形成多个第二凹槽；形成填充满所述第一凹槽及所述第二凹槽的第二氧化层；刻蚀所述第二氧化层及所述第一氧化层，直至露出所述第二区的硬掩膜层顶部表面，剩余所述第一氧化层覆盖所述第一区的硬掩膜层顶部。

可选的，所述第二氧化层与所述第一氧化层的材料相同。

可选的，采用化学机械研磨工艺刻蚀所述第二氧化层及所述第一氧化层。

可选的，所述第一区的硬掩膜层顶部与所述第二区的硬掩膜层顶部的差值为

可选的，形成所述浮栅层前，还包括：在所述第一区的基底及第二区的基底表面形成栅氧化层。

可选的，形成所述浮栅层前，所述第一区的栅氧化层顶部与所述第二区的栅氧化层顶部齐平。

可选的，形成所述硬掩膜层的工艺包括：采用化学气相沉积工艺在所述浮栅层上形成初始硬掩膜层；在所述第二区的初始硬掩膜层顶部形成光刻胶层；刻蚀去除部分厚度所述第一区的初始硬掩膜层，形成硬掩膜层；去除所述光刻胶层。

可选的，所述第二区包括中间区及边缘区，所述中间区位于所述第一区与所述边缘区之间；形成所述栅氧化层的工艺中，所述第一区的栅氧化层顶部与所述中间区的栅氧化层顶部齐平，且所述中间区的栅氧化层顶部低于所述边缘区的栅氧化层顶部。

可选的，所述第一区的栅氧化层厚度与所述中间区的栅氧化层厚度均为第一厚度，所述边缘区的栅氧化层厚度为第二厚度，所述第一厚度小于所述第二厚度。

可选的，所述栅氧化层包括第一子栅氧化层及第二子栅氧化层，所述第一区的栅氧化层及所述中间区的栅氧化层作为所述第一子栅氧化层，所述边缘区的栅氧化层作为所述第二子栅氧化层；所述栅氧化层的形成工艺包括：在所述第一区及中间区的所述基底顶部形成第一绝缘层；刻蚀部分厚度所述边缘区的基底；对所述边缘区的基底顶部表面进行第一氧化处理，形成所述第二子栅氧化层；去除所述第一绝缘层；在所述边缘区的所述基底顶部形成第二绝缘层，所述第二绝缘层露出所述第一区及所述中间区的基底顶部；对所述第二绝缘层露出的基底顶部表面进行第二氧化处理，形成所述第一子栅氧化层。

可选的，所述第一区的栅氧化层顶部与所述边缘区的栅氧化层顶部的差值为

可选的，采用炉管工艺形成所述浮栅层。

可选的，采用炉管工艺或化学气相沉积工艺形成所述硬掩膜层。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括相邻接的第一区及第二区；浮栅层，所述浮栅层位于所述第一区的基底上及第二区的基底上；硬掩膜层，所述硬掩膜层位于所述浮栅层上，所述第一区的硬掩膜层顶部低于所述第二区的硬掩膜层顶部；第一氧化层，所述第一氧化层覆盖所述第一区的硬掩膜层顶部；第一凹槽，所述第一凹槽位于所述第一区内；第二凹槽，所述第二凹槽位于所述第二区内；第二氧化层，所述第二氧化层填充所述第一凹槽及所述第二凹槽。

与现有技术相比，本发明的技术方案具有以下优点：

由于所述第一区的硬掩膜层顶部低于所述第二区的硬掩膜层顶部，因而在刻蚀所述第二氧化层及所述第一氧化层的工艺中，所述第二区的硬掩膜层顶部表面能够作为刻蚀工艺的刻蚀停止表面，有助于改善各个所述第一凹槽内的第二氧化层顶部表面高度的一致性，避免所述刻蚀工艺结束后，各个所述第一凹槽内的第二氧化层顶部表面高度差异过大。各个所述第一凹槽内的第二氧化层顶部表面高度的一致性良好，有助于提高所述第一区内每一个字节内的开启电压的均匀性，增加NAND闪存器件的读写次数。

附图说明

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；

图4至图12是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图；

图13至图20是本发明半导体结构形成方法另一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，现有半导体结构的性能仍有待提高。

现结合一种半导体结构的形成方法进行分析，图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：

参考图1，提供基底10，所述基底10包括相邻接的第一区ⅰ及第二区ⅱ；在所述第一区ⅰ的基底10上及第二区ⅱ的基底10上形成浮栅层30；在所述浮栅层30上形成硬掩膜层50，所述第一区ⅰ的硬掩膜层50顶部与所述第二区ⅱ的硬掩膜层50顶部齐平。

其中，所述第一区ⅰ为单元(cell)，所述第二区ⅱ为周边区域(periphery)。

参考图2，刻蚀所述硬掩膜层50、所述浮栅层30及所述基底10，在所述第一区ⅰ内形成多个第一凹槽71，在所述第二区ⅱ内形成多个第二凹槽72，所述第二凹槽72的宽度大于所述第一凹槽71的宽度；形成填充满所述第一凹槽71及所述第二凹槽72的氧化层60，所述氧化层60覆盖所述硬掩膜层50顶部。

参考图3，采用化学机械研磨工艺去除覆盖所述硬掩膜层50顶部的所述氧化层60。

由于所述硬掩膜层50与所述氧化层60的材料不同，因而在所述化学机械研磨工艺过程中，所述硬掩膜层50与所述氧化层60的研磨速率不同。研磨速率不同的所述硬掩膜层50与所述氧化层60同时进行研磨，导致所述化学机械研磨工艺结束后，所述第一凹槽71及所述第二凹槽72内的所述氧化层60呈碟形开口状，且使得不同第一凹槽71内的所述氧化层60形成的碟形开口深度不同，造成各个所述第一凹槽71内的所述氧化层60顶部表面高度差异大。各个所述第一凹槽71内的所述氧化层60顶部表面高度差异大，使得第一区i内每一个字节(bit)内的开启电压(VT)均匀性差，影响NAND闪存器件的读写次数。

发明人对上述半导体结构的形成方法进行了研究，经创造性劳动，发明人注意到，在形成所述硬掩膜层的过程中，使所述第一区的硬掩膜层顶部低于所述第二区的硬掩膜层顶部，在所述化学机械研磨工艺过程中，通过使研磨停止在所述第二区的硬掩膜层顶部，能够避免研磨到所述第一区的硬掩膜层，有助于改善各个所述第一凹槽内的第二氧化层顶部表面高度一致性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图12是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。

参考图4，提供基底100，所述基底100包括相邻接的第一区Ⅰ及第二区Ⅱ。

所述基底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底100还能够为绝缘体上的硅基底或者绝缘体上的锗基底；本实施例中，所述基底100为硅基底。

本实施例中，所述第一区Ⅰ的基底100顶部与所述第二区Ⅱ的基底100顶部齐平。

本实施例中，所述第一区Ⅰ为单元(cell)，所述第二区Ⅱ为周边区域(periphery)。

参考图5，在所述第一区Ⅰ的基底100上及第二区Ⅱ的基底100上形成浮栅层300。

本实施例中，所述第一区Ⅰ的浮栅层300顶部与所述第二区Ⅱ的浮栅层300顶部齐平。

本实施例中，形成所述浮栅层300前，还包括：在所述第一区Ⅰ的基底100及第二区Ⅱ的基底100表面形成栅氧化层200。

所述栅氧化层200的材料为氧化硅或者氧化锗。本实施例中，所述栅氧化层200的材料为氧化硅。

本实施例中，形成所述浮栅层300前，所述第一区Ⅰ的栅氧化层200顶部与所述第二区Ⅱ的栅氧化层200顶部齐平。

本实施例中，所述浮栅层300的材料为多晶硅。

参考图6至图8，在所述浮栅层300上形成硬掩膜层500，所述第一区Ⅰ的硬掩膜层500顶部低于所述第二区Ⅱ的硬掩膜层500顶部。

形成所述硬掩膜层500的工艺包括：如图6所示，采用化学气相沉积工艺在所述浮栅层300上形成初始硬掩膜层510；在所述第二区Ⅱ的初始硬掩膜层510顶部形成光刻胶层520；如图7所示，刻蚀去除部分厚度所述第一区Ⅰ的初始硬掩膜层510，形成硬掩膜层500；如图8所示，去除所述光刻胶层520。

本实施例中，所述初始硬掩膜层510的材料为氮化硅。在其他实施例中，所述初始硬掩膜层510的材料为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

本实施例中，采用化学气相沉积工艺形成所述初始硬掩膜层510后，形成所述光刻胶层520前，还包括：对所述初始硬掩膜层510进行平坦化处理，使得所述第一区Ⅰ的初始硬掩膜层510顶部与所述第二区Ⅱ的初始硬掩膜层510顶部齐平。

其中，采用化学机械研磨工艺对所述初始硬掩膜层510进行平坦化处理。

所述光刻胶层520用于保护所述第二区Ⅱ的初始硬掩膜层510顶部表面，使得刻蚀工艺仅刻蚀去除部分厚度所述第一区Ⅰ的初始硬掩膜层510，从而使所述第一区Ⅰ的初始硬掩膜层510顶部低于所述第二区Ⅱ的初始硬掩膜层510顶部，从而形成所述硬掩膜层500。

所述第一区Ⅰ的硬掩膜层500顶部低于所述第二区Ⅱ的硬掩膜层500顶部，后续所述第二区Ⅱ的硬掩膜层500顶部表面可以作为刻蚀停止层，防止刻蚀工艺刻蚀到所述第一区Ⅰ的硬掩膜层500顶部表面。

本实施例中，采用干法刻蚀工艺形成刻蚀去除部分厚度所述第一区Ⅰ的初始硬掩膜层510。在其他实施例中，采用湿法刻蚀工艺形成刻蚀去除部分厚度所述第一区Ⅰ的初始硬掩膜层510。

本实施例中，所述第一区Ⅰ的硬掩膜层500顶部与所述第二区Ⅱ的硬掩膜层500顶部的差值为

本实施例中，形成所述硬掩膜层500前，还包括：在所述第一区Ⅰ的浮栅层300及第二区Ⅱ的浮栅层300表面形成粘附层400。

所述粘附层400用于提高所述硬掩膜层500与所述浮栅层300的结合力，防止所述硬掩膜层500表面与所述浮栅层300表面间出现空隙。

本实施例中，所述粘附层400的材料为氧化硅。

本实施例中，所述第一区Ⅰ的粘附层400顶部与所述第二区Ⅱ的粘附层400顶部齐平。

参考图9，在所述第一区Ⅰ的硬掩膜层500上及第二区Ⅱ的硬掩膜层500上形成第一氧化层610。

本实施例中，所述第一氧化层610的材料为氧化硅。在其他实施例中，所述第一氧化层610的材料为氧化锗。

本实施例中，所述第一氧化层610的形成工艺包括：采用化学气相沉积工艺形成第一氧化膜；对所述第一氧化膜进行平坦化处理，形成所述第一氧化层610，所述第一区Ⅰ的第一氧化层610顶部与所述第二区Ⅱ的第一氧化层610顶部齐平。

其中，采用化学机械研磨工艺对所述第一氧化膜进行平坦化处理。

参考图10，刻蚀所述第一氧化层610、所述硬掩膜层500、所述浮栅层300及所述基底100，在所述第一区Ⅰ内形成多个第一凹槽710，在所述第二区Ⅱ内形成多个第二凹槽720。

所述第一凹槽710作为所述第一区Ⅰ的隔离沟槽。

本实施例中，所述第一凹槽710的宽度L1小于所述第二凹槽720的宽度L2。相邻所述第一凹槽710的间距小于相邻所述第二凹槽720的间距。所述第一区Ⅰ内的第一凹槽710密度大于所述第二区Ⅱ内的第二凹槽720密度。

本实施例中，在同一工艺步骤中形成所述第一凹槽710及所述第二凹槽720。

本实施例中，采用湿法刻蚀工艺形成所述第一凹槽710及所述第二凹槽720。在其他实施例中，采用干法刻蚀工艺形成所述第一凹槽710及所述第二凹槽720。

本实施例中，形成所述第一凹槽710及所述第二凹槽720的刻蚀工艺消耗部分厚度所述第一氧化层610，使得形成所述第一凹槽710及所述第二凹槽720前后(参考图9)，所述第一氧化层610的厚度减小。

参考图11，形成填充满所述第一凹槽710及所述第二凹槽720的第二氧化层620。

本实施例中，所述第二氧化层620的材料为氧化硅。

本实施例中，所述第二氧化层620覆盖所述第一区Ⅰ的所述第一氧化层610顶部及所述第二区Ⅱ的所述第一氧化层610顶部。

本实施例中，采用化学气相沉积工艺形成所述第二氧化层620。

参考图12，刻蚀所述第二氧化层620及所述第一氧化层610，直至露出所述第二区Ⅱ的硬掩膜层500顶部表面，剩余所述第一氧化层610覆盖所述第一区Ⅰ的硬掩膜层500顶部。

由于所述第一区Ⅰ的硬掩膜层500顶部低于所述第二区Ⅱ的硬掩膜层500顶部，因此在刻蚀所述第二氧化层620及所述第一氧化层610的工艺中，能够以所述第二区Ⅱ的硬掩膜层500顶部表面作为刻蚀停止面，避免所述第一区Ⅰ的硬掩膜层500顶部表面受到刻蚀。

由于刻蚀工艺在所述第二区Ⅱ的硬掩膜层500顶部表面露出后即刻停止，因而所述第一区Ⅰ的硬掩膜层500顶部仍覆盖有一定厚度的所述第一氧化层610，而所述第二区Ⅱ的硬掩膜层500顶部表面的所述第一氧化层610被完全刻蚀掉。由于所述第一氧化层610与所述第二氧化层620的材料相同，因此在所述刻蚀工艺中，所述第一氧化层610与所述第二氧化层620的刻蚀速率相同。在刻蚀工艺结束后，所述第一氧化层610顶部表面与所述第一凹槽710内的所述第二氧化层620顶部表面基本齐平，从而改善各个所述第一凹槽710内的第二氧化层620顶部表面高度的一致性。各个所述第一凹槽710内的第二氧化层620顶部表面高度的一致性良好，有助于提高所述第一区内每一个字节内的开启电压的均匀性，增加NAND闪存器件的读写次数。

本实施例中，采用化学机械研磨工艺刻蚀所述第二氧化层620及所述第一氧化层610。

图13至图20是本发明半导体结构形成方法另一实施例中各步骤对应的结构示意图。

参考图13，提供基底100，所述基底100包括相邻接的第一区Ⅰ及第二区Ⅱ。

本实施例中，所述第一区Ⅰ为单元(cell)，所述第二区Ⅱ为周边区域(periphery)。

本实施例中，所述第二区Ⅱ包括中间区Ⅲ及边缘区Ⅳ，所述中间区Ⅲ位于所述第一区Ⅰ与所述边缘区Ⅳ之间。

后续形成半导体结构，所述第一区Ⅰ及中间区Ⅲ处施加电压值为第一电压，所述边缘区Ⅳ施加电压值为第二电压，所述第一电压小于所述第二电压。

所述基底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底100还能够为绝缘体上的硅基底或者绝缘体上的锗基底；本实施例中，所述基底100为硅基底。

参考图14，在所述第一区Ⅰ的基底100、所述中间区Ⅲ的基底100及所述边缘区Ⅳ的基底100表面形成栅氧化层200，所述第一区Ⅰ的栅氧化层200顶部与所述中间区Ⅲ的栅氧化层200顶部齐平，且所述中间区Ⅲ的栅氧化层200顶部低于所述边缘区Ⅳ的栅氧化层200顶部。

所述栅氧化层200的材料为氧化硅或者氧化锗。本实施例中，所述栅氧化层200的材料为氧化硅。

本实施例中，所述第一区Ⅰ的栅氧化层200厚度为第一厚度d1。所述中间区Ⅲ的栅氧化层200厚度也为所述第一厚度d1。所述边缘区Ⅳ的栅氧化层200厚度为第二厚度d2，所述第一厚度d1小于所述第二厚度d2。

本实施例中，所述第二厚度d2与所述第一厚度d1的差值为

本实施例中，所述栅氧化层200包括所述第一厚度d1的第一子栅氧化层210及所述第二厚度d2的第二子栅氧化层220。

本实施例中，所述第一区Ⅰ的栅氧化层200及所述中间区Ⅲ的栅氧化层200作为所述第一子栅氧化层210，所述边缘区Ⅳ的栅氧化层200作为所述第二子栅氧化层220。

所述栅氧化层200的形成工艺包括：在所述第一区Ⅰ及中间区Ⅲ的所述基底100顶部形成第一绝缘层(图中未示出)；刻蚀部分厚度所述边缘区Ⅳ的基底100；对所述边缘区Ⅳ的基底100顶部表面进行第一氧化处理，形成所述第二子栅氧化层220；去除所述第一绝缘层；对所述第二绝缘层露出的基底100顶部表面进行第二氧化处理，形成所述第一子栅氧化层210。

本实施例中，所述第一绝缘层的材料为氮化硅。在其他实施例中，所述第一绝缘层的材料为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

所述第二绝缘层的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述第二绝缘层的材料为氮化硅。

本实施例中，分步骤进行所述第一氧化处理及所述第二氧化处理，通过控制所述第一氧化处理的工艺时间及所述第二氧化处理的工艺时间，使得所述第二氧化处理的工艺时间长于所述第一氧化处理的工艺时间，从而保证所述第二子栅氧化层220厚度大于所述第一子栅氧化层210厚度，进而使得所述边缘区Ⅳ的栅氧化层200顶部高于所述第一区Ⅰ及所述中间区Ⅲ的栅氧化层200顶部。

参考图15，在所述第一区Ⅰ的栅氧化层200、所述中间区Ⅲ的栅氧化层200及所述边缘区Ⅳ的栅氧化层200表面形成浮栅层300。

本实施例中，所述边缘区Ⅳ的所述浮栅层300顶部高于所述第一区Ⅰ及所述中间区Ⅲ的所述浮栅层300顶部。

本实施例中，所述浮栅层300的材料为多晶硅。

本实施例中，采用炉管工艺形成所述浮栅层300。

采用所述炉管工艺形成所述浮栅层300，有助于保证所述第一区Ⅰ、所述中间区Ⅲ及所述边缘区Ⅳ的所述浮栅层300厚度一致，从而使得所述边缘区Ⅳ的所述浮栅层300顶部高于所述第一区Ⅰ及所述中间区Ⅲ的所述浮栅层300顶部。

参考图16，在所述浮栅层300上形成硬掩膜层500，所述边缘区Ⅳ的所述硬掩膜层500顶部高于所述第一区Ⅰ及所述中间区Ⅲ的所述硬掩膜层500顶部。

本实施例中，所述硬掩膜层500的材料为氮化硅。在其他实施例中，所述硬掩膜层500的材料为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

本实施例中，采用炉管工艺形成所述硬掩膜层500。在其他实施例中，还可以采用化学气相沉积工艺形成所述硬掩膜层500。

采用所述炉管工艺形成所述硬掩膜层500，有助于保证所述第一区Ⅰ、所述中间区Ⅲ及所述边缘区Ⅳ的所述硬掩膜层500厚度一致，从而使得所述边缘区Ⅳ的所述硬掩膜层500顶部高于所述第一区Ⅰ及所述中间区Ⅲ的所述硬掩膜层500顶部。

本实施例中，形成所述硬掩膜层500前，还包括：在所述第一区Ⅰ的浮栅层300及第二区Ⅱ的浮栅层300表面形成粘附层(图中未示出)，所述边缘区Ⅳ的所述粘附层400顶部高于所述第一区Ⅰ及所述中间区Ⅲ的所述粘附层顶部。

本实施例中，所述第一区Ⅰ的硬掩膜层500顶部与所述第二区Ⅱ的硬掩膜层500顶部的差值为

后续所述第二区Ⅱ的硬掩膜层500顶部表面可以作为刻蚀停止层，防止刻蚀工艺刻蚀到所述第一区Ⅰ的硬掩膜层500顶部表面。

参考图17，在所述第一区Ⅰ的硬掩膜层500上及第二区Ⅱ的硬掩膜层500上形成第一氧化层610。

本实施例中，所述第一氧化层610的材料为氧化硅。在其他实施例中，所述第一氧化层610的材料为氧化锗。

参考图18，刻蚀所述第一氧化层610、所述硬掩膜层500、所述浮栅层300及所述基底100，在所述第一区Ⅰ内形成多个第一凹槽710，在所述第二区Ⅱ内形成多个第二凹槽720。

本实施例中，在同一工艺步骤中形成所述第一凹槽710及所述第二凹槽720。

本实施例中，所述第一凹槽710的宽度L1小于所述第二凹槽720的宽度L2。

参考图19，形成填充满所述第一凹槽710及所述第二凹槽720的第二氧化层620。

本实施例中，所述第二氧化层620的材料为氧化硅。

参考图20，刻蚀所述第二氧化层620及所述第一氧化层610，直至露出所述第二区Ⅱ的硬掩膜层500顶部表面，剩余所述第一氧化层610覆盖所述第一区Ⅰ的硬掩膜层500顶部。

本实施例中，采用化学机械研磨工艺刻蚀所述第二氧化层620及所述第一氧化层610。

在刻蚀所述第二氧化层620及所述第一氧化层610的工艺中，能够以所述第二区Ⅱ的硬掩膜层500顶部表面作为刻蚀停止面。刻蚀工艺结束后，在所述第一区Ⅰ，所述硬掩膜层500顶部表面覆盖一定厚度的所述第一氧化层610，所述第一氧化层610顶部表面与所述第一凹槽710内的所述第二氧化层620顶部表面齐平。各个所述第一凹槽710内的第二氧化层620顶部表面基本齐平，具有良好的一致性。

参照图12，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：基底100，所述基底100包括相邻接的第一区Ⅰ及第二区Ⅱ；浮栅层300，所述浮栅层300位于所述第一区Ⅰ的基底100上及第二区Ⅱ的基底100上；硬掩膜层500，所述硬掩膜层500位于所述浮栅层300上，所述第一区Ⅰ的硬掩膜层500顶部低于所述第二区Ⅱ的硬掩膜层500顶部；第一氧化层610，所述第一氧化层610覆盖所述第一区Ⅰ的硬掩膜层500顶部；第一凹槽710，所述第一凹槽710位于所述第一区Ⅰ内；第二凹槽720，所述第二凹槽720位于所述第二区Ⅱ内；第二氧化层620，所述第二氧化层620填充所述第一凹槽710及所述第二凹槽720。

本实施例中，所述第一区Ⅰ的所述第二氧化层620顶部与所述第一氧化层610顶部齐平。

所述半导体结构还包括：位于所述基底100与所述浮栅层300之间的栅氧化层200。

本实施例中，所述第一区Ⅰ的栅氧化层200顶部与所述第二区Ⅱ的栅氧化层200顶部齐平。

本实施例中，所述第一区Ⅰ的浮栅层300顶部与所述第二区Ⅱ的浮栅层300顶部齐平。

所述半导体结构还包括：位于所述浮栅层300与硬掩膜层500之间的粘附层400。

本实施例中，所述第一区Ⅰ的粘附层400顶部与所述第二区Ⅱ的粘附层400顶部齐平。

参考图20，在其他实施例中，所述第二区Ⅱ包括中间区Ⅲ及边缘区Ⅳ，所述中间区Ⅲ位于所述第一区Ⅰ与所述边缘区Ⅳ之间。

本实施例中，所述第一区Ⅰ的所述第二氧化层620顶部与所述第一氧化层610顶部齐平。

本实施例中，所述半导体结构还包括：位于所述基底100与所述浮栅层300之间的栅氧化层200。所述第一区Ⅰ的栅氧化层200顶部与所述中间区Ⅲ的栅氧化层200顶部齐平，且所述中间区Ⅲ的栅氧化层200顶部低于所述边缘区Ⅳ的栅氧化层200顶部。

本实施例中，所述第一区Ⅰ的栅氧化层200厚度为第一厚度，所述中间区Ⅲ的栅氧化层200厚度也为所述第一厚度。所述边缘区Ⅳ的栅氧化层200厚度为第二厚度，所述第一厚度小于所述第二厚度。

本实施例中，所述边缘区Ⅳ的所述浮栅层300顶部高于所述第一区Ⅰ及所述中间区Ⅲ的所述浮栅层300顶部。所述第一区Ⅰ、所述中间区Ⅲ及所述边缘区Ⅳ的所述浮栅层300厚度相等。

本实施例中，所述边缘区Ⅳ的所述硬掩膜层500顶部高于所述第一区Ⅰ及所述中间区Ⅲ的所述硬掩膜层500顶部。所述第一区Ⅰ、所述中间区Ⅲ及所述边缘区Ⅳ的所述硬掩膜层500厚度相等。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。