一种移位寄存器、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别是涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术

目前，触控与显示驱动器集成(Touch and Display Driver Integration，TDDI)产品存在两种触控工作模式，其中一种模式是在显示的一帧时间内插入触控检测，因此，在栅极驱动电路的移位寄存器中，当处于显示驱动阶段时，上拉节点的高电位状态维持的时间相对较短，当处于触控检测阶段时，移位寄存器会暂停工作，上拉节点在整个触控检测阶段都会保持高电平状态直到触控检测结束，此时上拉节点一直处于浮接(floating)状态。移位寄存器的输出端通过上拉节点的高电平实现栅极驱动输出，但是，在长时间的浮接状态下，在触控检测阶段时间内上拉节点会通过输入电路和复位电路漏电，从而造成触控检测阶段之后开始几行的移位寄存器输出信号衰减，导致栅极驱动异常，显示装置则会出现横纹。

发明内容

本发明提供一种移位寄存器、栅极驱动电路及显示装置，以解决现有移位寄存器中的上拉节点在触控检测阶段会通过输入电路和复位电路漏电，从而造成触控检测阶段之后，移位寄存器的输出信号衰减，栅极驱动异常，显示装置出现横纹的问题。

为了解决上述问题，本发明公开了一种移位寄存器，包括：

输入电路，分别与输入端和上拉节点连接，所述输入电路包括串联的两个第一晶体管，所述输入电路用于响应于所述输入端的输入信号，控制所述上拉节点的电位；

复位电路，分别与复位信号端、所述上拉节点和第一电源端连接，所述复位电路包括串联的两个第二晶体管，所述复位电路用于响应于所述复位信号端的复位信号，向所述上拉节点输入所述第一电源端的第一电源信号；

上拉电路，分别与所述第一晶体管之间的第一节点、下拉节点、所述第一电源端、所述第二晶体管之间的第二节点和重置信号端连接，所述上拉电路用于响应于所述下拉节点的电位和所述第一电源信号，控制所述第一节点的电位，以及响应于所述重置信号端的重置信号，控制所述第二节点的电位；

下拉电路，分别与所述上拉节点、所述下拉节点和输出端连接，所述下拉电路用于基于所述上拉节点的电位，控制所述下拉节点的电位，以及响应于所述下拉节点的电位，下拉所述输出端的电位；

输出电路，分别与时钟信号端、所述上拉节点和所述输出端连接，所述输出电路用于响应于所述上拉节点的电位，向所述输出端输出所述时钟信号端的时钟信号。

可选地，所述移位寄存器还包括：

降噪电路，分别与所述下拉节点、所述上拉节点和所述第一电源端连接，所述降噪电路包括串联的两个第三晶体管，所述降噪电路用于响应于所述下拉节点的电位，向所述上拉节点输入所述第一电源信号；

所述上拉电路还与所述第三晶体管之间的第三节点连接，所述上拉电路还用于响应于所述重置信号端的重置信号，控制所述第三节点的电位。

可选地，所述上拉电路包括：

第四晶体管，所述第四晶体管的栅极与所述下拉节点连接，第一极与所述第一节点连接，第二极与所述第一电源端连接，所述第四晶体管用于响应于所述下拉节点的电位和所述第一电源端的第一电源信号，控制所述第一节点的电位；

第五晶体管，所述第五晶体管的栅极和第一极与所述重置信号端连接，第二极与所述第二节点连接，所述第五晶体管用于响应于所述重置信号端的重置信号，控制所述第二节点的电位。

可选地，所述第五晶体管的第二极还与所述第三节点连接，所述第五晶体管还用于响应于所述重置信号端的重置信号，控制所述第三节点的电位。

可选地，在串联的两个所述第三晶体管中，第一个所述第三晶体管的第一极与所述上拉节点连接，栅极与所述下拉节点连接，第二极与所述第三节点连接；

在串联的两个所述第三晶体管中，第二个所述第三晶体管的第一极与所述第三节点连接，栅极与所述下拉节点连接，第二极与所述第一电源端连接。

可选地，在串联的两个所述第一晶体管中，第一个所述第一晶体管的栅极和第一极与所述输入端连接，第二极与所述第一节点连接；

在串联的两个所述第一晶体管中，第二个所述第一晶体管的第一极与所述第一节点连接，栅极与所述输入端连接，第二极与所述上拉节点连接。

可选地，在串联的两个所述第二晶体管中，第一个所述第二晶体管的第一极与所述上拉节点连接，栅极与所述复位信号端连接，第二极与所述第二节点连接；

在串联的两个所述第二晶体管中，第二个所述第二晶体管的第一极与所述第二节点连接，栅极与所述复位信号端连接，第二极与所述第一电源端连接。

可选地，所述输出端包括第一输出端和第二输出端，所述输出电路包括：

第一输出子电路，分别与时钟信号端、所述上拉节点和所述第一输出端连接，所述第一输出子电路用于响应于所述上拉节点的电位，向所述第一输出端输出所述时钟信号端的时钟信号，作为所述移位寄存器所在行的栅极驱动信号；

第二输出子电路，分别与时钟信号端、所述上拉节点和所述第二输出端连接，所述第二输出子电路用于响应于所述上拉节点的电位，向所述第二输出端输出所述时钟信号端的时钟信号，作为所述移位寄存器所在行的下一行的重置信号。

可选地，所述下拉电路还与所述第一电源端连接，所述下拉电路包括：

第一下拉子电路，分别与所述下拉节点、所述第一电源端和所述第一输出端连接，所述第一下拉子电路用于响应于所述下拉节点的电位，通过所述第一电源端的第一电源信号下拉所述第一输出端的电位；

第二下拉子电路，分别与所述下拉节点、所述第一电源端和所述第二输出端连接，所述第二下拉子电路用于响应于所述下拉节点的电位，通过所述第一电源端的第一电源信号下拉所述第二输出端的电位。

可选地，所述下拉电路还分别与所述第一电源端和第二电源端连接，所述下拉电路包括：

第三下拉子电路，分别与所述第二电源端、所述上拉节点、所述下拉节点和所述第一电源端连接，所述第三下拉子电路用于响应于所述上拉节点的电位，向所述下拉节点输入所述第二电源端的第二电源信号，以及响应于所述上拉节点的电位，向所述下拉节点输入所述第一电源端的所述第一电源信号。

可选地，所述移位寄存器还包括：

帧复位电路，分别与帧复位信号端、所述第一电源端、所述上拉节点、所述输出端连接；所述帧复位电路用于响应于所述帧复位信号端的帧复位信号，通过所述第一电源端的第一电源信号分别对所述上拉节点和所述输出端进行帧复位。

为了解决上述问题，本发明还公开了一种栅极驱动电路，包括多个级联的移位寄存器，所述移位寄存器包括上述移位寄存器。

为了解决上述问题，本发明还公开了一种显示装置，包括上述栅极驱动电路。

与现有技术相比，本发明包括以下优点：

在本发明实施例中，上拉电路与第一晶体管之间的第一节点连接，在上拉节点处于高电平时，下拉节点处于低电平，此时，上拉电路可以控制第一节点保持高电平。上拉电路还与第二晶体管之间的第二节点连接，在重置信号端的重置信号处于高电平时，可以将第二节点的电位拉高并保持，从而后续在上拉节点处于高电平时，上拉电路可以控制第二节点保持高电平。由于在上拉节点处于高电平时，上拉电路可以控制输入电路的第一节点以及复位电路的第二节点处于高电平，因此，避免了上拉节点通过输入电路及复位电路漏电。此外，通过在输入电路中串联两个晶体管，以及在复位电路中设置串联的两个晶体管，从而在上拉节点处于高电平时，可以进一步减小上拉节点通过输入电路及复位电路的漏电。

附图说明

图1示出了现有的一种移位寄存器的结构示意图；

图2示出了现有的显示驱动阶段的上拉节点的电位示意图；

图3示出了现有的触控检测阶段的上拉节点的电位示意图；

图4示出了本发明实施例一的一种移位寄存器的结构示意图；

图5示出了本发明实施例一的一种移位寄存器的具体结构示意图；

图6示出了本发明实施例一的一种移位寄存器的信号端时序图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

在对本发明实施例进行详细说明之前，首先对现有的移位寄存器进行介绍。

图1示出了现有的一种移位寄存器的结构示意图，参照图1，该移位寄存器包括输入电路10、复位电路20、下拉电路40、输出电路50、降噪电路60和帧复位电路70，其中，输入电路10包括一个晶体管M1，复位电路20包括一个晶体管M2。

在实际应用中，上拉结点PU的电位会通过晶体管M1和晶体管M2漏电，参照图2，当处于显示驱动阶段时，上拉节点PU的高电平状态维持的时间t1较短，因漏电时间较短，所以对输出无影响；但是，参照图3，当处于触控检测阶段(Touch坑)时，上拉节点PU的高电平状态维持的时间t2较长，在长时间处于浮接的情况下，上拉节点PU会通过晶体管M1和晶体管M2漏电，造成上拉节点PU的电位降低，即上拉节点PU的坑外电压V1和坑后电压V2差值较大，从而在触控检测阶段之后，又开始进行显示驱动时，坑后前几行的输出端Out输出的信号会衰减，导致栅极驱动异常，使得显示装置出现横纹问题。

综上所述，针对现有的移位寄存器，提出了本发明实施例中的移位寄存器、栅极驱动电路及显示装置，以解决现有移位寄存器中的上拉节点在触控检测阶段会通过输入电路和复位电路漏电，从而造成触控检测阶段之后，移位寄存器的输出信号衰减，栅极驱动异常，显示装置出现横纹的问题的问题。

实施例一

图4示出了本发明实施例一的一种移位寄存器的结构示意图，参照图4，移位寄存器包括输入电路10、复位电路20、上拉电路30、下拉电路40和输出电路50。

输入电路10分别与输入端Input和上拉节点PU连接，输入电路10包括串联的两个第一晶体管M1A和M1B，输入电路10用于响应于输入端Input的输入信号，控制上拉节点PU的电位；

复位电路20分别与复位信号端Reset、上拉节点PU和第一电源端VGL连接，复位电路20包括串联的两个第二晶体管M2A和M2B，复位电路20用于响应于复位信号端Reset的复位信号，向上拉节点PU输入第一电源端VGL的第一电源信号；

上拉电路30分别与第一晶体管M1A和M1B之间的第一节点Q、下拉节点PD、第一电源端VGL、第二晶体管M2A和M2B之间的第二节点N和重置信号端Cout N-1连接，上拉电路30用于响应于下拉节点PD的电位和第一电源信号，控制第一节点Q的电位，以及响应于重置信号端Cout N-1的重置信号，控制第二节点N的电位；

下拉电路40分别与上拉节点PU、下拉节点PD和输出端Out连接，下拉电路40用于基于上拉节点PU的电位，控制下拉节点PD的电位，以及响应于下拉节点PD的电位，下拉输出端Out的电位；

输出电路50分别与时钟信号端CLK、上拉节点PU和输出端Out连接，输出电路50用于响应于上拉节点PU的电位，向输出端Out输出时钟信号端CLK的时钟信号。

在本发明实施例中，首先，上拉电路30与第一晶体管M1A和M1B之间的第一节点Q连接，在上拉节点PU处于高电平时，下拉节点PD处于低电平，此时，上拉电路30可以控制第一节点Q保持高电平。上拉电路30还与第二晶体管M2A和M2B之间的第二节点N连接，在重置信号端Cout N-1的重置信号处于高电平时，可以将第二节点N的电位拉高并保持，从而后续在上拉节点PU处于高电平时，上拉电路30可以控制第二节点N保持高电平。由于在上拉节点PU处于高电平时，上拉电路30可以控制输入电路10的第一节点Q以及复位电路20的第二节点N处于高电平，因此，避免了上拉节点PU通过输入电路10及复位电路20漏电。

其次，通过在输入电路10中串联两个第一晶体管M1A和M1B，从而在上拉节点PU处于高电平时，可以进一步避免上拉节点PU通过输入电路10的漏电。

再者，通过在复位电路20中串联两个第二晶体管M2A和M2B，从而在上拉节点PU处于高电平时，可以进一步避免上拉节点PU通过复位电路20的漏电。

在本发明实施例中，通过避免上拉节点PU通过输入电路10及复位电路20漏电，从而可以保证栅极驱动电路正常输出栅极驱动信号，提高了栅极驱动电路的稳定性，避免因栅极驱动电路输出异常造成的产品横纹现象，降低了良率损失，提高了产品信赖性。

进一步地，参照图1，现有移位寄存器的降噪电路60包括一个晶体管M9，在实际应用中，上拉节点PU在长时间处于浮接的情况下，还会通过晶体管M9漏电。

相应地，图5示出了本发明实施例一的一种移位寄存器的具体结构示意图，参照图5，可选地，移位寄存器还包括：

降噪电路60，分别与下拉节点PD、上拉节点PU和第一电源端VGL连接，降噪电路60包括串联的两个第三晶体管M9A和M9B，降噪电路60用于响应于下拉节点PD的电位，向上拉节点PU输入第一电源信号。

相应地，上拉电路30还与第三晶体管M9A和M9B之间的第三节点P连接，上拉电路30还用于响应于重置信号端Cout N-1的重置信号，控制第三节点P的电位。

在本发明实施例中，上拉电路30还与第三晶体管M9A和M9B之间的第三节点P连接，在重置信号端Cout N-1的重置信号处于高电平时，可以将第三节点P的电位拉高并保持，从而后续在上拉节点PU处于高电平时，上拉电路30可以控制第三节点P保持高电平，因此，避免了上拉节点PU通过降噪电路60漏电。

此外，通过在降噪电路60中串联两个第三晶体管M9A和M9B，从而在上拉节点PU处于高电平时，可以进一步避免上拉节点PU通过降噪电路60的漏电。

可选地，参照图5，上拉电路30具体可以包括：

第四晶体管MT1，第四晶体管MT1的栅极与下拉节点PD连接，第四晶体管MT1的第一极与第一节点Q连接，第四晶体管MT1的第二极与第一电源端VGL连接，第四晶体管MT1用于响应于下拉节点PD的电位和第一电源端VGL的第一电源信号，控制第一节点Q的电位。

第五晶体管MT2，第五晶体管MT2的栅极和第一极与重置信号端Cout N-1连接，第五晶体管MT2的第二极与第二节点N连接，第五晶体管MT2用于响应于重置信号端Cout N-1的重置信号，控制第二节点N的电位。

其中，第一节点Q的电位在输入端Input的输入信号处于高电平时被拉高，上拉节点PU的电位也同时被拉高，此时，下拉节点PD处于低电平，第四晶体管MT1关闭，第一节点Q的电位保持高电平。在重置信号端Cout N-1的重置信号处于高电平时，第五晶体管MT2打开，第二节点N的电位被拉高。

在具体应用中，输入端Input的输入信号以及重置信号端Cout N-1的重置信号，均为上一级移位寄存器的输出信号，因此，二者时序相同，在输入信号处于高电平时，重置信号也处于高电平，从而第一节点Q的电位和第二节点N的电位在上拉节点PU处于高电平的情况下同时被拉高，避免了上拉节点PU通过输入电路10及复位电路20漏电。

可选地，参照图5，第五晶体管MT2的第二极还与第三节点P连接，第五晶体管MT2还用于响应于重置信号端Cout N-1的重置信号，控制第三节点P的电位。

其中，由于第五晶体管MT2的第二极还与第三节点P连接，因此，在重置信号端CoutN-1的重置信号处于高电平时，第五晶体管MT2打开，第三节点P的电位被拉高，从而避免了上拉节点PU通过降噪电路60漏电。

对于降噪电路60，进一步可选地，参照图5，在串联的两个第三晶体管M9A和M9B中，第一个第三晶体管M9A的第一极与上拉节点PU连接，栅极与下拉节点PD连接，第二极与第三节点P连接；在串联的两个第三晶体管M9A和M9B中，第二个第三晶体管M9B的第一极与第三节点P连接，栅极与下拉节点PD连接，第二极与第一电源端VGL连接。

对于输入电路10，进一步可选地，在串联的两个第一晶体管M1A和M1B中，第一个第一晶体管M1A的栅极和第一极与输入端Input连接，第二极与第一节点Q连接；在串联的两个第一晶体管M1A和M1B中，第二个第一晶体管M1B的第一极与第一节点Q连接，栅极与输入端Input连接，第二极与上拉节点PU连接。

对于复位电路20，进一步可选地，在串联的两个第二晶体管M2A和M2B中，第一个第二晶体管M2A的第一极与上拉节点PU连接，栅极与复位信号端Reset连接，第二极与第二节点N连接；在串联的两个第二晶体管M2A和M2B中，第二个第二晶体管M2B的第一极与第二节点N连接，栅极与复位信号端Reset连接，第二极与第一电源端VGL连接。

还可选地，参照图5，输出端Out包括第一输出端Gn和第二输出端Cout N，输出电路50包括：

第一输出子电路501，分别与时钟信号端CLK、上拉节点PU和第一输出端Gn连接，第一输出子电路501用于响应于上拉节点PU的电位，向第一输出端Gn输出时钟信号端CLK的时钟信号，作为移位寄存器所在行的栅极驱动信号；

第二输出子电路502，分别与时钟信号端CLK、上拉节点PU和第二输出端Cout N连接，第二输出子电路502用于响应于上拉节点PU的电位，向第二输出端Cout N输出时钟信号端CLK的时钟信号，作为移位寄存器所在行的下一行的重置信号。

具体地，参照图5，第一输出子电路501可以包括第六晶体管M8A，第二输出子电路502可以包括第七晶体管M8B。第六晶体管M8A打开时，可以向第一输出端Gn输出时钟信号端CLK的时钟信号，进而时钟信号输入移位寄存器所在行的栅极，以进行栅极驱动。第七晶体管M8B打开时，可以向第二输出端Cout N输出时钟信号端CLK的时钟信号，进而时钟信号输入移位寄存器所在行的下一行的重置信号端Cout N-1，以进行下一级移位寄存器的上拉电路30的控制。

在本发明实施例中，上一级移位寄存器的第一输出端Gn的输出信号可以输入至下一级移位寄存器的输入端Input，作为下一级移位寄存器的输入信号，上一级移位寄存器的第二输出端Cout N的输出信号可以输入至下一级移位寄存器的重置信号端Cout N-1，作为下一级移位寄存器的重置信号。

还可选地，下拉电路40还与第一电源端VGL连接，下拉电路包括：

第一下拉子电路401，分别与下拉节点PD、第一电源端VGL和第一输出端Gn连接，第一下拉子电路401用于响应于下拉节点PD的电位，通过第一电源端VGL的第一电源信号下拉第一输出端Gn的电位；

第二下拉子电路402，分别与下拉节点PD、第一电源端VGL和第二输出端Cout N连接，第二下拉子电路402用于响应于下拉节点PD的电位，通过第一电源端VGL的第一电源信号下拉第二输出端Cout N的电位。

具体地，参照图5，第一下拉子电路401可以包括第八晶体管M3A，第二下拉子电路402可以包括第九晶体管M3B。第八晶体管M3A打开时，可以向第一输出端Gn输入第一电源信号，从而可以将第一输出端Gn的电位拉低，以完成第一输出端Gn的复位。第九晶体管M3B打开时，可以向第二输出端Cout N输入第一电源信号，从而可以将第二输出端Cout N的电位拉低，以完成第二输出端Cout N的复位。

在本发明实施例中，由于重置信号用于对本级移位寄存器的上拉电路30进行控制，若在输出端之后再分两路输出，一路输出至本行的栅极，另一路输出至下一行的重置信号端，则在通过重置信号对下一级移位寄存器的第五晶体管MT2进行控制时，会对本级移位寄存器向本行栅极的输出信号造成影响，因此，可以在输出端之前，将输出电路50划分为第一输出子电路501和第二输出子电路502，相应地，输出端也划分为第一输出端Gn和第二输出端Cout N，相应地，时钟信号可以分为两路，一路通过第一输出端Gn输出至本行的栅极，另一路通过第二输出端Cout N输出至下一级移位寄存器的重置信号端，如此，避免了下一级移位寄存器的第五晶体管MT2控制过程对本行栅极信号的影响。

进一步可选地，下拉电路40还分别与第一电源端VGL和第二电源端VGH连接，下拉电路40包括：

第三下拉子电路403，分别与第二电源端VGH、上拉节点PU、下拉节点PD和第一电源端VGL连接，第三下拉子电路403用于响应于上拉节点PU的电位，向下拉节点PD输入第二电源端VGH的第二电源信号，以及响应于上拉节点PU的电位，向下拉节点PD输入第一电源端VGL的第一电源信号。

具体地，参照图5，第三下拉子电路403可以包括第十晶体管M4、第十一晶体管M5、第十二晶体管M6和第十三晶体管M7。其中，第十晶体管M4的栅极和第一极与第二电源端VGH连接，第二极与第十三晶体管M7的第一极连接；第十一晶体管M5的栅极与第十晶体管M4的第二极连接，第一极与第二电源端VGH连接，第二极与下拉节点PD连接；第十二晶体管M6的第一极与下拉节点PD连接，栅极与上拉节点PU连接，第二极与第一电源端VGL连接；第十三晶体管M7的第一极与第十晶体管M4的第二极连接，栅极与上拉节点PU连接，第二极与第一电源端VGL连接。

还可选地，移位寄存器还可以包括：

帧复位电路70，分别与帧复位信号端Trst、第一电源端VGL、上拉节点PU、输出端Out连接；帧复位电路70用于响应于帧复位信号端Trst的帧复位信号，通过第一电源端VGL的第一电源信号分别对上拉节点PU和输出端Out进行帧复位。

参照图5，帧复位电路70可以包括：

第一帧复位子电路701，分别与第一输出端Gn、帧复位信号端Trst和第一电源端VGL连接，第一帧复位子电路701用于响应于帧复位信号端Trst的帧复位信号，将第一电源端VGL的第一电源信号输入第一输出端Gn，以通过第一电源信号对第一输出端Gn进行帧复位；

第二帧复位子电路702，分别与第二输出端Cout N、帧复位信号端Trst和第一电源端VGL连接，第二帧复位子电路702用于响应于帧复位信号端Trst的帧复位信号，将第一电源端VGL的第一电源信号输入第二输出端Cout N，以通过第一电源信号对第二输出端CoutN进行帧复位；

第三帧复位子电路703，分别与上拉节点PU、帧复位信号端Trst和第一电源端VGL连接，第三帧复位子电路703用于响应于帧复位信号端Trst的帧复位信号，将第一电源端VGL的第一电源信号输入上拉节点PU，以通过第一电源信号对上拉节点PU进行帧复位。

具体地，参照图5，第一帧复位子电路701可以包括第十四晶体管M10A，第二帧复位子电路702可以包括第十五晶体管M10B，第三帧复位子电路703可以包括第十六晶体管M11。当一帧画面显示结束后，帧复位信号端Trst的帧复位信号处于高电平，此时，第十四晶体管M10A、第十五晶体管M10B和第十六晶体管M11均打开，从而可以将第一电源端VGL的第一电源信号分别输入第一输出端Gn、第二输出端Cout N和上拉节点PU，实现第一输出端Gn、第二输出端Cout N和上拉节点PU的帧复位。

图6示出了本发明实施例一的一种移位寄存器的信号端时序图，参照图6，移位寄存器的具体工作方式如下：

S1阶段：输入端Input输入高电平，通过第一晶体管M1A和M1B对上拉节点PU进行预充电，上拉节点PU的电位被拉高，从VGL变成VGH，同时，重置信号端Cout N-1的重置信号输入高电位(初始行的重置信号是STV信号)打开第五晶体管MT2，在第二节点N和第三节点P充入VGH。

S2阶段：输入端Input的输入信号由VGH变成VGL，重置信号由VGH变成VGL，第一节点Q、第二节点N和第三节点P均成为floating状态，下一帧前一直保持高电平状态。因为第一节点Q、第二节点N和第三节点P的电位均为VGH，上拉节点PU的VGH电压无法通过输入电路10、复位电路20和降噪电路60进行漏电，从而可以在Touch坑内一直维持一个较高的电压，直到时钟信号的电位由VGL变成VGH，上拉节点PU通过电容C1完成自举，打开第六晶体管M8A和第七晶体管M8B完成输出。

S3阶段：时钟信号的电位由VGH变成VGL，此时第六晶体管M8A和第七晶体管M8B仍为开启状态，第一输出端Gn与第二输出端Cout N由VGH被拉低至VGL，复位信号端Reset的复位信号通过高电平打开第二晶体管M2A和M2B，上拉节点PU的电位被拉低，下拉节点PD的电位被拉高。

S4阶段：下拉节点PD保持高电平，通过降噪电路60降低噪音，第一输出端Gn和第二输出端Cout N的电位维持低电平。

最后需要说明的是，本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用，本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将源极称为第一极，漏极称为第二极，或者将漏极称为第一极，源极称为第二极。

在本发明实施例中，上拉电路与第一晶体管之间的第一节点连接，在上拉节点处于高电平时，下拉节点处于低电平，此时，上拉电路可以控制第一节点保持高电平。上拉电路还与第二晶体管之间的第二节点连接，在重置信号端的重置信号处于高电平时，可以将第二节点的电位拉高并保持，从而后续在上拉节点处于高电平时，上拉电路可以控制第二节点保持高电平。由于在上拉节点处于高电平时，上拉电路可以控制输入电路的第一节点以及复位电路的第二节点处于高电平，因此，避免了上拉节点通过输入电路及复位电路漏电。此外，通过在输入电路中串联两个晶体管，以及在复位电路中设置串联的两个晶体管，从而在上拉节点处于高电平时，可以进一步减小上拉节点通过输入电路及复位电路的漏电。

实施例二

本发明实施例还公开了一种栅极驱动电路，包括多个级联的移位寄存器，所述移位寄存器包括上述移位寄存器。

在本发明实施例中，上拉电路与第一晶体管之间的第一节点连接，在上拉节点处于高电平时，下拉节点处于低电平，此时，上拉电路可以控制第一节点保持高电平。上拉电路还与第二晶体管之间的第二节点连接，在重置信号端的重置信号处于高电平时，可以将第二节点的电位拉高并保持，从而后续在上拉节点处于高电平时，上拉电路可以控制第二节点保持高电平。由于在上拉节点处于高电平时，上拉电路可以控制输入电路的第一节点以及复位电路的第二节点处于高电平，因此，避免了上拉节点通过输入电路及复位电路漏电。此外，通过在输入电路中串联两个晶体管，以及在复位电路中设置串联的两个晶体管，从而在上拉节点处于高电平时，可以进一步减小上拉节点通过输入电路及复位电路的漏电。

实施例三

本发明实施例还公开了一种显示装置，包括上述栅极驱动电路。

在本发明实施例中，上拉电路与第一晶体管之间的第一节点连接，在上拉节点处于高电平时，下拉节点处于低电平，此时，上拉电路可以控制第一节点保持高电平。上拉电路还与第二晶体管之间的第二节点连接，在重置信号端的重置信号处于高电平时，可以将第二节点的电位拉高并保持，从而后续在上拉节点处于高电平时，上拉电路可以控制第二节点保持高电平。由于在上拉节点处于高电平时，上拉电路可以控制输入电路的第一节点以及复位电路的第二节点处于高电平，因此，避免了上拉节点通过输入电路及复位电路漏电。此外，通过在输入电路中串联两个晶体管，以及在复位电路中设置串联的两个晶体管，从而在上拉节点处于高电平时，可以进一步减小上拉节点通过输入电路及复位电路的漏电。

对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上对本发明所提供的一种移位寄存器、栅极驱动电路及显示装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。