包含直接源极接触结构的三维存储器器件及其制造方法

相关申请

本专利申请要求2019年4月25日提交的美国非临时专利申请序列号16/394,233的优先权的权益，该专利申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及形成用于三维存储器器件的直接源极接触结构的方法以及通过该方法形成的结构。

背景技术

包括每个单元具有一个位的三维竖直NAND串的三维存储器器件在T.Endoh等人的名称为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠定位在衬底上方；源极层级材料层，该源极层级材料层位于该衬底和该交替堆叠之间，其中该源极层级材料层包括包含掺杂半导体材料的源极接触层、在该源极接触层下面的存储器膜的下部水平部分，以及覆盖在该源极接触层上面的该存储器膜的上部水平部分；存储器开口，该存储器开口竖直延伸穿过该交替堆叠并且延伸到该源极层级材料层中；存储器开口填充结构，该存储器开口填充结构位于该存储器开口中，其中该存储器开口填充结构中的每个存储器开口填充结构包括该存储器膜的相应竖直部分和接触该源极接触层的相应竖直半导体沟道；以及背侧接触通孔结构，该背侧接触通孔结构接触该源极接触层的侧壁。

根据本公开的另一个实施方案，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成工艺中(in-process)源极层级材料层，其中该工艺中源极层级材料层包括源极层级牺牲层；在该工艺中源极层级材料层上方形成绝缘层和牺牲材料层的交替堆叠；形成通过该交替堆叠并进入该工艺中源极层级材料层的存储器开口；通过移除所述源极层级牺牲层来形成源极腔体；在该源极腔体中以及在该存储器开口中形成存储器膜和源极接触层，其中该存储器膜的水平部分和该源极接触层形成在该源极腔体中，并且该存储器膜的竖直部分形成在该存储器开口中；在该存储器开口的剩余体积中形成竖直半导体沟道和漏极区；以及直接在该源极接触层的侧壁上形成背侧接触通孔结构。

附图说明

图1是根据本公开的实施方案的在衬底上方形成间隔物介电层、半导体材料层、源极层级介电层、源极层级牺牲层和源极层级隔离层之后的示例性结构的示意性竖直剖面图。

图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的示意性竖直剖面图。

图3是根据本公开的实施方案的在图案化第一层阶梯区、第一阶梯式介电材料部分和层间介电层之后的示例性结构的示意性竖直剖面图。

图4A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的示意性竖直剖面图。

图4B是图4A的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图4A的示意性竖直剖面图的平面。

图5是根据本公开的实施方案的在形成各种牺牲填充结构之后的示例性结构的示意性竖直剖面图。

图6A是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。

图6B是沿图6A的水平平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图6A的示意性竖直剖面图的平面。

图7是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。

图8A是根据本公开的实施方案的在形成牺牲背侧沟槽填充结构之后的示例性结构的示意性竖直剖面图。

图8B是沿图8A的水平平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图8A的示意性竖直剖面图的平面。

图9A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的示意性竖直剖面图。

图9B是沿图7A的水平平面B-B'截取的示例性结构的水平剖面图。该铰接竖直平面A-A'对应于图9A的示意性竖直剖面图的平面。

图10是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的示意性竖直剖面图。

图11是图10的示例性结构的区的示意性竖直剖面图。

图12是根据本公开的实施方案的在形成源极腔体之后的示例性结构的区的示意性竖直剖面图。

图13是根据本公开的实施方案的在形成存储器膜之后的示例性结构的区的示意性竖直剖面图。

图14是根据本公开的实施方案的在形成源极接触材料层之后的示例性结构的区的示意性竖直剖面图。

图15是根据本公开的实施方案的在形成源极接触层之后的示例性结构的区的示意性竖直剖面图。

图16是根据本公开的实施方案的在形成存储器开口填充结构之后的示例性结构的区的示意性竖直剖面图。

图17是根据本公开的实施方案的在介电材料层的沉积之后的示例性结构的区的示意性竖直剖面图。

图18是根据本公开的实施方案的在应用和图案化光致抗蚀剂层以及物理暴露牺牲背侧沟槽填充结构之后的示例性结构的区的示意性竖直剖面图。

图19是根据本公开的实施方案的在移除牺牲背侧沟槽填充结构之后的示例性结构的区的示意性竖直剖面图。

图20是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的区的示意性竖直剖面图。

图21是根据本公开的实施方案的在形成导电层之后的示例性结构的区的示意性竖直剖面图。

图22是根据本公开的实施方案的在使导电层横向凹陷之后的示例性结构的区的示意性竖直剖面图。

图23是根据本公开的实施方案的在形成适形绝缘材料层之后的示例性结构的区的示意性竖直剖面图。

图24是根据本公开的实施方案的在形成绝缘导轨之后的示例性结构的区的示意性竖直剖面图。

图25是根据本公开的实施方案的在形成背侧接触通孔结构和接触层级介电层之后的示例性结构的区的示意性竖直剖面图。

图26A是图25的处理步骤处的示例性结构的示意性竖直剖面图。

图26B是沿图26A的水平平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图26A的示意性竖直剖面图的平面。

图26C是沿图26B的竖直平面C-C'截取的示例性结构的示意性竖直剖面图。

图27A是根据本公开的实施方案的在形成各种接触通孔结构之后的示例性结构的示意性竖直剖面图。

图27B是沿图27A的竖直平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图27A的示意性竖直剖面图的平面。

图28是根据本公开的实施方案的在形成金属线结构之后的示例性结构的示意性竖直剖面图。

具体实施方式

如上所述，本公开涉及形成用于三维存储器器件的直接源极接触结构的方法以及通过该方法形成的结构，其各种实施方案在本文中详细描述。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿从竖直方向偏离小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向是直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的弯曲。

如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。

如本文所用，“半导体材料”是指具有在1.0×10

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器设备的驱动器电路。

本公开的各种三维存储器设备包括单体三维NAND串存储器设备，并且可采用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。三维NAND串阵列的第一设备层级中的至少一个存储器单元位于三维NAND串阵列的第二设备层级中的另一个存储器单元上方。

一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体设备。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装件或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯为存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参考图1，示出了根据本公开的实施方案的示例性结构。示例性结构包括衬底908，该衬底可包括半导体衬底层910。工艺中源极层级材料层930'可形成在衬底908上方。工艺中源极层级材料层930'可从底部到顶部包括间隔物介电层912、半导体材料层914、源极层级介电层916和源极层级牺牲层917。源极层级牺牲层917可被图案化以形成凹陷区，并且可填充有介电材料以形成源极层级隔离层920。源极层级隔离层920可横向分离源极层级牺牲层917的各种图案化部分，并且可在随后用源极接触层替换源极层级牺牲层917期间向上覆结构提供机械支撑。

间隔物介电层912可包括介电材料诸如氧化硅、氮化硅和/或介电金属氧化物。间隔物介电层912的厚度可以在3nm至300nm诸如10nm至100nm的范围内，但是也可以使用更小和更大的厚度。半导体材料层914包括半导体材料，诸如掺杂硅或掺杂硅锗合金。半导体材料层914的半导体材料可具有第一导电类型的掺杂，该掺杂可以是p型或n型。半导体材料层914的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。

源极层级介电层916可包括介电材料诸如氧化硅、氮化硅和/或介电金属氧化物。源极层级介电层916的厚度可以在3nm至300nm诸如10nm至100nm的范围内，但是也可以使用更小和更大的厚度。源极层级牺牲层917包括对于源极层级介电层916的材料可选择性地移除的牺牲材料。例如，源极层级介电层916可包括无掺杂非晶硅、硅锗合金、有机硅酸盐玻璃或聚合物。源极层级牺牲层917的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。源极层级隔离层920可包括介电材料诸如氧化硅、氮化硅和/或介电金属氧化物。源极层级隔离层916的厚度可与源极层级牺牲层917的厚度相同或大于该源极层级牺牲层的厚度。

示例性结构可包括：存储器阵列区100，其中可随后形成存储器元件的三维阵列；阶梯区200，其中可随后形成体现存储器元件的三维阵列的字线的导电层的阶梯式表面；以及外围区400，其中可随后形成介电材料部分。

参考图2，可随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包含第一材料，并且每个第二材料层可包含不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一个交替堆叠的实施方案中，交替堆叠在本文被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。

第一层交替堆叠可以包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但在本文中明确预期将间隔物材料层形成为导电层(由此消除了执行替换过程的需要)的实施方案。

在一个实施方案中，第一材料层和第二材料层可分别是第一绝缘层132和第一牺牲材料层142。可在半导体材料层914上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。

如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可在其中具有相同的厚度，或者可具有不同的厚度。第二元件可在其中具有相同的厚度，或者可具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

第一层交替堆叠(132,142)可包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。

第一牺牲材料层142的第二材料可以是可对于第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可用导电电极代替第一牺牲材料层142的第二材料，导电电极可用作例如竖直NAND设备的控制栅极电极。在一个实施方案中，第一牺牲材料层142可以是包含氮化硅的材料层。

在一个实施方案中，第一绝缘层132可包含氧化硅，并且牺牲材料层可包含氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。

第一绝缘层132和第一牺牲材料层142的厚度可在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。

可随后在第一交替堆叠(132,142)上方形成第一绝缘帽盖层170。第一绝缘帽盖层170可包含介电材料，该介电材料可以是可用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170可包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可在20nm至300nm的范围内，但是也可使用更小和更大的厚度。

参考图3，可对第一绝缘帽盖层170和第一层交替堆叠(132,142)进行图案化以在阶梯区200中形成第一阶梯式表面。阶梯区200可包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，可形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后将形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。

可沉积介电填充材料(诸如无掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上面的区的剩余部分构成第一阶梯式介电材料部分165。如本文所用，“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的垂直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的工艺中结构。

层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180可包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含无掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可包含磷硅酸盐玻璃。层间介电层180的厚度可在30nm至300nm的范围内，但是也可使用更小和更大的厚度。

参考图4A和图4B，各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过半导体材料层914。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可以通过第一各向异性蚀刻工艺转移穿过层间介电层180和第一层结构(132,142,170,165)并且进入半导体材料层914，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一交替堆叠(132,142)中的阶梯S的位置。

第一层存储器开口149可以是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿着第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可形成为第一层存储器开口149的二维阵列。第一层存储器开口149可延伸穿过第一交替堆叠(132,142)、源极层级牺牲层917和源极层级介电层916，并且可延伸到半导体材料层914的上部部分中。

第一层支撑开口129可以是形成在楼梯区200中的开口。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一阶梯式介电材料部分165形成的第一层支撑开口129的子集。第一层支撑开口129可延伸穿过第一交替堆叠(132,142)、源极层级牺牲层917和源极层级介电层916，并且可延伸到半导体材料层914的上部部分中。

在一个实施方案中，第一各向异性蚀刻工艺可包括初始步骤，其中第一层交替堆叠(132,142)的材料与第一阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

可选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可包含在稀氢氟酸中具有比第一绝缘层132(其可能包括无掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。

参考图5，可在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，可以在第一层开口(149,129)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。

在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在另一个实施方案中，牺牲第一层填充材料可包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在又一个实施方案中，牺牲第一层填充材料可包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。

可从第一层交替堆叠(132,142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。

牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)可同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。

参考图6A和图6B，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可在第一交替堆叠(132,142)的顶表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)可包括交替的多个第三材料层和第四材料层。每个第三材料层可包含第三材料，并且每个第四材料层可包含与第三材料不同的第四材料。在一个实施方案中，第三材料可与第一绝缘层132的第一材料相同，并且第四材料可与第一牺牲材料层142的第二材料相同。

在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可对第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可用导电电极代替第二牺牲材料层242的第四材料，导电电极可用作例如竖直NAND设备的控制栅极电极。

在一个实施方案中，每个第二绝缘层232可包含第二绝缘材料，并且每个第二牺牲材料层242可包含第二牺牲材料。在这种情况下，第二交替堆叠(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。

第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可与第一绝缘材料相同，并且第二牺牲材料可与第一牺牲材料相同。

第二绝缘层232和第二牺牲材料层242的厚度可在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可在2至1,024的范围内，并且典型地在8至256的范围内，但是也可使用更多的重复次数。在一个实施方案中，第二交替堆叠(232,242)中的每个第二牺牲材料层242可具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。

第二阶梯式区域中的第二阶梯式表面可使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在阶梯区域200中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区200中的第二阶梯式表面上方形成第二阶梯式介电材料部分265。

随后可在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包含氮化硅。

一般来讲，可以在半导体材料层914上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132,142,232,242)上的阶梯区上方形成至少一个阶梯式介电材料部分(165,265)。

可选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72可包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可沿第一水平方向hd1横向延伸，并且可沿垂直于第一水平方向hd1的第二水平方向hd2横向地间隔开。第二交替堆叠(232,242)、第二阶梯式介电材料部分265、第二绝缘帽盖层270和任选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。

参考图7，光致抗蚀剂层(未示出)可被施加在示例性结构上方，并且可被光刻图案化以形成线形开口。该线形开口可沿着垂直于阶梯区200中的第一绝缘层132和第一牺牲材料层142的竖直台阶的第一水平方向横向延伸。可执行各向异性蚀刻以将光致抗蚀剂层中的线形开口的图案转移穿过第二交替堆叠(232,242)、第一交替堆叠(132,142)、源极层级牺牲层917、源极层级介电层916和半导体材料层914的上部部分以形成背侧沟槽79。该背侧沟槽79可以均匀宽度沿着第一水平方向横向延伸，并且可形成在牺牲第一层开口填充部分(148,128)不存在的区域中。在另选的实施方案中，可在下文所述的图16所示的步骤之后形成背侧沟槽79。

参考图8A和图8B，牺牲填充材料可沉积在背侧沟槽79中，并且牺牲填充材料的多余部分可从第二绝缘帽盖层270的顶表面上方移除。背侧沟槽79中的牺牲填充材料的每个剩余部分构成牺牲背侧沟槽填充结构377。牺牲背侧沟槽填充结构377的牺牲填充材料可包括非晶硅、硅锗合金、有机硅酸盐玻璃、非晶碳或类金刚石碳、或聚合物材料。在牺牲背侧沟槽填充结构377的牺牲填充材料与源极层级牺牲层917的材料相同的情况下，可在形成牺牲背侧沟槽填充结构377之前形成具有不同组成的牺牲衬垫。例如，如果牺牲背侧沟槽填充结构377可包括无掺杂非晶硅，则可在形成牺牲背侧沟槽填充结构377之前在背侧沟槽79的侧壁上形成包括介电材料诸如氧化硅和/或氮化硅的牺牲衬垫。任选地，介电帽盖结构379可形成在每个牺牲背侧沟槽填充结构377的顶表面上。例如，如果牺牲背侧沟槽填充结构377包括非晶硅，则可执行氧化工艺以将每个牺牲背侧沟槽填充结构377的最顶部部分转换成包括氧化硅的介电帽盖结构379。每个介电帽盖结构379的厚度可以在5nm至50nm的范围内，但是也可以使用更小和更大的厚度。在另选的实施方案中，如果背侧沟槽79可在图16所示的步骤之后形成，则可省略牺牲背侧沟槽填充结构377和介电帽盖结构379。

参考图9A和图9B，可穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成从中穿过的各种开口。开口的图案可与各种第一层开口(149,129)的图案相同，其与牺牲第一层开口填充部分(148,128)相同。因此，可使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。

光致抗蚀剂层中的开口的图案可通过第二各向异性蚀刻工艺传递穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。

第二层存储器开口249可直接地形成在牺牲第一层存储器开口填充部分148中的相应一者的顶表面上。第二层支撑开口229可直接地形成在牺牲第一层支撑开口填充部分128中的相应一者的顶表面上。另外，每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二交替堆叠(232,242)与第二阶梯式介电材料部分265之间的面间表面。在图9B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。

第二各向异性蚀刻工艺可包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二阶梯式介电材料部分265的材料被同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

参考图10和图11，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中可形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中可形成支撑开口(也称为层间支撑开口)。

一般来讲，绝缘层(132,232)和牺牲材料层(142,242)的至少一个交替堆叠可形成在工艺中源极层级材料层930'上方。可穿过至少一个交替堆叠{(132,142)，(232,242)}并进入工艺中源极层级材料层930'形成存储器开口49。存储器开口49延伸穿过源极层级牺牲层917和源极层级介电层916并进入半导体材料层914的上部部分。

参考图12，可执行各向同性蚀刻工艺以对于916、交替堆叠{(132,142)，(232,242)}和牺牲背侧沟槽填充结构377的材料(或围绕牺牲背侧沟槽填充结构377的牺牲衬垫的材料)选择性地移除源极层级牺牲层917。可在从中移除源极层级牺牲层917的体积中形成源极腔体919。牺牲背侧沟槽填充结构377的侧壁或横向围绕牺牲背侧沟槽填充结构377的牺牲衬垫(未明确示出)的外侧壁可物理地暴露于源极腔体919。存储器开口49可延伸到半导体材料层914的上部部分中，并且半导体材料层914的侧壁和凹陷水平表面可物理地暴露于每个存储器开口49。

参考图13，存储器膜50可通过材料层的顺序适形沉积来形成。例如，存储器膜50可通过顺序地沉积阻挡介电层52、电荷存储层54和隧穿介电层56来形成。存储器膜50的侧壁部分可形成在源极腔体919的每个侧壁上。存储器膜50可适形地沉积在源极腔体919的顶表面(其可为第一绝缘层132中的最底部一者的底表面)上，沉积在源极腔体的底表面(其可为源极层级介电层916的顶表面)上，并且沉积在源极腔体919的侧壁(其可包括牺牲背侧沟槽填充结构377的侧壁或横向围绕牺牲背侧沟槽填充结构377的牺牲衬垫的侧壁)上。另外，存储器膜50可直接形成在围绕存储器开口49的底部部分的半导体材料层914的物理暴露侧壁和凹陷水平表面上。

在一个实施方案中，阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可在1nm至20nm的范围内，但是也可使用更小和更大的厚度。随后，介电金属氧化物层可用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。另选地，牺牲材料层(142,242)可相对于绝缘层(132,232)的侧壁横向地凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可在2nm至20nm的范围内，但是也可使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可在2nm至20nm的范围内，但是也可使用更小和更大的厚度。

参考图14，具有第二导电类型的掺杂的半导体材料可适形地沉积在源极腔体919的剩余体积中以及在每个存储器开口49和每个支撑开口的外围区处，以形成源极接触材料层918L。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。源极腔体919可填充有源极接触材料层918L，其中具有或不具有横向延伸的接缝。由源极接触材料层918L横向围绕的未填充体积(即，空隙)可存在于每个存储器开口49内。在一个实施方案中，源极接触材料层918L可包括掺杂多晶硅或掺杂非晶硅，该掺杂多晶硅或掺杂非晶硅可随后通过退火工艺转换成掺杂多晶硅。

参考图15，可执行各向同性蚀刻工艺以移除源极接触材料层918L的位于第二绝缘帽盖层270上方或存储器开口49内部的部分。各向同性蚀刻工艺可为湿法蚀刻工艺或干法蚀刻工艺。源极接触材料层918L的剩余部分构成源极接触层918。源极接触层918可完全位于源极腔体919内。源极接触层918的侧壁可通过各向同性蚀刻工艺相对于存储器开口49的侧壁向外横向凹陷。

随后可执行各向异性蚀刻工艺以从第二绝缘帽盖层270的顶表面上方移除存储器膜50的水平部分。存储器膜50的剩余部分包括在源极接触层918下面并接该触源极接触层的下部水平部分、覆盖在源极接触层918上面并接触该源极接触层的上部水平部分，以及位于存储器开口49中的相应一者的周边处的竖直部分。源极接触层918可包括原子浓度在3.0×10

参考图16，无掺杂半导体材料或具有第一导电类型的掺杂的掺杂半导体材料可适形地直接沉积在存储器膜50的竖直部分的内侧壁上以及源极接触层918的物理暴露圆柱形侧壁上，以形成半导体沟道材料层。半导体沟道材料层的沉积半导体材料可以是本征的，或者可以具有掺杂剂浓度在1.0×10

介电材料诸如无掺杂硅酸盐玻璃或掺杂硅酸盐玻璃可适形地沉积在存储器开口49的未填充体积内。沉积介电材料的部分可竖直地凹陷，使得沉积介电材料的凹陷表面形成在包括第二绝缘帽盖层270的底表面的水平平面和包括第二绝缘帽盖层270的顶表面的水平平面之间。介电材料的每个剩余部分构成介电芯62。

可通过各向同性蚀刻工艺移除半导体沟道材料层的位于介电芯62的顶表面上方的部分。半导体沟道材料层的每个剩余竖直部分构成竖直半导体沟道60。每个竖直半导体沟道可竖直地延伸穿过牺牲材料层(142,242)中的每一者。在一个实施方案中，每个竖直半导体沟道60可接触源极接触层918以形成相应圆柱形p-n结。

具有第二导电类型的掺杂的掺杂半导体材料可直接在竖直半导体沟道60的顶表面上沉积在存储器开口49的上部部分中。可通过平面化工艺从包括第二绝缘帽盖层270的最顶部表面的水平平面上方移除掺杂半导体材料的多余部分。该平面化工艺可使用凹陷蚀刻工艺或化学机械平面化工艺。存储器开口49的上部区中的掺杂半导体材料的每个剩余部分构成漏极区63。

存储器开口49内的存储器膜50和竖直半导体沟道60的圆柱形竖直部分的每个组构成存储器堆叠结构55。填充存储器开口49的材料部分的每个组合构成存储器开口填充结构58。在一个实施方案中，存储器开口填充结构58可包括存储器膜50的圆柱形竖直部分、竖直半导体沟道60、介电芯62和漏极区63。

参考图17，电介质材料可任选地沉积在漏极区63的顶表面上方。介电材料可包括与第二绝缘帽盖层270的材料相同的材料，并且可结合到第二绝缘帽盖层270中。

参考图18，光致抗蚀剂层267可被施加在示例性结构上方，并且可被光刻图案化以在包括377的区域的区域内形成线形开口。可执行各向异性蚀刻工艺以移除第二绝缘帽盖层270和介电帽盖结构379的下面部分。牺牲背侧沟槽填充结构377的顶表面可以是物理暴露的。随后可例如通过灰化移除光致抗蚀剂层267。

参考图19，牺牲背侧沟槽填充结构377和横向围绕牺牲背侧沟槽填充结构的牺牲衬垫(如果存在)可对于交替堆叠{(132,142)，(232,242)}、存储器膜50和半导体材料层914的材料选择性地被移除。可使用各向同性蚀刻工艺或各向异性蚀刻工艺。在一个实施方案中，牺牲背侧沟槽填充结构377可在其中包括腔体，并且牺牲背侧沟槽填充结构377的移除可由腔体促进。可在背侧沟槽79的每个体积内形成空隙。

在另选的实施方案中，背侧沟槽79可在图16所示的步骤之后形成。在该另选实施方案中，可省略图17、图18和图19所示和上文所述的步骤。在该另选的实施方案中，如果层918具有暴露在背侧沟槽79中的接缝，则任选的牺牲适形非晶硅或多晶硅层可形成在背侧沟槽79的侧壁上并填充层918中的接缝。牺牲适形非晶硅或多晶硅层可通过各向异性蚀刻从背侧沟槽79的侧壁移除，同时其作为填料保持在层918中的接缝中。

参考图20，牺牲材料层(142,242)可以对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)和半导体材料层914选择性地被移除。例如，可例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可包括氮化硅，绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。

各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。

可在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)可包括形成在从其中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从其中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可大于相应的背侧凹陷部(143,243)的高度。可在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于半导体衬底层910的顶表面延伸。背侧凹陷部(143,243)可由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可整个具有均匀高度。

参考图21，背侧阻挡介电层(未示出)可任选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可包括氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。

可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包含元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金、以及它们的组合或堆叠。

在一个实施方案中，至少一种导电材料可包括至少一种金属材料，即包含至少一种金属元素的导电材料。可在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。

可在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可在多个第一背侧凹陷部143中形成多个第一导电层146，可在多个第二背侧凹陷部243中形成多个第二导电层246，并且可在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每者可包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可用背侧阻挡介电层的任选部分和第二导电层246替换。连续金属材料层46L可存在于背侧沟槽79的周边区处并且在第二绝缘帽盖层270上方。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。

参考图22，连续金属材料层46L可从背侧沟槽79的内部移除。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第二绝缘帽盖层270上方回蚀连续金属材料层46L的沉积的金属材料。导电层(146,246)的周边部分可以围绕每个背侧沟槽79横向凹陷一定横向凹陷距离，该横向凹陷距离可以在10nm至100nm的范围内，但是也可以使用更小和更大的横向凹陷距离。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。

每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可具有比任何覆盖在上面的导电层(146,246)更大的面积。

在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146,246)的子集可用作定位在同一层级处的控制栅和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。

参考图23，适形绝缘材料层74L可沉积在背侧沟槽79的周边部分处，沉积在导电层(146,246)的物理暴露侧壁上，以及沉积在存储器膜50的物理暴露侧壁(其可以是阻挡介电层52的物理暴露侧壁)上。适形绝缘材料层74L可包括介电材料诸如无掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。背侧腔体可存在于背侧沟槽79的每个未填充体积内。

参考图24，可执行各向同性蚀刻工艺以移除适形绝缘材料层74L的位于第二绝缘帽盖层270上方或背侧沟槽79的周边部分处的部分。适形绝缘材料层74L的剩余部分构成沿着相应水平方向横向延伸的绝缘导轨74。在一个实施方案中，绝缘导轨74可沿第一水平方向hd1横向延伸。绝缘导轨74中的每一者可横向接触导电层(146,246)中的相应一者，并且可具有与导电层(146,246)中的相应一者相同的高度。

参考图25和图26A至图26C，可使用至少一种蚀刻工艺来移除存储器膜50的物理暴露侧壁部分。例如，可执行一系列各向同性蚀刻工艺以顺序蚀刻阻挡介电层52、电荷存储层54和隧穿介电层56的靠近背侧沟槽79的侧壁部分。源极接触层918的侧壁可在移除存储器膜50的侧壁部分时物理地暴露。

可在背侧沟槽中79顺序地沉积至少一种导电材料。例如，具有第二导电类型的掺杂的重掺杂半导体材料(诸如掺杂多晶硅)可沉积在每个背侧沟槽79的底部部分处以及每个背侧沟槽79的上部部分的外围区处。每个背侧沟槽79的中心区可任选地通过各向同性蚀刻或各向异性蚀刻而凹陷，并且可沉积金属氮化物材料诸如TiN、TaN或WN。金属填充材料诸如W、Cu、Mo、Ru或Co可沉积在背侧沟槽79的剩余体积中。金属填充材料、金属氮化物材料和重掺杂半导体材料的多余部分可通过平坦化工艺从包括第二绝缘帽盖层270的顶表面的水平平面上方移除，该平坦化工艺可使用凹陷蚀刻工艺和/或化学机械平面化工艺。金属填充材料、金属氮化物材料和重掺杂半导体材料的每个剩余组合构成背侧接触通孔结构76。例如，每个背侧接触通孔结构76可包括：掺杂半导体接触通孔部分76A，该掺杂半导体接触通孔部分包括掺杂半导体材料的剩余部分；金属衬垫接触通孔部分76B，该金属衬垫接触通孔部分包括金属氮化物材料的剩余部分；以及金属填充材料接触通孔部分76C，该金属填充材料接触通孔部分包括金属填充材料的剩余部分。

接触层级介电层280可形成在第二绝缘帽盖层270上方。接触层级介电层280包含介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

在一个实施方案中，存储器膜50包括层堆叠，该层堆叠包括阻挡介电层52、电荷存储层54和隧穿介电层56。在一个实施方案中，隧穿介电层56的位于存储器膜50的下部水平部分50L内的部分以及隧穿介电层50的位于存储器膜50的上部水平部分50U内的部分接触源极接触层918的水平表面。在一个实施方案中，隧穿介电层56的位于存储器膜50的竖直部分内的部分接触竖直半导体沟道60。

参考图27A和图27B，可以在接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可以在存储器阵列区100中形成用于形成漏极接触通孔结构88的开口，并且可以在楼梯区200中形成用于形成楼梯区接触通孔结构86的开口。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案转移穿过第二和第一接触层级介电层(280,290)以及下面的介电材料部分。漏极区63和导电层(146,246)可用作蚀刻停止结构。可在每个漏极区63上方形成漏极接触通孔腔体，并且可在第一阶梯式介电材料部分165和第二阶梯式介电材料部分265下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可例如通过灰化移除光致抗蚀剂层。

漏极接触通孔结构88可形成在漏极接触通孔腔体中以及漏极区63中的相应一者的顶表面上。阶梯区域接触通孔结构86可形成在阶梯区域接触通孔腔体中以及在导电层(146,246)中的相应一者的顶表面上。阶梯区域接触通孔结构86可包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外，阶梯区域接触通孔结构86可包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。

参考图28，可在接触层级介电层280上方形成至少一个附加介电层，并且可在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如，至少一个附加介电层可以包括在接触层级介电层280上方形成的线层级介电层290。较高层级金属互连结构可包括接触漏极接触通孔结构88中的相应一个的位线98，以及接触和/或电连接到阶梯区接触通孔结构86和/或直通存储器层级通孔结构88中的至少一者的互连线结构96。

在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件，导电条带(146,246)包括或电连接到单体三维NAND存储器器件的相应字线，衬底908包括硅衬底，单体三维NAND存储器器件包括硅衬底上方的单体三维NAND串阵列，单体三维NAND串阵列的第一设备层级中的至少一个存储器单元定位在单体三维NAND串阵列的第二设备层级中的另一个存储器单元上方。硅衬底可包含集成电路，该集成电路包括针对位于其上的存储器器件的驱动器电路，导电条带(146,246)包括多个控制栅极电极，该多个控制栅极电极具有基本上平行于衬底908的顶表面延伸的条带形状，该多个控制栅极电极至少包括定位在第一设备层级中的第一控制栅极电极和定位在第二设备层级中的第二控制栅极电极。单体三维NAND串阵列包括多个半导体沟道60，其中多个半导体沟道60中的每一者的至少一个端部基本上垂直于衬底908的顶表面延伸，以及包括竖直半导体沟道60的该多个半导体沟道中的一者。单体三维NAND串阵列包括多个电荷存储元件(包括存储器膜50的部分)，每个电荷存储元件定位成与多个半导体沟道60中的相应一者相邻。

参考所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层(132,232)和导电层(146,246)的交替堆叠，该交替堆叠定位在衬底908上方；源极层级材料层930，该源极层级材料层位于衬底908与交替堆叠{(132,146)，(232,246)}之间，其中源极层级材料层930包括包含掺杂半导体材料的源极接触层918、在源极接触层918下面的存储器膜50的下部水平部分，以及覆盖在源极接触层918上面的存储器膜50的上部水平部分；存储器开口49，该存储器开口竖直延伸穿过交替堆叠{(132,146)，(232,246)}并且延伸到源极层级材料层930中；存储器开口填充结构58，该存储器开口填充结构位于存储器开口49中，其中存储器开口填充结构58中的每一者包括存储器膜50的相应竖直部分和接触源极接触层918的相应竖直半导体沟道60；和背侧接触通孔结构76，该背侧接触通孔结构接触源极接触层918的侧壁。

在一个实施方案中，背侧接触通孔结构76接触存储器膜50的下部水平部分中的隧穿介电层56的水平部分的侧壁，并且接触存储器膜50的上部水平部分中的隧穿介电层56的水平部分的侧壁。在一个实施方案中，背侧接触通孔结构76接触存储器膜50的下部水平部分中的电荷存储层54的水平部分的侧壁，并且接触存储器膜50的上部水平部分中的电荷存储层54的水平部分的侧壁。

在一个实施方案中，源极层级材料层930包括半导体材料层914，该半导体材料层通过源极层级介电层916与源极接触层918竖直地间隔开，并且通过背侧接触通孔结构76电连接到源极接触层918。在一个实施方案中，存储器开口填充结构58中的每一者包括存储器膜50的相应向下突出部分，该相应向下突出部分突出通过穿过源极层级介电层916的相应开口并且接触半导体材料层914的相应凹陷表面。在一个实施方案中，存储器膜50的向下突出部分中的每一者邻接存储器膜50的下部水平部分50L。在一个实施方案中，存储器膜50的下部水平部分50L的底表面接触源极层级介电层918的顶表面。

在一个实施方案中，选自竖直半导体沟道60中的竖直半导体沟道60在圆柱形界面处接触源极接触层918，该圆柱形界面从存储器开口49中的包括竖直半导体沟道60的一个存储器开口的侧壁向外横向偏移均匀的横向偏移距离。在一个实施方案中，半导体材料层60可具有第一导电类型的掺杂；并且源极接触层918具有与第一导电类型相反的第二导电类型的掺杂。

本公开的实施方案使用存储器开口49作为蚀刻源极层级牺牲层917的材料的蚀刻剂的导管，并且作为用于沉积源极接触层918的材料的反应物的导管。背侧沟槽79可用于形成牺牲背侧沟槽填充结构377，该牺牲背侧沟槽填充结构用作在用源极接触层918替换源极层级牺牲层917期间机械地支撑绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠的结构。随后用背侧接触通孔结构76替换牺牲背侧沟槽填充结构377以提供与源极接触层918的电接触。

尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。