晶体管栅极及形成方法

技术领域

本公开总体涉及晶体管栅极及形成方法。

背景技术

半导体器件被用于各种电子应用中，例如，个人计算机、手机、数码相机、和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底上方按顺序沉积绝缘或电介质层、导电层、和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。

半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多元件集成到给定区域中。但是，随着最小特征尺寸的减小，出现了应该解决的其他问题。

发明内容

根据本公开的一个实施例，提供了一种半导体器件，包括：第一纳米结构；第二纳米结构，在所述第一纳米结构之上；第一高k栅极电介质，在所述第一纳米结构周围；第二高k栅极电介质，在所述第二纳米结构周围；以及栅极电极，在所述第一高k栅极电介质和所述第二高k栅极电介质之上，其中，所述栅极电极在所述第一纳米结构和所述第二纳米结构之间的部分包括：第一p型功函数金属；阻挡材料，在所述第一p型功函数金属之上；以及第二p型功函数金属，在所述阻挡材料之上，所述阻挡材料将所述第一p型功函数金属与所述第二p型功函数金属实体分离。

根据本公开的另一实施例，提供了一种晶体管，包括：第一纳米结构，在半导体衬底之上；第二纳米结构，在所述第一纳米结构之上；栅极电介质，围绕所述第一纳米结构和所述第二纳米结构；以及栅极电极，在所述栅极电介质之上，其中，所述栅极电极包括：p型功函数金属；阻挡材料，在所述p型功函数金属上，所述阻挡材料在所述第一纳米结构与所述第二纳米结构之间的区域中将所述p型功函数金属的第一部分与所述p型功函数金属的第二部分实体分离；粘附层，在所述阻挡材料之上；以及填充金属，在所述粘附层之上。

根据本公开的又一实施例，提供了一种形成半导体器件的方法，包括：在第一纳米结构和第二纳米结构周围沉积栅极电介质，所述第一纳米结构设置在所述第二纳米结构之上；在所述栅极电介质之上沉积p型功函数金属，其中，在沉积所述p型功函数金属之后，在所述p型功函数金属的第一部分和所述p型功函数金属的第二部分之间保留开口，所述p型功函数金属的第一部分和所述p型功函数金属的第二部分在所述第一纳米结构和所述第二纳米结构之间；以及使用原子层沉积(ALD)工艺在所述p型功函数金属之上沉积阻挡材料，其中，所述阻挡材料填充所述p型功函数金属的第一部分与所述p型功函数金属的第二部分之间的所述开口。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管 (纳米FET)的示例。

图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图 8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图19C、图19D、图20A、图20B、图22A、图22B、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B和图25C是根据一些实施例的制造纳米FET的中间阶段的截面图。

图19E是根据一些实施例的纳米FET的材料的元素分析。

图21是根据一些实施例的纳米FET的截面图。

图26A、图26B和图26C是根据一些实施例的纳米FET的截面图。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

在晶体管栅极堆叠中，(一个或多个)功函数金属(WFM)层的厚度影响晶体管的阈值电压(V

图1示出了根据一些实施例的三维视图中的纳米FET(例如纳米线 FET、纳米片FET等)的示例。纳米FET包括在衬底50(例如半导体衬底)上的鳍66之上的纳米结构55(例如纳米片、纳米线等)，其中纳米结构55用作纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、 n型纳米结构、或其组合。隔离区域68设置在相邻的鳍66之间，其可以在相邻的隔离区域68之上和之间突出。尽管隔离区域68被示出/描述为与衬底50分离，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底或者半导体衬底和隔离区域的组合。另外，尽管鳍66的底部被示为与衬底50的单个连续材料，但是鳍66和/或衬底50的底部可以包括单一材料或多种材料。在该上下文中，鳍66指的是在相邻隔离区域68之间延伸的部分。

栅极电介质100在鳍66的顶表面之上并且沿着纳米结构55的顶表面、侧壁和底表面。栅极电极102在栅极电介质100之上。外延源极/漏极区域 92设置在栅极电介质层96和栅极电极98的相反侧的鳍66上。

图1进一步示出了在后面的图中使用的参考横截面。横截面A-A’沿着栅极电极102的纵轴，并且在例如与纳米FET的外延源极/漏极区域90之间的电流流动方向垂直的方向上。横截面B-B’垂直于横截面A-A’，并且平行于纳米FET的鳍66的纵轴并在例如纳米FET的外延源极/漏极区域 90之间的电流流动的方向上。横截面C-C’平行于横截面A-A’，并延伸穿过纳米FET的外延源极/漏极区域。为了清楚起见，后续附图参考这些参考横截面。

本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在诸如平面FET之类的平面器件、或鳍式场效应晶体管(FinFET)中使用的方面。

图2至图25C是根据一些实施例的制造纳米FET的中间阶段的截面图。图2至图5、图6A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图19C、图19D、图20A、图21、图22A、图23A、图24A、图 25A和图26A示出了图1所示的参考横截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图11C、图12B、图12D、图13B、图14B、图 15B、图16B、图17B、图18B、图19B、图20B、图22B、图23B、图 24B、图25B和图26B示出了图1所示的参考横截面B-B’。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13C、图23C、图24C、图 25C和图26C示出了图1所示的参考横截面C-C’。

在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如用p型或n 型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物 (BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铟铝、砷化铝镓、砷化镓铟、磷化镓铟、和/或砷化镓铟；或其组合。

衬底50具有区域n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如NMOS晶体管，如n型纳米FET，并且p型区域50P 可用于形成p型器件，例如PMOS晶体管，如p型纳米SFET。n型区域 50N可以与p型区域50P实体分离(如分隔件20所示)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。

进一步在图2中，多层堆叠64被形成在衬底50之上。多层堆叠64包括第一半导体层51A-C(统称为第一半导体层51)和第二半导体层53A-C (统称为第二半导体层53)的交替层。为了说明的目的并且如下面更详细地讨论的，将去除第二半导体层53，并且将第一半导体层51图案化以在 p型区域50P中形成纳米FET的沟道区域。此外，将去除第一半导体层51并且将第二半导体层53图案化以在n型区域50N中形成纳米FET的沟道区域。然而，在一些实施例中，可以去除第一半导体层51，并且可以将第二半导体层53图案化以在n型区域50N中形成纳米FET的沟道区域，并且可以去除第二半导体层53，并且将第一半导体层51图案化以在p型区域50P中形成纳米FET的沟道区域。

在其他实施例中，可以去除第一半导体层51，并且可以将第二半导体层53图案化以在n型区域50N和p型区域50P两者中形成纳米FET的沟道区域。在其他实施例中，可以去除第二半导体层53，并且可以将第一半导体层51图案化以在n型区域50N和p型区域50P两者中形成纳米FET 的沟道区域。在这样的实施例中，n型区域50N和p型区域50P两者中的沟道区域可以具有相同的材料成分(例如，硅等)并且可以同时形成。图 26A、图26B和图26C示出了由这样的实施例产生的结构，其中例如p型区域50P和n型区域50N两者中的沟道区域都包括硅。

出于说明性目的，多层堆叠64被示出为包括第一半导体层51和第二半导体层53中的每一者的三个层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。多层堆叠64中的每一层可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延 (VPE)、分子束外延(MBE)等之类的工艺来外延生长。在各个实施例中，第一半导体层51可以由适合于p型纳米FET的第一半导体材料形成，例如硅锗等，并且第二半导体层53可以由适合于n型纳米FET的第二半导体材料形成，例如硅、碳硅等。出于说明性目的，多层堆叠64被示出为具有适合于p型纳米FET的最底半导体层。在一些实施例中，多层堆叠 64可以形成为使得最底层是适合于n型纳米FET的半导体层。

第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，在n型区域50N中，可以去除第一半导体材料的第一半导体层 51而不显著去除第二半导体材料的第二半导体层53，从而允许图案化第二半导体层53以形成n型NSFETS的沟道区域。类似地，在p型区域50P 中，可以去除第二半导体材料的第二半导体层53而不显著去除第一半导体材料的第一半导体层51，从而允许图案化第一半导体层51以形成p型 NSFETS的沟道区域。在其他实施例中，n型区域50N和p型区域50P中的沟道区域可以同时形成并且具有相同的材料成分，例如硅、硅锗等。图26A、图26B和图26C示出了由这样的实施例产生的结构，其中例如p型区域50P和n型区域50N两者中的沟道区域都包括硅。

现在参考图3，根据一些实施例，在衬底50中形成鳍66并且在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠64和衬底50中蚀刻沟槽来分别在多层堆叠64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-C(统称为第一纳米结构52)，并从第二半导体层53限定第二纳米结构54A-C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以进一步统称为纳米结构55。

可以通过任何适当的方法来对鳍66和纳米结构55进行图案化。例如，可以使用一个或多个光刻工艺来对鳍66和纳米结构55进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用其余的间隔件来对鳍66进行图案化。

出于说明性目的，图3将n型区域50N和p型区域50P中的鳍66示为宽度基本相等。在一些实施例中，n型区域50N中的鳍66的宽度可以大于或小于p型区域50P中的鳍66的宽度。进一步地，尽管鳍66和纳米结构55中的每一者被示为具有始终一致的宽度，但在其他实施例中，鳍66 和/或纳米结构55可以具有锥形(tapered)侧壁，使得鳍66和/或纳米结构55中的每一者的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55可具有不同的宽度并且为梯形形状。

在图4中，与鳍66相邻地形成浅沟槽隔离(STI)区域68。可以通过在衬底50、鳍66和纳米结构55之上以及相邻的鳍66之间沉积绝缘材料来形成STI区域68。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动 CVD(FCVD)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为单层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的填充材料。

然后对绝缘材料施加去除工艺以去除纳米结构55之上的过量的绝缘材料。在一些实施例中，可采用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露纳米结构55，使得纳米结构55和绝缘材料的顶表面在平坦化工艺完成之后是齐平的。

然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷为使得鳍 66在区域50N和区域50P中的上部部分从相邻的STI区域68之间突出。此外，STI区域68的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如碟形)、或其组合。STI区域68的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域68可以使用可接受的蚀刻工艺来凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如以比鳍 66和纳米结构55的材料更快的速率蚀刻绝缘材料的材料)。例如，可以采用使用例如稀释氢氟酸(dHF)酸的氧化物去除。

以上关于图2至图4描述的工艺仅是可以如何形成鳍66和纳米结构 55的一个示例。在一些实施例中，鳍66和/或纳米结构55可以使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括交替的以上讨论的半导体材料，例如第一半导体材料和第二半导体材料。在其中外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或之后的注入，但原位掺杂和注入掺杂可以一起使用。

此外，仅出于说明性目的，第一半导体层51(以及所得的纳米结构 52)和第二半导体层53(以及所得的纳米结构54)在本文被示出并讨论为在p型区域50P和n型区域50N中包括相同的材料。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者在p型区域 50P和n型区域50N中可以是不同的材料或者可以以不同的顺序形成。

进一步在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于n型区域50N和p型区域 50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍 66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则在p型区域 50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n 型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在约10

在p型区域50P的注入之后或之前，在p型区域50P和n型区域50N 中的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩模 (未单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度在约10

在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以消除注入，但原位掺杂和注入掺杂可以一起使用。

在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层760之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层762可以沉积在虚设电介质层70之上，并然后例如通过CMP来平坦化。掩模层74可以沉积在虚设栅极层72之上。虚设栅极层72可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗 (poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层72和单个掩模层74。应注意，仅出于说明目的，虚设电介质层70被示为仅覆盖鳍66和/或纳米结构55。在一些实施例中，虚设电介质层70 可被沉积为使得虚设电介质层70覆盖STI区域68，使得虚设电介质层70 延伸到虚设栅极层72和STI区域68之间。

图6A至图16B示出了制造实施例器件的各种附加步骤。图6A、图 7A、图8A、图9A、图10A、图11A、图12A、图12C、图13A、图13C、图14A、图15A和图16A示出了区域50N或区域50P的任一者中的特征。在图6A和图6B中，可以使用可接受的光刻和蚀刻技术来图案化掩模层 74(参见图5)以形成掩模78。然后可以将掩模78的图案转移至虚设栅极层72和虚设电介质层70，以分别形成虚设栅极76和虚设栅极电介质 71。虚设栅极76覆盖鳍66的相应的沟道区域。掩模78的图案可用于将虚设栅极76中的每一者与相邻的虚设栅极76实体分离。虚设栅极76还可以具有与相应的翅66的长度方向基本上垂直的长度方向。。

在图7A和图7B中，分别在图6A和图6B所示的结构之上形成第一间隔件层80和第二间隔件层82。第一间隔件层80和第二间隔件层82随后被图案化以用作用于形成自对准源极/漏极区域的间隔件。在图7A和图 7B中，第一间隔件层80形成在STI区域68的顶表面；鳍66、纳米结构55和掩模78的顶表面和侧壁；以及虚设栅极76和虚设栅极电介质层71 的侧壁上。第二间隔件层82沉积在第一间隔件层80之上。第一间隔件层 80可以使用诸如热氧化之类的技术而由氧化硅、氮化硅、氮氧化硅等形成，或者通过CVD、ALD等来沉积。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等来沉积。

在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行用于轻掺杂源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于以上在图4中讨论的注入，可以在n型区域50N之上形成掩模(例如光致抗蚀剂)，同时暴露p型区域50P，并且适当类型(例如p型)的杂质可以注入到p型区域50P中的暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如光致抗蚀剂)，同时暴露n型区域50N，并且适当类型(例如n型)的杂质可以注入到n型区域50N中的暴露的鳍66和纳米结构55 中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且 p型杂质可以是任何先前讨论的p型杂质。轻掺杂源极/漏极区域可具有约 1×10

在图8A和图8B中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件81和第二间隔件83。如下面将更详细地讨论的，第一间隔件 81和第二间隔件83用于自对准随后形成的源极漏极区域，以及在后续工艺期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，例如各向同性蚀刻工艺(例如湿法蚀刻工艺)、各向异性蚀刻工艺(例如干法蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得第一间隔件层80可以在对第二间隔件层82进行图案化时用作蚀刻停止层，并使得第二间隔件层82可以在对第一间隔件层80进行图案化时用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80用作蚀刻停止层，其中第二间隔件层82的其余部分形成第二间隔件83，如图8A所示。此后，第二间隔件83用作掩模，同时蚀刻第一间隔件层80的暴露部分，从而形成如图8A所示的第一间隔件81。

如图8A所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8B所示，在一些实施例中，第二间隔件层82可以从与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层 80之上去除，并且第一间隔件81设置在掩模78、虚设栅极76和虚设电介质层60的侧壁上。在其他实施例中，第二间隔件层82的一部分可以保留与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之上。

注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序(例如可以在沉积第二间隔件层82之前图案化第一间隔件 81)、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。

在图9A和图9B中，根据一些实施例，在鳍66、纳米结构55和衬底 50中形成第一凹槽86。随后将在第一凹槽86中形成外延源极/漏极区域。第一凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54，并延伸到衬底中。如图9A所示，STI区域58的顶表面可以与第一凹槽86的底表面齐平。在各个实施例中，鳍66可被蚀刻为使得第一凹槽86的底表面设置在STI区域68的顶表面下方等。可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺蚀刻鳍66、纳米结构55和衬底50来形成第一凹槽86。在用于形成第一凹槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83 和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。可以使用定时蚀刻工艺来在第一凹槽86达到期望深度之后停止对第一凹槽86的蚀刻。

在图10A和图10B中，蚀刻由第一凹槽86暴露的、由第一半导体材料(例如第一纳米结构52)形成的多层堆叠64的各层的侧壁的部分，以在n型区域50N中形成侧壁凹槽88，并蚀刻由第一凹槽86暴露的、由第二半导体材料(例如第二纳米结构54)形成的多层堆叠64的各层的侧壁的部分，以在p型区域50P中形成侧壁凹槽88。尽管在图10B中第一纳米结构52和第二纳米结构54在凹槽88中的侧壁被示为笔直的，但这些侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺(例如湿法蚀刻等)来蚀刻侧壁。可以使用掩模(未示出)来保护p型区域50P，同时使用对第一半导体材料具有选择性的蚀刻剂来蚀刻第一纳米结构52，使得在n型区域 50N中，与第一纳米结构52相比，第二纳米结构54和衬底50保持相对未被蚀刻。类似地，可以使用掩模(未示出)来保护n型区域50N，同时使用对第二半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结构54，使得在 p型区域50P中，与第二纳米结构54相比，第一纳米结构52和衬底50保持相对未被蚀刻。在其中第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用利用氢氧化四甲基铵 (TMAH)、氢氧化铵(NH

在图11A-图11C中，在侧壁凹槽88中形成第一内部间隔件90。可以通过在图10A和图10B所示的结构之上沉积内部间隔件层(未单独示出) 来形成第一内部间隔件90。第一内部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离特征。如将在下面更详细地讨论的，将在凹槽 86中形成源极/漏极区域，而n型区域50N中的第一纳米结构52以及p型区域50P中的第二纳米结构54将被替换为相应的栅极结构。

可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但是可以利用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示为与n型区域50N中的第二纳米结构54的侧壁齐平并且与p型区域50P中的第一纳米结构52的侧壁齐平，但第一内部间隔件90的外侧壁可以分别延伸超过第二纳米结构54和/或第一纳米结构52的侧壁、或分别从第二纳米结构54和/或第一纳米结构52的侧壁凹进。

此外，尽管在图11B中第一内部间隔件90的外侧壁被示为笔直的，但第一内部间隔件90的外侧壁可以是凹的或凸的。作为示例，图11C示出了这样的实施例，其中在n型区域50P中，第一纳米结构52的侧壁是凹的、第一内部间隔件90的外侧壁是凹的、以及第一内部间隔件从第二纳米结构54的侧壁凹进。还示出了这样的实施例，其中在p型区域50P 中，第二纳米结构54的侧壁是凹的、第一内部间隔件90的外侧壁是凹、以及第一内部间隔件从第一纳米结构52的侧壁凹进。可以通过诸如RIE、 NBE等之类的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件 90可用于防止对通过后续蚀刻工艺(例如用于形成栅极结构的蚀刻工艺) 形成的源极/漏极区域(例如以下关于图12A至图12C讨论的外延源极/漏极区域92)的损坏。

在图12A-图12C中，在第一凹槽86中形成外延源极/漏极区域92。在一些实施例中，源极/漏极区域92可以在n型区域50N中的第二纳米结构54上、以及p型区域50P中的第一纳米结构52上施加应力，从而提高性能。如图12B所示，在第一凹槽86中形成外延源极/漏极区域92，使得每个虚设栅极76被设置在外延源极/漏极区域92的相应的相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与虚设栅极 72分开适当的横向距离，并且第一内间隔件90用于将外延源极/漏极区域 92与纳米结构55分开适当的横向距离，使得外延源极/漏极区域92不会使随后形成的所得纳米FET的栅极短路。

n型区域50N(例如NMOS区域)中的外延源极/漏极区域92可以通过掩蔽p型区域50P(例如PMOS区域)来形成。然后，在n型区域50N 中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域 92可以包括任何适用于n型纳米FET的可接受材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括在第二纳米结构54上施加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅、硅磷等。外延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。

p型区域50P(例如PMOS区域)中的外延源极/漏极区域92可以通过掩蔽n型区域50N(例如NMOS区域)来形成。然后，在p型区域50P 中的第一凹槽86中外延生长外延源极/漏极区域92。外延源极/漏极区域 92可以包括任何适用于p型纳米FET的可接受材料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区域92可以包括在第一纳米结构52上上施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区域92也可以具有从多层堆叠64的相应表面凸起的表面，并且可以具有小平面。

外延源极/漏极区域92、第一纳米结构52、第二纳米结构54、和/或衬底50可以注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1×10

作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域 92的外延工艺的结果，外延源极/漏极区域92的上表面具有小平面，这些小平面横向向外扩展超过纳米结构55的侧壁。在一些实施例中，这些小平面使得同一NSFET的相邻的外延源极/漏极区域92合并，如图12A所示。在其他实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后保持分离，如图12C所示。在图12A和图12C所示的实施例中，第一间隔件81可以形成于STI区域68的顶表面，从而阻止外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一些其他实施例中，可以调整用于形成第一间隔件 81的间隔件蚀刻以去除间隔件材料，以允许外延生长的区域延伸到STI区域58的表面。

外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层 92B和第三半导体材料层92C。可以针对外延源极/漏极区域92使用任何数量的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一者可以由不同的半导体材料形成，并且可以掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在其中外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A之上沉积第二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三半导体材料层92C。

图12D示出了这样的实施例，其中n型区域50N中的第一纳米结构 52的侧壁和p型区域50P中的第二纳米结构54的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90分别从第二纳米结构 54和第一纳米结构52的侧壁凹进。如图12D所示，外延源极/漏极区域92 可以形成为与第一内部间隔件90接触，并且可以延伸超过n型区域50N中的第二纳米结构54的侧壁，并超过p型区域50P中的第一纳米结构52 的侧壁。

在图13A-图13C中，第一层间电介质(ILD)96被分别沉积在图6A、图12B和图12A所示的结构之上(图7A-图12D的工艺不会改变图6A所示的横截面)。第一ILD 96可以由电介质材料形成，并且可以通过诸如 CVD、等离子体增强CVD(PECVD)或FCVD之类的任何合适的方法来沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94被设置在第一ILD 96与外延源极/漏极区域92、掩模74和第一间隔件81之间。CESL 94可以包括具有与上面的第一ILD 96的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。

在图14A-图14B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 96的顶表面与虚设栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81沿着掩模78的侧壁的部分。在平坦化工艺之后，虚设栅极76、第一间隔件81和第一ILD 96的顶表面在工艺变化内是齐平的。因此，虚设栅极72的顶表面通过第一ILD96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使第一ILD 96的顶表面与掩模78和第一间隔件81的顶表面齐平。

在图15A和图15B中，在一个或多个蚀刻步骤中去除虚设栅极72和掩模74(如果存在的话)，从而形成第二凹槽98。虚设栅极电介质60在第二凹槽98中的部分也可以被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72和虚设栅极电介质60。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ILD 96或第一间隔件81更快的速率选择性地蚀刻虚设栅极72。每个第二凹槽98暴露和/或上覆于纳米结构55的部分，这些部分用作后续完成的纳米FET中的沟道区域。纳米结构55的用作沟道区域的部分被设置在外延源极/漏极区域92的相邻对之间。在去除期间，虚设电介质层60可以在蚀刻虚设栅极72时用作蚀刻停止层。然后可以在去除虚设栅极72之后去除虚设电介质层60。

在图16A和图16B中，可以通过在n型区域50N之上形成掩模(未示出)、并使用对第二纳米结构54的材料具有选择性的蚀刻剂执行各向同性蚀刻工艺(例如湿法蚀刻等)，来去除p型区域50P中的第二纳米结构54，而与第二纳米结构54相比，第一纳米结构52、衬底50、STI区域 58保持相对未被蚀刻。在其中第二纳米结构54包括例如SiGe并且第一纳米结构52包括例如Si或SiC的实施例中，可以使用氟化氢、另一种基于氟的气体等来去除p型区域50P中的第二纳米结构54。

在其他实施例中，可以例如通过去除n型区域50N和p型区域两者中的第一纳米结构52、或通过去除n型区域50N和p型区域50P两者中的第二纳米结构54，来同时形成n型区域50N和p型区域50P中的沟道区域。在这样的实施例中，n型NSFET和p型NSFET的沟道区域可以具有相同的材料成分，例如硅、硅锗等。图26A、图26B和图26C示出了由其中p 型区域50P和n型区域50N两者中的沟道区域由第二纳米结构54提供并且例如包括硅的实施例产生的结构。

在图17A至图22B中，根据一些实施例，形成栅极电介质层和栅极电极以用于第二凹槽98中的替换栅极。栅极电极包括围绕WFM层的阻挡层，其实体分离WFM层在栅极堆叠的某些区域中(例如在纳米结构52/54之间)的部分。因此，不管WFM层在栅极堆叠中的位置如何，WFM层都可以具有良好的厚度均匀性，并且可以有利地减小阈值电压变化。此外，在一些实施例中，阻挡层包括使用含氟前体沉积的钨，其允许氟扩散到下面的栅极电介质中。已经观察到，将氟结合到栅极电介质中可以提高器件的可靠性。

n型区域50N和p型区域50P中栅极电介质的形成可以同时发生，使得每个区域中的栅极电介质由相同的材料形成，并且栅极电极的形成可以同时发生，使得每个区域中的栅极电极由相同的材料形成。在一些实施例中，每个区域中的栅极电介质可以通过不同的工艺形成，使得栅极电介质可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极可以通过不同的工艺形成，使得栅极电极可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和暴露适当的区域。在下面的描述中，n型区域50N的栅极电极和p型区域50P的栅极电极被单独地形成。

图17A至图20B示出了在p型区域50P中形成栅极电介质100和栅极电极102，并且可以至少在于p型区域中形成栅极电极102时掩蔽n型区域50P(例如，如下图18A至20B所述)。

在图17A和图17B中，栅极电介质100被共形地沉积在p型区域50P 的第二凹槽98中。栅极电介质100包括一个或多个电介质层，例如氧化物、金属氧化物等、或它们的组合。例如，在一些实施例中，栅极电介质 100可以包括第一栅极电介质101(例如包括氧化硅等)，以及在第一栅极电介质101之上的第二栅极电介质103(例如包括金属氧化物等)。在一些实施例中，第二栅极电介质103包括高k电介质材料，并且在这些实施例中，第二栅极电介质103的k值可以大于约7.0，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。在一些实施例中，第一栅极电介质101可以被称为界面层，并且第二栅极电介质 103可以被称为高k栅极电介质。

栅极电介质100的结构在n型区域50N和p型区域50P中可以相同或不同。例如，可以掩蔽或暴露n型区域50N，同时在p型区域50P中形成栅极电介质100。在其中暴露n型区域50N的实施例中，可以在n型区域 50N中同时形成栅极电介质100。栅极电介质100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。

在图18A和图18B中，导电材料105被共形地沉积在p型区域50P中的栅极电介质100上。在一些实施例中，导电材料105是p型WFM，包括氮化钛、氮化钽、氮化钨、氮化钼等。导电材料105可以通过CVD、 ALD、PECVD、PVD等来沉积。导电材料105在纳米结构52的表面上可以具有厚度T1，并且厚度T1与相邻的纳米结构52之间的距离D1的比率可以在约0.05至约0.2的范围内。已经观察到，通过具有在该范围内的厚度T1与距离D1的比率，可以避免导电材料105的不期望的合并。例如，通过将该比率保持在上述范围内，导电材料105可以保持未合并。结果，内部区域50I中(例如在相邻的纳米结构52之间)的导电材料105的厚度可以基本上等于在内部区域50I外部的导电材料105的厚度。结果，可以有利地减小所得器件的阈值电压变化。例如，开口130保留在导电材料 105的第一部分(例如第一纳米结构52的下表面上的部分)和导电材料 105的第二部分(例如第一纳米结构52的上表面上的部分)之间的内部区域50I中。

在图19A、图19B和图19C中，阻挡材料107被共形地沉积在导电材料105上。在一些实施例中，阻挡材料107包括钨并通过沉积工艺109来沉积。沉积工艺109可以是ALD工艺等。在一些实施例中，沉积工艺109 的工艺温度可以在约250℃至约450℃的范围内。已经观察到，低于约 250℃的沉积温度可能导致不可接受的低沉积速率，从而不利地影响生产良率。还已经观察到，高于450℃的沉积温度可能导致工艺工具损坏(例如ALD沉积室损坏)。在一些实施例中，沉积工艺109可以在约0.5Torr 至约20Torr的压力下执行。已经观察到，在该范围之外(例如小于约0.5 Torr或大于约20Torr)沉积压力可能导致无法精确地控制沉积工艺，从而不利地影响良率。

此外，沉积工艺109可包括使一种或多种前体流入沉积室，并且该一种或多种前体可包括含氟前体。例如，在沉积工艺109期间，第一前体 (例如WF

在一些实施例中，沉积工艺109可以使得氟扩散到下面的栅极电介质 100中。例如，图19C示出了沉积工艺109期间区域111的详细视图。通过使用含氟前体，氟颗粒113穿过阻挡材料107和导电材料105扩散到栅极电介质100中。结果，氟可能存在于导电材料105和栅极电介质100中。这也在图19E中示出，其示出了在执行沉积工艺109之后，沿着图19A和图19B的线115的能量色散X射线光谱(EDS)线扫描曲线(linescan)。如图19E所示，氟存在于导电材料105和栅极电介质100中。

例如，作为沉积工艺109的结果，第二栅极电介质层103中的氟浓度可以在约0.5％至约10％的范围内。已经观察到，具有在该范围内的氟浓度具有优势，例如改善的器件可靠性。例如，当第二栅极电介质层103具有小于0.5％的氟浓度时，器件可靠性可能恶化。作为另一示例，当第二栅极电介质103具有大于10％的氟浓度时，第二栅极电介质103的电容等效厚度(CET)可能恶化。通过控制第一前体和第二前体的混合物(例如以上述比率、流速和/或脉冲时间)，可以在一个或多个栅极电介质100中实现期望的氟浓度。

阻挡材料107可以填充第一纳米结构52之间的内部区域50I的其余部分(例如，填充开口130，参见图18A和图18B)。例如，阻挡材料107 可以沉积在导电材料105上，直到其融合并焊接在一起为止，并且在一些实施例中，可以通过阻挡材料107的第一部分107A(例如第一阻挡材料 107A)形成界面107I，该界面107I接触区域50I中的阻挡层107的第二部分107B(例如第二阻挡材料107B)。

图19D示出了根据一些实施例的相邻纳米结构52之间的内部区域50I 的详细截面图。在所得结构中，内部区域50I中的材料的堆叠可以包括：栅极电介质100的第一部分(例如第一栅极电介质100A)、栅极电介质 100A之上的导电材料105的第一部分(例如第一导电材料105A)、第一阻挡材料107A、在第一阻挡材料107A之上并与第一阻挡材料107A形成界面的第二阻挡材料107B、第二阻挡材料107B之上的导电材料105的第二部分(例如第二导电材料105B)、以及第二导电材料105B之上的栅极电介质100的第二部分(例如第二栅极电介质100B)。第一栅极电介质 100A包括界面层101A和高k栅极电介质103A，并且第二栅极电介质100B包括界面层101B和高k栅极电介质103B。第一阻挡材料107A和第二阻挡材料107B在内部区域50I中实体分离第一导电材料105A和第二导电材料105B，并且可以防止导电材料105的合并。结果，区域50I中的导电材料105的厚度可以与区域50I外部的导电材料105的厚度基本相等 (例如在工艺变化之内)，并且可以减小阈值电压变化。

在其他实施例中，阻挡材料107可以包括不同的材料和/或使用不同的工艺来沉积。例如，阻挡材料107包括使用可以使用或可以不使用含氟前体的工艺沉积的导电材料。

在图20A和图20B中，沉积栅极电极102的其余部分以填充第二凹槽 98的其余部分。例如，可以在阻挡材料107之上沉积粘附层117和填充金属119。形成的栅极电极102形成为用于替换栅极，并且可以包括导电材料105、阻挡材料107、粘附层117和填充金属119。

在一些实施例中，粘附层117被共形地沉积在p型区域50P中的阻挡材料107上。在一些实施例中，粘附层117包括氮化钛、氮化钽等。粘附层117可以通过CVD、ALD、PECVD、PVD等来沉积。粘附层117可以替代地被称为胶层(glue layer)，并且例如改善阻挡材料107和上覆的填充金属119之间的粘附性。

然后可将填充金属119沉积在粘附层117之上。在一些实施例中，填充金属119包含钴、钌、铝、钨、其组合等，其通过CVD、ALD、 PECVD、PVD等来沉积。填充金属119可以具有与阻挡材料107相同的材料成分。在这样的实施例中，可以使用与阻挡材料107不同的工艺来沉积填充金属119。例如，填充金属119可以包括使用CVD工艺沉积的钨，并且阻挡材料107可以包括使用ALD工艺沉积的钨。已经观察到，CVD为填充金属119提供了改善的沉积速率，而ALD工艺为阻挡材料107提供了改善的厚度控制，以便在小区域(例如在内部区域50I中，参见图19A) 精确沉积。在一些实施例中，用于沉积填充金属119的CVD工艺可以使用与ALD工艺109相同的前体。例如，用于填充金属119的CVD工艺可以包括在CVD工艺室中供应第一前体(例如WF

在p型区域50P中，栅极电介质100、导电材料105、阻挡材料107、粘附层117和填充金属119可以各自形成在第一纳米结构52的顶表面、侧壁和底表面上。栅极电介质100、导电材料105、阻挡材料107、粘附层 117和填充金属119还可以沉积在第一ILD 96、CESL 94、第一间隔件81 和STI区域58的顶表面上。在填充第二凹槽98之后，可以执行诸如CMP 之类的平坦化工艺以去除栅极电介质100、导电材料105、阻挡材料107、粘附层117和填充金属119的多余部分，这些多余部分在第一ILD 96的顶表面之上。栅极电极102和栅极电介质100的材料的其余部分因此形成所得纳米FET的替换栅结构。栅极电极102和栅极电介质100可以被统称为“栅极结构”。

尽管图20A和图20B将栅极电介质100和栅极电极102示为具有笔直侧壁和直角，但栅极电介质100和栅极电极102可以具有不同的配置。例如，图21示出了根据另一实施例的栅极电介质100和栅极电极102的截面图。在图21中，相同的附图标记表示与使用相同工艺形成的图20A和图 20B相同的元件。然而，在图21中，由于纳米结构51具有圆角，因此栅极电介质100和栅极电极102可以同样具有圆角。

图22A和图22B示出了n型区域50N中的栅堆叠。在n型区域50N 中形成栅极堆叠可以包括首先去除n型区域50N中的第一纳米结构52。可以通过在p型区域50P之上形成掩模(未示出)，并使用对第一纳米结构 52的材料具有选择性的蚀刻剂执行诸如湿法蚀刻等之类的各向同性蚀刻工艺，来去除第一纳米结构52，而与第一纳米结构52相比，第二纳米结构54、衬底50和STI区域68保持相对未被蚀刻。在第一纳米结构52A-52C 包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，可以使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH

然后在n型区域50N中的第二纳米结构54之上和周围形成栅极堆叠。栅极堆叠包括栅极电介质100和栅极电极127。在一些实施例中，n型区域50N和p型区域50P中的栅极电介质100可以同时形成。此外，可以在形成栅极电极102之前或之后形成栅极电极127的至少部分(参见图20A 和图20B)，并且可以在掩蔽p型区域50P时形成栅极电极127的至少部分。这样，栅极电极127可以包括与栅极电极102不同的材料。例如，栅极电极127可以包括导电层121、阻挡层123和填充金属125。导电层121 可以是n型功函数金属(WFM)层，包括n型金属，例如钛铝、碳化钛铝、钽铝、碳化钽、它们的组合等。导电层121可以通过CVD、ALD、 PECVD、PVD等来沉积。阻挡层123可以包括氮化钛、氮化钽、碳化钨、它们的组合等，并且阻挡层123可以进一步用作粘附层。阻挡层123可以通过CVD、ALD、PECVD、PVD等来沉积。填充金属125包括钴、钌、铝、钨、其组合等，其通过CVD、ALD、PECVD、PVD等来沉积。填充金属125可以具有或可以不具有与填充金属119相同的材料成分，并且可以与或可以不与填充金属119同时沉积。

在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质100和栅极电极127的多余部分，这些多余部分在第一ILD 96的顶表面之上。栅极电极127和栅极电介质100的材料的其余部分因此形成n型区域50N的所得纳米FET的替换栅极结构。用于去除p型区域50P中的栅极电极102的多余材料的CMP工艺、以及用于去除n型区域 50N中的栅极电极127的多余材料的CMP工艺可以同时或单独地执行。

在图23A-23C中，使栅极结构(包括栅极电介质100、栅极电极102 和栅极电极127)凹陷，从而在栅极结构的正上方和第一间隔件81的相对部分之间形成凹槽。将包括一层或多层电介质材料(例如氮化硅、氮氧化硅等)的栅极掩模104填充在凹槽中，然后进行平坦化工艺，以去除电介质材料在第一ILD 96之上延伸的多余部分。随后形成的栅极接触件(例如下面参考图24A和图24B讨论的栅极接触件114)穿过栅极掩模104而接触经凹陷的栅极电极102的顶表面。

如图23A-23C进一步所示，第二ILD 106沉积在第一ILD 96之上和栅极掩模104之上。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD106由诸如PSG、BSG、BPSG、 USG等之类的电介质材料形成，并且可以通过诸如CVD、PECVD等之类的任何适当的方法来沉积。

在图24A-24C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104以形成第三凹槽108，暴露外延源极/漏极区域92和/或栅极结构的表面。第三凹槽108可以通过使用各向异性蚀刻工艺(例如RIE、NBE 等)的蚀刻来形成。在一些实施例中，第三凹槽108可以使用第一蚀刻工艺而蚀刻穿过第二ILD 106和第一ILD 96；可以使用第二蚀刻工艺而蚀刻穿过栅极掩模104；并且然后可以使用第三蚀刻工艺而蚀刻穿过CESL 94。可以在第二ILD 106之上形成掩模(例如光致抗蚀剂)并进行图案化，以掩蔽第二ILD 106的部分免于第一蚀刻工艺和第二蚀刻工艺。在一些实施例中，蚀刻工艺可过度蚀刻，因此，第三凹槽108延伸到外延源极/漏极区域92和/或栅极结构中，并且第三凹槽108的底部可以齐平于(例如处于同一水平或具有与衬底的相同距离)或低于(例如更靠近衬底)外延源极/ 漏极区域92和/或栅极结构。尽管图24B示出了第三凹槽108以相同的横截面暴露外延源极/漏极区域92和栅极结构，但在各种实施例中，可以以不同的横截面暴露外延源极/漏极区域92和栅极结构，从而降低随后形成的接触件短路的风险。

在形成第三凹槽108之后，在外延源极/漏极区域92之上形成硅化物区域110。在一些实施例中，通过以下操作形成硅化物区域110：首先在外延源极/漏极区域92的暴露部分之上沉积能够与下面的外延源极/漏极区域92的半导体材料(例如硅、硅锗、锗)反应以形成硅化物或锗化物区域的金属，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或它们的合金，然后执行热退火工艺以形成硅化物区域110。然后例如通过蚀刻工艺来去除沉积的金属的未反应部分。尽管硅化物区域 110被称为硅化物区域，但是硅化物区域110也可以是锗化物区域、或硅锗化物区域(例如包括硅化物和锗化物的区域)。在实施例中，硅化物区域110包括TiSi，并且具有在约2nm与约10nm之间的范围内的厚度。

接下来，在图25A-C中，接触件112和114(也可称为接触插塞)形成在第三凹槽108中。接触件112和114可各自包括一个或多个层，例如阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件112和114 各自包括阻挡层和导电材料，并电耦合到下面的导电特征(例如在所示实施例中，栅极电极102、栅极电极127和/或硅化物区域110)。接触件 114电耦合到栅极电极102和127并且可以被称为栅极接触件，并且接触件112电耦合到硅化物区域110并且可以被称为源极/漏极接触件。阻挡层可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴，铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD106的表面去除多余的材料。

图26A-C示出了根据一些替代实施例的器件的截面图。图26A示出了图1所示的参考截面A-A’。图26B示出了图1所示的参考截面B-B’。图 26C示出了图1所示的参考截面C-C’。在图26A-C中，相同的附图标记表示通过与图25A-C的结构相同的工艺形成的相同元件。然而，在图26A-C 中，n型区域50N和p型区域50P中的沟道区域包括相同材料。例如，包括硅的第二纳米结构54在p型区域50P中提供用于p型NSFET的沟道区域，并且在n型区域50N中提供用于n型NSFET的沟道区域。可以例如通过以下操作来形成图26A-C的结构：同时从p型区域50P和n型区域 50N两者去除第一纳米结构52；在p型区域50P中的第二纳米结构54周围沉积栅极电介质100和栅极电极102；以及在n型区域50N中的第一纳米结构54周围沉积栅极电介质100和栅极电极104。

各种实施例提供了一种栅极堆叠，包括相对薄的WFM层和WFM层上的阻挡层。阻挡层实体分离WFM层在栅极堆叠的各个区域中(例如在纳米FET的相邻纳米结构之间)的部分。通过将WFM层与阻挡层分离，可以有利地减少阈值电压变化，从而提高器件的可靠性和性能。此外，可以通过提供含氟前体的工艺来沉积阻挡层。在这样的实施例中，来自前体的氟可以扩散到晶体管的栅极电介质层中，从而改善器件性能。

在一些实施例中，一种器件包括：第一纳米结构；第二纳米结构，在第一纳米结构之上；第一高k栅极电介质，在第一纳米结构周围；第二高 k栅极电介质，在第二纳米结构周围；以及栅极电极，在第一高k栅极电介质和第二高k栅极电介质之上。栅极电极在第一纳米结构和第二纳米结构之间的部分包括：第一p型功函数金属；阻挡材料，在第一p型功函数金属之上；以及第二p型功函数金属，在阻挡材料之上，该阻挡材料将第一p型功函数金属与第二p型功函数金属实体分离。可选地，在一些实施例中，阻挡材料包括钨。可选地，在一些实施例中，第一p型功函数金属和第二p型功函数金属各自包括氮化钛。可选地，在一些实施例中，第一 p型功函数金属具有第一厚度，第一纳米结构与第二纳米结构间隔开第一距离，并且第一厚度与第一距离的比率在0.05至0.2的范围内。可选地，在一些实施例中，第一高k栅极电介质包括氟。可选地，在一些实施例中，第一高k栅极电介质中的氟浓度在0.5％至10％的范围内。可选地，在一些实施例中，栅极电极还在阻挡材料之上包括粘附层，该粘附层未延伸到第一纳米结构和第二纳米结构之间。可选地，在一些实施例中，粘附层具有与第一p型功函数金属相同的材料成分。

在一些实施例中，一种晶体管包括：第一纳米结构，在半导体衬底之上；第二纳米结构，在第一纳米结构之上；栅极电介质，围绕第一纳米结构和第二纳米结构；以及栅极电极，在栅极电介质之上。栅极电极包括： p型功函数金属；阻挡材料，在p型功函数金属上，该阻挡材料在第一纳米结构与第二纳米结构之间的区域中将p型功函数金属的第一部分与p型功函数金属的第二部分实体分离；粘附层，在阻挡材料之上；以及填充金属，在粘附层之上。可选地，在一些实施例中，阻挡材料包括第一阻挡材料和第二阻挡材料，第一阻挡材料与第二阻挡材料形成界面，第一阻挡材料和第二阻挡材料延伸到第一纳米结构和第二纳米结构之间的区域中。可选地，在一些实施例中，阻挡材料包括钨，并且p型功函数金属包括氮化钛。可选地，在一些实施例中，p型功函数金属的厚度与第一纳米结构和第二纳米结构之间的距离的比率在0.05至0.2的范围内。可选地，在一些实施例中，栅极电介质包括氟。可选地，在一些实施例中，p型功函数金属包括氟。可选地，在一些实施例中，晶体管还包括界面层，在栅极电介质下方，界面层围绕第一纳米结构和第二纳米结构，并且栅极电介质包括高k材料。

在一些实施例中，一种方法包括：在第一纳米结构和第二纳米结构周围沉积栅极电介质，第一纳米结构设置在第二纳米结构之上；在栅极电介质之上沉积p型功函数金属，其中在沉积p型功函数金属之后，在p型功函数金属的第一部分和p型功函数金属的第二部分之间保留开口，p型功函数金属的第一部分和p型功函数金属的第二部分在第一纳米结构和第二纳米结构之间；以及使用原子层沉积(ALD)工艺在p型功函数金属之上沉积阻挡材料，其中该阻挡材料填充p型功函数金属的第一部分与p型功函数金属的第二部分之间的开口。可选地，在一些实施例中，ALD工艺包括使用含氟前体来沉积阻挡材料。可选地，在一些实施例中，含氟前体是 WF

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1是一种半导体器件，包括：第一纳米结构；第二纳米结构，在所述第一纳米结构之上；第一高k栅极电介质，在所述第一纳米结构周围；第二高k栅极电介质，在所述第二纳米结构周围；以及栅极电极，在所述第一高k栅极电介质和所述第二高k栅极电介质之上，其中，所述栅极电极在所述第一纳米结构和所述第二纳米结构之间的部分包括：第一p型功函数金属；阻挡材料，在所述第一p型功函数金属之上；以及第二p型功函数金属，在所述阻挡材料之上，所述阻挡材料将所述第一p型功函数金属与所述第二p型功函数金属实体分离。

示例2是示例1所述的器件，其中，所述阻挡材料包括钨。

示例3是示例1所述的器件，其中，所述第一p型功函数金属和所述第二p型功函数金属各自包括氮化钛。

示例4是示例1所述的器件，其中，所述第一p型功函数金属具有第一厚度，所述第一纳米结构与所述第二纳米结构间隔开第一距离，并且所述第一厚度与所述第一距离的比率在0.05至0.2的范围内。

示例5是示例1所述的器件，其中，所述第一高k栅极电介质包括氟。

示例6是示例5所述的器件，其中，所述第一高k栅极电介质中的氟浓度在0.5％至10％的范围内。

示例7是示例1所述的器件，其中，所述栅极电极还在所述阻挡材料之上包括粘附层，所述粘附层未延伸到所述第一纳米结构和所述第二纳米结构之间。

示例8是示例7所述的器件，其中，所述粘附层具有与所述第一p型功函数金属相同的材料成分。

示例9是一种晶体管，包括：第一纳米结构，在半导体衬底之上；第二纳米结构，在所述第一纳米结构之上；栅极电介质，围绕所述第一纳米结构和所述第二纳米结构；以及栅极电极，在所述栅极电介质之上，其中，所述栅极电极包括：p型功函数金属；阻挡材料，在所述p型功函数金属上，所述阻挡材料在所述第一纳米结构与所述第二纳米结构之间的区域中将所述p型功函数金属的第一部分与所述p型功函数金属的第二部分实体分离；粘附层，在所述阻挡材料之上；以及填充金属，在所述粘附层之上。

示例10是示例9所述的晶体管，其中，所述阻挡材料包括第一阻挡材料和第二阻挡材料，所述第一阻挡材料与所述第二阻挡材料形成界面，所述第一阻挡材料和所述第二阻挡材料延伸到所述第一纳米结构和所述第二纳米结构之间的所述区域中。

示例11是示例9所述的晶体管，其中，所述阻挡材料包括钨，并且所述p型功函数金属包括氮化钛。

示例12是示例9所述的晶体管，其中，所述p型功函数金属的厚度与所述第一纳米结构和所述第二纳米结构之间的距离的比率在0.05至0.2的范围内。

示例13是示例9所述的晶体管，其中，所述栅极电介质包括氟。

示例14是示例9所述的晶体管，其中，所述p型功函数金属包括氟。

示例15是示例9所述的晶体管，还包括：界面层，在所述栅极电介质下方，所述界面层围绕所述第一纳米结构和所述第二纳米结构，并且所述栅极电介质包括高k材料。

示例16是一种形成半导体器件的方法，包括：在第一纳米结构和第二纳米结构周围沉积栅极电介质，所述第一纳米结构设置在所述第二纳米结构之上；在所述栅极电介质之上沉积p型功函数金属，其中，在沉积所述p型功函数金属之后，在所述p型功函数金属的第一部分和所述p型功函数金属的第二部分之间保留开口，所述p型功函数金属的第一部分和所述p型功函数金属的第二部分在所述第一纳米结构和所述第二纳米结构之间；以及使用原子层沉积(ALD)工艺在所述p型功函数金属之上沉积阻挡材料，其中，所述阻挡材料填充所述p型功函数金属的第一部分与所述 p型功函数金属的第二部分之间的所述开口。

示例17是示例16所述的方法，其中，所述ALD工艺包括使用含氟前体来沉积所述阻挡材料。

示例18是示例17所述的方法，其中，所述含氟前体是WF

示例19是示例17所述的方法，其中，所述ALD工艺包括使所述含氟前体以30sccm至300sccm的速率流动。

示例20是示例17所述的方法，其中，所述ALD工艺包括使所述含氟前体以0.5秒至60秒的范围内的脉冲时间流动。