GOA电路以及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种GOA电路以及显示面板。

背景技术

目前，GOA(英文全称：Gate Driver on Array，中文全称：集成栅极驱动电路)技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本，同时使得显示面板更适合制作窄边框的显示产品。

其中，由于大尺寸高清窄边框液晶显示面板已成为行业内发展主流趋势。然而，随着面板尺寸和分辨率的增加，GOA负载也相应增大，因而GOA各个薄膜晶体管的尺寸和面板边框也会随之增大，从而不利于液晶显示面板的窄边框设计。尤其是对于三栅极型驱动架构产品，由于数据线数量降为正常驱动架构的三分之一，扫描线数量增加为正常驱动架构的三倍。因此，GOA的负载进一步增大，窄边框设计要求更难以实现。

因此，如何提出一种GOA电路，使其能够满足现有三栅极型驱动架构产品的窄边框设计是现有面板厂家需要努力攻克的难关。

发明内容

本申请实施例的目的在于提供一种GOA电路以及显示面板，能够解决现有的GOA电路无法满足现有三栅极型驱动架构产品的窄边框设计的技术问题。

本申请实施例提供一种GOA电路，包括：级联的多级GOA电路共享单元，每一级GOA电路共享单元均包括：第一上拉控制模块、第一级传模块、第一输出模块、第一下拉模块、第二上拉控制模块、第二级传模块、第二输出模块、第二下拉模块以及下拉维持模块；

所述第一上拉控制模块接入上一级第一级传信号以及参考高电平信号，并电性连接于第一节点，所述第一上拉控制模块用于在所述上一级第一级传信号的控制下将所述第一节点的电位拉高至所述参考高电平的电位，

所述第一输出模块接入第一时钟信号、第二时钟信号以及第三时钟信号，并电性连接于所述第一节点，所述第一输出模块用于在所述第一节点的电位控制下输出本级第一扫描信号、本级第二扫描信号以及本级第三扫描信号，

所述第一级传模块接入所述第三时钟信号，并电性连接于所述第一节点，所述第一级传模块用于在所述第一节点的电位控制下输出本级第一级传信号，

所述第一下拉模块接入下一级第四扫描信号、第一参考低电平信号、所述本级第一级传信号、所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号，并电性连接于所述第一节点，所述第一下拉模块用于在所述下一级第四扫描信号的控制下拉低所述第一节点、所述本级第一级传信号、所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号至所述第一参考低电平信号的电位，

所述第二上拉控制模块接入上一级第二级传信号以及所述参考高电平信号，并电性连接于第三节点，所述第二上拉控制模块用于在所述上一级第二级传信号的控制下将所述第三节点的电位拉高至所述参考高电平的电位，

所述第二输出模块接入第四时钟信号、第五时钟信号以及第六时钟信号，并电性连接于所述第三节点，所述第二输出模块用于在所述第三节点的电位控制下输出本级第四扫描信号、本级第五扫描信号以及本级第六扫描信号，

所述第二级传模块接入所述第六时钟信号，并电性连接于所述第三节点，所述第二级传模块用于在所述第三节点的电位控制下输出本级第二级传信号，

所述第二下拉模块接入下二级第一扫描信号、所述第一参考低电平信号、所述本级第二级传信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号，并电性连接于所述第三节点，所述第二下拉模块用于在所述下二级第一扫描信号的控制下拉低所述第三节点、所述本级第二级传信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号至所述第一参考低电平信号的电位，

所述下拉维持模块接入所述第一参考低电平信号，并电性连接于所述第一节点、第二节点、所述第三节点以及第四节点，所述下拉维持模块用于在第二节点的电位控制下维持所述第一节点、所述第三节点、所述本级第一级传信号、所述本级第二级传信号、所述本级第一扫描信号、所述本级第二扫描信号、所述本级第三扫描信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号在第一参考低电平信号的电位，所述第一下拉维持模块用于在所述第四节点的电位控制下维持所述第一节点、所述第三节点、所述本级第一级传信号、所述本级第二级传信号、所述本级第一扫描信号、所述本级第二扫描信号、本级第三扫描信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号在第一参考低电平信号的电位；其中，

所述第一时钟信号、所述第二时钟信号、所述第三时钟信号、所述第四时钟信号、所述第五时钟信号以及所述第六时钟信号的脉冲周期相同，每个时钟信号的下降沿与其相邻的后一个时钟信号的上升沿对齐。

在本申请所述的GOA驱动电路中，所述每一级GOA电路共享单元还包括第一自举电容、第二自举电容、第三自举电容、第四自举电容、第五自举电容以及第六自举电容，所述第一自举电容的一端电性连接于所述第一节点，所述第一自举电容的另一端电性连接于所述本级第一扫描信号，所述第二自举电容的一端电性连接于所述第一节点，所述第二自举电容的另一端电性连接于所述本级第二扫描信号，所述第三自举电容的一端电性连接于所述第一节点，所述第三自举电容的另一端电性连接于所述本级第三扫描信号，所述第四自举电容的一端电性连接于所述第三节点，所述第四自举电容的另一端电性连接于所述本级第四扫描信号，所述第五自举电容的一端电性连接于所述第三节点，所述第五自举电容的另一端电性连接于所述本级第五扫描信号，所述第六自举电容的一端电性连接于所述第一节点，所述第六自举电容的另一端电性连接于所述本级第六扫描信号。

在本申请所述的GOA驱动电路中，所述第一上拉控制模块包括第一上拉薄膜晶体管，所述第一上拉薄膜晶体管的栅极接入所述上一级第一级传信号，所述第一上拉薄膜晶体管的源极和漏极中的一者接入所述参考高电平信号，所述第一上拉薄膜晶体管的源极和漏极中的另一者电性连接于所述第一节点；

所述第二上拉控制模块包括第二上拉薄膜晶体管，所述第二上拉薄膜晶体管的栅极接入所述上一级第二级传信号，所述第二上拉薄膜晶体管的源极和漏极中的一者接入所述参考高电平信号，所述第二上拉薄膜晶体管的源极和漏极中的另一者电性连接于所述第三节点。

在本申请所述的GOA驱动电路中，所述第一输出模块包括第一输出薄膜晶体管、第二输出薄膜晶体管以及第三输出薄膜晶体管，所述第一输出薄膜晶体管的栅极接入所述第一节点，所述第一输出薄膜晶体管的源极和漏极中的一者接入所述第一时钟信号，所述第一输出薄膜晶体管的源极和漏极中的另一者接入所述本级第一扫描信号，所述第二输出薄膜晶体管的栅极接入所述第一节点，所述第二输出薄膜晶体管的源极和漏极中的一者接入所述第二时钟信号，所述第二输出薄膜晶体管的源极和漏极中的另一者接入所述本级第二扫描信号，所述第三输出薄膜晶体管的栅极接入所述第一节点，所述第三输出薄膜晶体管的源极和漏极中的一者接入所述第三时钟信号，所述第三输出薄膜晶体管的源极和漏极中的另一者接入所述本级第三扫描信号；

所述第二输出模块包括第四输出薄膜晶体管、第五输出薄膜晶体管以及第六输出薄膜晶体管，所述第四输出薄膜晶体管的栅极电性连接于所述第三节点，所述第四输出薄膜晶体管的源极和漏极中的一者接入所述第四时钟信号，所述第四输出薄膜晶体管的源极和漏极中的另一者接入所述本级第四扫描信号，所述第五输出薄膜晶体管的栅极电性连接于所述第三节点，所述第五输出薄膜晶体管的源极和漏极中的一者接入所述第五时钟信号，所述第五输出薄膜晶体管的源极和漏极中的另一者接入所述本级第五扫描信号，所述第六输出薄膜晶体管的栅极电性连接于所述第三节点，所述第六输出薄膜晶体管的源极和漏极中的一者接入所述第六时钟信号，所述第六输出薄膜晶体管的源极和漏极中的另一者接入所述本级第六扫描信号。

在本申请所述的GOA驱动电路中，所述第一级传模块包括第一级传薄膜晶体管，所述第一级传薄膜晶体管的栅极电性连接于所述第一节点，所述第一级传薄膜晶体管的源极和漏极中的一者接入所述第三时钟信号，所述第一级传薄膜晶体管的源极和漏极中的另一者接入本级第一级传信号；

所述第二级传模块包括第二级传薄膜晶体管，所述第二级传薄膜晶体管的栅极电性连接于所述第三节点，所述第二级传薄膜晶体管的源极和漏极中的一者接入所述第六时钟信号，所述第二级传薄膜晶体管的源极和漏极中的另一者接入本级第二级传信号。

在本申请所述的GOA驱动电路中，所述第一下拉模块包括第一下拉薄膜晶体管，所述第一下拉薄膜晶体管的栅极接入所述下一级第四扫描信号，所述第一下拉薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第一下拉薄膜晶体管的源极和漏极中的另一者电性连接于所述第一节点，且所述第一下拉薄膜晶体管的源极和漏极中的另一者接入所述本级第一级传信号、所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号；

所述第二下拉模块包括第二下拉薄膜晶体管，所述第二下拉薄膜晶体管的栅极接入所述下二级第一扫描信号，所述第二下拉薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第二下拉薄膜晶体管的源极和漏极中的另一者电性连接于所述第三节点，且所述第二下拉薄膜晶体管的源极和漏极中的另一者接入所述本级第二级传信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号。

在本申请所述的GOA驱动电路中，所述第一下拉模块还接入所述下一级第二级传信号，所述第一下拉模块还用于在所述下一级第二级传信号的控制下拉低所述第一节点、所述本级第一级传信号、所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号至所述第一参考低电平信号的电位；

所述第二下拉模块还接入所述下二级第一级传信号，所述第一下拉模块还用于在所述下二级第一级传信号的控制下拉低所述第一节点、所述本级第一级传信号、所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号至所述第一参考低电平信号的电位。

在本申请所述的GOA驱动电路中，所述第一下拉模块还包括第三下拉薄膜晶体管，所述第三下拉薄膜晶体管的栅极接入所述下一级第二级传信号，所述第三下拉薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第三下拉薄膜晶体管的源极和漏极中的另一者电性连接于所述第一节点，且所述第三下拉薄膜晶体管的源极和漏极中的另一者接入所述本级第一级传信号、所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号；

所述第二下拉模块包括第四下拉薄膜晶体管，所述第四下拉薄膜晶体管的栅极接入所述下二级第一级传信号，所述第四下拉薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第四下拉薄膜晶体管的源极和漏极中的另一者电性连接于所述第三节点，且所述第四下拉薄膜晶体管的源极和漏极中的另一者接入所述本级第二级传信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号。

在本申请所述的GOA驱动电路中，所述下拉维持模块包括第一下拉维持薄膜晶体管、第二下拉维持薄膜晶体管、第三下拉维持薄膜晶体管以及第四下拉维持薄膜晶体管；其中，

所述第一下拉维持薄膜晶体管的栅极电性连接于所述第二节点，所述第一下拉维持薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第一下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第一节点，且所述第一下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一级传信号、所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号；所述第二下拉维持薄膜晶体管的栅极电性连接于所述第四节点，所述第二下拉维持薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第二下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第一节点，且所述第二下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一级传信号、所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号；

所述第三下拉维持薄膜晶体管的栅极电性连接于所述第二节点，所述第三下拉维持薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第三下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第三节点，且所述第三下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第二级传信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号；所述第四下拉维持薄膜晶体管的栅极电性连接于所述第四节点，所述第四下拉维持薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第四下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第三节点，且所述第四下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第二级传信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号。

在本申请所述的GOA驱动电路中，所述下拉维持模块还接入第二参考低电平信号，所述下拉维持模块用于在所述第二节点的电位控制下维持所述第一节点、所述本级第一级传信号、所述第三节点以及所述本级第二级传信号在所述第二参考低电平的电位，用于在所述第二节点的电位控制下维持所述本级第一扫描信号、所述本级第二扫描信号、所述本级第三扫描信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号在所述第一参考低电平信号的电位，并用于在所述第四节点的电位控制下维持所述第一节点、所述本级第一级传信号、所述第三节点以及所述本级第二级传信号在所述第二参考低电平的电位，用于在所述第四节点的电位控制下维持所述本级第一扫描信号、所述本级第二扫描信号、所述本级第三扫描信号、所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号在所述第一参考低电平信号的电位。

在本申请所述的GOA驱动电路中，所述下拉维持模块包括第五下拉维持薄膜晶体管、第六下拉维持薄膜晶体管、第七下拉维持薄膜晶体管、第八下拉维持薄膜晶体管、第九下拉维持薄膜晶体管、第十下拉维持薄膜晶体管、第十一下拉维持薄膜晶体管以及第十二下拉维持薄膜晶体管；其中，

所述第五下拉维持薄膜晶体管的栅极电性连接于所述第二节点，所述第五下拉维持薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第五下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第一节点，且所述第五下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一级传信号，所述第六下拉维持薄膜晶体管的栅极电性连接于所述第二节点，所述第六下拉维持薄膜晶体管的源极和漏极中的一者接入所述第二参考低电平信号，所述第六下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号；

所述第七下拉维持薄膜晶体管的栅极电性连接于所述第四节点，所述第七下拉维持薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第七下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第一节点，且所述第七下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一级传信号，所述第八下拉维持薄膜晶体管的栅极电性连接于所述第四节点，所述第八下拉维持薄膜晶体管的源极和漏极中的一者接入所述第二参考低电平信号，所述第八下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一扫描信号、所述本级第二扫描信号以及所述本级第三扫描信号；

所述第九下拉维持薄膜晶体管的栅极电性连接于所述第二节点，所述第九下拉维持薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第九下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第三节点，且所述第九下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第二级传信号；所述第十下拉维持薄膜晶体管的栅极电性连接于所述第二节点，所述第十下拉维持薄膜晶体管的源极和漏极中的一者接入所述第二参考低电平信号，所述第十下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号；

所述第十一下拉维持薄膜晶体管的栅极电性连接于所述第四节点，所述第十一下拉维持薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第十一下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第三节点，且所述第十一下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第二级传信号；所述第十二下拉维持薄膜晶体管的栅极电性连接于所述第四节点，所述第十二下拉维持薄膜晶体管的源极和漏极中的一者接入所述第二参考低电平信号，所述第十二下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第四扫描信号、所述本级第五扫描信号以及所述本级第六扫描信号。

在本申请所述的GOA驱动电路中，所述下拉维持模块包括第十三下拉维持薄膜晶体管、第十四下拉维持薄膜晶体管、第十五下拉维持薄膜晶体管、第十六下拉维持薄膜晶体管、第十七下拉维持薄膜晶体管、第十八下拉维持薄膜晶体管、第十九下拉维持薄膜晶体管、第二十下拉维持薄膜晶体管、第二十一下拉维持薄膜晶体管、第二十二下拉维持薄膜晶体管、第二十三下拉维持薄膜晶体管、第二十四下拉维持薄膜晶体管、第二十五下拉维持薄膜晶体管、第二十六下拉维持薄膜晶体管、第二十七下拉维持薄膜晶体管、第二十八下拉维持薄膜晶体管、第二十九下拉维持薄膜晶体管、第三十下拉维持薄膜晶体管、第三十一下拉维持薄膜晶体管、第三十二下拉维持薄膜晶体管；其中，

所述第十三下拉维持薄膜晶体管以及所述第十四下拉维持薄膜晶体管的栅极均电性连接于所述第二节点，所述第十三下拉维持薄膜晶体管以及所述第十四下拉维持薄膜晶体管的源极和漏极中的一者均接入所述第一参考低电平信号，所述第十三下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第一节点，所述第十四下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一级传信号，所述第十五下拉维持薄膜晶体管、所述第十六下拉维持薄膜晶体管以及所述第十七下拉维持薄膜晶体管的栅极均电性连接于所述第二节点，所述第十五下拉维持薄膜晶体管、所述第十六下拉维持薄膜晶体管以及所述第十七下拉维持薄膜晶体管的源极和漏极中的一者均接入所述第二参考低电平信号，所述第十五下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一扫描信号，所述第十六下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第二扫描信号，所述第十七下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第三扫描信号；

所述第十八下拉维持薄膜晶体管以及所述第十九下拉维持薄膜晶体管的栅极均电性连接于所述第四节点，所述第十八下拉维持薄膜晶体管以及所述第十九下拉维持薄膜晶体管的源极和漏极中的一者均接入所述第一参考低电平信号，所述第十八下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第一节点，所述第十九下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一级传信号，所述第二十下拉维持薄膜晶体管、所述第二十一下拉维持薄膜晶体管以及所述第二十二下拉维持薄膜晶体管的栅极均电性连接于所述第四节点，所述第二十下拉维持薄膜晶体管、所述第二十一下拉维持薄膜晶体管以及所述第二十二下拉维持薄膜晶体管的源极和漏极中的一者均接入所述第二参考低电平信号，所述第二十下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第一扫描信号，所述第二十一下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第二扫描信号，所述第二十二下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第三扫描信号；

所述第二十三下拉维持薄膜晶体管以及所述第二十四下拉维持薄膜晶体管的栅极均电性连接于所述第二节点，所述第二十三下拉维持薄膜晶体管以及所述第二十四下拉维持薄膜晶体管的源极和漏极中的一者均接入所述第一参考低电平信号，所述第二十三下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第三节点，所述第二十四下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第二级传信号，所述第二十五下拉维持薄膜晶体管、所述第二十六下拉维持薄膜晶体管以及所述第二十七下拉维持薄膜晶体管的栅极均电性连接于所述第二节点，所述第二十五下拉维持薄膜晶体管、所述第二十六下拉维持薄膜晶体管以及所述第二十七下拉维持薄膜晶体管的源极和漏极中的一者均接入所述第二参考低电平信号，所述第二十五下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第四扫描信号，所述第二十六下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第五扫描信号，所述第二十七下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第六扫描信号；

所述第二十八下拉维持薄膜晶体管以及所述第二十九下拉维持薄膜晶体管的栅极均电性连接于所述第四节点，所述第二十八下拉维持薄膜晶体管以及所述第二十九下拉维持薄膜晶体管的源极和漏极中的一者均接入所述第一参考低电平信号，所述第二十八下拉维持薄膜晶体管的源极和漏极中的另一者电性连接于所述第三节点，所述第二十九下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第二级传信号，所述第三十下拉维持薄膜晶体管、所述第三十一下拉维持薄膜晶体管以及所述第三十二下拉维持薄膜晶体管的栅极均电性连接于所述第四节点，所述第三十下拉维持薄膜晶体管、所述第三十一下拉维持薄膜晶体管以及所述第三十二下拉维持薄膜晶体管的源极和漏极中的一者均接入所述第二参考低电平信号，所述第三十下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第四扫描信号，所述第三十一下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第五扫描信号，所述第三十二下拉维持薄膜晶体管的源极和漏极中的另一者接入所述本级第六扫描信号。

在本申请所述的GOA驱动电路中，所述每一级GOA电路共享单元还包括第一反相器模块以及第二反相器模块；其中，

所述第一反相器模块电性连接于所述第一节点以及所述第二节点，所述第一反相器模块接入所述上一级第一级传信号、所述本级第一扫描信号、所述本级第四扫描信号以及第一低频时钟信号，所述第一反相器模块用于将所述第二节点和所述第一节点的电位反相；

所述第二反相器模块电性连接于所述第三节点以及所述第四节点，所述第二反相器模块接入所述上一级第二级传信号、所述本级第一扫描信号、所述本级第四扫描信号以及第二低频时钟信号，所述第二反相器模块用于将所述第四节点和所述第二节点的电位反相。

在本申请所述的GOA驱动电路中，所述第一反相器模块包括第一反相薄膜晶体管、第二反相薄膜晶体管、第三反相薄膜晶体管、第四反相薄膜晶体管、第五反相薄膜晶体管以及第六反相薄膜晶体管，所述第一反相薄膜晶体管的栅极接入所述第一低频时钟信号，所述第一反相薄膜晶体管的源极和漏极中的一者接入所述第一低频时钟信号，所述第一反相薄膜晶体管的源极和漏极中的另一者电性连接于第五节点，所述第二反相薄膜晶体管的栅极电性连接于所述第五节点，所述第二反相薄膜晶体管的源极和漏极中的一者接入所述第一低频时钟信号，所述第二反相薄膜晶体管的源极和漏极中的另一者电性连接于所述第二节点，所述第三反相薄膜晶体管的栅极接入所述本级第一扫描信号，所述第三反相薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第三反相薄膜晶体管的源极和漏极中的另一者电性连接于所述第五节点，所述第四反相薄膜晶体管的栅极接入所述本级第一扫描信号，所述第四反相薄膜晶体管的源极和漏极中的一者电性连接于所述第二节点，所述第四反相薄膜晶体管的源极和漏极中的另一者接入所述第一参考低电平信号，所述第五反相薄膜晶体管的栅极接入所述本级第四扫描信号，所述第五反相薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第五反相薄膜晶体管的源极和漏极中的另一者电性连接于所述第五节点，所述第六反相薄膜晶体管的栅极接入上一级第一级传信号，所述第六反相薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第六反相薄膜晶体管的源极和漏极中的另一者电性连接于所述第二节点；

所述第二反相器模块包括第七反相薄膜晶体管、第八反相薄膜晶体管、第九反相薄膜晶体管、第十反相薄膜晶体管、第十一反相薄膜晶体管以及第十二反相薄膜晶体管，所述第七反相薄膜晶体管的栅极接入所述第二低频时钟信号，所述第七反相薄膜晶体管的源极和漏极中的一者接入所述第二低频时钟信号，所述第七相薄膜晶体管的源极和漏极中的另一者电性连接于第六节点，所述第八反相薄膜晶体管的栅极电性连接于所述第六节点，所述第八反相薄膜晶体管的源极和漏极中的一者接入所述第二低频时钟信号，所述第八反相薄膜晶体管的源极和漏极中的另一者电性连接于所述第四节点，所述第九反相薄膜晶体管的栅极接入所述本级第一扫描信号，所述第九反相薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第九反相薄膜晶体管的源极和漏极中的另一者电性连接于所述第六节点，所述第十反相薄膜晶体管的栅极接入所述本级第一扫描信号，所述第十反相薄膜晶体管的源极和漏极中的一者电性连接于所述第四节点，所述第十反相薄膜晶体管的源极和漏极中的另一者接入所述第一参考低电平信号，所述第十一反相薄膜晶体管的栅极接入所述本级第四扫描信号，所述第十一反相薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第十一反相薄膜晶体管的源极和漏极中的另一者电性连接于所述第六节点，所述第十二反相薄膜晶体管的栅极接入上一级第二级传信号，所述第十二反相薄膜晶体管的源极和漏极中的一者接入所述第一参考低电平信号，所述第十二反相薄膜晶体管的源极和漏极中的另一者电性连接于所述第四节点。

在本申请所述的GOA驱动电路中，所述每一级GOA电路共享单元还包括第一复位模块以及第二复位模块，所述第一复位模块电性连接于所述第一节点，所述第一复位模块接入复位信号以及所述第一参考低电平信号，所述第一复位模块用于在所述复位信号的控制下复位第一节点的电位至所述第一参考低电平信号的电位，所述第二复位模块电性连接于所述第三节点，所述第二复位模块接入所述复位信号以及所述第一参考低电平信号，所述第二复位模块用于在所述复位信号的控制下复位第三节点的电位至所述第一参考低电平信号的电位。

在本申请所述的GOA驱动电路中，所述第一复位模块包括第一复位薄膜晶体管，所述第一复位薄膜晶体管的栅极接入所述复位信号，所述第一复位薄膜晶体管的源极和漏极中的一者电性连接于所述第一节点，所述第一复位薄膜晶体管的源极和漏极中的另一者接入所述第一参考低电平信号；

所述第二复位模块包括第二复位薄膜晶体管，所述第二复位薄膜晶体管的栅极接入所述复位信号，所述第二复位薄膜晶体管的源极和漏极中的一者电性连接于所述第三节点，所述第二复位薄膜晶体管的源极和漏极中的另一者接入所述第一参考低电平信号。

本申请实施例还提供一种显示面板，所述显示面板包括显示区域以及围绕所述显示区域设置的非显示区域，其中，所述非显示区域集成有以上所述的GOA电路。

在本申请实施例提供的GOA电路以及显示面板中，采用的为三栅极驱动架构，其中，GOA电路包括多级GOA电路共享单元，在每一级GOA共享单元中，本级第一扫描信号、本级第二扫描信号以及本级第三扫描信号共用一个上拉控制模块、级传模块以及下拉模块，本级第四扫描信号、本级第五扫描信号以及本级第六扫描信号共用一个上拉控制模块、级传模块以及下拉模块，本级第一扫描信号、本级第二扫描信号、本级第三扫描信号、本级第四扫描信号、本级第五扫描信号以及本级第六扫描信号共用一个下拉控制模块，从而减少了GOA电路的模块数量，进一步减少了GOA电路设计空间，从而有利于显示面板的窄边框设计。另外，由于大幅度减少了GOA电路设计空间，从而可以加大关键薄膜晶体管的大小，比如可以增大输出薄膜晶体管的大小，从而保证大尺寸高清窄边框液晶显示面板的推力。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的GOA电路的结构示意图。

图2为本申请实施例提供的GOA电路中一GOA单元的第一种实施方式的结构示意图。

图3为本申请实施例提供的GOA电路中一GOA单元的第一种实施方式的电路示意图。

图4为本申请实施例提供的GOA电路中一GOA单元的第二种实施方式的结构示意图。

图5为本申请实施例提供的GOA电路中一GOA单元的第二种实施方式的电路示意图。

图6为本申请实施例提供的GOA电路中一GOA单元的第三种实施方式的结构示意图。

图7为本申请实施例提供的GOA电路中一GOA单元的第三种实施方式的第一电路示意图。

图8为本申请实施例提供的GOA电路中一GOA单元的第三种实施方式的第二电路示意图。

图9为本申请实施例提供的GOA电路中一GOA单元的信号时序图。

图10为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管为N型晶体管，其中，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。如图1所示，本申请实施例提供的GOA电路包括多级级联的GOA单元。图1以级联的第N-1级GOA单元、第N级GOA单元和第N+1级GOA单元为例。

当第N级GOA单元工作时，第N级GOA单元输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第N级级传信号用于控制第N+1级GOA单元的工作；当第N+1级GOA单元工作时，第N+1级GOA单元输出的扫描信号为高电位，同时第N级GOA单元输出的扫描信号为低电位。

请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的第一种实施方式的结构示意图。如图2所示，该GOA单元包括：第一上拉控制模块101、第一输出模块102、第一级传模块103、第一下拉模块104、第二上拉控制模块105、第二输出模块106、第二级传模块107、第二下拉模块108、下拉维持模块109、第一反相器模块110、第二反相器模块111、第一复位模块112以及第二复位模块113。

其中，第一上拉控制模块101接入上一级第一级传信号ST(n-4)以及参考高电平信号VGH，并电性连接于第一节点P，第一上拉控制模块101用于在上一级第一级传信号ST(n-4)的控制下将第一节点P的电位拉高至参考高电平VGH的电位。

其中，第一输出模块102接入第一时钟信号Ck(n)、第二时钟信号Ck(n+1)以及第三时钟信号Ck(n+2)，并电性连接于第一节点P，第一输出模块102用于在第一节点P的电位控制下输出本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)。

其中，第一级传模块103接入第三时钟信号Ck(n+2)，并电性连接于第一节点P，第一级传模块103用于在第一节点P的电位控制下输出本级第一级传信号ST(n+2)。

其中，第一下拉模块104接入下一级第四扫描信号G(n+9)、第一参考低电平信号VSSQ、本级第一级传信号ST(n+2)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)，并电性连接于第一节点P，第一下拉模块104用于在下一级第四扫描信号G(n+9)的控制下拉低第一节点P、本级第一级传信号ST(n+2)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)至第一参考低电平信号VSSQ的电位。

其中，第二上拉控制模块105接入上一级第二级传信号ST(n-1)以及参考高电平信号VGH，并电性连接于第三节点M，第二上拉控制模块105用于在上一级第二级传信号ST(n-1)的控制下将第三节点M的电位拉高至参考高电平VGH的电位。

其中，第二输出模块106接入第四时钟信号Ck(n+3)、第五时钟信号Ck(n+4)以及第六时钟信号Ck(n+5)，并电性连接于第三节点M，第二输出模块106用于在第三节点M的电位控制下输出本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)。

其中，第二级传模块107接入第六时钟信号Ck(n+5)，并电性连接于第三节点M，第二级传模块107用于在第三节点M的电位控制下输出本级第二级传信号ST(n+5)。

其中，第二下拉模块108接入下二级第一扫描信号G(n+12)、第一参考低电平信号VSSQ、本级第二级传信号ST(n+5)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)，并电性连接于第三节点M，第二下拉模块108用于在下二级第一扫描信号G(n+12)的控制下拉低第三节点M、本级第二级传信号ST(n+5)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)至第一参考低电平信号VSSQ的电位。

其中，下拉维持模块109接入第一参考低电平信号VSSQ，并电性连接于第一节点P、第二节点Q、第三节点M以及第四节点N，下拉维持模块109用于在第二节点Q的电位控制下维持第一节点P、第三节点M、本级第一级传信号ST(n+2)、本级第二级传信号ST(n+5)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)、本级第三扫描信号G(n+2)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)在第一参考低电平信号VSSQ的电位，下拉维持模块109用于在第四节点N的电位控制下维持第一节点P、第三节点M、本级第一级传信号ST(n+2)、本级第二级传信号ST(n+5)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)、本级第三扫描信号G(n+2)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)在第一参考低电平信号VSSQ的电位。

其中，第一反相器模块110电性连接于第一节点P以及第二节点Q，第一反相器模块110接入上一级第一级传信号ST(n-4)、本级第一扫描信号G(n)、本级第四扫描信号G(n+3)以及第一低频时钟信号LC1，第一反相器模块110用于将第二节点Q和第一节点P的电位反相。

其中，第二反相器模块111电性连接于第三节点M以及第四节点N，第二反相器模块111接入上一级第二级传信号ST(n-1)、本级第一扫描信号G(n)、本级第四扫描信号G(n+3)以及第二低频时钟信号LC2，第二反相器模块111用于将第四节点N和第二节点M的电位反相。

其中，第一复位模块112电性连接于第一节点P，第一复位模块112接入复位信号STV以及第一参考低电平信号VSSQ，第一复位模块112用于在复位信号STV的控制下复位第一节点P的电位至第一参考低电平信号VSSQ的电位。

其中，第二复位模块113电性连接于第三节点M，第二复位模块113接入复位信号STV以及第一参考低电平信号VSSQ，第二复位模块113用于在复位信号STV的控制下复位第三节点M的电位至第一参考低电平信号VSSQ的电位。

其中，该GOA电路共享单元还包括第一自举电容Cst1、第二自举电容Cst2、第三自举电容Cst3、第四自举电容Cst4、第五自举电容Cst5以及第六自举电容Cst6，第一自举电容Cst1的一端电性连接于第一节点P，第一自举电容Cst1的另一端电性连接于本级第一扫描信号G(n)，第二自举电容Cst2的一端电性连接于第一节点P，第二自举电容Cst2的另一端电性连接于本级第二扫描信号G(n+1)，第三自举电容Cst3的一端电性连接于第一节点P，第三自举电容Cst3的另一端电性连接于本级第三扫描信号G(n+2)，第四自举电容Cst4的一端电性连接于第三节点M，第四自举电容Cst4的另一端电性连接于本级第四扫描信号G(n+3)，第五自举电容Cst5的一端电性连接于第三节点M，第五自举电容Cst5的另一端电性连接于本级第五扫描信号G(n+4)，第六自举电容Cst6的一端电性连接于第一节点M，第六自举电容Cst6的另一端电性连接于本级第六扫描信号G(n+5)。

需要说明的是，本申请实施例提供的GOA电路本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)共用第一上拉控制模块101、第一级传模块103以及第一下拉模块104。本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)共用第二上拉控制模块105、第二级传模块107以及第二下拉模块108。本级第一扫描信号G(n)、本级第二扫描信号G(n+1)、本级第三扫描信号G(n+2)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)共用下拉维持模块109，从而减少了GOA电路的模块数量，进一步减少了GOA电路设计空间，从而有利于显示面板的窄边框设计。

另外，由于大幅度减少了GOA电路设计空间，从而可以加大关键薄膜晶体管的大小，比如可以增大输出薄膜晶体管的大小，从而保证大尺寸高清窄边框液晶显示面板的推力。

请参阅图3，图3为本申请实施例提供的GOA电路中一GOA单元的第一种实施方式的电路示意图。如图3所示，第一上拉控制模块101包括第一上拉薄膜晶体管T11，第一上拉薄膜晶体管T11的栅极接入上一级第一级传信号ST(n-4)，第一上拉薄膜晶体管T11的源极和漏极中的一者接入参考高电平信号VGH，第一上拉薄膜晶体管T11的源极和漏极中的另一者电性连接于第一节点P；

其中，第二上拉控制模块105包括第二上拉薄膜晶体管T12，第二上拉薄膜晶体管T12的栅极接入上一级第二级传信号ST(n-1)，第二上拉薄膜晶体管T12的源极和漏极中的一者接入参考高电平信号VGH，第二上拉薄膜晶体管T12的源极和漏极中的另一者电性连接于第三节点M。

其中，第一输出模块102包括第一输出薄膜晶体管T21、第二输出薄膜晶体管T22以及第三输出薄膜晶体管T23，第一输出薄膜晶体管T21的栅极接入第一节点P，第一输出薄膜晶体管T21的源极和漏极中的一者接入第一时钟信号Ck(n)，第一输出薄膜晶体管T21的源极和漏极中的另一者接入本级第一扫描信号G(n)，第二输出薄膜晶体管T22的栅极接入第一节点P，第二输出薄膜晶体管T22的源极和漏极中的一者接入第二时钟信号Ck(n+1)，第二输出薄膜晶体管T22的源极和漏极中的另一者接入本级第二扫描信号G(n+1)，第三输出薄膜晶体管T23的栅极接入第一节点P，第三输出薄膜晶体管T23的源极和漏极中的一者接入第三时钟信号Ck(n+2)，第三输出薄膜晶体管T23的源极和漏极中的另一者接入本级第三扫描信号G(n+2)。

其中，第二输出模块106包括第四输出薄膜晶体管T24、第五输出薄膜晶体管T25以及第六输出薄膜晶体管T26，第四输出薄膜晶体管T24的栅极电性连接于第三节点M，第四输出薄膜晶体管T24的源极和漏极中的一者接入第四时钟信号Ck(n+3)，第四输出薄膜晶体管T24的源极和漏极中的另一者接入本级第四扫描信号G(n+3)，第五输出薄膜晶体管T25的栅极电性连接于第三节点M，第五输出薄膜晶体管T25的源极和漏极中的一者接入第五时钟信号Ck(n+4)，第五输出薄膜晶体管T25的源极和漏极中的另一者接入本级第五扫描信号G(n+4)，第六输出薄膜晶体管T26的栅极电性连接于第三节点M，第六输出薄膜晶体管T26的源极和漏极中的一者接入第六时钟信号Ck(n+5)，第六输出薄膜晶体管T26的源极和漏极中的另一者接入本级第六扫描信号G(n+5)。

其中，第一级传模块103包括第一级传薄膜晶体管T31，第一级传薄膜晶体管T31的栅极电性连接于第一节点P，第一级传薄膜晶体管T31的源极和漏极中的一者接入第三时钟信号Ck(n+2)，第一级传薄膜晶体管T31的源极和漏极中的另一者接入本级第一级传信号ST(n+2)。

其中，第二级传模块107包括第二级传薄膜晶体管T32，第二级传薄膜晶体管T32的栅极电性连接于第三节点M，第二级传薄膜晶体管T32的源极和漏极中的一者接入第六时钟信号Ck(n+5)，第二级传薄膜晶体管T32的源极和漏极中的另一者接入本级第二级传信号ST(n+5)。

其中，第一下拉模块104包括第一下拉薄膜晶体管T41，第一下拉薄膜晶体管T41的栅极接入下一级第四扫描信号G(n+9)，第一下拉薄膜晶体管T41的源极和漏极中的一者接入第一参考低电平信号VSSQ，第一下拉薄膜晶体管T41的源极和漏极中的另一者电性连接于第一节点P，且第一下拉薄膜晶体管T41的源极和漏极中的另一者接入本级第一级传信号ST(n+2)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)。

其中，第二下拉模块108包括第二下拉薄膜晶体管T42，第二下拉薄膜晶体管T42的栅极接入下二级第一扫描信号G(n+12)，第二下拉薄膜晶体管T42的源极和漏极中的一者接入第一参考低电平信号VSSQ，第二下拉薄膜晶体管T42的源极和漏极中的另一者电性连接于第三节点M，且第二下拉薄膜晶体管T42的源极和漏极中的另一者接入本级第二级传信号ST(n+5)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)。

其中，下拉维持模块109包括第一下拉维持薄膜晶体管T51、第二下拉维持薄膜晶体管T52、第三下拉维持薄膜晶体管T53以及第四下拉维持薄膜晶体管T54；第一下拉维持薄膜晶体管T51的栅极电性连接于第二节点Q，第一下拉维持薄膜晶体管T51的源极和漏极中的一者接入第一参考低电平信号VSSQ，第一下拉维持薄膜晶体管T51的源极和漏极中的另一者电性连接于第一节点P，且第一下拉维持薄膜晶体管T51的源极和漏极中的另一者接入本级第一级传信号ST(n+2)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)；第二下拉维持薄膜晶体管T52的栅极电性连接于第四节点N，第二下拉维持薄膜晶体管T52的源极和漏极中的一者接入第一参考低电平信号VSSQ，第二下拉维持薄膜晶体管T52的源极和漏极中的另一者电性连接于第一节点P，且第二下拉维持薄膜晶体管T52的源极和漏极中的另一者接入本级第一级传信号ST(n+2)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)。第三下拉维持薄膜晶体管T53的栅极电性连接于第二节点Q，第三下拉维持薄膜晶体管T53的源极和漏极中的一者接入第一参考低电平信号VSSQ，第三下拉维持薄膜晶体管T53的源极和漏极中的另一者电性连接于第三节点M，且第三下拉维持薄膜晶体管T53的源极和漏极中的另一者接入本级第二级传信号ST(n+5)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)；第四下拉维持薄膜晶体管T54的栅极电性连接于第四节点N，第四下拉维持薄膜晶体管T54的源极和漏极中的一者接入第一参考低电平信号VSSQ，第四下拉维持薄膜晶体管T54的源极和漏极中的另一者电性连接于第三节点M，且第四下拉维持薄膜晶体管T54的源极和漏极中的另一者接入本级第二级传信号ST(n+5)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)。

其中，第一反相器模块110包括第一反相薄膜晶体管T61、第二反相薄膜晶体管T62、第三反相薄膜晶体管T63、第四反相薄膜晶体管T64、第五反相薄膜晶体管T65以及第六反相薄膜晶体管T66。第一反相薄膜晶体管T61的栅极接入第一低频时钟信号LC1，第一反相薄膜晶体管T61的源极和漏极中的一者接入第一低频时钟信号LC1，第一反相薄膜晶体管T61的源极和漏极中的另一者电性连接于第五节点S，第二反相薄膜晶体管T62的栅极电性连接于第五节点S，第二反相薄膜晶体管T62的源极和漏极中的一者接入第一低频时钟信号LC1，第二反相薄膜晶体管T62的源极和漏极中的另一者电性连接于第二节点Q，第三反相薄膜晶体管T63的栅极接入本级第一扫描信号G(n)，第三反相薄膜晶体管T63的源极和漏极中的一者接入第一参考低电平信号VSSQ，第三反相薄膜晶体管T63的源极和漏极中的另一者电性连接于第五节点S，第四反相薄膜晶体管T64的栅极接入本级第一扫描信号G(n)，第四反相薄膜晶体管T64的源极和漏极中的一者电性连接于第二节点Q，第四反相薄膜晶体管T64的源极和漏极中的另一者接入第一参考低电平信号VSSQ，第五反相薄膜晶体管T65的栅极接入本级第四扫描信号G(n+3)，第五反相薄膜晶体管T65的源极和漏极中的一者接入第一参考低电平信号VSSQ，第五反相薄膜晶体管T65的源极和漏极中的另一者电性连接于第五节点S，第六反相薄膜晶体管T66的栅极接入上一级第一级传信号ST(n-4)，第六反相薄膜晶体管T66的源极和漏极中的一者接入第一参考低电平信号VSSQ，第六反相薄膜晶体管T66的源极和漏极中的另一者电性连接于第二节点Q。

其中，第二反相器模块111包括第七反相薄膜晶体管T67、第八反相薄膜晶体管T68、第九反相薄膜晶体管T69、第十反相薄膜晶体管T610、第十一反相薄膜晶体管T611以及第十二反相薄膜晶体管T612，第七反相薄膜晶体管T67的栅极接入第二低频时钟信号LC2，第七反相薄膜晶体管T67的源极和漏极中的一者接入第二低频时钟信号LC2，第七反相薄膜晶体管T67的源极和漏极中的另一者电性连接于第六节点T，第八反相薄膜晶体管T68的栅极电性连接于第六节点T，第八反相薄膜晶体管T68的源极和漏极中的一者接入第二低频时钟信号LC2，第八反相薄膜晶体管T68的源极和漏极中的另一者电性连接于第四节点N，第九反相薄膜晶体管T69的栅极接入本级第一扫描信号G(n)，第九反相薄膜晶体管T69的源极和漏极中的一者接入第一参考低电平信号VSSQ，第九反相薄膜晶体管T69的源极和漏极中的另一者电性连接于第六节点T，第十反相薄膜晶体管T610的栅极接入本级第一扫描信号G(n)，第十反相薄膜晶体管T610的源极和漏极中的一者电性连接于第四节点N，第十反相薄膜晶体管T610的源极和漏极中的另一者接入第一参考低电平信号VSSQ，第十一反相薄膜晶体管T611的栅极接入本级第四扫描信号G(n+3)，第十一反相薄膜晶体管T611的源极和漏极中的一者接入第一参考低电平信号VSSQ，第十一反相薄膜晶体管T611的源极和漏极中的另一者电性连接于第六节点T，第十二反相薄膜晶体管T612的栅极接入上一级第二级传信号ST(n-1)，第十二反相薄膜晶体管T612的源极和漏极中的一者接入第一参考低电平信号VSSQ，第十二反相薄膜晶体管T612的源极和漏极中的另一者电性连接于第四节点N。

其中，第一复位模块112包括第一复位薄膜晶体管T71，第一复位薄膜晶体管T71的栅极接入复位信号STV，第一复位薄膜晶体管T71的源极和漏极中的一者电性连接于第一节点P，第一复位薄膜晶体管T71的源极和漏极中的另一者接入第一参考低电平信号VSSQ。

其中，第二复位模块113包括第二复位薄膜晶体管T72，第二复位薄膜晶体管T72的栅极接入复位信号STV，第二复位薄膜晶体管T72的源极和漏极中的一者电性连接于第三节点M，第二复位薄膜晶体管T72的源极和漏极中的另一者接入第一参考低电平信号VSSQ。

具体的，请参阅图4，图4为本申请实施例提供的GOA电路中一GOA单元的第二种实施方式的结构示意图。如图4所示，第一下拉模块104还接入下一级第二级传信号ST(n+11)，第一下拉模块104还用于在下一级第二级传信号ST(n+2)的控制下第一节点P、本级第一级传信号ST(n+2)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)至第一参考低电平信号VSSQ的电位。

第二下拉模块108还接入下二级第一级传信号ST(n+14)，第二下拉模块108还用于在下二级第一级传信号ST(n+14)的控制下拉低第三节点M、本级第二级传信号ST(n+5)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)至第一参考低电平信号VSSQ的电位。

具体的，请参阅图5，图5为本申请实施例提供的GOA电路中一GOA单元的第二种实施方式的电路示意图。如图5所示，第一下拉模块104还包括第三下拉薄膜晶体管T43，第三下拉薄膜晶体管T43的栅极接入下一级第二级传信号ST(n+11)，第三下拉薄膜晶体管T43的源极和漏极中的一者接入第一参考低电平信号VSSQ，第三下拉薄膜晶体管T43的源极和漏极中的另一者电性连接于第一节点P，且第三下拉薄膜晶体管T43的源极和漏极中的另一者接入本级第一级传信号ST(n+2)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)。

第二下拉模块108包括第四下拉薄膜晶体管T44，第四下拉薄膜晶体管T44的栅极接入下二级第一级传信号ST(n+14)，第四下拉薄膜晶体管T44的源极和漏极中的一者接入第一参考低电平信号VSSQ，第四下拉薄膜晶体管T44的源极和漏极中的另一者电性连接于第三节点M，且第四下拉薄膜晶体管T44的源极和漏极中的另一者接入本级第二级传信号ST(n+5)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)。

其中，本申请实施例提供的第一下拉模块104采用非对称的第一下拉薄膜晶体管T41以及第三下拉薄膜晶体管T43来拉低第一节点P、本级第一级传信号ST(n+2)、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)至第一参考低电平信号VSSQ的电位。本申请实施例的提供的第二下拉模块108采用非对称的第二下拉薄膜晶体管T42以及第四下拉薄膜晶体管T44来拉低第三节点M、本级第二级传信号ST(n+5)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)至第一参考低电平信号VSSQ的电位。

需要说明的是，由于本申请实施例提供的GOA电路应用于三栅极型驱动架构产品，而三栅极型驱动架构产品一般为大尺寸高清窄边框显示面板，因此，在下拉时，需要的负载能力也要较大。其一，本申请实施例提供的下拉模块采用两种非对称的下拉薄膜晶体管来执行下拉操作，从而可以避免负载不足的技术问题。其二，本申请实施例提供的下拉模块采用两种非对称的下拉薄膜晶体管来执行下拉时，需要进行两次下拉过程，因此可以避免某些节点以及信号未被下拉到预设值现象的发生。其三，本申请实施例提供的下拉模块采用两种非对称的下拉薄膜晶体管来执行下拉操作，与下拉模块采用一个下拉薄膜晶体管来执行下拉操作相比，下拉薄膜晶体管的尺寸可以设置的更小，从而有利于显示面板窄边框的设计。

具体的，请参阅图6，图6为本申请实施例提供的GOA电路中一GOA单元的第三种实施方式的结构示意图。如图6所示，下拉维持模块109还接入第二参考低电平信号VSSG，下拉维持模块用于在第二节点Q的电位控制下维持第一节点P、本级第一级传信号ST(n+2)、第三节点M以及本级第二级传信号ST(n+5)在第二参考低电平VSSG的电位，用于在第二节点Q的电位控制下维持本级第一扫描信号G(n)、本级第二扫描信号G(n+1)、本级第三扫描信号G(n+2)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)在第一参考低电平信号VSSQ的电位，并用于在第四节点N的电位控制下维持第一节点P、本级第一级传信号ST(n+2)、第三节点M以及本级第二级传信号ST(n+5)在第二参考低电平VSSG的电位，用于在第四节点N的电位控制下维持本级第一扫描信号G(n)、本级第二扫描信号G(n+1)、本级第三扫描信号G(n+2)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)在第一参考低电平信号VSSQ的电位。

需要说明的是，本申请实施例提供的下拉维持模块连接了第一参考低电平信号VSSQ以及第二参考低电平信号VSSG，从而可以降低GOA电路的负载，进而可以降低GOA电路的功耗。

具体的，请参阅图7，图7为本申请实施例提供的GOA电路中一GOA单元的第三种实施方式的第一电路示意图。如图7所示，下拉维持模块109包括第五下拉维持薄膜晶体管T55、第六下拉维持薄膜晶体管T56、第七下拉维持薄膜晶体管T57、第八下拉维持薄膜晶体管T58、第九下拉维持薄膜晶体管T59、第十下拉维持薄膜晶体管T510、第十一下拉维持薄膜晶体管T511以及第十二下拉维持薄膜晶体管T512。

其中，第五下拉维持薄膜晶体管T55的栅极电性连接于第二节点Q，第五下拉维持薄膜晶体管T55的源极和漏极中的一者接入第一参考低电平信号VSSQ，第五下拉维持薄膜晶体管T55的源极和漏极中的另一者电性连接于第一节点P，且第五下拉维持薄膜晶体管T55的源极和漏极中的另一者接入本级第一级传信号ST(n+2)，第六下拉维持薄膜晶体管T56的栅极电性连接于第二节点Q，第六下拉维持薄膜晶体管T56的源极和漏极中的一者接入第二参考低电平信号VSSG，第六下拉维持薄膜晶体管T56的源极和漏极中的另一者接入本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)。

其中，第七下拉维持薄膜晶体管T57的栅极电性连接于第四节点N，第七下拉维持薄膜晶体管T57的源极和漏极中的一者接入第一参考低电平信号VSSQ，第七下拉维持薄膜晶体管T57的源极和漏极中的另一者电性连接于第一节点P，且第七下拉维持薄膜晶体管T57的源极和漏极中的另一者接入本级第一级传信号ST(n+2)，第八下拉维持薄膜晶体管T58的栅极电性连接于第四节点N，第八下拉维持薄膜晶体管T58的源极和漏极中的一者接入第二参考低电平信号VSSG，第八下拉维持薄膜晶体管T58的源极和漏极中的另一者接入本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)。

其中，第九下拉维持薄膜晶体管T59的栅极电性连接于第二节点Q，第九下拉维持薄膜晶体管T59的源极和漏极中的一者接入第一参考低电平信号VSSQ，第九下拉维持薄膜晶体管T59的源极和漏极中的另一者电性连接于第三节点M，且第九下拉维持薄膜晶体管T59的源极和漏极中的另一者接入本级第二级传信号ST(n+5)；第十下拉维持薄膜晶体管T510的栅极电性连接于第二节点Q，第十下拉维持薄膜晶体管T510的源极和漏极中的一者接入第二参考低电平信号VSSG，第十下拉维持薄膜晶体管T510的源极和漏极中的另一者接入本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)。

其中，第十一下拉维持薄膜晶体管T511的栅极电性连接于第四节点N，第十一下拉维持薄膜晶体管T511的源极和漏极中的一者接入第一参考低电平信号VSSQ，第十一下拉维持薄膜晶体管T511的源极和漏极中的另一者电性连接于第三节点M，且第十一下拉维持薄膜晶体管T511的源极和漏极中的另一者接入本级第二级传信号ST(n+5)；第十二下拉维持薄膜晶体管T512的栅极电性连接于第四节点N，第十二下拉维持薄膜晶体管T512的源极和漏极中的一者接入第二参考低电平信号VSSG，第十二下拉维持薄膜晶体管T512的源极和漏极中的另一者接入本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)。

其中，需要说明的是，本申请实施例提供的一个下拉维持薄膜晶体管可以维持多个信号或者节点的低电位，从而可以减少下拉维持薄膜晶体管的数量，进而可以降低GOA电路的占据空间，有利于显示面板窄边框的设计。

具体的，请参阅图8，图8为本申请实施例提供的GOA电路中一GOA单元的第三种实施方式的第二电路示意图。如图8所示，下拉维持模块109包括第十三下拉维持薄膜晶体管T513、第十四下拉维持薄膜晶体管T514、第十五下拉维持薄膜晶体管T515、第十六下拉维持薄膜晶体管T516、第十七下拉维持薄膜晶体管T517、第十八下拉维持薄膜晶体管T518、第十九下拉维持薄膜晶体管T519、第二十下拉维持薄膜晶体管T520、第二十一下拉维持薄膜晶体管T521、第二十二下拉维持薄膜晶体管T522、第二十三下拉维持薄膜晶体管T523、第二十四下拉维持薄膜晶体管T524、第二十五下拉维持薄膜晶体管T525、第二十六下拉维持薄膜晶体管T526、第二十七下拉维持薄膜晶体管T527、第二十八下拉维持薄膜晶体管T528、第二十九下拉维持薄膜晶体管T529、第三十下拉维持薄膜晶体管T530、第三十一下拉维持薄膜晶体管T531、第三十二下拉维持薄膜晶体管T532。

其中，第十三下拉维持薄膜晶体管T513以及第十四下拉维持薄膜晶体管T514的栅极均电性连接于第二节点Q，第十三下拉维持薄膜晶体管T513以及第十四下拉维持薄膜晶体管T514的源极和漏极中的一者均接入第一参考低电平信号VSSQ，第十三下拉维持薄膜晶体管T513的源极和漏极中的另一者电性连接于第一节点P，第十四下拉维持薄膜晶体管T514的源极和漏极中的另一者接入本级第一级传信号ST(n+2)，第十五下拉维持薄膜晶体管T515、第十六下拉维持薄膜晶体管T516以及第十七下拉维持薄膜晶体管T517的栅极均电性连接于第二节点Q，第十五下拉维持薄膜晶体管T515、第十六下拉维持薄膜晶体管T516以及第十七下拉维持薄膜晶体管T517的源极和漏极中的一者均接入第二参考低电平信号VSSG，第十五下拉维持薄膜晶体管T515的源极和漏极中的另一者接入本级第一扫描信号G(n)，第十六下拉维持薄膜晶体管T516的源极和漏极中的另一者接入本级第二扫描信号G(n+1)，第十七下拉维持薄膜晶体管T517的源极和漏极中的另一者接入本级第三扫描信号G(n+2)；

其中，第十八下拉维持薄膜晶体管T518以及第十九下拉维持薄膜晶体管T519的栅极均电性连接于第四节点N，第十八下拉维持薄膜晶体管T518以及第十九下拉维持薄膜晶体管T519的源极和漏极中的一者均接入第一参考低电平信号VSSQ，第十八下拉维持薄膜晶体管T518的源极和漏极中的另一者电性连接于第一节点P，第十九下拉维持薄膜晶体管T519的源极和漏极中的另一者接入本级第一级传信号ST(n+2)，第二十下拉维持薄膜晶体管T520、第二十一下拉维持薄膜晶体管T521以及第二十二下拉维持薄膜晶体管T522的栅极均电性连接于第四节点N，第二十下拉维持薄膜晶体管T520、第二十一下拉维持薄膜晶体管T521以及第二十二下拉维持薄膜晶体管T522的源极和漏极中的一者均接入第二参考低电平信号VSSG，第二十下拉维持薄膜晶体管T520的源极和漏极中的另一者接入本级第一扫描信号G(n)，第二十一下拉维持薄膜晶体管T521的源极和漏极中的另一者接入本级第二扫描信号G(n+1)，第二十二下拉维持薄膜晶体管T522的源极和漏极中的另一者接入本级第三扫描信号G(n+2)。

其中，第二十三下拉维持薄膜晶体管T523以及第二十四下拉维持薄膜晶体管T524的栅极均电性连接于第二节点Q，第二十三下拉维持薄膜晶体管T523以及第二十四下拉维持薄膜晶体管T524的源极和漏极中的一者均接入第一参考低电平信号VSSQ，第二十三下拉维持薄膜晶体管T523的源极和漏极中的另一者电性连接于第三节点M，第二十四下拉维持薄膜晶体管T524的源极和漏极中的另一者接入本级第二级传信号ST(n+5)，第二十五下拉维持薄膜晶体管T525、第二十六下拉维持薄膜晶体管T526以及第二十七下拉维持薄膜晶体管T527的栅极均电性连接于第二节点Q，第二十五下拉维持薄膜晶体管T525、第二十六下拉维持薄膜晶体管T526以及第二十七下拉维持薄膜晶体管T527的源极和漏极中的一者均接入第二参考低电平信号VSSG，第二十五下拉维持薄膜晶体管T525的源极和漏极中的另一者接入本级第四扫描信号G(n+3)，第二十六下拉维持薄膜晶体管T526的源极和漏极中的另一者接入本级第五扫描信号G(n+4)，第二十七下拉维持薄膜晶体管T527的源极和漏极中的另一者接入本级第六扫描信号G(n+5)；

其中，第二十八下拉维持薄膜晶体管T528以及第二十九下拉维持薄膜晶体管T529的栅极均电性连接于第四节点N，第二十八下拉维持薄膜晶体管T528以及第二十九下拉维持薄膜晶体管T529的源极和漏极中的一者均接入第一参考低电平信号VSSQ，第二十八下拉维持薄膜晶体管T528的源极和漏极中的另一者电性连接于第三节点M，第二十九下拉维持薄膜晶体管T529的源极和漏极中的另一者接入本级第二级传信号ST(n+5)，第三十下拉维持薄膜晶体管T530、第三十一下拉维持薄膜晶体管T531以及第三十二下拉维持薄膜晶体管T532的栅极均电性连接于第四节点N，第三十下拉维持薄膜晶体管T530、第三十一下拉维持薄膜晶体管T531以及第三十二下拉维持薄膜晶体管T532的源极和漏极中的一者均接入第二参考低电平信号VSSG，第三十下拉维持薄膜晶体管T530的源极和漏极中的另一者接入本级第四扫描信号G(n+3)，第三十一下拉维持薄膜晶体管T531的源极和漏极中的另一者接入本级第五扫描信号G(n+4)，第三十二下拉维持薄膜晶体管T532的源极和漏极中的另一者接入本级第六扫描信号G(n+5)。

其中，本申请实施例提供的每一个下拉维持薄膜晶体管均连接一个节点或一个信号，用于维持一个节点或一个信号的低电位。需要说明的是，通过上述设置，可以保证所有节点以及信号均维持所需的低电位，避免发生信号错乱的现象，有利于提高GOA电路的稳定性。

具体的，请参阅图9，图9为本申请实施例提供的GOA电路中一GOA单元的信号时序图。

其中，在第一时钟周期t1，第一上拉控制模块101拉高第一节点P的电位，第二上拉控制模块105拉高第三节点M的电位，从而使得第一输出模块102以及第二输出模块106打开，因为此时第一时钟信号Ck(n)、第二时钟信号Ck(n+1)、第三时钟信号Ck(n+2)、第四时钟信号Ck(n+3)、第五时钟信号Ck(n+4)以及第六时钟信号Ck(n+5)均为低电位，因此此时本级第一扫描信号G(n)、本级第二扫描信号G(n+1)、本级第三扫描信号G(n+2)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)也均为低电位。

在第二时钟周期t2，第一上拉控制模块101以及第二上拉控制模块105关闭，第一节点P以及第三节点M继续保持高电位，此时第一时钟信号Ck(n)为高电位，因此，本级第一扫描信号G(n)为高电位。在该阶段，本级第一扫描信号G(n)为高电位，使得本级第一扫描信号G(n)对应的扫描线被充电，打开需本级第一扫描信号G(n)对应的扫描线提高扫描信号的一行像素，该行像素被点亮。

与此同时，在本阶段，由于本级第一扫描信号G(n)为高电位，在第一自举电容Cst1的作用下，将第一节点P的电位进一步拉高，保证输出的本级第一扫描信号G(n)为高电位。

在第二时钟周期t2，第一上拉控制模块101以及第二上拉控制模块105关闭，第一节点P以及第三节点M继续保持高电位，此时第一时钟信号Ck(n)为高电位，因此，本级第一扫描信号G(n)为高电位。在该阶段，本级第一扫描信号G(n)为高电位，使得本级第一扫描信号G(n)对应的扫描线被充电，打开需本级第一扫描信号G(n)对应的扫描线提高扫描信号的一行像素，该行像素被点亮。

与此同时，在本阶段，由于本级第一扫描信号G(n)为高电位，在第一自举电容Cst1的作用下，将第一节点P的电位进一步拉高，保证输出的本级第一扫描信号G(n)为高电位。

在第二时钟周期t2、第三时钟周期t3、第四时钟周期t4、第五时钟周期t5、第六时钟周期t6以及第七时钟周期t7，第一时钟信号Ck(n)、第二时钟信号Ck(n+1)、第三时钟信号Ck(n+2)、第四时钟信号Ck(n+3)、第五时钟信号Ck(n+4)以及第六时钟信号Ck(n+5)依次输出一个周期的高电平信号。其中，

在第二时钟周期t2，第一上拉控制模块101以及第二上拉控制模块105关闭，第一节点P以及第三节点M继续保持高电位，此时第一时钟信号Ck(n)为高电位，因此，本级第一扫描信号G(n)为高电位。在该阶段，本级第一扫描信号G(n)为高电位，使得本级第一扫描信号G(n)对应的扫描线被充电，打开需本级第一扫描信号G(n)对应的扫描线提供扫描信号的一行像素，该行像素被点亮。

与此同时，在本阶段，由于本级第一扫描信号G(n)为高电位，在第一自举电容Cst1的作用下，将第一节点P的电位进一步拉高，保证输出的本级第一扫描信号G(n)为高电位。

在第三时钟周期t3，第一上拉控制模块101以及第二上拉控制模块105关闭，第一节点P以及第三节点M继续保持高电位，此时第二时钟信号Ck(n+1)为高电位，因此，本级第二扫描信号G(n+1)为高电位。在该阶段，本级第二扫描信号G(n+1)为高电位，使得本级第二扫描信号G(n+1)对应的扫描线被充电，打开需本级第二扫描信号G(n+1)对应的扫描线提供扫描信号的一行像素，该行像素被点亮。

与此同时，在本阶段，由于本级第二扫描信号G(n+1)为高电位，在第二自举电容Cst2的作用下，将第一节点P的电位进一步拉高，保证输出的本级第二扫描信号G(n+1)为高电位。

在第四时钟周期t4，第一上拉控制模块101以及第二上拉控制模块105关闭，第一节点P以及第三节点M继续保持高电位，此时第三时钟信号Ck(n+2)为高电位，因此，本级第三扫描信号G(n+2)为高电位。在该阶段，本级第三扫描信号G(n+2)为高电位，使得本级第三扫描信号G(n+2)对应的扫描线被充电，打开需本级第三扫描信号G(n+2)对应的扫描线提供扫描信号的一行像素，该行像素被点亮。

与此同时，在本阶段，由于本级第三扫描信号G(n+2)为高电位，在第三自举电容Cst3的作用下，将第一节点P的电位进一步拉高，保证输出的本级第三扫描信号G(n+2)为高电位。

在第五时钟周期t5，第一上拉控制模块101以及第二上拉控制模块105关闭，第一节点P以及第三节点M继续保持高电位，此时第四时钟信号Ck(n+3)为高电位，因此，本级第四扫描信号G(n+3)为高电位。在该阶段，本级第四扫描信号G(n+3)为高电位，使得本级第四扫描信号G(n+3)对应的扫描线被充电，打开需本级第四扫描信号G(n+3)对应的扫描线提供扫描信号的一行像素，该行像素被点亮。

与此同时，在本阶段，由于本级第四扫描信号G(n+3)为高电位，在第四自举电容Cst4的作用下，将第三节点M的电位进一步拉高，保证输出的本级第四扫描信号G(n+3)为高电位，由于本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)均为低电位，第一节点P的电位降为正常高电位，无法被进一步拉高。

在第六时钟周期t6，第一上拉控制模块101以及第二上拉控制模块105关闭，第一节点P以及第三节点M继续保持高电位，此时第五时钟信号Ck(n+4)为高电位，因此，本级第五扫描信号G(n+4)为高电位。在该阶段，本级第五扫描信号G(n+4)为高电位，使得本级第五扫描信号G(n+4)对应的扫描线被充电，打开需本级第五扫描信号G(n+4)对应的扫描线提供扫描信号的一行像素，该行像素被点亮。

与此同时，在本阶段，由于本级第五扫描信号G(n+4)为高电位，在第五自举电容Cst5的作用下，将第三节点M的电位进一步拉高，保证输出的本级第五扫描信号G(n+4)为高电位，由于本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)均为低电位，第一节点P的电位降为正常高电位，无法被进一步拉高。

在第七时钟周期t7，第一上拉控制模块101以及第二上拉控制模块105关闭，第一节点P以及第三节点M继续保持高电位，此时第六时钟信号Ck(n+5)为高电位，因此，本级第六扫描信号G(n+5)为高电位。在该阶段，本级第六扫描信号G(n+5)为高电位，使得本级第六扫描信号G(n+5)对应的扫描线被充电，打开需本级第六扫描信号G(n+5)对应的扫描线提供扫描信号的一行像素，该行像素被点亮。

与此同时，在本阶段，由于本级第六扫描信号G(n+5)为高电位，在第六自举电容Cst6的作用下，将第三节点M的电位进一步拉高，保证输出的本级第六扫描信号G(n+5)为高电位，由于本级第一扫描信号G(n)、本级第二扫描信号G(n+1)以及本级第三扫描信号G(n+2)均为低电位，第一节点P的电位降为正常高电位，无法被进一步拉高。

在第八时钟周期t8，第一下拉模块104以及第二下拉模块108依次拉低第一节点P以及第三节点M的电位为低电位，且当第一节点P以及第三节点M的电位为低电位后，由于第一反相器模块110以及第二反相器模块111的存在，使第二节点Q以及第四节点M的电位变为高电位，从而使下拉维持模块109维持第一节点P、第三节点M、本级第一扫描信号G(n)、本级第二扫描信号G(n+1)、本级第三扫描信号G(n+2)、本级第四扫描信号G(n+3)、本级第五扫描信号G(n+4)以及本级第六扫描信号G(n+5)的电位为低电位。

在本申请实施例提供的GOA电路中，采用的为三栅极驱动架构，其中，GOA电路包括多级GOA电路共享单元，在每一级GOA共享单元中，本级第一扫描信号、本级第二扫描信号以及本级第三扫描信号共用一个上拉控制模块、级传模块以及下拉模块，本级第四扫描信号、本级第五扫描信号以及本级第六扫描信号共用一个上拉控制模块、级传模块以及下拉模块，本级第一扫描信号、本级第二扫描信号、本级第三扫描信号、本级第四扫描信号、本级第五扫描信号以及本级第六扫描信号共用一个下拉控制模块，从而减少了GOA电路的模块数量，进一步减少了GOA电路设计空间，从而有利于显示面板的窄边框设计。另外，由于大幅度减少了GOA电路设计空间，从而可以加大关键薄膜晶体管的大小，比如可以增大输出薄膜晶体管的大小，从而保证大尺寸高清窄边框液晶显示面板的推力。

请参阅图10，图10为本申请实施例提供的显示面板的结构示意图。如图10所示，该显示面板包括显示区域以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路的结构和原理类似，这里不再赘述。

以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

请参阅图10，图10为本申请实施例提供的显示面板的结构示意图。本申请实施例还提供一种显示面板100，显示面板100包括显示区域100a以及围绕显示区域100a设置的非显示区域100b，其中，非显示区域100b集成有GOA电路10，GOA电路10具体可参照以上对该GOA电路10的描述，在此不做赘述。

以上对本申请实施例所提供的一种GOA电路以及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内；对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。