包含槽结构的微电子装置以及相关存储器装置、电子系统和方法

本申请要求2021年8月20日申请的第17/407,449号美国专利申请“包含槽结构的微电子装置以及相关存储器装置、电子系统和方法(MICROELECTRONIC DEVICES INCLUDINGSLOT STRUCTURES,AND RELATED MEMORY DEVICES,ELECTRONIC SYSTEMS,AND METHODS)”的申请日的权益，所述专利申请的公开内容特此以全文引用的方式并入本文。

技术领域

在各种实施例中，本公开大体上涉及微电子装置设计和制造领域。更具体地，本公开涉及包含延伸穿过交替的导电结构和绝缘结构的叠层的槽结构的微电子装置和设备，所述槽结构包括在槽结构的整个宽度上延伸的晶粒，本公开还涉及相关存储器装置、电子系统和形成微电子装置的方法。

背景技术

微电子行业的持续目标是增加例如非易失性存储器装置(例如，NAND快闪存储器装置)的存储器装置的存储器密度(例如，每存储器裸片的存储器单元数目)。增加非易失性存储器装置中的存储器密度的一种方式是利用竖直存储器阵列(也称为“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含延伸穿过导电结构(例如，字线)的叠层的堆叠中的开口的竖直存储器串和在竖直存储器串和导电结构的每个接合处的介电材料。相比于具有常规平面(例如，二维)晶体管布置的结构，此类配置准许通过在裸片上向上(例如，纵向地、竖直地)构建阵列来使更多数目的切换装置(例如，晶体管)位于一个单位的裸片区域(即，所占作用表面的长度和宽度)中。

常规竖直存储器阵列包含导电结构与存取线(例如，字线)之间的电连接，使得可唯一地选择竖直存储器阵列中的存储器单元以用于写入、读取或擦除操作。形成此类电连接的一种方法包含在导电结构的叠层的边缘(例如，水平末端)处形成所谓的至少一个“梯级”(或“阶梯式”)结构。梯级结构包含提供导电结构的接触区的个别“台阶”，导电触点结构可定位在所述接触区上以提供对导电结构的电接入。

随着竖直存储器阵列技术发展，已通过将竖直存储器阵列形成为包含包括导电结构的额外叠层且因此在与其相关联的个别梯级结构中包括额外梯级结构和/或额外台阶的堆叠来提供额外存储器密度。随着堆叠高度的增加，竖直存储器阵列因竖直存储器阵列材料的不同应力而呈现块弯曲的趋势增加。块弯曲可导致导电组件的未对准和竖直存储器阵列失效。

发明内容

在一些实施例中，一种微电子装置包括：堆叠结构；槽结构，其竖直延伸穿过所述堆叠结构且将所述堆叠结构划分成块结构，所述槽结构中的每一者个别地包括：绝缘衬里材料，其竖直延伸穿过所述槽结构且接触限定所述槽结构的绝缘层级和导电层级的侧壁；以及材料的晶粒，其接触所述绝缘衬里材料的侧壁，所述材料的所述晶粒包括跨越所述绝缘衬里材料的所述侧壁之间的整个宽度的第一晶粒。

在其它实施例中，一种存储器装置包括：堆叠结构，其包括布置成叠层的交替的导电结构和绝缘结构，所述叠层中的每一者个别地包括导电结构和绝缘结构；存储器单元串，其竖直延伸穿过所述堆叠结构，所述存储器单元串包括竖直延伸穿过所述堆叠结构的沟道材料；以及槽结构，其竖直延伸穿过所述堆叠结构到所述堆叠结构竖直下方的源极叠层。所述槽结构包括：第一绝缘衬里材料，其与限定所述槽结构的所述交替的导电结构和绝缘结构的侧壁接触；第二绝缘衬里材料，其与所述第一绝缘衬里材料接触；以及第一材料，其接触所述第二绝缘衬里材料的侧壁，所述第一材料中的至少一些包括从所述第二绝缘衬里材料的第一侧壁延伸到所述第二绝缘衬里材料的相对的第二侧壁的晶粒。

在其它实施例中，一种形成微电子装置的方法包括：形成柱，所述柱包括堆叠结构的阵列区中的沟道材料，所述堆叠结构包括绝缘结构和额外绝缘结构的竖直交替序列；形成竖直延伸穿过所述堆叠结构的槽；通过所述槽去除所述额外绝缘结构；在通过所述槽去除所述额外绝缘结构之后形成竖直处于各对彼此竖直相邻的所述绝缘结构之间的导电结构；在限定所述槽的侧壁上形成绝缘衬里材料；以及在所述绝缘衬里材料的侧壁上形成第一材料的晶粒，所述第一材料的所述晶粒从所述绝缘衬里材料的第一侧壁横向延伸到所述绝缘衬里材料的相对的第二侧壁。

在另外的实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；以及存储器装置，其以可操作方式耦合到所述处理器装置且包括至少一个微电子装置结构。所述至少一个微电子装置结构包括：存储器单元串，其竖直延伸穿过包括绝缘结构和导电结构的竖直交替序列的堆叠结构；至少一个槽结构，其竖直延伸穿过所述堆叠结构且将所述堆叠结构分离成块结构，每个块结构包括所述存储器单元串中的一些；以及半导电材料的个别晶粒，其从所述至少一个槽结构的绝缘衬里材料的侧壁延伸到所述绝缘衬里材料的相对侧壁。

附图说明

图1A到图1H是说明根据本公开的实施例的形成用于微电子装置的微电子装置结构的方法的简化部分横截面图(图1A、图1C和图1E到图1G)以及简化部分俯视图(图1B、图1D、图1H)；

图2是根据本公开的实施例的微电子装置结构的简化部分横截面图；

图3是根据本公开的实施例的微电子装置的部分剖面透视图；

图4是根据本公开的实施例的电子系统的框图；以及

图5是根据本公开的实施例的基于处理器的系统的框图。

具体实施方式

在此包含的图解说明并非意在作为任何特定系统、微电子结构、微电子装置或其集成电路的实际视图，而仅仅是用以描述本文中的实施例的理想化表示。图之间共同的元件和特征可保留相同的数字标号，不同之处在于，为易于以下描述，附图标号以在其上介绍或最充分地描述元件的附图的编号开始。

以下描述提供具体细节，例如材料类型、材料厚度和处理条件，以便提供对本文中所描述的实施例的透彻描述。然而，所属领域的技术人员将理解，可在不采用这些具体细节的情况下实践本文公开的实施例。实际上，可结合半导体行业中采用的常规制造技术来实践实施例。另外，本文中所提供的描述不形成用于制造微电子装置(例如，半导体装置、存储器装置，例如DRAM存储器装置)、设备、存储器装置或电子系统、或包含具有跨越其整个宽度延伸的晶粒的槽结构的完整微电子装置、设备、存储器装置或电子系统的完整过程流。下文所描述的结构并不形成完整的微电子装置、设备、存储器装置或电子系统。下文仅详细地描述理解本文中所描述的实施例所必须的那些过程动作和结构。可通过常规技术执行从结构形成完整微电子装置、设备、存储器装置或电子系统的额外动作。

除非另外规定，否则本文所描述的材料可通过常规技术形成，所述技术包含但不限于旋涂、毯式涂布、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强式ALD、物理气相沉积(PVD)、等离子体增强式化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)。在一些实施例中，所述材料可原位生长。取决于待形成的具体材料，用于沉积或生长所述材料的技术可由所属领域的普通技术人员选择。除非上下文另外指示，否则可通过包含但不限于以下各项的任何合适技术来实现材料去除：蚀刻、研磨平坦化(例如，化学机械平坦化)，或其它已知方法。

如本文中所使用，术语“配置”是指至少一个结构和至少一个设备中的一或多者的为了以预定方式促进所述结构和所述设备中的一或多者的操作的大小、形状、材料成分、定向和布置。

如本文所使用，术语“纵向”、“竖直”、“横向”和“水平”参考了其中或其上形成一或多个结构和/或特征的衬底(例如基底材料、基底结构、基底构造等)的主平面，且未必由地球引力场限定。“横向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“竖直”方向是基本上垂直于衬底的主平面的方向。衬底的主平面由与衬底的其它表面相比具有相对大的面积的衬底表面限定。

如本文中所使用，关于给定参数、性质或条件的术语“基本上”意指且包含所属领域的普通技术人员将理解的给定参数、性质或条件符合变异度(例如在可接受容差内)的程度。举例来说，取决于基本上符合的特定参数、性质或条件，所述参数、性质或条件可符合至少90.0％，符合至少95.0％，符合至少99.0％，符合至少99.9％，或甚至符合100.0％。

如本文中所使用，关于特定参数的数值的“约”或“大约”包含所述数值和所属领域的普通技术人员将理解的处于所述特定参数的可接受容差内的数值变异度。举例来说，关于数值的“约”或“大约”可包含额外数值，所述额外数值处于所述数值的90.0％到110.0％范围内，例如处于所述数值的95.0％到105.0％范围内，处于所述数值的97.5％到102.5％范围内，处于所述数值的99.0％到101.0％范围内，处于所述数值的99.5％到100.5％范围内，或处于所述数值的99.9％到100.1％范围内。

如本文所使用，空间相对术语，例如“底下”、“下”、“下部”、“底部”“上方”、“上”、“顶部”、“前”、“后”、“左”、“右”等，可为了易于描述而用于描述图中所说明的一个元件或特征与其它(多个)元件或(多个)特征的关系。除非另外指定，否则除图中所描绘的定向之外，空间相对术语意图涵盖材料的不同定向。举例来说，如果图中的材料倒置，则被描述为在其它元件或特征“下”或“底下”或“下面”或“底部”的元件将定向为所述其它元件或特征“上方”或“顶部”。因此，术语“下”可取决于使用术语的上下文而涵盖上方和下方两种定向，这对于所属领域的普通技术人员来说将是显而易见的。材料可能以其它方式定向(例如，旋转90度、倒置、翻转等)，且本文中所用的空间相对描述词相应地进行解释。

如本文中所使用，描述为彼此“相邻”的特征(例如，区、材料、结构、装置)意指且包含彼此最接近(例如，最靠近)定位的所公开身份(或多个身份)的特征。不匹配“相邻”特征的所公开身份(或多个身份)的额外特征(例如，额外区、额外材料、额外结构、额外装置)可安置在所述“相邻”特征之间。换句话说，“相邻”特征可定位成彼此直接邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的身份以外的身份的至少一个特征定位在“相邻”特征之间。因此，描述为彼此“竖直邻近”的特征意指且包含位于彼此竖直最接近(例如，竖直最靠近)处的具有所公开身份(或多个身份)的特征。此外，描述为彼此“水平相邻”的特征意指且包含彼此水平最接近(例如，水平最靠近)定位的具有所公开身份(或多个身份)的特征。

如本文中所使用，术语“存储器装置”意指且包含展现存储器功能性但不必限于存储器功能性的微电子装置。换句话说，且仅作为举例，术语“存储器装置”意指且不仅包含常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，而且包含专用集成电路(ASIC)(例如，芯片上系统(SoC))、组合逻辑和存储器的微电子装置，和并入有存储器的图形处理单元(GPU)。

如本文中所使用，“导电材料”意指且包含例如以下中的一或多种的导电材料：金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于AI的合金、基于Cu的合金、基于镁(Mg)的合金、基于Ti的合金、钢、低碳钢、不锈钢)、含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)和导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。另外，“导电结构”意指且包含由导电材料形成且包含导电材料的结构。

如本文中所使用，“绝缘材料”意指且包含电绝缘材料，例如至少一种介电氧化物材料(例如，氧化硅(SiO

根据本文中所描述的实施例，微电子装置包括堆叠结构，所述堆叠结构包括绝缘结构和导电结构的竖直交替序列。存储器单元串竖直延伸穿过所述堆叠结构。槽结构竖直延伸穿过所述堆叠结构且将所述微电子装置划分成块结构，每个块结构包括一些存储器单元串。所述槽结构个别地包括接触绝缘结构和导电层级的竖直交替序列的侧壁的至少一种绝缘衬里材料。第一材料形成于所述至少一种绝缘衬里材料的侧壁上。第一材料包括第一晶粒和第二晶粒，所述第一晶粒具有大于所述第二晶粒的尺寸。所述第一晶粒中的每一者横向跨越所述至少一种绝缘衬里材料的第一侧壁与所述绝缘衬里材料的横向相对的第二侧壁之间的整个宽度。所述第二晶粒中的每一者个别地接触所述至少一种绝缘衬里材料的第一侧壁和第二侧壁中的仅一个侧壁。在一些实施例中，第一侧壁与第二侧壁之间的未被第一晶粒和第二晶粒占据的体积被第二材料填充。与包含常规槽结构的常规微电子装置相比，形成包含跨越槽结构的整个宽度的第一晶粒的槽结构有助于减少微电子装置的块弯曲。在一些实施例中，形成跨越槽结构的整个宽度的第一晶粒会减少槽结构中的第一材料的晶粒之间的界面的数目、减少相对较弱界面(例如，硅到硅界面)的数目或这两者。槽结构中的界面数目的减小会增加微电子装置结构的强度。

所述微电子装置可通过形成包括绝缘结构和额外绝缘结构的竖直交替序列的堆叠结构来形成。包括存储器单元材料的柱可经形成以竖直延伸穿过所述堆叠结构。槽(例如，沟槽)穿过堆叠结构形成，且部分地由绝缘结构和额外绝缘结构的侧壁限定。通过所述槽选择性地去除(例如，挖出)额外绝缘结构。导电结构形成于竖直邻近的绝缘结构之间以形成竖直存储器单元串。在形成导电结构之后，至少一种绝缘衬里材料形成于限定所述槽的绝缘结构和导电结构的侧壁上。第一材料的晶粒形成于所述至少一种绝缘衬里材料的侧壁上。在一些实施例中，通过将所述至少一种绝缘衬里材料暴露于沉积成分和蚀刻剂成分来形成第一材料的晶粒。将所述至少一种绝缘衬里材料暴露于所述蚀刻剂成分有助于控制第一材料的晶粒的成核密度和大小分布。形成第一材料的沉积条件有助于形成第一材料以包括跨越槽的整个宽度延伸(例如，从所述至少一种绝缘衬里材料的第一侧壁延伸到所述至少一种绝缘衬里材料的相对的第二侧壁)的第一晶粒和具有小于第一晶粒的尺寸且未跨越槽的整个宽度的第二晶粒。在形成第一材料的晶粒之后，绝缘衬里材料的侧壁之间的其余空间可填充有第二材料，例如绝缘材料、导电材料或半导电材料(例如，未掺杂硅)中的一或多者。

图1A到图1H说明根据本公开的实施例的形成微电子装置结构的方法。图1A是穿过图1B的截面线A-A截取的微电子装置结构100的简化横截面图。微电子装置结构100可例如形成到本公开的微电子装置(例如，本公开的存储器装置(例如，多叠组3D NAND快闪存储器装置，例如双叠组3D NAND快闪存储器装置))的一部分中，如下文进一步详细描述。

参考图1A和图1B，微电子装置结构100经形成以包含阵列区105和与阵列区105横向相邻(例如，沿X方向)的梯级区115。

微电子装置结构100经形成以包含堆叠结构102，所述堆叠结构具有布置成叠层108的绝缘结构104(在本文中也称为“绝缘层级”)和额外绝缘结构106(在本文中也称为“额外绝缘层级”)的竖直交替(例如，在Z方向上)序列。堆叠结构102的叠层108中的每一者可包含与额外绝缘结构106中的至少一(1)个竖直相邻的绝缘结构104中的至少一(1)个。绝缘结构104和额外绝缘结构106可彼此交错。

绝缘结构104可各自个别地由例如绝缘材料形成且包含所述绝缘材料，例如氧化物材料(例如，二氧化硅(SiO

额外绝缘结构106的层级可由不同于绝缘结构104且相对于所述绝缘结构呈现蚀刻选择性的绝缘材料形成且包含所述绝缘材料。在一些实施例中，额外绝缘结构106由以下材料形成且包含以下材料：氮化物材料(例如，氮化硅(Si

尽管图1A说明绝缘结构104和额外绝缘结构106的特定数目的叠层108，但本公开不限于此。在一些实施例中，堆叠结构102包含所要数量的叠层108，例如在三十二(32)个叠层108到二百五十六(256)个叠层108的范围内。在一些实施例中，堆叠结构102包含六十四(64)个叠层108。在其它实施例中，堆叠结构102包含绝缘结构104和额外绝缘结构106的不同数目的叠层108，例如小于六十四(64)个叠层108(例如，小于或等于六十(60)个叠层108、小于或等于五十(50)个叠层108、小于约四十(40)个叠层108、小于或等于三十(30)个叠层108、小于或等于二十个(20)个叠层108、小于或等于十(10)个叠层108)；或大于六十四(64)个叠层108(例如，大于或等于七十(70)个叠层108、大于或等于一百(100)个叠层108、大于或等于约一百二十八(128)个叠层108、大于二百五十六(256)个叠层108)。另外，在一些实施例中，堆叠结构102上覆于通过例如叠组间绝缘材料的至少一种介电材料与堆叠结构102分离的叠组结构，所述叠组结构包括绝缘结构104和额外绝缘结构的额外叠层108。

继续参考图1A，微电子装置结构100经形成以进一步包含(例如，在Z方向上)竖直位于堆叠结构102之下的源极叠层110。源极叠层110可包括例如第一源极材料112和第二源极材料114。第一源极材料112可由至少一种导电材料形成且包含所述至少一种导电材料，例如金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于Mg的合金、基于Ti的合金)、含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)或掺杂半导体材料(例如，掺杂有一或多种P型掺杂剂的半导体材料(掺杂有至少一种P型掺杂剂的多晶硅，所述P型掺杂剂例如硼、铝和镓中的一或多者)或掺杂有一或多种N型导电性材料的半导体材料(例如，掺杂有至少一种N型掺杂剂的多晶硅，所述N型掺杂剂例如砷、磷、锑和铋中的一或多者))中的一或多者。在一些实施例中，第一源极材料112包括导电掺杂硅。

第二源极材料114可由以下各者中的一或多者形成且包含以下各者中的一或多者：金属硅化物材料(例如，硅化钨(WSi

介电材料116可(例如，在Z方向上)竖直上覆于绝缘结构104和额外绝缘结构106的竖直最上叠层108。介电材料116可包括上文参考绝缘结构104所描述的材料中的一或多种。在一些实施例中，介电材料116包括二氧化硅。

组合参考图1A和图1B，柱120可经形成以穿过堆叠结构102且到源极叠层110(例如，第一源极材料112)。柱120可(例如，在Z方向上)竖直延伸穿过堆叠结构102。如本文中将描述，柱120的材料可用于形成存储器单元(例如，存储器单元158(图1C))串(例如，串156(图1C))。

参考图1B，在X方向上彼此横向相邻的柱120可在Y方向上彼此偏移。因此，柱120可布置成所谓的编织图案，这可有助增加待由柱120形成的存储器单元(例如，存储器单元158(图1C))的柱120(和所得串(例如，串156(图1C)))的密度。然而，本公开不限于此，且柱120可布置成其它图案(例如，其中每个线的柱120与每个其它线的柱120对准的线)。在一些实施例中，每个柱120可由六(6)个其它柱120包围且可布置成六边形图案。

柱120可个别地具有在约60纳米(nm)到约120nm(例如约60nm到约80nm、约80nm到约100nm或约100nm到约120nm)范围内的水平尺寸(例如直径)D

柱120可各自个别地包括：与堆叠结构102的一个叠层108的绝缘结构104和额外绝缘结构106的层级水平相邻的势垒材料122；与势垒材料122水平相邻的电荷阻挡材料(也称为“介电阻挡材料”)124；与电荷阻挡材料124水平相邻的存储器材料126；与存储器材料126水平相邻的隧道介电材料(也称为“隧穿介电材料”)128；与隧道介电材料128水平相邻的沟道材料130；以及位于柱120的中心部分中的绝缘材料132。沟道材料130可水平地插入于绝缘材料132与隧道介电材料128之间；隧道介电材料128可水平地插入于沟道材料130与存储器材料126之间；存储器材料126可水平地插入于隧道介电材料128与电荷阻挡材料124之间；电荷阻挡材料124可水平地插入于存储器材料126与势垒材料122之间；且势垒材料122可水平地插入于电荷阻挡材料124与绝缘结构104和额外绝缘结构106的层级之间。在一些实施例中，势垒材料122、电荷阻挡材料124、存储器材料126和隧道介电材料128在本文中统称为“存储器单元材料”。

在一些实施例中，柱120不包含势垒材料122，且电荷阻挡材料124水平邻近绝缘结构104和额外绝缘结构106的层级。

势垒材料122可由以下一或多者形成且包含以下一或多者：金属氧化物(例如，氧化铝、氧化铪、氧化锆、氧化镧、氧化钇、氧化钽、氧化钆、氧化铌、氧化钛中的一或多者)、介电硅化物(例如，硅化铝、硅酸铪、硅酸锆、硅化镧、硅化钇、硅化钽)，以及介电氮化物(例如，氮化铝、氮化铪、氮化镧、氮化钇、氮化钽)。在一些实施例中，势垒材料122包括氧化铝。

电荷阻挡材料124可由介电材料形成且包含介电材料，例如氧化物(例如，二氧化硅)、氮化物(氮化硅)和氮氧化物(氮氧化硅)或另一材料中的一或多种。在一些实施例中，电荷阻挡材料124包括氮氧化硅。

存储器材料126可包括电荷捕获材料或导电材料。存储器材料126可由以下一或多者形成且包含以下一或多者：氮化硅、氮氧化硅、多晶硅(掺杂多晶硅)、导电材料(钨、钼、钽、钛、铂、钌和其合金，或金属硅化物，例如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)、半导电材料多晶形或非晶形半导体材料，包含至少一种元素半导体元件和/或至少一种化合物半导体材料，导电纳米粒子(例如，钌纳米粒子)、金属点。在一些实施例中，存储器材料126包括氮化硅。

隧道介电材料128可由介电材料形成且包含介电材料，通过所述介电材料可在合适的电偏压条件下执行电荷隧穿，例如通过热载流子注入或通过福勒-诺得海姆(Fowler-Nordheim)隧穿诱导电荷转移。借助于非限制性实例，隧道介电材料128可由以下一或多者形成且包含以下一或多者：氧化硅、氮化硅、氮氧化硅、介电金属氧化物(例如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一些实施例中，隧道介电材料128包括二氧化硅。在其它实施例中，隧道介电材料128包括氮，例如氮氧化物。在一些此类实施例中，隧道介电材料128包括氮氧化硅。

在一些实施例中，隧道介电材料128、存储器材料126和电荷阻挡材料124一起包括经配置以捕获电荷的结构，例如氧化物-氮化物-氧化物(ONO)结构。在一些此类实施例中，隧道介电材料128包括二氧化硅，存储器材料126包括氮化硅，且电荷阻挡材料124包括二氧化硅。在其它实施例中，隧道介电材料128、存储器材料126和电荷阻挡材料124一起包括氧化物-氮化物-氮氧化物结构。在一些此类实施例中，隧道介电材料128包括氮氧化硅，存储器材料126包括氮化硅，且电荷阻挡材料124包括二氧化硅。

沟道材料130可由以下一或多者形成且包含以下一或多者：半导体材料(至少一种元素半导体材料，例如多晶硅；至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料、GaAs、InP、GaP、GaN、其它半导体材料)，以及氧化物半导体材料。在一些实施例中，沟道材料130包含非晶硅或多晶硅。在一些实施例中，沟道材料130包括掺杂半导体材料。

绝缘材料132可由电绝缘材料形成且包含所述电绝缘材料，例如，磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、二氧化硅、二氧化钛、二氧化锆、二氧化铪、氧化钽、氧化镁、氧化铝、氧化铌、氧化钼、氧化锶、氧化钡、氧化钇、氮化物材料(例如，氮化硅(Si

在形成支柱120之后，微电子装置结构100的(例如，在Z方向上)竖直定向表面可暴露于化学机械平坦化(CMP)过程以去除势垒材料122、电荷阻挡材料124、存储器材料126、隧道介电材料128、沟道材料130和绝缘材料132的(例如，在X方向上，在Y方向上)横向定向部分。

继续参考图1A，导电触点结构135可与柱120的沟道材料130电连通。导电触点结构135包括与沟道材料130电连通的导电材料134。

导电触点结构135可与例如导电线电连通，以用于提供对由柱120形成的存储器单元(例如，存储器单元158(图1C))的串(例如，串156(图1C))的接入。

继续参考图1A和图1B，梯级区115可包含至少一个阶梯结构125，其包含台阶127，所述台阶包括绝缘结构104和额外绝缘结构106的叠层108的水平边缘(例如，水平末端)。阶梯结构125的台阶127的数目可小于或等于绝缘结构104和额外绝缘结构106的叠层108的数目(例如，量)。

尽管图1A说明阶梯结构125仅包含特定数目的台阶127，但本公开不限于此。在一些实施例中，阶梯结构125包含对应于绝缘结构104和额外绝缘结构106的叠层108的数目的数个台阶127。举例来说，阶梯结构125的台阶127的数目可在三十二(32)个台阶127到二百五十六(256)个台阶127的范围内。在一些此类实施例中，应理解，阶梯结构125在横向方向上(例如，在X方向上)继续，超出图1A中所说明的阶梯结构。在一些实施例中，绝缘结构104和额外绝缘结构106的叠层108中的最下叠层包括台阶127中的最下台阶，且包括从(例如，在Z方向上)竖直相邻叠层108的边缘(例如，在X方向上)横向偏移的边缘。

梯级区115可在其水平区域内包含柱结构(例如，支撑柱结构)136。柱结构136可各自个别地包括：第一材料138，其竖直延伸穿过堆叠结构102且延伸到源极叠层110；以及衬里材料140，其在第一材料138的侧壁上。在一些实施例中，阶梯结构125内的柱结构136终止第二源极材料114(例如，落在其上)。衬里材料140可基本上包围(例如，基本上水平地且竖直地覆盖)第一材料138的侧壁。在一些实施例中，至少一些柱结构136与源极叠层110下方的结构(例如，CMOS结构)电连通。

第一材料138可由至少一种导电材料形成且包含所述至少一种导电材料，例如以下中的一或多种：至少一种金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、至少一种合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于Mg的合金、基于Ti的合金、钢、低碳钢、不锈钢)、至少一种含导电金属的材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)，以及至少一种导电掺杂半导体材料(例如，导电掺杂Si、导电掺杂Ge、导电掺杂SiGe)。在一些实施例中，柱结构136中的每一者的第一材料138具有基本上相同的材料成分。

在其它实施例中，第一材料138由至少一种绝缘材料形成且包含所述至少一种绝缘材料。在一些此类实施例中，第一材料138由至少一种介电材料形成且包含所述至少一种介电材料，例如至少一种介电氧化物材料(例如，SiO

柱结构136可各自个别地呈现所要几何配置(例如，尺寸和形状)以及间隔。柱结构136的几何配置和间隔可至少部分基于微电子装置结构100的其它组件(例如，阶梯结构125的台阶127、待形成为与阶梯结构125的台阶127接触的导电触点结构、源极叠层110)的配置和位置而选择。举例来说，柱结构136可各自个别地具有某一几何配置和间隔，其准许柱结构136(例如，在Z方向上)竖直延伸穿过堆叠结构102且与源极叠层110的结构物理接触(例如，落在其上)，以促进柱结构136的预定功能(例如，电互连功能、支撑功能)。在其它实施例中，柱结构136不包含电互连功能，且主要(例如，仅)提供支撑功能。柱结构136中的每一者可呈现与其它柱结构136中的每一者基本上相同的几何配置(例如，相同尺寸和相同形状)以及水平间隔(例如，在X方向上)，或至少一些柱结构136可呈现与柱结构136中的至少一些其它柱结构不同的几何配置(例如，一或多个不同尺寸、不同形状)和/或不同的水平间隔。在一些实施例中，柱结构136在X方向上和在Y方向上至少部分均匀地间隔开。

柱结构136可在形成微电子装置结构100的一或多个组件期间和/或之后充当支撑结构。举例来说，柱结构136可在至少部分地替换额外绝缘结构106以形成导电结构期间充当用于形成导电结构(例如，导电结构144(图1C))的支撑结构，如本文中将描述。柱结构136可在选择性去除额外绝缘结构106期间阻止(例如，防止)叠层坍塌。

衬里材料140可水平插入于柱结构136的第一材料138中的每一者与堆叠结构102的叠层108(包含其绝缘结构104和额外绝缘结构106)之间。

衬里材料140可由以下一或多者形成且包含以下一或多者：至少一种介电氧化物材料(例如，SiO

组合参考图1C和图1D，在形成柱120(图1A、图1B)之后，槽142(在本文中也称为“替换栅极槽”)(例如沟槽)可穿过堆叠结构102形成以有助于至少部分地替换额外绝缘结构106(图1A)，以通过所谓的“替换栅极”或“后栅极(gate last)”处理动作形成包括导电衬里材料146和导电材料148的导电结构144，且在微电子装置结构100中形成通过槽142彼此分隔开的块结构150。图1C是穿过作为微电子装置结构100的俯视图的图1D的截面线CC截取的微电子装置结构100的简化截面视图。槽142可延伸穿过介电材料116以及绝缘结构104和额外绝缘结构的叠层108(图1A)。在一些实施例中，槽142可暴露例如第一源极材料112的源极叠层110内的一或多个特征。在一些实施例中且参考图1D，槽142从阵列区105横向(例如，在X方向上)延伸到梯级区115。

槽142的宽度W

槽142可至少部分地由侧壁143和源极叠层110的暴露表面(例如，第一源极材料112的暴露表面)限定。在一些实施例中，侧壁143相对于源极叠层110的主表面基本上竖直延伸(例如，在Z方向上)。

在形成槽142之后，额外绝缘结构106(图1A)可通过槽142选择性地去除(例如，挖出)。竖直相邻(例如，在Z方向上)的绝缘结构104之间的空间可用导电衬里材料146和导电材料148填充以形成导电结构144以及堆叠结构152，所述堆叠结构包含绝缘结构104和导电结构144(包括导电衬里材料146和导电材料148)的叠层154。导电结构144可位于与通过槽142去除的额外绝缘结构106的位置对应的位置处。

堆叠结构152的导电结构144的至少一个下部层级可用作微电子装置结构100的至少一个下部选择门(例如，至少一个源极侧选择门(SGS))。在一些实施例中，堆叠结构152的竖直最下叠层154的单个(例如，仅一个)导电结构144用作微电子装置结构100的下部选择门(例如，SGS)。另外，堆叠结构152的导电结构144的上部导电层级可用作微电子装置结构100的上部选择门(例如，漏极侧选择门(SGD))。在一些实施例中，堆叠结构152的竖直最上叠层154的水平相邻的导电结构144(例如，通过额外槽142彼此分离)用作微电子装置结构100的上部选择门(例如，SGD)。在一些实施例中，多于一个(例如，两个、四个、五个、六个)导电结构144用作微电子装置结构100的上部选择门(例如，SGD)。

尽管图1C和图1D说明仅一个槽142和仅两个块结构150，但本公开不限于此。微电子装置结构100可包含多个(例如，四个、五个、六个、八个、多于八个)块结构150，每个块结构通过槽142与(例如，在Y方向上)横向相邻的块结构150分离。换句话说，槽142可将微电子装置结构100划分成任何所要数目的块结构150。

导电结构144的导电材料148可由至少一种导电材料形成且包含所述至少一种导电材料，例如至少一种金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、至少一种合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于镁(Mg)的合金、基于Ti的合金、钢、低碳钢、不锈钢)、至少一种导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))、至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)或其组合。在一些实施例中，导电材料148由钨形成且包含钨。

每个导电结构144的导电材料148可个别地包含基本上均匀的成分或基本上不均匀的成分。在一些实施例中，堆叠结构152的每个叠层154中的每个导电结构144的导电材料148呈现基本上均匀的成分。在额外实施例中，堆叠结构152的至少一个叠层154中的至少一个导电结构144呈现基本上不均匀的成分。导电材料148可例如由至少两种不同导电材料形成且包含所述至少两种不同导电材料。堆叠结构152的每个叠层154中的导电结构144可各自为基本上平面的，且可各自呈现所要厚度。

导电衬里材料146可与绝缘结构104接触，且可位于例如绝缘结构104与导电结构144的导电材料148之间。导电衬里材料146可由例如晶种材料形成且包含所述晶种材料，导电结构144可由所述晶种材料形成。导电衬里材料146可例如由以下各者形成且包含以下各者：金属(例如，钛、钽)、金属氮化物(例如，氮化钨、氮化钛、氮化钽)，或另一种材料。在一些实施例中，导电衬里材料包括氮化钛。在一些实施例中，导电衬里材料146包括：第一部分，其包括与绝缘结构104接触的第一材料；以及第二部分，其包括接触且处于第一材料与导电材料148之间的第二材料。在一些实施例中，第一材料包括氧化铝且第二材料包括氮化钛。

继续参考图1C和图1D，导电结构144的形成可形成存储器单元158的串156，每个存储器单元158位于导电结构144与存储器单元材料(例如，势垒材料122、电荷阻挡材料124、存储器材料126和隧道介电材料128)和沟道材料130的相交区处。

尽管微电子装置结构100已被描述且说明为包括具有特定配置的存储器单元158，但本公开不限于此。在一些实施例中，存储器单元158可包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元158包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“BETANOS”(经带/势垒改造TANOS)存储器单元，其中的每一者为MONOS存储器单元的子集。在其它实施例中，存储器单元158包括所谓的“浮动栅极”存储器单元，其包含浮动栅极(例如，金属浮动栅极)作为电荷存储结构。浮动栅极可水平介于串156的中心结构与导电结构144之间。

尽管图1C已被描述为包含包括导电衬里材料146和导电材料148的导电结构144，但本公开不限于此。在其它实施例中，导电结构144不包含导电衬里材料146，且导电材料148直接接触绝缘结构104。在一些此类实施例中，导电材料148直接(例如，在Z方向上)竖直邻近且物理接触绝缘结构104。

现参考说明图1C的微电子装置结构100的相同横截面图的图1E，在借助于槽142形成导电结构144之后，包括第一绝缘衬里材料160和第二绝缘衬里材料162的绝缘衬里材料165可形成于槽142内，例如，形成于限定槽142的侧壁143和源极叠层110的暴露表面上。在一些实施例中，第一绝缘衬里材料160形成于槽142的侧壁143上，且第二绝缘衬里材料162形成于槽142内且在第一绝缘衬里材料160上方。

在一些实施例中，第一绝缘衬里材料160和第二绝缘衬里材料162基本上减轻(例如，防止)在后续处理动作期间在竖直(例如，在Z方向上)相邻的导电结构144之间的电短接。换句话说，第一绝缘衬里材料160和第二绝缘衬里材料162可基本上减轻或防止竖直相邻导电结构144之间的电连接。

第一绝缘衬里材料160的厚度T

第二绝缘衬里材料162的厚度T

在一些实施例中，第一绝缘衬里材料160和第二绝缘衬里材料162的组合厚度(例如，厚度T

第一绝缘衬里材料160和第二绝缘衬里材料162中的每一者可个别地通过ALD、CVD、等离子体增强型ALD、PVD、PECVD和LPCVD中的一或多者形成。在一些实施例中，第一绝缘衬里材料160和第二绝缘衬里材料162个别地通过ALD形成。

第一绝缘衬里材料160可由绝缘材料形成且包含所述绝缘材料，例如上文参考额外绝缘结构106(图1A)所描述的材料中的一或多种。在一些实施例中，第一绝缘衬里材料160包括与额外绝缘结构106基本上相同的材料成分。在其它实施例中，第一绝缘衬里材料160包括与额外绝缘结构106不同的材料成分。在一些实施例中，第一绝缘衬里材料160包括氮化物材料，例如氮化硅。

第二绝缘衬里材料162可由绝缘材料形成且包含所述绝缘材料，例如上文参考绝缘结构104所描述的材料中的一或多种。在一些实施例中，第二绝缘衬里材料162包括与绝缘结构104基本上相同的材料成分。在其它实施例中，第二绝缘衬里材料162包括与绝缘结构104不同的材料成分。在一些实施例中，第二绝缘衬里材料162包括氧化物材料，例如二氧化硅。在一些实施例中，第二绝缘衬里材料162包括与第一绝缘衬里材料160不同的材料成分。

尽管图1E说明绝缘衬里材料165包括第一绝缘衬里材料160和第二绝缘衬里材料162，但本公开不限于此。在其它实施例中，绝缘衬里材料165另外包括例如上覆于第二绝缘衬里材料162的第三绝缘衬里材料。在一些此类实施例中，第二绝缘衬里材料162横向安置于第一绝缘衬里材料160与第三绝缘衬里材料之间。

在一些实施例中，第二绝缘衬里材料162的侧壁163至少部分地限定槽142的其余部分。槽142的第二绝缘衬里材料162的横向相对的侧壁163之间的宽度W

参考图1F，在槽142内形成第一绝缘衬里材料160和第二绝缘衬里材料162(图1E)之后，第一材料164的晶粒(例如，颗粒)至少部分地填充槽142且在槽142内留下未填充部分166。第一材料164的晶粒包含第一晶粒168和第二晶粒170。第一晶粒168和第二晶粒170可包括基本上相同的材料成分。在一些实施例中，第二绝缘衬里材料162(在上面形成第一材料164的晶粒)和侧壁163的表面的成分可影响第一材料164的晶粒的成核以及第一材料164的晶粒的大小和密度。

第一晶粒168和第二晶粒170中的每一者可个别地呈现所要几何配置(例如，尺寸和形状)以及间隔。第一晶粒168和第二晶粒170的几何配置和间隔可个别地呈现球面形、圆柱形、半球形、棱柱形或杆形。在一些实施例中，第一晶粒168和第二晶粒170个别地呈现半球形。

在一些实施例中，第一材料的第一晶粒168和第二晶粒170共同填充由槽142限定的体积(例如，第二绝缘衬里材料162的相对侧壁之间限定的体积)的约20％到约80％，例如由槽142限定的体积的约20％到约30％、约30％到约40％、约40％到约50％、约50％到约60％、约60％到约70％或约70％到约80％。

在一些实施例中，槽142的未填充部分166包括由槽142限定的体积的约20％到约80％。在一些实施例中，第一晶粒168和第二晶粒170填充由槽142限定的体积的约30％到约70％。

在一些实施例中，第一晶粒168呈现比第二晶粒170更大的尺寸(例如，直径)。在一些实施例中，第一晶粒168从绝缘衬里材料165的第一侧壁163(例如，第二绝缘衬里材料162的第一侧壁163)延伸到绝缘衬里材料165的(例如，在Y方向上)横向相对的侧壁163(例如，第二绝缘衬里材料162的横向相对的侧壁163)。在一些此类实施例中，第一晶粒168横向横跨槽142的基本上整个宽度W

在一些实施例中，第一晶粒168的平均晶粒最大尺寸D

在一些实施例中，第二晶粒170的平均晶粒最大尺寸D

第二晶粒170可呈现相对来说比第一晶粒168的一或多个相应尺寸(例如，最大水平宽度、直径)小的一或多个尺寸(例如，最大水平宽度、直径)。在一些实施例中，每个第二晶粒170个别地接触绝缘衬里材料165的一个侧壁163，且不接触绝缘衬里材料165的(例如，在Y方向上)横向相对的侧壁163。换句话说，第二晶粒170中的每一者个别地接触绝缘衬里材料165的仅一个侧壁163。

在一些实施例中，至少一些第二晶粒170从其它第二晶粒170成核。在一些此类实施例中，至少一些第二晶粒170不接触绝缘衬里材料165的侧壁163；实际上，至少一些第二晶粒170接触第二晶粒170中的额外第二晶粒。第二晶粒170中的额外第二晶粒可横向插入于两个第二晶粒170之间，或可横向插入于一个第二晶粒170与绝缘衬里材料165的侧壁163之间。在一些实施例中，至少一些第二晶粒170在槽142的(例如，在Y方向上)横向中心附近彼此接触。借助于非限制性实例，第二晶粒170中的第一第二晶粒可接触绝缘衬里材料165的第一侧壁163和接近槽142的横向中心的第二晶粒170中的第二第二晶粒。第二晶粒170中的第二第二晶粒可接触第二晶粒170中的第一第二晶粒，且可接触与绝缘衬里材料165的第一侧壁163横向相对的绝缘衬里材料165的第二侧壁163。

在一些实施例中，第一晶粒168和第二晶粒170的总数目(例如，晶粒总数目的密度)在从约0.3晶粒每平方微米(μm

在一些实施例中，第一晶粒168构成晶粒总体积(例如，第一晶粒168和第二晶粒170总组合体积)的约5体积百分比到约100体积百分比，例如晶粒总体积的约5体积百分比到约10体积百分比、约10体积百分比到约15体积百分比、约15体积百分比到约20体积百分比、约20体积百分比到约30体积百分比、约30体积百分比到约40体积百分比、约40体积百分比到约50体积百分比、约50体积百分比到约60体积百分比、约60体积百分比到约70体积百分比、约70体积百分比到约80体积百分比、约80体积百分比到约90体积百分比或约90体积百分比到约100体积百分比。在一些实施例中，第一晶粒168构成晶粒的总体积的约5体积百分比到约20体积百分比，例如约5体积百分比到约15体积百分比。第二晶粒170可构成第一材料164的晶粒的其余体积百分比。

在一些实施例中，第一晶粒168可构成晶粒总数目(例如，第一晶粒168和第二晶粒170的晶粒总数目)的约1％到约100％，例如晶粒总数目的约1％到约3％、约3％到约5％、约5％到约10％、约10％到约20％、约20％到约30％、约30％到约40％、约40％到约50％、约50％到约60％、约60％到约70％、约70％到90％或约90％到约100％。在一些实施例中，第一晶粒构成晶粒总数目的约5％到约10％。第二晶粒170可构成第一材料164的晶粒的其余百分比。

第一晶粒168和第二晶粒170的第一材料164可个别地由导电材料形成且包含所述导电材料，例如以下一或多者：至少一种金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、至少一种合金(例如，基于Co的合金、基于Fe的合金、基于Ni的合金、基于Fe和Ni的合金、基于Co和Ni的合金、基于Fe和Co的合金、基于Co和Ni和Fe的合金、基于Al的合金、基于Cu的合金、基于镁(Mg)的合金、基于Ti的合金、钢、低碳钢、不锈钢)、至少一种导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))、至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)、至少一种未掺杂半导体材料(例如，未掺杂硅、未掺杂多晶硅)、至少一种绝缘材料，或其组合。在一些实施例中，第一晶粒168和第二晶粒170包括基本上相同的材料成分。在其它实施例中，第一晶粒168和第二晶粒170包括不同的材料成分。

在一些实施例中，第一材料164包括钨和钛中的一者或两者，且进一步包括硅和氮中的一者或两者，例如W、Ti、WN、TiN、WSi、TiSi、WSiN和TiSiN中的一或多者。

在一些实施例中，第一材料164包括一或多种金属以及硼、碳、硅、锗、氮、氧、磷和砷中的一或多种。

在一些实施例中，第一材料164包括半导电材料，例如硅和锗中的一者或两者。第一材料164中的硅的原子百分比可在约0原子百分比到约100原子百分比的范围内，例如约0原子百分比到约1原子百分比、约1原子百分比到约5原子百分比、约5原子百分比到约10原子百分比、约10原子百分比到约15原子百分比、约15原子百分比到约20原子百分比、约20原子百分比到约25原子百分比、约25原子百分比到约30原子百分比、约30原子百分比到约40原子百分比、约40原子百分比到约60原子百分比、约60原子百分比到约80原子百分比或约80原子百分比到约100原子百分比的硅。在一些实施例中，第一材料164中的硅的原子百分比在约10原子百分比到约30原子百分比的范围内。在一些实施例中，第一材料164中硅的原子百分比在约10原子百分比到约40原子百分比的范围内。

第一材料164中的锗的原子百分比可在约0原子百分比到约100原子百分比的范围内，例如约0原子百分比到约20原子百分比、约20原子百分比到约40原子百分比、约40原子百分比到约60原子百分比、约60原子百分比到约65原子百分比、约65原子百分比到约70原子百分比、约70原子百分比到约75原子百分比、约75原子百分比到约80原子百分比、约80原子百分比到约85原子百分比、约85原子百分比到约90原子百分比、约90原子百分比到约95原子百分比、或约95原子百分比到约99原子百分比，或约99原子百分比到约100原子百分比。在一些实施例中，第一材料164中的锗的原子百分比在约70原子百分比到约90原子百分比的范围内。在一些实施例中，第一材料164中锗的原子百分比至少约为70％。

在一些实施例中，第一材料164包括大于约60原子百分比的锗，例如大于约60原子百分比、大于约70原子百分比、大于约75原子百分比或大于约80原子百分比的锗。在一些实施例中，第一材料164的其余部分包括硅。在一些实施例中，第一材料164包括约65原子百分比到约75原子百分比的锗，且第一材料164的其余部分包括硅。

在一些实施例中，第一材料164包括一或多种掺杂剂，例如硼、磷和砷中的一或多种。在一些实施例中，第一材料164掺杂有磷。在其它实施例中，第一材料掺杂有硼。

在一些实施例中，第一材料164未掺杂。在一些实施例中，第一材料164包括硅锗(SiGe)。在一些实施例中，第一材料164包括掺杂有硼的硅锗。

可通过ALD、CVD、等离子体增强型ALD、PVD(例如，溅镀沉积)、PECVD和LPCVD中的一或多者在沉积腔室中形成第一材料164。在一些实施例中，第一材料164通过等离子体增强型ALD形成。在其它实施例中，第一材料164通过CVD形成。

在一些实施例中，第一材料164通过所谓的“自播沉积(self-seededdeposition)”(也称为“自播生长(self-seeded growth)”)形成。可定制成核密度(其可对应于第一晶粒168和第二晶粒170的密度)以有助于形成第一晶粒168以跨越槽142的宽度W

在一些实施例中，通过将槽142的表面(例如，第二绝缘衬里材料162的侧壁163)暴露于沉积成分来形成第一材料164。在一些实施例中，沉积成分包括含硅前体和含锗前体。在一些实施例中，第一材料沉积成分进一步包括至少一种掺杂剂的前体。

含硅前体可包括硅烷(SiH

含锗前体可包括锗烷(GeH

在一些实施例中，掺杂剂包括硼，且沉积成分包括一或多种含硼前体，例如三氯化硼(BCl

含锗前体的流速可在不包括载气(例如氮气、氩气)的沉积成分的总流速的约30体积百分比到约70体积百分比的范围内，例如沉积成分总流速的约30体积百分比到约40体积百分比、约40体积百分比到约50体积百分比、约50体积百分比到约60体积百分比或约60体积百分比到约70体积百分比。

含硅前体的流速可在不包括载气的沉积成分的总流速的约30体积百分比到约70体积百分比的范围内，例如沉积成分的总流速的约30体积百分比到约40体积百分比、约40体积百分比到约50体积百分比、约50体积百分比到约60体积百分比或约60体积百分比到约70体积百分比。

含掺杂剂前体的流速可在不包括载气的沉积成分的总流速的约0体积百分比到约10体积百分比的范围内，例如沉积成分的总流速的约0体积百分比到约5体积百分比、或约5体积百分比到约10体积百分比。

在一些实施例中，沉积成分中的含锗前体与含硅前体的比率可在约0.5:1.0到约2.0:1.0的范围内，例如约0.5:1.0到约1.0:1.0、约1.0:1.0到约1.5:1.0，或约1.5:1.0到约2.0:1.0。换句话说，在一些此类实施例中，对于含硅前体的每约1.0个分子，沉积成分可包含含锗前体的约0.5到约2.0个分子。

沉积腔室的温度可在约400℃到约600℃的范围内，例如约400℃到约425℃、约425℃到约450℃、约450℃到约475℃、约475℃到约500℃、约500℃到约550℃或约550℃到约600℃。在一些实施例中，沉积腔室的温度在约450℃到约500℃的范围内。

在一些实施例中，沉积腔室的压力可小于约1.0托，例如小于约0.5托。在一些实施例中，沉积腔室的压力可约为0.35托。

在一些实施例中，沉积成分另外包括蚀刻剂成分，所述蚀刻剂成分包括一或多个蚀刻剂气体。在一些实施例中，蚀刻剂成分包含含卤素气体，例如碳氟化合物。借助于非限制性实例，蚀刻剂成分可包含氯化氢(HCl)、氯气(Cl

在其它实施例中，沉积成分不包含蚀刻剂成分，且沉积成分在具有一或多种蚀刻剂的沉积腔室中循环。在一些此类实施例中，微电子装置结构100在某一持续时间内暴露于沉积成分，沉积成分的流减小(例如，关断)，且蚀刻剂成分的流增加。在另一持续时间之后，蚀刻剂成分的流减少(例如，关断)且恢复沉积成分的流。沉积成分的流和蚀刻剂成分的流可循环所要次数以促进第一材料164的形成。

可配制且配置蚀刻剂成分中的一或多种蚀刻剂以促进第一晶粒168和第二晶粒170的所要生长速率和第一晶粒168相对于第二晶粒170的所要体积百分比。在不受任何特定理论束缚的情况下，相信通过控制蚀刻剂成分的组成和蚀刻剂成分相对于沉积成分的量会控制第一材料164的成核密度。举例来说，由于第一晶粒168较大且将需要较长时间暴露于蚀刻剂成分中的一或多种蚀刻剂以完全去除，因此所述一或多种蚀刻剂可基本上去除相对较小晶粒(例如，第二晶粒170)而不会基本上完全去除第一晶粒168。微电子装置结构100向沉积成分的持续暴露有助于第一晶粒168的持续生长，同时暴露于一或多种蚀刻剂可减少从侧壁163生长的第二晶粒170的数目。

在一些实施例中，在绝缘衬里材料165的侧壁163上形成第一材料164的第一晶粒168和第二晶粒170之前，清洁所述侧壁。在一些实施例中，侧壁163暴露于例如清洁化学物质，例如经配制且经配置以增加侧壁163的平滑度(例如，减小粗糙度)的湿式蚀刻剂。

图1G是穿过图1H的截面线G-G截取的微电子装置结构100的简化部分横截面视图，其为微电子装置结构100的简化的部分俯视图。在形成第一材料164之后，第二材料172可填充槽142(图1F)的未填充部分166(图1F)以形成槽结构174。槽结构174可基本上由第二材料172和包括第一晶粒168和第二晶粒170的第一材料164填充。在其它实施例中，槽结构174可不包含第二材料172，且第一晶粒168与第二晶粒170之间的空间可包括空隙。在其它实施例中，每个槽结构174中的至少一些包含第一晶粒168与第二晶粒170之间的空隙，而槽结构174的其它部分包含第二材料172。

第二材料172可由绝缘材料、半导电材料和导电材料中的一或多者形成且包含绝缘材料、半导电材料和导电材料中的一或多者。在一些实施例中，第二材料172包括绝缘材料，例如上文参考绝缘结构104或额外绝缘结构106(图1A)所描述的材料中的一或多者。在一些实施例中，第二材料172包括二氧化硅。在其它实施例中，第二材料172包括半导电材料，例如上文参考第一材料164所描述的材料中的一或多者。在一些此类实施例中，第二材料172可包括硅。而在其它实施例中，第二材料172包括导电材料，例如上文参考导电材料148所描述的材料中的一或多者。

继续参考图1G和图1H，第一晶粒168可基本上横跨槽结构174的整个横向(例如，在Y方向上)宽度。在一些实施例中，第一晶粒168的最大横向(例如，在Y方向上)宽度可基本上与第二材料172的横向(例如，在Y方向上)宽度相同。在一些实施例中，第一晶粒168各自个别地接触绝缘衬里材料165的第一侧壁163和绝缘衬里材料165的相对的第二侧壁163。

尽管已将图1G和图1H描述且说明为包括竖直延伸(例如，在Z方向上)穿过整个槽结构174的第一材料164和第二材料172，但本公开不限于此。图2是与图1G和图1H的微电子装置结构100基本上相同且说明与图1G相同的部分横截面图的微电子装置结构200的简化部分横截面图，不同之处在于，微电子装置结构200包含槽结构204，所述槽结构包括在槽结构204的竖直(例如，在Z方向上)下部部分处的填充材料202，且包括在填充材料202竖直上方的第一材料164和第二材料172。

在一些实施例中，微电子装置结构200通过在形成第一材料164和第二材料172之前在槽142(图1E)中形成填充材料202而形成。在形成填充材料202之后，第一材料164和第二材料172形成于槽142内以形成槽结构204。

填充材料202可由绝缘材料形成且包含绝缘材料，例如上文参考绝缘结构104所描述的材料中的一或多者，或上文参考额外绝缘结构106所描述的材料中的一或多者(图1A)。在一些实施例中，填充材料202包括与绝缘结构104基本上相同的材料成分。在一些实施例中，填充材料202包括二氧化硅。在其它实施例中，填充材料202包括半导电材料，例如III-V半导体(例如，InGaAl、SbAsPN，硅、锗、镓、铟、导电掺杂硅、导电掺杂锗、导电掺杂镓和导电掺杂铟中的一或多者)中的一或多者。

尽管已将第一材料164描述为通过沉积(例如，等离子体增强型ALD)形成，但本公开不限于此。在其它实施例中，第一晶粒168和第二晶粒170通过将浆料引入槽142中而形成(图1E)。所述浆料包括形成第一材料164以分散于溶剂中的颗粒形式。浆料的颗粒呈现对应于第一晶粒168和第二晶粒170的大小分布的所要大小分布。在将浆料引入到槽142之后，溶剂蒸发，从而使第一材料164的颗粒留在槽142内。在蒸发溶剂之后，第二材料172可形成于第一材料164上，且基本上填充槽142以形成槽结构174。

在一些实施例中，形成第一晶粒168以具有跨越槽142(图1E)的基本上整个宽度W

在一些实施例中，上覆于阶梯结构125(图1A)的介电材料116的至少一部分由包括第一晶粒168和第二晶粒170的第一材料164形成且包含所述第一材料。换句话说，在一些此类实施例中，上覆于阶梯结构125的介电材料116的至少一部分包括第一晶粒168和第二晶粒170，第一晶粒168具有比第二晶粒170更大的尺寸。

图3说明包含微电子装置结构300的微电子装置301(例如，存储器装置，例如双叠组3D NAND快闪存储器装置)的一部分的部分剖面透视图。微电子装置结构300可基本上类似于在先前参考图1G、图1H和图2描述的处理阶段之后的微电子装置结构100、200。如图3中展示，微电子装置结构300可包含限定用于将存取线306连接到导电叠层305(例如，导电层、导电板，例如，导电结构144(图1G))的接触区的梯级结构320(例如，阶梯结构125(图1A))。微电子装置结构300可包含彼此串联耦合的存储器单元303(例如，存储器单元158(图1G、图2))的竖直串307(例如，串156(图1G、图2))。竖直串307可竖直地(例如，在Z方向上)且正交地延伸到导电线和叠层305，例如数据线302(例如，位线)、源极叠层304(例如，源极叠层110(图1G、图2))、导电叠层305、存取线306、第一选择门308(例如，上部选择门、漏极选择门(SGD)，例如，导电结构144中的上部导电结构)、选择线309和第二选择门310(例如，下部选择门、源极选择门(SGS)，例如，导电结构144中的下部导电结构)。第一选择门308可(例如，在Y方向上)水平地划分成多个块结构332(例如，块结构150(图1H))以及通过槽结构330(例如，槽结构174(图1G、图1H)、槽结构204(图2))彼此(例如，在Y方向上)水平地分离的子块。

数据线302可通过导电触点结构334电耦合到竖直串307。

竖直导电触点311可将组件彼此电耦合，如所展示。举例来说，选择线309可电耦合到第一选择门308，且存取线306可电耦合到导电叠层305。微电子装置301还可包含位于存储器阵列下方的控制单元312，所述控制单元可包含经配置以控制微电子装置301的其它特征(例如，存储器单元303的竖直串307)的各种操作的控制逻辑装置。作为非限制性实例，控制单元312可包含以下各者中的一或多者(例如，每一者)：电荷泵(例如，V

第一选择门308可在第一方向(例如，X方向)上水平延伸，且可在竖直串307的第一末端(例如，上部末端)处耦合到存储器单元303的竖直串307的相应第一群组。第二选择门310可形成为基本上平面的配置，且可在存储器单元303的竖直串307的相对的第二末端(例如，下部末端)处耦合到竖直串307。

数据线302(例如，位线)可在与第一选择门308延伸的第一方向成角度(例如，垂直)的第二方向上(例如，在Y方向上)水平地延伸。数据线302可在竖直串307的第一末端(例如，上部末端)处耦合到竖直串307的相应第二群组。耦合到相应第一选择门308的第一群组的竖直串307可与耦合到相应数据线302的第二群组的竖直串307共享特定竖直串307。因此，可在特定第一选择门308与特定数据线302的相交区处选择特定竖直串307。因此，第一选择门308可用于选择存储器单元303的竖直串307的存储器单元303。

导电叠层305可在相应的水平面中延伸。导电叠层305可竖直地堆叠，使得每个导电叠层305耦合到存储器单元303的所有竖直串307，且存储器单元303的竖直串307竖直延伸穿过导电叠层305的堆叠。导电叠层305可耦合到或可形成存储器单元303的控制栅极，导电叠层305耦合到所述控制栅极。每个导电叠层305可耦合到存储器单元303的特定竖直串307中的一个存储器单元303。

第一选择门308和第二选择门310可操作以选择特定数据线302与源极叠层304之间的存储器单元303的特定竖直串307。因此，可通过操作(例如，通过选择)耦合到特定存储器单元303的适当的第一选择门308、第二选择门310和导电叠层305来选择特定存储器单元303且将其电耦合到数据线302。

梯级结构320可经配置以通过竖直导电触点311提供存取线306与导电叠层305之间的电连接。换句话说，可经由与同特定导电叠层305电连通的相应竖直导电触点311电连通的存取线306来选择导电叠层305的特定层级。

因此，根据本公开的一些实施例，一种微电子装置包括堆叠结构以及竖直延伸穿过所述堆叠结构且将所述堆叠结构划分成块结构的槽结构。所述槽结构中的每一者个别地包括：绝缘衬里材料，其竖直延伸穿过所述槽结构且接触限定所述槽结构的绝缘层级和导电层级的侧壁；以及材料的晶粒，其与所述绝缘衬里材料的侧壁接触。所述材料的所述晶粒包括跨越所述绝缘衬里材料的所述侧壁之间的整个宽度的第一晶粒。

此外，根据本公开的其它实施例，一种存储器装置包括：堆叠结构，其包括布置成叠层的交替的导电结构和绝缘结构，所述叠层中的每一者个别地包括导电结构和绝缘结构；存储器单元串，其竖直延伸穿过所述堆叠结构，所述存储器单元串包括竖直延伸穿过所述堆叠结构的沟道材料；以及槽结构，其竖直延伸穿过所述堆叠结构到所述堆叠结构竖直下方的源极叠层。所述槽结构包括：第一绝缘衬里材料，其与限定所述槽结构的所述交替的导电结构和绝缘结构的侧壁接触；第二绝缘衬里材料，其与所述第一绝缘衬里材料接触；以及第一材料，其接触所述第二绝缘衬里材料的侧壁，所述第一材料中的至少一些包括从所述第二绝缘衬里材料的第一侧壁延伸到所述第二绝缘衬里材料的相对的第二侧壁的晶粒。

根据额外实施例，一种形成微电子装置的方法包括：形成柱，所述柱包括堆叠结构的阵列区中的沟道材料，所述堆叠结构包括绝缘结构和额外绝缘结构的竖直交替序列；形成竖直延伸穿过所述堆叠结构的槽；通过所述槽去除所述额外绝缘结构；在通过所述槽去除所述额外绝缘结构之后形成竖直处于各对彼此竖直相邻的所述绝缘结构之间的导电结构；在限定所述槽的侧壁上形成绝缘衬里材料；以及在所述绝缘衬里材料的侧壁上形成第一材料的晶粒，所述第一材料的所述晶粒从所述绝缘衬里材料的第一侧壁横向延伸到所述绝缘衬里材料的相对的第二侧壁。

本公开的微电子装置(例如，包含微电子装置结构(例如，微电子装置结构100、200、300)的微电子装置301)可包含于本公开的电子系统的实施例中。举例来说，图4是根据本公开的实施例的电子系统403的框图。电子系统403可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数字相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具有Wi-Fi或蜂窝功能的平板计算机(例如

电子系统403还可包含至少一个电子信号处理器装置407(通常称为“微处理器”)。电子信号处理器装置407可任选地包含本文中先前所描述的微电子装置和微电子装置结构中的一或多者的实施例。电子系统403可进一步包含用于由用户将信息输入到电子系统403中的一或多个输入装置409，例如鼠标或其它指向装置、键盘、触摸垫、按钮或控制面板。电子系统403可进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置411，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置409和输出装置411可包括单个触摸屏装置，其可用于向电子系统403输入信息及向用户输出视觉信息。输入装置409和输出装置411可与存储器装置405和电子信号处理器装置407中的一或多者电连通。

参考图5，描绘了基于处理器的系统500。基于处理器的系统500可包含本文中先前所描述且根据本公开的实施例制造的微电子装置和微电子装置结构中的一或多者。基于处理器的系统500可以是例如计算机、寻呼机、蜂窝电话、个人助理、控制电路或其它电子装置等各种类型中的任一者。基于处理器的系统500可包含一或多个处理器502(例如，微处理器)以控制基于处理器的系统500中的系统功能和请求的处理。处理器502和基于处理器的系统500的其它子组件可包含本文中先前所描述且根据本公开的实施例制造的微电子装置和微电子装置结构中的一或多者。

基于处理器的系统500可包含与处理器502可操作连通的电源504。举例来说，如果基于处理器的系统500是便携式系统，则电源504可包含燃料电池、电力净化装置、永久电池、可更换电池以及可充电电池中的一或多者。举例来说，电源504还可包含AC适配器；因此，基于处理器的系统500可插入到壁式插座中。举例来说，电源504还可包含DC适配器，使得基于处理器的系统500可插入到车辆点烟器或车辆电源端口中。

各种其它装置可取决于基于处理器的系统500执行的功能而耦合到处理器502。举例来说，用户接口506可耦合到处理器502。用户接口506可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数字转换器和触控笔、触摸屏、语音辨识系统、麦克风或其组合。显示器508还可耦合到处理器502。显示器508可包含LCD显示器、SED显示器、CRT显示器、DLP显示器、等离子显示器、OLED显示器、LED显示器、三维投影、音频显示器，或其组合。此外，RF子系统/基带处理器510还可耦合到处理器502。RF子系统/基带处理器510可包含耦合到RF接收器且耦合到RF传输器(未展示)的天线。通信端口512或多于一个通信端口512也可耦合到处理器502。举例来说，通信端口512可适于耦合到一或多个外围装置514，例如调制解调器、打印机、计算机、扫描仪或相机，或耦合到网络，例如局域网、远程局域网、内联网或互联网。

处理器502可通过实施存储于存储器中的软件程序来控制基于处理器的系统500。举例来说，软件程序可包含操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器以可操作方式耦合到处理器502以存储和促进执行各种程序。举例来说，处理器502可耦合到系统存储器516，所述系统存储器可包含自旋力矩转移磁性随机存取存储器(STT-MRAM)、磁性随机存取存储器(MRAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、赛道存储器(racetrack memory)以及其它已知的存储器类型中的一或多者。系统存储器516可包含易失性存储器、非易失性存储器或其组合。系统存储器516通常较大，使得其可动态地存储加载的应用和数据。在一些实施例中，系统存储器516可包含半导体装置，例如本文中先前所描述的微电子装置和微电子装置结构中的一或多者。

处理器502还可耦合到非易失性存储器518，这并非表明系统存储器516必定为易失性的。非易失性存储器518可包含STT-MRAM、MRAM、例如EPROM、电阻只读存储器(RROM)等只读存储器(ROM)以及将与系统存储器516结合使用的快闪存储器中的一或多者。非易失性存储器518的大小通常选择为仅足够存储任何必要的操作系统、应用程序和固定数据。另外，举例来说，非易失性存储器518可包含如磁盘驱动存储器的大容量存储器，例如包含电阻式存储器的混合驱动器或其它类型的非易失性固态存储器。非易失性存储器518可包含微电子装置，例如本文中先前所描述的微电子装置和微电子装置结构中的一或多者。

因此，在至少一些实施例中，电子装置包括输入装置、输出装置、以可操作方式耦合到输入装置和输出装置的处理器装置，以及以可操作方式耦合到处理器装置且包括至少一个微电子装置结构的存储器装置。所述至少一个微电子装置结构包括：存储器单元串，其竖直延伸穿过包括绝缘结构和导电结构的竖直交替序列的堆叠结构；至少一个槽结构，其竖直延伸穿过所述堆叠结构且将所述堆叠结构分离成块结构，每个块结构包括所述存储器单元串中的一些；以及半导电材料的个别晶粒，其从所述至少一个槽结构的绝缘衬里材料的侧壁延伸到所述绝缘衬里材料的相对侧壁。

下文阐述本公开的额外非限制性实例实施例。

实施例1：一种微电子装置，其包括：堆叠结构；槽结构，其竖直延伸穿过所述堆叠结构且将所述堆叠结构划分成块结构，所述槽结构中的每一者个别地包括：绝缘衬里材料，其竖直延伸穿过所述槽结构且接触限定所述槽结构的绝缘层级和导电层级的侧壁；以及材料的晶粒，其接触所述绝缘衬里材料的侧壁，所述材料的所述晶粒包括跨越所述绝缘衬里材料的所述侧壁之间的整个宽度的第一晶粒。

实施例2：根据实施例1所述的微电子装置，其中所述材料的所述晶粒包括半导电材料。

实施例3：根据实施例1或实施例2所述的微电子装置，其中所述材料的所述晶粒包括硅和锗。

实施例4：根据实施例1到3中任一实施例所述的微电子装置，其中所述材料的所述晶粒包括至少约70原子百分比的锗。

实施例5：根据实施例1到4中任一实施例所述的微电子装置，其中所述第一晶粒构成所述材料的所述晶粒的总体积的约5体积百分比到约20体积百分比。

实施例6：根据实施例1到5中任一实施例所述的微电子装置，其中所述第一晶粒构成所述材料的晶粒的总数目的约1％到约10％。

实施例7：根据实施例1到6中任一实施例所述的微电子装置，其中所述材料的所述晶粒进一步包括具有小于所述第一晶粒的尺寸的第二晶粒，所述第二晶粒个别地接触所述绝缘衬里材料的仅一个侧壁。

实施例8：根据实施例7所述的微电子装置，其中所述第二晶粒的平均最大尺寸小于所述第一晶粒的平均最大尺寸的约二分之一。

实施例9：根据实施例1到8中任一实施例所述的微电子装置，其进一步包括额外材料，所述额外材料包括填充所述材料的相邻晶粒之间的空间的硅。

实施例10：根据实施例1到9中任一实施例所述的微电子装置，其中所述绝缘衬里材料包括：与所述绝缘层级和所述导电层级的所述侧壁接触的氮化硅；以及与所述第一晶粒接触的二氧化硅。

实施例11：根据实施例1到10中任一实施例所述的微电子装置，其中所述槽结构个别地从阵列区横向延伸到包括阶梯结构的梯级区。

实施例12：根据实施例11所述的微电子装置，其中所述材料的所述晶粒竖直上覆于所述阶梯结构。

实施例13：根据实施例1到12中任一实施例所述的微电子装置，其中所述堆叠结构包括与导电层级竖直交错的绝缘层级。

实施例14：一种存储器装置，其包括：堆叠结构，其包括布置成叠层的交替的导电结构和绝缘结构，所述叠层中的每一者个别地包括导电结构和绝缘结构；存储器单元串，其竖直延伸穿过所述堆叠结构，所述存储器单元串包括竖直延伸穿过所述堆叠结构的沟道材料；以及槽结构，其竖直延伸穿过所述堆叠结构到所述堆叠结构竖直下方的源极叠层，所述槽结构包括：第一绝缘衬里材料，其与限定所述槽结构的所述交替的导电结构和绝缘结构的侧壁接触；第二绝缘衬里材料，其与所述第一绝缘衬里材料接触；以及第一材料，其接触所述第二绝缘衬里材料的侧壁，所述第一材料中的至少一些包括从所述第二绝缘衬里材料的第一侧壁延伸到所述第二绝缘衬里材料的相对的第二侧壁的晶粒。

实施例15：根据实施例14所述的存储器装置，其中所述第一材料进一步包括尺寸小于所述晶粒的尺寸的额外晶粒。

实施例16：根据实施例15所述的存储器装置，其中所述额外晶粒的数目大于所述晶粒的数目。

实施例17：根据实施例15或实施例16所述的存储器装置，其中所述晶粒和所述额外晶粒填充所述第二绝缘衬里材料的所述第一侧壁与第二绝缘衬里材料的所述相对的第二侧壁之间的体积的约20体积百分比到约80体积百分比。

实施例18：根据实施例14到17中任一实施例所述的存储器装置，其中所述第一材料包括半导电材料。

实施例19：根据实施例18所述的存储器装置，其中所述半导电材料经过掺杂。

实施例20：根据实施例14到19中任一实施例所述的存储器装置，其中所述晶粒具有在约100nm到约300nm范围内的尺寸。

实施例21：根据实施例14到20中任一实施例所述的存储器装置，其中：所述第一绝缘衬里材料包括氮化物材料；且所述第二绝缘衬里材料包括氧化物材料。

实施例22：根据实施例14到21中任一实施例所述的存储器装置，其中所述第二绝缘衬里材料的厚度大于所述第一绝缘衬里材料的厚度。

实施例23：根据实施例14到22中任一实施例所述的存储器装置，其中所述第一材料包括导电材料。

实施例24：一种形成微电子装置的方法，所述方法包括：形成柱，所述柱包括堆叠结构的阵列区中的沟道材料，所述堆叠结构包括绝缘结构和额外绝缘结构的竖直交替序列；形成竖直延伸穿过所述堆叠结构的槽；通过所述槽去除所述额外绝缘结构；在通过所述槽去除所述额外绝缘结构之后形成竖直处于各对彼此竖直相邻的所述绝缘结构之间的导电结构；在限定所述槽的侧壁上形成绝缘衬里材料；以及在所述绝缘衬里材料的侧壁上形成第一材料的晶粒，所述第一材料的所述晶粒从所述绝缘衬里材料的第一侧壁横向延伸到所述绝缘衬里材料的相对的第二侧壁。

实施例25：根据实施例24所述的方法，其中形成所述第一材料的晶粒包括将所述绝缘衬里材料暴露于包括比含硅前体更大体积百分比的含锗前体的沉积成分。

实施例26：根据实施例24或实施例25所述的方法，其中形成第一材料的晶粒包括：将绝缘衬里材料的侧壁暴露于沉积成分；以及将所述绝缘衬里材料的所述侧壁暴露于蚀刻剂成分。

实施例27：根据实施例26所述的方法，其中将所述绝缘衬里材料的所述侧壁暴露于蚀刻剂成分包括在将所述绝缘衬里材料的所述侧壁暴露于所述沉积成分的同时将所述绝缘衬里材料的所述侧壁暴露于所述蚀刻剂成分。

实施例28：根据实施例26或实施例27所述的方法，其中使所述绝缘衬里材料的所述侧壁暴露于蚀刻剂成分包括使所述绝缘衬里材料的所述侧壁暴露于氯化氢、氯、氢溴酸、二氯硅烷、六氟化硫、四氟化碳和三氟甲烷中的一或多者。

实施例29：根据实施例24到28中任一实施例所述的方法，其中在所述绝缘衬里材料的侧壁上形成第一材料的晶粒包括在所述绝缘衬里材料的侧壁上形成所述第一材料的额外晶粒，所述额外晶粒中的每一者个别地接触所述第一侧壁和所述相对的第二侧壁中的仅一者。

实施例30：根据实施例24到29中任一实施例所述的方法，其中在所述绝缘衬里材料的侧壁上形成第一材料的晶粒包括形成所述第一材料的所述晶粒以包括半导电材料。

实施例31：根据实施例24到30中任一实施例所述的方法，其中在所述绝缘衬里材料的侧壁上形成第一材料的晶粒包括形成所述第一材料的所述晶粒以包括约10原子百分比到约40原子百分比的硅。

实施例32：根据实施例24到31中任一实施例所述的方法，其进一步包括形成竖直延伸穿过所述堆叠结构的存储器单元串。

实施例33：根据实施例24到32中任一实施例所述的方法，其中在所述绝缘衬里材料的侧壁上形成第一材料的晶粒包括：安置包括分散于所述槽中的流体中的所述第一材料的所述晶粒的浆料；以及从所述槽去除所述流体，同时基本上将所述第一材料的所述晶粒维持在所述槽内。

实施例34：一种电子系统，其包括：输入装置；输出装置；处理器装置，其以可操作方式耦合到所述输入装置和所述输出装置；以及存储器装置，其以可操作方式耦合到所述处理器装置且包括至少一个微电子装置结构，所述至少一个微电子装置结构包括：存储器单元串，其竖直延伸穿过包括绝缘结构和导电结构的竖直交替序列的堆叠结构；至少一个槽结构，其竖直延伸穿过所述堆叠结构且将所述堆叠结构分离成块结构，每个块结构包括所述存储器单元串中的一些；以及半导电材料的个别晶粒，其从所述至少一个槽结构的绝缘衬里材料的侧壁延伸到所述绝缘衬里材料的相对侧壁。

实施例35：根据实施例34所述的电子系统，其中所述半导电材料的所述个别晶粒包括锗。

实施例36：根据实施例34或实施例35所述的电子系统，其中所述半导电材料的所述个别晶粒个别地具有大于约100nm的尺寸。

实施例37：根据实施例34到36中任一实施例所述的电子系统，其进一步包括材料，所述材料包括填充所述半导电材料的邻近个别晶粒之间的空间的绝缘材料或半导电材料。

虽然已结合图式描述了某些说明性实施例，但所属领域的一般技术人员应认识到且了解，本公开涵盖的实施例不限于在本文中明确展示和描述的那些实施例。实际上，在不脱离本公开所涵盖的实施例(如本文中所主张的那些实施例，包含法定等同物)的范围的情况下，可对本文中所描述的实施例做出多种添加、删除和修改。另外，一个公开实施例的特征可与另一公开实施例的特征组合，同时仍然处于本公开的范围内。