显示基板及显示装置

本公开的实施例涉及一种显示基板及显示装置。

在显示技术领域，例如液晶显示面板或有机发光二极管(Organic Light Emitting Diode,OLED)显示面板的像素阵列通常包括多行栅线和与栅线交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上形成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用包括多个级联的移位寄存器单元的GOA为像素阵列的多行栅线提供开关态电压信号(扫描信号)，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。

发明内容

本公开至少一实施例提供一种显示基板，包括：衬底基板，包括显示区以及位于所述显示区至少一侧的周边区；以及设置在所述衬底基板的周边区上的第一栅极驱动电路；所述第一栅极驱动电路包括第一时钟信号线、第二时钟信号线和N个级联的移位寄存器单元；每个移位寄存器单元包括第一控制电路、第二控制电路、第一输出电路、第二输出电路和输出端；所述第一输出电路分别与第一节点、第一时钟信号端和所述输出端电连接，配置为在所述第一节点的电位的控制下，导通或断开所述输出端与所述第一时钟信号端之间的连接；所述第二输出电路分别与第二节点、所述输出端和第一电压端电连接，配置为在所述第二节点的电位的控制下，导通或断开所述输出端与所述第一电压端之间的连接；所述第一控制电路分别与控制端、所述第一节点和第一控制电压端电连接，配置为在所述控制端提供的控制信号的控制下，导通或断开所述第一节点与所述第一控制电压端之间的连接；所述第二控制电路分别与所述控制端、所述第二节点和第二控制电压端电连接，配置为在所述控制信号的控制下，导通或断开所述第二节点与所述第二控制电压端之间的连接，所述第一时钟信号线和所述第二时钟信号线在所述衬底基板上沿第一方向延伸，被配置为向所述移位寄存器单元的第一时钟信号端提供第一时钟信号，并且所述第一时钟信号线和所述第二时钟信号线不与同一个所述移位寄存器单元连接，所述第一输出电路包括第一输出晶体管，所述第一时钟信号线和所述第二时钟信号线在所述衬底基板上的正投影位于所述第一输出晶体管靠近所述显示区的一侧，且所述第二时钟信号线在所述衬底基板上的正投影位于所述第一输出晶体管在所述衬底基板上的正投影和所述第一时钟信号线在所述衬底基板上的正投影之间；N为大于1的整数。

例如，本公开至少一实施例提供的显示基板，还包括第三时钟信号线和第四时钟信号线，沿所述第一方向延伸，所述移位寄存器单元还包括第二节点控制电路和第三节点控制电路，所述第三节点控制电路分别与所述第一时钟信号端、第二时钟信号端、输入端和第三节点电连接，且配置为在所述第一时钟信号端提供的第一时钟信号和所述第二时钟信号端提供的第二时钟信号的控制下，控制所述第三节点与所述输入端之间连通或断开；所述第二节点控制电路分别与所述第二节点、第二电压端、第四节点、第三时钟信号端和所述控制节点电连接，配置为在所述第四节点的电位的控制下，控制所述控制节点与所述第二电压端之间连通或断开，在所述第二节点的电位的控制下，控制所述控制节点与所述第三时钟信号端之间连通或断开，并根据所述控制节点的电位，控制所述第二节点的电位；所述第三时钟信号线与第2n级移位寄存器单元的第二时钟信号端连接以提供所述第二时钟信号，所述第四时钟信号线与所述第2n级移位寄存器单元的第三时钟信号端连接以提供第三时钟信号，所述第四时钟信号线与第2n-1级移位寄存器单元的第二时钟信号端连接以提供所述第二时钟信号，所述第三时钟信号线与所述第2n-1级移位寄存器单元的第三时钟信号端连接以提供第三时钟信号，n为大于等于1小于等于N的整数；所述第三时钟信号线和所述第四时钟信号线在所述衬底基板上的正投影位于所述第一输出晶体管远离所述显示区的一侧。

例如，本公开至少一实施例提供的显示基板，还包括第二栅极驱动电路和第三栅极驱动电路，所述显示区包括多行多列的像素单元，所述第一栅极驱动电路配置为与多行像素单元中的氧化物晶体管的栅极连接，所述第二栅极驱动电路配置为与所述多行像素单元中的数据写入晶体管的栅极连接以控制所述像素单元的数据写入，所述第三栅极驱动电路配置为与所述多行像素单元中的发光控制晶体管的栅极连接以控制所述像素单元中的发光元件发光，所述第二栅极驱动电路和所述第三栅极驱动电路在所述衬底基板上的正投影位于所述第一栅极驱动电路在所述衬底基板上的正投影远离所述显示区的一侧。

例如，在本公开至少一实施例提供的显示基板中，所述第二输出电路包括第二输出晶体管，所述第一输出晶体管的有源层和所述第二输出晶体管的有源层位于一个连续的第一半导体层，所述第一半导体层沿所述第一方向延伸；所述第一输出晶体管的栅极和所述第二输出晶体管的栅极均沿与所述第一方向不同的第二方向延伸，所述第一输出晶体管的栅极包括多个在所述第一方向上并列设置的子栅极。

例如，在本公开至少一实施例提供的显示基板中，所述第一控制电路包括第一控制晶体管，所述第二控制电路包括第二控制晶体管，所述第一控制晶体管的有源层与所述第二控制晶体管的有源层在第二方向上并排设置，所述第一控制晶体管的栅极和所述第二控制晶体管的栅极一体形成且沿所述第二方向延伸，所述第一输出晶体管在所述衬底基板上的正投影位于所述第一控制晶体管和所述第二控制晶体管在所述衬底基板上的正投影和所述第二时钟信号线在所述衬底基板上的投影之间，且所述第一控制晶体管在所述衬底基板上的正投影位于所述第二控制晶体管在所述衬底基板上的正投影和所述第一输出晶体管 在所述衬底基板上的正投影之间。

例如，本公开至少一实施例提供的显示基板，还包括复位信号线、第一连接电极和第一连接走线；所述复位信号线沿所述第一方向延伸，且配置为与所述第一控制电路的控制端和所述第二控制电路的控制端连接以提供所述控制信号，所述第一连接走线沿所述第二方向延伸，所述第一连接走线的第一端通过贯穿绝缘层的过孔与所述复位信号线连接，所述第一连接走线的第二端通过贯穿绝缘层的过孔与所述第一连接电极的第一端连接；所述第一连接电极沿所述第一方向延伸，所述第一连接电极的第二端通过贯穿绝缘层的过孔与所述第一控制晶体管的栅极和所述第二控制晶体管的栅极连接。

例如，本公开至少一实施例提供的显示基板，还包括第一控制电压线，所述第一控制电压线沿所述第一方向延伸，且配置为与所述第一控制电压端连接以提供第一控制电压，所述第一控制电压线在所述衬底基板上的正投影位于所述复位信号线在所述衬底基板上的正投影靠近所述显示区的一侧。

例如，本公开至少一实施例提供的显示基板，还包括第二连接电极和第二连接走线，所述第二连接电极的第一端与所述第一控制晶体管的第一极连接且一体形成，所述第二连接电极的第二端与所述第二连接走线的第一端通过贯穿绝缘层的过孔连接，所述第二连接走线的第二端与所述第一控制电压线通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第三连接电极，所述第三连接电极的第一端和所述第一控制晶体管的第二极连接且一体形成，第三连接电极的第二端和所述第一输出晶体管的栅极通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第二控制电压线，所述第二控制电压线沿所述第一方向延伸，且配置为与所述第二控制电压端连接以提供第二控制电压，所述第一控制电压线在所述衬底基板上的正投影位于所述第二控制电压线在所述衬底基板上的正投影和所述复位信号线在所述衬底基板上的正投影之间。

例如，本公开至少一实施例提供的显示基板，还包括第四连接电极和第三连接走线，所述第四连接电极的第一端与所述第二控制晶体管的第一极连接且一体形成，所述第四连接电极的第二端与所述第三连接走线的第一端通过贯穿绝缘层的过孔连接，所述第三连接走线的第二端与所述第二控制电压线通过贯穿绝缘层的过孔连接。

例如，在本公开至少一实施例提供的显示基板中，所述移位寄存器单元还包括第四节点控制电路、第六节点控制电路和第一节点控制电路，所述第四节点控制电路分别与所述第一电压端、所述第二时钟信号端、所述第四节点和所述第三节点电连接，配置为在所述第二时钟信号的控制下，控制所述第四节点与所述第一电压端之间连通或断开，在所述第三节点的电位的控制下，控制所述第四节点与所述第二时钟信号端之间连通或断开；所述第六节点控制电路分别与第五节点、所述第三时钟信号端和第六节点电连接，配置为在所述第五节点的电位的控制下，控制所述第六节点与所述第三时钟信号端之间连通或断开，并根据所述第五节点的电位，控制所述第六节点的电位；所述第一节点控制电路分别与所 述第六节点、所述第三时钟信号端、所述第一节点、所述第二节点和所述第一时钟信号端电连接，配置为在所述第三时钟信号端提供的所述第三时钟信号的控制下，控制所述第六节点与所述第一节点之间连通或断开，在所述第二节点的电位的控制下，控制所述第一节点与所述第一时钟信号端之间连通或断开，并根据所述第一时钟信号，控制所述第一节点的电位。

例如，在本公开至少一实施例提供的显示基板中，所述第一节点控制电路包括第一晶体管、第二晶体管和第一电容；所述第一晶体管的有源层沿所述第二方向延伸，所述第一晶体管的栅极沿所述第一方向延伸，所述第二晶体管的有源层沿所述第二方向延伸，所述第一电容在所述衬底基板上的正投影位于所述第一输出晶体管的有源层在所述衬底基板上的正投影和所述第二时钟信号线在所述衬底基板上的正投影之间；在所述第二方向上，所述第二晶体管在所述衬底基板上的正投影位于所述第一晶体管在所述衬底基板上的正投影和所述第二控制晶体管在所述衬底基板上的正投影之间。

例如，本公开至少一实施例提供的显示基板，还包括第五连接电极，所述第五连接电极包括沿所述第一方向延伸的第一部分和沿所述第二方向延伸的第二部分；所述第五连接电极的第一部分的第一端和所述第二晶体管的栅极连接，所述第五连接电极的第一部分的第二端和所述第五连接电极的第二部分的第一端连接，所述第五连接电极的第二部分的第二端和所述第二控制晶体管的第二极连接且一体形成，所述第五连接电极的第二部分的第二端还和所述第二输出晶体管的栅极通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第六连接电极，所述第六连接电极呈“U”字形，所述第六连接电极的第一端与所述第一晶体管的第一极连接且一体形成，所述第六连接电极的第二端与所述第二晶体管的第一极连接且一体形成。

例如，本公开至少一实施例提供的显示基板，还包括第七连接电极和第一中间转接电极，所述第七连接电极的第一部分沿所述第一方向延伸，且与所述第二晶体管的第二极连接且一体形成，所述第七连接电极的第二部分沿所述第二方向延伸，且和所述第一输出晶体管的栅极以及所述第一电容的第一极通过贯穿绝缘层的过孔连接，所述第七连接电极的第三部分通过贯穿绝缘层的过孔与所述第一中间转接电极的第一端连接，所述第一中间转接电极的第二端作为所述第一时钟信号端和所述第一时钟信号线或所述第二时钟信号线通过贯穿绝缘层的过孔连接。

例如，在本公开至少一实施例提供的显示基板中，所述第二节点控制电路包括第三晶体管、第四晶体管和第二电容，所述第三晶体管的有源层沿所述第二方向延伸，所述第四晶体管的有源层沿所述第二方向延伸，所述第三晶体管的栅极、所述第二晶体管的栅极和所述第二电容的第一极连接且一体形成；在所述第二方向上，所述第四晶体管在所述衬底基板上的正投影位于所述第一晶体管在所述衬底基板上的正投影和所述第三晶体管在所述衬底基板上的正投影之间。

例如，本公开至少一实施例提供的显示基板，还包括第八连接电极，所述第八连接电 极的第一端和所述第三晶体管的第一极连接且一体形成，所述第八连接电极的第二端和所述第四晶体管的第一极连接且一体形成，所述第八连接电极的第三端和所述第二电容的第二电极通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第二电源线，所述第二电源线沿所述第一方向延伸，且配置为和所述第二电压端连接以提供第二电压信号，所述第二电源线在所述衬底基板上的正投影位于所述第一时钟信号线在所述衬底基板上的正投影靠近所述显示区的一侧。

例如，本公开至少一实施例提供的显示基板，还包括第九连接电极和第四连接走线，所述第九连接电极的第一端和所述第四连接走线的第一端通过贯穿绝缘层的过孔连接，所述第九连接电极的第二端和所述第四晶体管的第二极连接且一体形成；所述第四连接走线的第二端和所述第二电源线通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第三时钟信号线，与第2n级移位寄存器单元的第二时钟信号端连接以提供第二时钟信号以及与第2n-1级移位寄存器单元的第三时钟信号端连接以提供第三时钟信号，n为大于等于1小于等于N的整数，所述第三节点控制电路包括第五晶体管和第六晶体管，所述第五晶体管的有源层沿所述第二方向延伸，所述第五晶体管的栅极沿所述第一方向延伸，且与所述第七连接电极的第一端通过贯穿绝缘层的过孔连接；所述第六晶体管的有源层沿所述第一方向延伸，所述第六晶体管的栅极沿所述第二方向延伸，所述第六晶体管的栅极的第一端和所述第三时钟信号线通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第十连接电极、第十一连接电极、第十二连接电极、第五连接走线和第二中间转接电极；所述第十连接电极的第一端和所述第五连接走线的第一端通过贯穿绝缘层的过孔连接，所述第十连接电极的第二端和所述第六晶体管的第二极连接且一体形成；所述第十一连接电极的第一端和所述第五连接走线的第二端通过贯穿绝缘层的过孔连接，所述第十一连接电极的第二端和所述第五晶体管的第一极连接且一体形成；所述第十二连接电极的第一端和所述第五晶体管的第二极连接且一体形成，所述第十二连接电极的第二端和所述第二中间转接电极的第一端通过贯穿绝缘层的过孔连接。

例如，在本公开至少一实施例提供的显示基板中，所述第四节点控制电路包括第七晶体管和第八晶体管，所述第七晶体管的栅极和所述第六晶体管的栅极一体形成；所述第七晶体管的有源层和所述第八晶体管的有源层位于一个连续的第二半导体层，所述第八晶体管的有源层呈“U”字形，所述第八晶体管的栅极沿所述第二方向延伸。

例如，本公开至少一实施例提供的显示基板，还包括：第十三连接电极、第十四连接电极和第十五连接电极，所述第十三连接电极的第一端和所述第六晶体管的栅极通过贯穿绝缘层的过孔连接，第十三连接电极的第二端和所述第八晶体管的第一极连接且一体形成；所述第十四连接电极的第一端和所述第七晶体管的第一极连接且一体形成，所述第十 四连接电极的第二端和所述第八晶体管的第二极连接且一体形成；所述第十五连接电极的第一端和所述第六晶体管的第一极连接且一体形成，所述第十五连接电极的第二端和所述第八晶体管的栅极通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第一电源线，所述第一电源线沿所述第一方向延伸，且配置为和所述第一电压端连接以提供第一电压信号，所述第一电源线在所述衬底基板上的正投影位于所述第三时钟信号线在所述衬底基板上的正投影靠近所述显示区的一侧。

例如，本公开至少一实施例提供的显示基板，还包括第一转接电极和第十六连接电极，所述第一转接电极的第一端和所述第一电源线通过贯穿绝缘层的过孔连接，所述第十六连接电极的第一端和所述第七晶体管的第二极连接且一体形成，所述第十六连接电极的第二端和所述第一转接电极的第二端通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第十七连接电极和第六连接走线，所述第十七连接电极的第一端和所述第四晶体管的栅极通过贯穿绝缘层的过孔连接，所述第十七连接电极的第二端和所述第六连接走线的第一端通过贯穿绝缘层的过孔连接；所述第六连接走线的第二端和第十四连接电极的第一端通过贯穿绝缘层的过孔连接。

例如，在本公开至少一实施例提供的显示基板中，所述第六节点控制电路包括第九晶体管和第三电容，所述第一晶体管的有源层和所述第九晶体管的有源层位于一个连续的第三半导体层，所述第九晶体管的有源层沿所述第一方向延伸，所述第九晶体管的栅极沿所述第二方向延伸。

例如，本公开至少一实施例提供的显示基板，还包括第四时钟信号线、第十八连接电极和第二转接电极，与第2n级移位寄存器单元的第三时钟信号端连接以提供第三时钟信号以及与第2n-1级移位寄存器单元的第二时钟信号端连接以提供第二时钟信号，所述第二转接电极沿所述第二方向延伸，所述第十八连接电极包括沿所述第二方向延伸的第一部分、沿所述第二方向延伸的第二部分和沿所述第一方向延伸的第三部分，所述第十八连接电极的第一部分、第二部分、第三部分一体形成，所述第十八连接电极的第一部分的第一端和所述第一晶体管的栅极通过贯穿绝缘层的过孔连接，所述第十八连接电极的第一部分的第二端和所述第九晶体管的第一极连接且一体形成，所述第十八连接电极的第一部分的第三端和所述第十八连接电极的第二部分的第一端连接，所述第十八连接电极的第二部分的第二端和所述第十八连接电极的第三部分的第一端连接，所述第十八连接电极的第三部分的第二端和所述第三晶体管的第二极连接且一体形成，所述第十八连接电极的第二部分的第二端和所述第十八连接电极的第三部分的第一端通过贯穿绝缘层的过孔与所述第二转接电极的第一端连接，所述第二转接电极的第二端和所述第四时钟信号线通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第十九连接电极和第二十连接电极，所述第十九连接电极的第一端和所述第九晶体管的栅极通过贯穿绝缘层的过孔连接， 所述第十九连接电极的第二端和所述第三电容的第一极通过贯穿所述绝缘层的过孔连接；所述第二十连接电极的第一端和所述第一晶体管的第二极连接且一体形成，所述第二十连接电极的第二端和所述第三电容的第二极通过贯穿所述绝缘层的过孔连接。

例如，在本公开至少一实施例提供的显示基板中，所述第三节点与所述第二节点为同一节点；或者，所述移位寄存器单元还包括第一通断控制电路，所述第一通断控制电路分别与所述第三节点、所述第二节点和所述第一电压端电连接，所述第一通断控制电路配置为在所述第一电压端提供的第一电压信号的控制下，控制所述第三节点与所述第二节点之间连通。

例如，在本公开至少一实施例提供的显示基板中，所述第四节点和所述第五节点为同一节点；或者，所述移位寄存器单元还包括第二通断控制电路，所述第二通断控制电路分别与所述第四节点、所述第五节点和所述第一电压端电连接，所述第二通断控制电路配置为在所述第一电压端提供的第一电压信号的控制下，控制所述第四节点与所述第五节点之间连通。

例如，在本公开至少一实施例提供的显示基板中，所述第一通断控制电路包括第十晶体管，所述第二通断控制电路包括第十一晶体管，所述第十晶体管的有源层沿所述第二方向延伸，所述第十晶体管的栅极沿所述第一方向延伸，所述第十一晶体管的有源层沿所述第二方向延伸所述第十一晶体管的栅极沿所述第一方向延伸。

例如，本公开至少一实施例提供的显示基板，还包括第二十一连接电极、第二十二连接电极、第二十三连接电极、第二十四连接电极和第七连接走线；所述第二十一连接电极的第一端和所述第二输出晶体管的第一极连接且一体形成，所述第二十一连接电极的第二端和所述第十晶体管的栅极通过贯穿绝缘层的过孔连接，所述第二十一连接电极的第三端和所述第十一晶体管的栅极通过贯穿绝缘层的过孔连接以及和所述第一转接电极的第三端通过贯穿绝缘层的过孔连接；所述第二十二连接电极的第一端和第十一晶体管的第一极连接且一体形成，所述第十一晶体管的第二极和所述第十九连接电极连接且一体形成，所述第二十二连接电极的第二端和所述第四晶体管的栅极通过贯穿绝缘层的过孔连接；所述第二十三连接电极的第一端和第十晶体管的第一极连接且一体形成，所述第二十三连接电极的第二端和所述第七连接走线的第一端通过贯穿绝缘层的过孔连接；所述第二十四连接电极的第一端和第八晶体管的栅极通过贯穿绝缘层的过孔连接，所述第二十四连接电极的第二端和所述第七连接走线的第二端通过贯穿绝缘层的过孔连接。

例如，本公开至少一实施例提供的显示基板，还包括第二十五连接电极、第三转接电极和第三中间转接电极；所述第二十五连接电极的第一端和所述第一输出晶体管的第二极连接且一体形成，所述第二十五连接电极的第二端和所述第三转接电极的第一端通过贯穿绝缘层的过孔连接，以及和所述第三中间转接电极的第一端通过贯穿绝缘层的过孔连接，所述第三转接电极的第二端通过和其对应的一行像素单元中的氧化物晶体管的栅极连接，所述第三中间转接电极的第二端和下一级移位寄存器单元的第五晶体管的第一极通过贯 穿绝缘层的过孔连接。

例如，在本公开至少一实施例提供的显示基板中，本级移位寄存器单元对应的所述第二中间转接电极和其上级移位寄存器单元对应的所述第三中间转接电极一体形成。

例如，本公开至少一实施例提供的显示基板，还包括第八连接走线和第九连接走线；所述第八连接走线和所述第二栅极驱动电路的一个移位寄存器单元的输出端以及该移位寄存器单元对应的栅线连接；所述第九连接走线和所述第三栅极驱动电路的一个移位寄存器单元的输出端以及该移位寄存器单元对应的栅线连接。

例如，在本公开至少一实施例提供的显示基板中，所述第一时钟信号线与第2n-1级移位寄存器单元的第一时钟信号端连接以提供所述第一时钟信号，所述第二时钟信号线与第2n级移位寄存器单元的第一时钟信号端连接以提供所述第一时钟信号，n为大于等于1小于等于N的整数。

例如，在本公开至少一实施例提供的显示基板中，所述第三时钟信号线在所述衬底基板上的正投影位于所述第一输出晶体管在所述衬底基板上的正投影和所述第四时钟信号线在所述衬底基板上的正投影之间；或者，所述第四时钟信号线在所述衬底基板上的正投影位于所述第一输出晶体管在所述衬底基板上的正投影和所述第三时钟信号线在所述衬底基板上的正投影之间。

本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的显示基板。

为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。

图1A为一种显示面板的整体电路架构示意图；

图1B为本公开至少一实施例提供的一种第一栅极驱动电路包括的移位寄存器单元(即移位寄存器单元104)的结构示意图；

图1C是图1B所示的移位寄存器单元的一种具体实现示例的电路结构图；

图1D为图1C所示的移位寄存器单元的一种工作时序图；

图1E为图1C所示的移位寄存器单元的另一种工作时序图；

图1F为图1C所示的移位寄存器单元的又一种工作时序图；

图1G为本公开至少一实施例提供的一种像素单元的像素电路的结构示意图

图2为图1C中所示的移位寄存器单元104在显示基板上的一种布局示意图；

图3为本公开至少一实施例提供的显示基板的半导体层的平面图；

图4为本公开至少一实施例提供的显示基板的第一导电层的平面图；

图5为本公开至少一实施例提供的显示基板的第二导电层的平面图；

图6A为本公开至少一实施例提供的显示基板的第三导电层的平面图；

图6B为本公开至少一实施例提供的显示基板的过孔分布图；

图6C为本公开至少一实施例提供的显示基板的过孔分布图；

图7A为本公开至少一实施例提供的显示基板的第四导电层的平面图；

图7B为本公开至少一实施例提供的显示基板的过孔分布图；

图7C为本公开至少一实施例提供的显示基板的过孔分布图；

图8为本公开至少一实施例提供的显示基板的第五导电层的平面图；

图9A为图2所示的显示基板沿A-A`方向的一些示例的剖面图；

图9B为图2所示的显示基板沿A-A`方向的另一些示例的剖面图；以及

图10为本公开至少一实施例提供的一种显示装置。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

下面通过几个具体的实施例对本公开进行说明。为了保持本发明实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本发明实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同的参考标号表示。

图1A为一种显示面板的整体电路架构的示意图。例如，如图1A所示，101表示显示面板的整体外框线；显示面板包括显示区(即像素阵列区)102以及位于显示区102周边的周边区106，该显示区包括阵列排布的像素单元103；该周边区106包括移位寄存器单元104，多个级联的移位寄存器单元104组成第一栅极驱动电路(例如，LTPO GOA)，配置为与多行像素单元103中的氧化物晶体管的栅极连接，例如用于向显示面板101的显示区102中的阵列排布的像素单元103中的氧化物晶体管的栅极提供例如逐行移位的第一栅极扫描信号；该周边区106还包括移位寄存器单元105，多个级联的移位寄存器单元105组成第二栅极驱动电路(例如，Gate GOA)，配置为与多行像素单元103中的数据写入晶体管的栅极连接以以提供第二栅极扫描信号从而控制像素单元的数据写入；该周边区106还 包括移位寄存器单元107，多个级联的移位寄存器单元107组成第三栅极驱动电路，配置为与多行像素单元103中的发光控制晶体管的栅极连接以控制像素单元103中的发光元件发光，例如，用于向显示面板101的显示区102中的阵列排布的像素单元103提供例如逐行移位的发光控制信号，即是用于输出发光控制信号的栅极驱动电路(即EM GOA)。

如图1A所示，与数据驱动芯片IC连接的数据线DL1-DLN(N为大于1的整数)纵向穿过显示区102，以为阵列排布的像素单元103提供数据信号；与移位寄存器单元104、移位寄存器单元105和移位寄存器单元107连接的栅线GL1-GLM(M为大于1的整数)横穿显示区102，以为阵列排布的像素单元103提供第一栅极扫描信号、第二栅极扫描信号和发光控制信号。例如，各个像素单元103可以包括本领域内的具有7T1C、8T2C等电路结构的像素电路和发光元件，像素电路在通过数据线传输的数据信号和通过栅线传输的第一栅极扫描信号、第二栅线和发光控制信号的控制下工作，以驱动发光元件发光从而实现显示等操作。该发光元件例如可以为有机发光二极管(OLED)或量子点发光二极管(QLED)。

图1G为本公开至少一实施例提供的一种像素单元的像素电路的结构示意图，例如，如图1G所示，像素电路120包括驱动子电路200、第一复位子电路210、第二复位子电路220、数据写入子电路230、阈值补偿子电路240、第一发光控制子电路250、第二发光控制子电路260、防漏电子电路270和存储子电路280。下面以像素电路为图1G所示的8T1C的像素电路为例进行说明，当然还可以是其他具有氧化物晶体管的像素电路，本公开的实施例对此不作限制。

例如，如图1G所示，驱动子电路200包括控制端、第一端和第二端，且配置为控制流经发光元件121的驱动电流。例如，驱动子电路200的控制端和第一节点N11连接，第一端和第二节点N12连接，第二端和第三节点N13连接。

数据写入子电路230与驱动子电路200的第一端、数据线Vda和栅线Ga1连接，且配置为响应于栅线Ga1提供的栅极扫描信号将数据线Vda提供的数据信号写入驱动子电路200的第一端。

阈值补偿子电路240与驱动子电路200的第二端、防漏电子电路270以及栅线Ga1连接，且配置为响应于栅线Ga1提供的栅极扫描信号将基于数据信号的补偿信号写入驱动子电路200的控制端。

防漏电子电路270与驱动子电路200的控制端、阈值补偿子电路240、存储子电路280以及防漏电控制信号线Ga2连接，且配置为抑制驱动子电路200的控制端的漏电。

第一发光控制子电路250和第一电压线VDD、驱动子电路200的第一端以及发光控制信号线EM1连接，且配置为响应于发光控制信号线EM1提供的发光控制信号将第一电压线VDD提供的第一电压施加至驱动子电路200的第一端。

第二发光控制子电路260和驱动子电路200的第二端、发光元件121的第一端以及发光控制信号线EM1连接，且配置为响应于发光控制信号线EM1提供的发光控制信号，使 得驱动电流被施加至发光元件121的第一端。

第一复位子电路210与阈值补偿子电路240、防漏电子电路270、第一初始信号线Vinit1和第一复位控制信号端Re1连接，且配置为响应于第一复位控制信号端Re1接收的复位控制信号将第一初始信号线提供的初始电压通过防漏电子电路270施加至驱动子电路200的控制端。

例如，在第一复位子电路240传输第一初始信号线Vinit1输出的初始电压至驱动子电路200的控制端以对驱动子电路200的控制端进行初始化时，防漏电子电路270被配置为在防漏电控制信号的控制下导通，从而初始电压经由防漏电子电路270被传输至驱动子电路200的控制端(即第一节点N11)以对驱动子电路200的控制端进行初始化。

第二复位子电路220与第二初始信号线Vinit2、第二复位控制信号端Re2和发光元件121的第一端连接，且配置为响应于第二复位控制信号端Re2接收的复位控制信号将第二初始信号线Vinit2提供的初始电压施加至发光元件121的第一端。

例如，第一初始信号线Vinit1提供的初始电压和第二初始信号线Vinit2提供的初始电压可以相同，也可以不同。

存储子电路280与驱动子电路200的控制端和第一电压线VDD连接，且配置为存储补偿信号并将其保持在驱动子电路200的控制端。

例如，存储子电路200包括存储电容Cst1，存储电容Cst1包括第一电极板、第二电极板和第三电极板，第一电极板和第三电极板彼此电连接且相对于衬底基板10位于不同层中，第二电极板分别与第一电极板和第三电极板在垂直于衬底基板10的方向上至少部分交叠。通过设置层叠的至少三个电极板，并使第一电极板和第三电极板彼此电连接，即第一电极板和第三电极板具有相同电位，且与第二电极板电位不同，形成三层结构的存储电容，这样可以在不增加占用空间的情况下，使存储电容的面积增大，提高存储电容Cst1的电容值。例如，本公开实施例的存储电容的电容值可以由现有的两层电容的电容值60pF增加到电容值100fF。

在本公开的实施例中，在包含驱动子电路200、第一复位子电路210、第二复位子电路220、数据写入子电路230、阈值补偿子电路240、第一发光控制子电路250、第二发光控制子电路260、防漏电子电路270和存储子电路280的像素电路中，采用具有至少三层电极板的存储电容，可以在不增加占用空间的情况下有效增大存储电容尺寸，提高存储电容的电容值，进而提高驱动晶体管的栅极电位稳定性，缓解高像素密度需求下存储电容不足问题。

例如，如图1G所示，发光元件121的第二电极电连接至第二电压线VSS以接收第二电压。

例如，发光元件121可以为发光二极管等。发光二极管可以为微型发光二极管(Micro Light Emitting Diode，Micro LED)、有机发光二极管(Organic Light Emitting Diode，OLED)或量子点发光二极管(Quantum Dot Light Emitting Diodes，QLED)等。发光元件121被配 置为在工作时接收发光信号(例如，可以为驱动电流)，并发出与该发光信号相对应强度的光。发光元件121可以包括第一电极、第二电极和设置在第一电极和第二电极之间的发光层。发光元件121的第一电极可以为阳极，发光二极管的第二电极可以为阴极。需要说明的是，在本公开的实施例中，发光元件的发光层可以包括电致发光层本身以及位于电致发光层两侧的其他公共层，例如，空穴注入层、空穴传输层、电子注入层以及电子传输层等等。一般发光元件121具有发光阈值电压，在发光元件121的第一电极和第二电极之间的电压大于或等于发光阈值电压时进行发光。在实际应用中，可以根据实际应用环境来设计确定发光元件121的具体结构，在此不作限定。

例如，如图2A所示，驱动子电路200包括驱动晶体管M3，第一复位子电路210包括第一复位晶体管M1，第二复位子电路220包括第二复位晶体管M7，数据写入子电路230包括数据写入晶体管M4，阈值补偿子电路240包括阈值补偿晶体管M2，第一发光控制子电路250包括第一发光控制晶体管M5，第二发光控制子电路260包括第二发光控制晶体管M6，防漏电子电路270包括防漏电晶体管M8。

驱动子电路200的控制端包括驱动晶体管M3的栅极，驱动子电路200的第一端包括驱动晶体管M3的第一极，驱动子电路20的第二端包括驱动晶体管M3的第二极。驱动晶体管M3的栅极电连接到第一节点N11，驱动晶体管M3的第一极电连接到第二节点N12，驱动晶体管M3的第二极电连接到第三节点N13。

数据写入晶体管M4的栅极电连接扫描信号线Ga1，数据写入晶体管M4的第一极电连接至数据线Vda，数据写入晶体管M4的第二极电连接至第二节点N12，即电连接至驱动晶体管M3的第一极。

阈值补偿晶体管M2的栅极电连接扫描信号线Ga1，阈值补偿晶体管M2的第一极电连接至防漏电晶体管M8的第一极，阈值补偿晶体管M2的第二极电连接至第三节点N13，即电连接至驱动晶体管M3的第二极。

第一发光控制晶体管M5的栅极电连接发光控制信号线EM1以接收发光控制信号，第一发光控制晶体管M5的第一极电连接至第一电压线VDD以接收第一电压，第一发光控制晶体管M5的第二极电连接至第二节点N12，即电连接至驱动晶体管M3的第一极。

第二发光控制晶体管M6的栅极电连接发光控制信号线EM1以接收发光控制信号，第二发光控制晶体管M6的第一极电连接至第四节点N14，即电连接至发光元件121的第一电极，第二发光控制晶体管M6的第二极电连接至第三节点N13，即电连接至驱动晶体管M3的第二极。

第一复位晶体管M1的栅极电连接第一复位控制信号端Re1，第一复位晶体管M1的第一极电连接至阈值补偿晶体管M2的第一极和防漏电晶体管M8的第一极，第一复位晶体管M1的第二极电连接至第一初始信号线Vinit1。

第二复位晶体管M7的栅极电连接第二复位控制信号端Re2，第二复位晶体管M7的第一极电连接至第二初始信号线Vinit2，第二复位晶体管M7的第二极电连接至第四节点 N14，即电连接至发光元件121的第一电极。

防漏电晶体管M8的栅极电连接防漏电控制信号线Ga2，防漏电晶体管M8的第一极电连接至阈值补偿晶体管M2的第一极和第一复位晶体管M1的第一极，防漏电晶体管M8的第二极电连接至第一节点N11，即电连接至驱动晶体管M3的栅极。

例如，在像素电路中未设置防漏电晶体管M8的情况下，驱动晶体管M3栅极的漏电途径为晶体管M1和M2，为了抑制漏电流，在一些示例中，可以将第一复位晶体管M1和阈值补偿晶体管M2设置为双栅的晶体管。在像素电路中设置有防漏电晶体管M8的情况下，驱动晶体管M3栅极的漏电途径为晶体管M8-M1和M8-M2，与原有像素电路的漏电途径晶体管M1和M2相比，路径漏电更低，且防漏电晶体管M8的漏电流为关键参考指标，因此可以将第一复位晶体管M1和阈值补偿晶体管M2设置为单栅的晶体管，以节省空间。防漏电晶体管M8可以是氧化物半导体薄膜晶体管(Oxide TFT)，氧化物半导体薄膜晶体管具备磁滞特性好和漏电流低(1e-14A以下)的特点，同时迁移率较低，故可以采用氧化物半导体薄膜晶体管以保证驱动晶体管栅极电压稳定性。

例如，存储电容Cst1的第一电极板CC1和第三电极板CC3均电连接至驱动子电路200的控制端，存储电容Cst1的第二电极板CC2电连接至第一电压线VDD以接收第一电压。在垂直于衬底基板10的方向上，第二电极板位于第一电极板和第三电极板之间。

例如，第一电压线VDD输出的电压和第二电压线VSS输出的电压之一为高电压，另一个为低电压。例如，如图2A所示的实施例中，第一电压线VDD输出的电压为恒定的第一电压，第一电压为正电压；而第二电压线VSS输出的电压为恒定的第二电压，第二电压为负电压等。例如，在一些示例中，第二电压线VSS可以接地。

需要说明的是，本公开的实施例中采用的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，薄膜晶体管可以包括氧化物半导体薄膜晶体管、非晶硅薄膜晶体管或多晶硅薄膜晶体管等。例如，在本公开实施例的描述中，驱动晶体管M3、数据写入晶体管M4、阈值补偿晶体管M2、第一发光控制晶体管M5、第二发光控制晶体管M6、第一复位晶体管M1和第二复位晶体管M7均可以为低温多晶硅(Low Temperature Poly-silicon，简称LTPS)薄膜晶体管，防漏电晶体管M8可以是氧化物半导体薄膜晶体管。晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管，除作为控制极的栅极，直接描述了其中一极为第一极，另一极为第二极，所以本公开的实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。

需要注意的是，上述像素电路的具体工作过程可参考本领域的描述，在此不再赘述。

例如，第一栅极驱动电路的各级移位寄存器单元输出端与防漏电晶体管M8的栅极连接以提供第一栅极扫描信号；第二栅极驱动电路与数据写入晶体管M4的栅极连接以提供第二栅极扫描信号，第三栅极驱动电路的与第一发光控制晶体管M5和第二发光控制晶体管M6的栅极连接以提供发光控制信号。

图1B为本公开至少一实施例提供的一种第一栅极驱动电路包括的移位寄存器单元(即移位寄存器单元104)的结构示意图；图1C是图1B所示的移位寄存器单元的一种具体实现示例的电路结构图；图1D为图1C所示的移位寄存器单元的一种工作时序图；图1E为图1C所示的移位寄存器单元的另一种工作时序图；图1F为图1C所示的移位寄存器单元的又一种工作时序图。下面结合图1B-图1F对本公开至少一实施例提供的第一栅极驱动电路的移位寄存器单元进行详细地介绍。

如图1B所示，本公开至少一实施例所述的移位寄存器单元包括第一控制电路11、第二控制电路12、第一输出电路13、第二输出电路14、输出端O1、第三节点控制电路51、第二节点控制电路52、第四节点控制电路53、第六节点控制电路54、第一节点控制电路55、第一通断控制电路56和第二通断控制电路57。

例如，第一输出电路13分别与第一节点N1、第一时钟信号端K1和输出端O1电连接，用于在第一节点N1的电位的控制下，导通或断开输出端O1与第一时钟信号端K1之间的连接。

例如，第二输出电路14分别与第二节点N2、输出端O1和第一电压端V1电连接，用于在第二节点N2的电位的控制下，导通或断开输出端O1与第一电压端V1之间的连接。

例如，第一控制电路11分别与控制端R1、第一节点N1和第一控制电压端RG1电连接，用于在控制端R1提供的控制信号的控制下，导通或断开第一节点N1与第一控制电压端RG1之间的连接。

例如，第二控制电路12分别与控制端R1、第二节点N2和第二控制电压端RG2电连接，用于在控制信号的控制下，导通或断开第二节点N2与第二控制电压端RG2之间的连接。

例如，第三节点控制电路51分别与第一时钟信号端K1、第二时钟信号端K2、输入端I1和第三节点N3电连接，用于在第一时钟信号端K1提供的第一时钟信号和第二时钟信号端K2提供的第二时钟信号的控制下，控制第三节点N3与输入端I1之间连通或断开。

例如，第二节点控制电路52分别与第二节点N2、第二电压端V2、第四节点N4、第三时钟信号端K3和控制节点N0电连接，用于在第四节点N4的电位的控制下，控制控制节点N0与第二电压端V2之间连通或断开，在第二节点N2的电位的控制下，控制控制节点N0与第三时钟信号端K3之间连通或断开，并根据控制节点N0的电位，控制第二节点N2的电位。

例如，第四节点控制电路53分别与第一电压端V1、第二时钟信号端K2、第四节点N4和第三节点N3电连接，用于在K2提供的第二时钟信号的控制下，控制第四节点N4与第一电压端V1之间连通或断开，在第三节点N3的电位的控制下，控制第四节点N4与第二时钟信号端K2之间连通或断开。

例如，第六节点控制电路54分别与第五节点N5、第三时钟信号端K3和第六节点N6电连接，用于在第五节点N5的电位的控制下，控制第六节点N6与第三时钟信号端K3之 间连通或断开，并根据第五节点N5的电位，控制第六节点N6的电位。

例如，第一节点控制电路55分别与第六节点N6、第三时钟信号端K3、第一节点N1、第二节点N2和第一时钟信号端K1电连接，用于在第三时钟信号端K3提供第三时钟信号的控制下，控制第六节点N6与第一节点N1之间连通或断开，在第二节点N2的电位的控制下，控制第一节点N1与第一时钟信号端K1之间连通或断开，并根据K1提供的第一时钟信号，控制第一节点N1的电位。

例如，第一通断控制电路56分别与第三节点N3、第二节点N2和第一电压端V1电连接，第一通断控制电路56用于在第一电压端V1提供的第一电压信号的控制下，控制第三节点N3与第二节点N2之间连通或断开。

例如，第二通断控制电路57分别与第四节点N4、第五节点N5和第一电压端V1电连接，第二通断控制电路57用于在第一电压端V1提供的第一电压信号的控制下，控制第四节点N4与第五节点N5之间连通或断开。

例如，如图1C所示，第一控制电路11包括第一控制晶体管T01；第一控制晶体管T01的栅极与控制端R1电连接，第一控制晶体管T01的源极与第一控制电压端RG1电连接，第一控制晶体管T01的漏极与第一节点N1电连接。

第二控制电路12包括第二控制晶体管T02；第二控制晶体管T02的栅极与控制端R1电连接，第二控制晶体管T02的源极与第二控制电压端RG2电连接，第二控制晶体管T02的漏极与第二节点N2电连接。

第一输出电路13包括第一输出晶体管T11，第二输出电路包括第二输出晶体管T12，第一输出晶体管T11的栅极与第一节点N1电连接，第一输出晶体管T11的源极与第一时钟信号端K1电连接，第一输出晶体管T11的漏极与输出端O1电连接；第二输出晶体管T12的栅极与第二节点N2电连接，第二输出晶体管T12的源极与低电压端V01电连接，第二输出晶体管T12的漏极与输出端O1电连接。

例如，如图1C所示，第一节点控制电路包括第一晶体管T1、第二晶体管T2和第一电容C1。第一晶体管T1的栅极与第三时钟信号端K3电连接，第一晶体管T1的第二极与第六节点N6电连接，第一晶体管T1的第一极与第一节点N1电连接；第二晶体管T2的栅极与所述第二节点N2电连接，第二晶体管T2的第二极与第一时钟信号端K1电连接，第二晶体管T2的第一极与第一节点N1电连接；第一电容C1的第二极与第一节点N1电连接，第一电容C1的第一极与第一时钟信号端K1电连接。

第二节点控制电路包括第三晶体管T3、第四晶体管T4和第二电容C2，第三晶体管T3的栅极与第二节点N2电连接，第三晶体管T3的第一极与第三时钟信号端K3电连接，第三晶体管T3的第二极与控制节点N0电连接；第四晶体管T4的栅极与第四节点N4电连接，第四晶体管T4的第二极与高电压端V02电连接，第四晶体管T4的第一极与控制节点N0电连接；第二电容C2的第一极与第二节点N2电连接，第二电容C2的第二极与控制节点N0电连接。

第三节点控制电路包括第五晶体管T5和第六晶体管T6，第四节点控制电路包括第七晶体管T7和第八晶体管T8，第六节点控制电路包括第九晶体管T9和第三电容C3，第五晶体管T5的栅极与第一时钟信号端K1电连接，第五晶体管T5的第二极与输入端I1电连接。

第六晶体管T6的栅极与第二时钟信号端K2电连接，第六晶体管的第二极与第五晶体管T5的第一极电连接，第六晶体管T6的第一极与第三节点N3电连接；第七晶体管T7的栅极与第二时钟信号端K2电连接，第七晶体管T7的第二极与低电压端V01电连接，第七晶体管T7的第一极与第四节点N4电连接；第八晶体管T8的栅极与第三节点N3电连接，第八晶体管T8的第一极与第二时钟信号端K2电连接，第八晶体管T8的第二极与第四节点N4电连接；第九晶体管T9的栅极与第五节点N5电连接，第九晶体管T9的第一极与第三时钟信号端K3电连接，第九晶体管T9的第二极与第六节点N6电连接；第三电容C3的第一极与第五节点N5电连接，第三电容C3的第二极与第六节点N6电连接。

第一通断控制电路包括第十晶体管T10，第二通断控制电路包括第十一晶体管T0；第十晶体管T10的栅极与低电压端V01电连接，第十晶体管T10的第一极与第三节点N3电连接，第十晶体管T10的第二极与第二节点N2电连接；第十一晶体管T11的栅极与低电压端V01电连接，第十一晶体管T0的第一极与第四节点N4电连接，第十一晶体管T0的第二极与第五节点N5电连接。

在图1C所示的移位寄存器单元的至少一实施例中，第一电压端为低电压端V01，第二电压端为高电压端V02，但不以此为限。

该移位寄存器单元包括但不限于图1C的配置方式，例如，该移位寄存器单元104中的各个晶体管为P型薄膜晶体管，也可以采用N型晶体管或混合采用P型晶体管和N型晶体管，只需同时将选定类型的晶体管的端口极性按照本公开的实施例中的相应晶体管的端口极性进行连接即可。

需要说明的是，该移位寄存器单元中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，这里均以薄膜晶体管为例进行说明，例如该晶体管的有源层(沟道区)采用半导体材料，例如，多晶硅(例如低温多晶硅或高温多晶硅)、非晶硅、氧化铟镓锡(IGZO)等，而栅极、源极、漏极等则采用金属材料，例如金属铝或铝合金。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，在本公开的实施例中，电容的电极可以采用金属电极或其中一个电极采用半导体材料(例如掺杂的多晶硅)。

如图1D所示，本公开实施例如图1C所示的移位寄存器单元在工作时，该移位寄存器单元的工作时段可以包括第一阶段t1、第二阶段t2、第三阶段t3和第四阶段t4。

在第一阶段t1，I1提供低电压信号，K1提供的第一时钟信号的电位为低电压，K2提供的第二时钟信号的电位为低电压，K3提供的第三时钟信号的电位为高电压，T7打开， T5和T6打开，N3的电位为低电压，T8打开，N4的电位为低电压，T4打开，N0的电位为高电压，N2的电位为低电压，T3打开，N5的电位为低电压，T9打开，N6的电位为高电压，T1关断，T2打开，N1的电位为低电压，T11和T12都打开，O1输出低电压信号。

在第二阶段t2，I1提供低电压信号，K1提供的第一时钟信号的电位为高电压，K2提供的第二时钟信号的电位为高电压，K3提供的第三时钟信号的电位由低电压变为高电压。

在第二阶段t2，当所述第三时钟信号的电位为低电压时，T6关断，N3的电位维持为低电压，T7关断，T8打开，N4的电位为高电压，N5的电位为高电压，T4关断，N2的电位为低电压，T2打开，N1的电位为高电压，T11关断，T12打开，O1输出低电压信号。

在第三阶段t3，I1提供高电压信号，K1提供的第一时钟信号的电位为低电压，K2提供的第二时钟信号的电位为低电压，K3提供的第二时钟信号的电位为高电压，T7打开，N4的电位为低电压，N5的电位为低电压，T5和T6都打开，N3的电位为高电压，N2的电位为高电压，T8关断，T4打开，T3关断，T9打开，N6的电位为高电压，T1关断，T11和T12都关断，O1维持输出低电压信号。

在第四阶段t4，I1提供低电压信号，K1提供的第一时钟信号的电位为高电压，K2提供的第二时钟信号的电位为高电压，K3提供的第三时钟信号的电位由低电压变为高电压。

在第四阶段t4，当所述第三时钟信号的电位为低电压时，T6关断，N3的电位维持为高电压，N2的电位为高电压，T2关断，T8关断，T7关断，N4的电位维持为低电压，N5的电位为低电压，T9打开，N6的电位由低电压变为高电压，T1打开，N1的电位变为-3V(在第四阶段t4，T1和T9都打开，由于p型薄膜晶体管在传递低电位时存在阈值电压损失，因此N1的电位变为-3V)，此时第一时钟信号的电位为7V，T11打开，T12关断，O1输出高电压信号。

例如，在另一些示例中，在第二阶段t2，当第三时钟信号的电位为高电压时，T1关断，N1的电位维持为高电压，T11继续关断，N2的电位为低电压，T12继续打开。

在第四阶段，当第三时钟信号的电位为高电压时，T1关断，N1的电位维持为负电压，T11继续打开，N2的电位为高电压，T12继续关断。

例如，在上述工作过程中，T11可以常开，以通过分压而防止N2的电位不会变化过大，T12可以常开，以通过分压而防止N5的电位不会变化过大。

本公开如图1C所示的移位寄存器单元在工作时，如图1E所示，驱动周期包括依次设置的驱动时段S1和保持时段S2。

在驱动时段S1，R1提供高电压信号，RG1和RG2提供低电压信号，T01和T02都关断，N1与RG1之间断开，N2与RG2之间断开。

在驱动时段S1，K1提供第一时钟信号，在保持时段S2，K1持续提供低电压信号。

在保持时段S2，R1提供低电压信号，RG1和RG2提供低电压信号，T01和T02都打开，N1与RG1之间连通，N2与RG2之间连通，以保证N1的电位和N2的电位都为低电压，使得在保持时段S2，第一输出电路13包括的第一输出晶体管和第二输出电路14包括 的第二输出晶体管都打开，防止异常驱动。

在本公开至少一实施例中，当在保持时段S2，K1持续提供低电压信号时，在保持时段S2，第一输出晶体管和第二输出晶体管可以都打开，以使得O1输出低电压信号。

本公开至少一实施例提供的移位寄存器单元可以应用于显示装置，移位寄存器可以用于提供第一栅极驱动扫描信号，当然也可以用于提供第二栅极驱动扫描信号或发光控制信号，但不以此为限。下面以图1B所示的移位寄存器单元用于提供第一栅极驱动扫描信号为例进行说明。

在具体实施时，当对显示装置进行低频驱动时，驱动周期可以包括驱动时段和保持时段，在驱动时段，第一栅极驱动电路的多个移位寄存器单元依次输出栅极驱动扫描信号；在保持时段，移位寄存器单元包括的多级驱动电路都输出第一电压信号。

在本公开至少一实施例中，当移位寄存器单元用于提供第一栅极驱动扫描信号时，显示装置中的像素单元的像素电路中的栅极接入栅极驱动扫描信号的晶体管为n型晶体管，此时第一电压信号可以为低电压信号；当移位寄存器单元用于提供第二栅极驱动扫描信号时，显示装置中的像素电路中的栅极接入栅极驱动扫描信号的晶体管为p型晶体管，此时第一电压信号可以为高电压信号；当移位寄存器单元用于提供发光控制信号时，当显示装置中的像素电路中的栅极接入发光控制信号的晶体管为n型晶体管时，第一电压信号可以为低电压信号，当显示装置中的像素电路中的栅极接入发光控制信号的晶体管为p型晶体管时，第一电压信号可以为高电压信号。

在本公开至少一实施例中，以移位寄存器单元用于提供第一栅极驱动扫描信号，显示装置中的像素单元的像素电路中的栅极接入栅极驱动扫描信号的晶体管为n型晶体管，第一电压信号为低电压信号举例说明。

在进行低频驱动(例如，在1Hz(赫兹)点灯时)时，驱动周期持续的时间可以为60帧时间，驱动时段持续的时间可以为1帧时间，保持时段持续的时间可以为59帧时间，保持时段可以为Vertical Blank(垂直空白)时段。

如图1E所示，在一种情况下，在驱动时段S1中的相应级输出时间段，O1输出的驱动信号的电位为高电压，K1提供第一时钟信号；在保持时段S2，O1输出低电压信号，K1持续提供低电压信号，这样可以节省功耗。

如图1F所示，在另一种情况下，在驱动时段S1中的相应级输出时间段，O1输出的驱动信号的电位为高电压，K1提供第一时钟信号；在保持时段S2包括第一保持时间段S21和第二保持时间段S22；在第一保持时间段S21，K1提供第一时钟信号，在第二保持时间段S22，K1持续提供低电压信号，以节省功耗。

在相关技术中，在保持时段S2，当K1提供低电压信号时，由于第一输出电路13中的第一输出晶体管和第二输出电路14中的第二输出晶体管长期处于电压应力下，会导致第一输出晶体管的特性漂移以及第二输出晶体管的特性漂移，从而使得栅极驱动扫描信号的电位不能维持为第一电压，导致移位寄存器单元输出异常。基于此，本公开至少一实施例 提供的移位寄存器单元通过采用第一控制电路11和/或第二控制电路12，以在保持时段S2，当K1持续提供低电压信号时，能够使得当栅极驱动扫描信号不为第一电压信号时，可以通过第一控制电路11和/或所述第二控制电路12的控制将栅极驱动扫描信号恢复为第一电压信号，以保证移位寄存器单元的工作稳定性。

另外，发明人注意到，在移位寄存器单元的工作过程中和对显示区像素单元提供栅极驱动扫描信号的过程中，如何降低时钟信号线上的负载以及栅线上的负载以提高显示面板的驱动能力成为本领域技术人员亟需解决的问题。

本公开至少一实施例提供一种显示基板，包括：衬底基板，包括显示区以及位于显示区至少一侧的周边区；以及设置在衬底基板的周边区上的第一栅极驱动电路，第一栅极驱动电路包括第一时钟信号线、第二时钟信号线和N个级联的移位寄存器单元；每个移位寄存器单元包括第一控制电路、第二控制电路、第一输出电路、第二输出电路和输出端；第一输出电路分别与第一节点、第一时钟信号端和输出端电连接，配置为在第一节点的电位的控制下，导通或断开输出端与第一时钟信号端之间的连接；第二输出电路分别与第二节点、输出端和第一电压端电连接，配置为在第二节点的电位的控制下，导通或断开输出端与第一电压端之间的连接；第一控制电路分别与控制端、第一节点和第一控制电压端电连接，配置为在控制端提供的控制信号的控制下，导通或断开第一节点与第一控制电压端之间的连接；第二控制电路分别与控制端、第二节点和第二控制电压端电连接，配置为在控制信号的控制下，导通或断开第二节点与第二控制电压端之间的连接，第一时钟信号线和第二时钟信号线在衬底基板上沿第一方向延伸，被配置为向所述移位寄存器单元的第一时钟信号端提供第一时钟信号，并且所述第一时钟信号线和所述第二时钟信号线不与同一个所述移位寄存器单元连接，第一输出电路包括第一输出晶体管，第一时钟信号线和第二时钟信号线在衬底基板上的正投影位于第一输出晶体管靠近显示区的一侧，且第二时钟信号线在衬底基板上的正投影位于第一输出晶体管在衬底基板上的正投影和第一时钟信号线在衬底基板上的正投影之间；N为大于1的整数。

本公开至少一实施例还提供一种对应于上述显示基板的显示装置。

本公开至少一实施例提供的显示基板，通过改变第一时钟信号线CLK1和第二时钟信号线CLK2的位置，可以降低第一时钟信号线CLK1和第二时钟信号线CLK2的负载，从而提高显示基板的驱动能力。

下面结合附图对本公开的实施例及其一些示例进行详细说明。

本公开至少一实施例提供一种显示基板。图2为图1C中所示的移位寄存器单元104在显示基板上的一种布局示意图。

例如，如图1A所示，该显示基板1包括：衬底基板10，包括显示区102以及位于显示区102至少一侧的周边区106；以及还包括设置在衬底基板10的周边区上的第一栅极驱动电路(LTPO GOA)、第一时钟信号线CLK1和第二时钟信号线CLK2。

例如，第一栅极驱动电路包括N个级联的移位寄存器单元104。为了表述方便、简洁， 下面以移位寄存器单元104为例进行介绍。

例如，如图1B和图1C所示，每个移位寄存器单元包括第一控制电路、第二控制电路、第一输出电路、第二输出电路和输出端；关于移位寄存器单元的第一控制电路、第二控制电路、第一输出电路、第二输出电路的介绍可参考上述图1B和图1C的介绍，在此不再赘述。

例如，第一时钟信号线CLK1和第二时钟信号线CLK2在衬底基板10上沿第一方向Y延伸，被配置为向移位寄存器单元的第一时钟信号端K1提供第一时钟信号，并且第一时钟信号线CLK1和第二时钟信号线CLK2不与同一个移位寄存器单元连接。例如，第一时钟信号线CLK1与第2n-1(n为大于等于1小于等于N的整数)级移位寄存器单元的第一时钟信号端K1连接以提供第一时钟信号，第二时钟信号线CLK2与第2n级移位寄存器单元的第一时钟信号端K1连接以提供第一时钟信号。例如，第一级移位寄存器单元(图中未示出)的第一时钟信号端K1(如图1B所示)和第一时钟信号线CLK1连接以接收第一时钟信号，第二级移位寄存器单元(图中未示出)的第一时钟信号端K1和第二时钟信号线CLK2连接以接收第一时钟信号，需要注意的是，各级移位寄存器单元和时钟信号线的连接方式还可以采用本领域内的其他的连接方式，本公开的实施例对此不作限制。例如，第一级移位寄存器单元的输入端I1和触发信号线(GSTV)连接以接收触发信号作为输入信号，第二级移位寄存器单元的输入端和上一级移位寄存器单元(即，第一级移位寄存器单元)的输出端O1连接，其余各级移位寄存器单元的连接方式与此类似。下面以第n+1级移位寄存器单元105的结构为例进行说明，本公开的实施例对此不作限制。

例如，第一输出电路13包括第一输出晶体管T11，第一时钟信号线CLK1和第二时钟信号线CLK2在衬底基板10上的正投影位于第一输出晶体管T11靠近显示区103的一侧，且第二时钟信号线CLK2在所述衬底基板10上的正投影位于第一输出晶体管T11在衬底基板10上的正投影和第一时钟信号线CLK1在衬底基板10上的正投影之间。N为大于1的整数，n为大于等于1小于等于N的整数。

在本公开的实施例中，将与第一输出晶体管T11连接的第一时钟信号线CLK1和第二时钟信号线CLK2设置在第一输出晶体管T11和显示区102之间，即设置在靠近第一输出晶体管T11的位置，从而可以避免由于第一输出晶体管T11和第一时钟信号线CLK1与第二时钟信号线CLK2的距离较远而导致其之间的连接走线较长，从而可以避免由于较长的连接走线导致的第一时钟信号线CLK1和第二时钟信号线CLK2上的负载，由此可以降低第一时钟信号线CLK1与第二时钟信号线CLK2上的负载，从而可以保证移位寄存器单元104输出的栅极驱动扫描信号的准确性，提高移位寄存器单元的驱动能力。

例如，如图2所示，该显示基板1还包括第三时钟信号线CLK3和第四时钟信号线CLK4，沿第一方向Y延伸。

例如，移位寄存器单元104还包括第二节点控制电路和第三节点控制电路，关于移位寄存器单元的第二节点控制电路和第三节点控制电路的介绍可参考上述图1B和图1C的介 绍，在此不再赘述。

例如，第三时钟信号线CLK3与第2n级移位寄存器单元的第二时钟信号端K2连接以提供第二时钟信号，第四时钟信号线CLK4与第2n级移位寄存器单元的第三时钟信号端K3连接以提供第三时钟信号。第四时钟信号线CLK4与第2n-1级移位寄存器单元的第二时钟信号端K2连接以提供第二时钟信号，第三时钟信号线CLK3与第2n-1级移位寄存器单元的第三时钟信号端K3连接以提供第三时钟信号。

例如，第三时钟信号线CLK3和所述第四时钟信号线CLK4在所述衬底基板10上的正投影位于第一输出晶体管T11远离显示区102的一侧，且第三时钟信号线CLK3在衬底基板10上的正投影位于第一输出晶体管T11在衬底基板10上的正投影和第四时钟信号线CLK4在衬底基板10上的正投影之间；或者第四时钟信号线CLK4在衬底基板10上的正投影位于第一输出晶体管T1在衬底基板10上的正投影和第三时钟信号线CLK3在衬底基板10上的正投影之间。

例如，如图2所示，该显示基板1还包括第二栅极驱动电路(Gate GOA)和第三栅极驱动电路(EM GOA)。

例如，显示区102包括多行多列的像素单元，第一栅极驱动电路(LTPO GOA)配置为与多行像素单元中的氧化物晶体管的栅极连接，例如，与图1G中所示的防漏电晶体管M8连接。

例如，第二栅极驱动电路配置为与多行像素单元中的数据写入晶体管的栅极连接(例如，与图1G中所示的数据写入晶体管M4连接)以控制所述像素单元的数据写入。

例如，第三栅极驱动电路配置为与多行像素单元中的发光控制晶体管的栅极连接(例如，与图1G中所示的第一发光控制控制晶体管M5和第二发光控制晶体管M6连接)以控制像素单元中的发光元件121发光。

例如，如图1A所示，第二栅极驱动电路(例如，Gate GOA)和第三栅极驱动电路(即EM GOA)在衬底基板10上的正投影位于第一栅极驱动电路(例如，LTPO GOA)在衬底基板10上的正投影远离显示区102的一侧，由于越是远离显示区，栅线就越长，栅线上的负载就越大，因此，通过上述方式将第一栅极驱动电路设置在最靠近显示区的一侧，最大化的减小了栅线的长度，并且避免了与第一栅极驱动电路连接的栅线与第二栅极驱动和第三栅极驱动电路交叠，从而可以使得与第一栅极驱动电路连接的栅线上的负载最小。

如图1A所示，第二栅极驱动电路(例如，Gate GOA)在衬底基板10上的正投影位于第三栅极驱动电路(即EM GOA)在衬底基板10上的正投影和第一栅极驱动电路(例如，LTPO GOA)在衬底基板10上的正投影之间，需要注意的是，第二栅极驱动电路和第三栅极驱动电路的位置不限于图1A中所示的排布方式，还可以采用第三栅极驱动电路(即EM GOA)在衬底基板10上的正投影位于第二栅极驱动电路(例如，Gate GOA)在衬底基板10上的正投影和第一栅极驱动电路(例如，LTPO GOA)在衬底基板10上的正投影之间的排布方式，本公开的实施例对此不作限制。

例如，该衬底基板1010可以采用例如玻璃、塑料、石英或其他适合的材料，本公开的实施例对此不作限制。

需要注意的是，本公开的实施例仅示意性地示出了与第一时钟信号端K1连接的2条时钟信号线(第一时钟信号线CLK1和第二时钟信号线CLK2)，还可以包括4条、6条或8条等更多的时钟信号线，本公开的实施例对此不作限制。对应地，当时钟信号线的数量发生变化时，显示基板上的移位寄存器单元104与时钟信号线的连接关系也相应的发生变化，具体的可参考本领域的设计，在此不再赘述。

图3至图8分别示出了图2所示显示基板的各层布线的平面图。图3为本公开至少一实施例提供的显示基板的半导体层的平面图，图4为本公开至少一实施例提供的显示基板的第一导电层的平面图，图5为本公开至少一实施例提供的显示基板的第二导电层的平面图，图6A为本公开至少一实施例提供的显示基板的第三导电层的平面图，图6B为本公开至少一实施例提供的显示基板的过孔分布图，图6C为本公开至少一实施例提供的显示基板的过孔分布图，图7A为本公开至少一实施例提供的显示基板的第四导电层的平面图，图7B为本公开至少一实施例提供的显示基板的过孔分布图，图8为本公开至少一实施例提供的显示基板的第五导电层的平面图。图9A为图2所示的显示基板沿A-A`方向的一些示例的剖面图；图9B为图2所示的显示基板沿A-A`方向的另一些示例的剖面图。下面结合图3-图9B对本公开至少一实施例提供的显示基板的层叠结构进行详细地介绍。

例如，层间绝缘层(例如，包括第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层等)可以位于图3至图8所示的层结构之间。例如，第一绝缘层350(如图9A所示)位于图3所示的半导体层310和图4所示的第一导电层320之间，第二绝缘层360(如图9A所示)位于图4所示的第一导电层320和图5所示的第二导电层330之间，第三绝缘层370(如图9A所示)位于图5所示的第二导电层330和图6A所示的第三导电层340之间，第四绝缘层470位于图6A所示的第三导电层340和图7A所示的第四导电层350之间。第五绝缘层380位于图7A所示的第四导电层350和图8所示的第五导电层460之间。图6B-6D所示的过孔分别为贯穿第一绝缘层350、第二绝缘层360、第三绝缘层370或第四绝缘层中一层或几层的过孔，图7B为贯穿第五绝缘层380的过孔。

例如，如图9B所示，该显示基板1还包括第六绝缘层390，该第六绝缘层390位于第四导电层350上，用于遮挡第四导电层350。图7C为贯穿第六绝缘层390的过孔。

例如，第一绝缘层至第六绝缘层的材料可以包括例如SiNx、SiOx、SiNxOy等无机绝缘材料、例如有机树脂等有机绝缘材料，或其它适合的材料，本公开的实施例对此不作限定。

下面结合图2-图9A对本公开至少一实施例提供的显示基板进行详细地介绍。

例如，图2中所示的移位寄存器单元104的各个晶体管的有源层可以形成在图3所示的半导体层310上。半导体层310可采用半导体材料图案化形成。例如，如图3所示，根据需要，该半导体层310可以为短棒状或具有弯曲或弯折的形状，可用于制作上述各个晶 体管的有源层。各有源层可包括源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道区。例如，沟道区具有半导体特性；源极区域和漏极区域在沟道区的两侧，并且可掺杂有杂质，并因此具有导电性。例如，该源极区域为有源层的一部分，与该源极区域接触的金属电极(例如，位于第四导电层350)对应于晶体管的源极(或叫做第一极)，漏极区域为有源层的一部分，与该漏极区域接触的金属电极(例如，位于第四导电层350)对应于晶体管的漏极(或叫做第二极)。例如，源极区域通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔与其对应的金属电极(源极)连接，漏极区域通过贯穿第一绝缘层350、第二绝缘层360以及第三绝缘层370的过孔与其对应的金属电极(漏极)连接。

例如，如图9A和图9B所示所示，以第一控制晶体管T01为例，该第一控制晶体管T01的有源层包括源极区域S01、漏极区域P01和沟道区，该第一控制晶体管T01还包括栅极G01，例如，栅极G01位于第一导电层320，其余晶体管与此类似，在此不再赘述。

例如，半导体层310的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体(例如氧化铟镓锌(IGZO))，多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。

需要注意的是，在另一些示例中，各个晶体管的第一极和第二极也可以位于其他导电层，通过位于其和半导体层中间的绝缘层中的过孔与其对应的有源层连接，本公开的实施例对此不作限制。

图4示出了该显示基板的第一导电层320，第一导电层320设置在第一绝缘层上，从而与半导体层310绝缘。例如，第一导电层320可包括第一电容C1至第三电容C3的第一电极CE11、CE12、CE13以及各个晶体管的栅极和与栅极直接连接的各条走线以及中间转接电极(例如第二中间转接电极IM2和第三中间转接电极IM3)，相应地第一绝缘层350也作为栅极绝缘层。如图4所示，各个晶体管的栅极为用圆形或椭圆形虚线圈起来的部分，即为各个晶体管的半导体层结构与第一导电层320上的走线交叠的部分。

图5示出了该显示基板的第二导电层330，第二导电层330包括第一电容C1至第三电容C3的第二电极CE21、CE22、CE23以及第一转接电极E1至第三转接电极E3。第二电极CE12与第一电极CE11至少部分重叠以形成第一电容C1，第二电极CE22与第一电极CE21至少部分重叠以形成第二电容C2，第二电极CE32与第一电极CE31至少部分重叠以形成第三电容C3。

图6A示出了该显示基板的第三导电层340，第三导电层包括第一中间转接电极IM1。

图7A示出了该显示基板的第四导电层350，第四导电层350包括多条信号线(例如，与第一级移位寄存器单元104的输入端连接的触发信号线(GSTV)、第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3、第四时钟信号线CLK4、复位信号线RST)、第二电源线VGH、第一电源线VGL、第一控制电压线RG1和第二控制电压线RG2等。 需要注意的是，该第四导电层350还包括连接各个晶体管、电容以及信号线之间的第一连接电极L1至第二十五连接电极L25等。

图8示出了该显示基板的第五导电层460，第五导电层460包括第一连接走线X1至第九连接走线X9。

如图2至图8所示，多条信号线、第二电源线VGH、第一电源线VGL通过图6C所示的至少一个过孔与其余各层中需要与其连接的晶体管以及电容连接，各个晶体管、电容之间也通过至少一个过孔连接，或通过转接电极、连接电极等桥接，在此不再赘述。

例如，上述第四导电层350的材料可以包括钛、钛合金、铝、铝合金、铜、铜合金或其他任意适合的复合材料，本公开的实施例对此不作限定。例如，第一导电层320、第二导电层330、第三导电层340和第五导电层460的材料可以与第四导电层350的材料相同，在此不再赘述。

需要注意的是，本公开实施例中的移位寄存器单元包括上述各个晶体管、电容以及连接各个晶体管和电容的转接电极等，本公开的实施例对此不作限制。

图2为上述图3所示的半导体层310、图4所示的第一导电层320、图5所示的第二导电层330、图6A所示的第三导电层340、图7A所示的第四导电层350和图8所示的第五导电层460的层叠位置关系的示意图。下面结合图2-图9A对本公开至少一实施例提供的显示基板进行详细地介绍。

例如，如图3所示，第二输出电路包括第二输出晶体管T12。第一输出晶体管T11的有源层和第二输出晶体管T12的有源层位于一个连续的第一半导体层A1`，第一半导体层A1`沿第一方向Y延伸；例如，如图4所示，第一输出晶体管T11的栅极和第二输出晶体T12管的栅极均沿与第一方向Y不同的第二方向X延伸，第一输出晶体管T11的栅极包括多个在第一方向上并列设置的子栅极。

例如，如图3所示，第一控制电路包括第一控制晶体管T01，第二控制电路包括第二控制晶体管T02，第一控制晶体管的有源层A01与第二控制晶体管的有源层A02在第二方向上并排设置，例如，第一控制晶体管的有源层A01与第二控制晶体管的有源层A02可以平行，例如，均沿第一方向Y延伸；例如，第一控制晶体管的有源层A01的延伸方向与第二控制晶体管的有源层A02的延伸方向也可以不平行，例如相交一定的角度，例如，该交叉角度小于等于20°，或者二者与水平线的角度小于等于20°，本公开的实施例对此不做限制，只要第一控制晶体管的有源层A01与第二控制晶体管的有源层A02为左右排列的结构即可。

例如，第一控制晶体管T01的栅极和第二控制晶体管T02的栅极一体形成且沿第二方向X延伸，例如，第一输出晶体管T11在衬底基板10上的正投影位于第一控制晶体管T01的栅极和第二控制晶体管T02在衬底基板10上的正投影和第二时钟信号线CLK2在衬底基板10上的投影之间，且第一控制晶体管T01在衬底基板10上的正投影位于第二控制晶体管T02在衬底基板10上的正投影和第一输出晶体管T11在衬底基板10上的正投影之间。

例如，如图2和图7A所示，该显示基板1还包括复位信号线RST、第一连接电极L1和第一连接走线X1；复位信号线RST沿第一方向Y延伸，且配置为与第一控制电路11的控制端R1和第二控制电路12的控制端R2连接以提供控制信号，第一连接走线X1沿第二方向X延伸，第一连接走线X1的第一端通过贯穿绝缘层(例如，贯穿第五绝缘层)的过孔(H01、H02)与复位信号线RST连接，第一连接走线X1的第二端通过贯穿绝缘层的过孔与第一连接电极L1的第一端通过贯穿绝缘层(例如，贯穿第五绝缘层)的过孔H03连接；第一连接电极L1沿第一方向Y延伸，第一连接电极L1的第二端通过贯穿绝缘层的过孔V11与第一控制晶体管T01的栅极和第二控制晶体管T02的栅极连接。

例如，显示基板1还包括第一控制电压线RG1，第一控制电压线RG1沿第一方向Y延伸，且配置为与第一控制电压端RG1连接以提供第一控制电压，第一控制电压线RG1在衬底基板10上的正投影位于复位信号线RST在衬底基板10上的正投影靠近显示区102的一侧。

例如，显示基板1还包括第二连接电极L2和第二连接走线X2。例如，如图2、图9A和图9B所示，第二连接电极L2的第一端与第一控制晶体管T11的第一极SD01连接且一体形成，第二连接电极L2的第二端与第二连接走线X2的第一端通过贯穿绝缘层(例如，贯穿第五绝缘层)的过孔H04连接。

例如，第二连接走线X2的第二端与第一控制电压线RG1通过贯穿绝缘层(例如，贯穿第五绝缘层)的过孔H06和H07连接。

例如，显示基板1还包括第三连接电极L3，第三连接电极L3的第一端和第一控制晶体管T11的第二极连接且一体形成，第三连接电极L3的第二端和第一输出晶体管T11的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V12连接。

例如，显示基板1还包括第二控制电压线RG2，第二控制电压线RG2沿第一方向Y延伸，且配置为与第二控制电压端RG2连接以提供第二控制电压，第一控制电压线RG1在衬底基板10上的正投影位于第二控制电压线RG2在衬底基板10上的正投影和复位信号线RST在衬底基板10上的正投影之间。

例如，显示基板1还包括第四连接电极L4和第三连接走线X3，第四连接电极L4的第一端与第二控制晶体管T02的第一极连接且一体形成，第四连接电极L4的第二端与第三连接走线X3的第一端通过贯穿绝缘层(例如，贯穿第五绝缘层)的过孔H08连接，第三连接走线X3的第二端与第二控制电压线RG2通过贯穿绝缘层(例如，贯穿第五绝缘层)的过孔H09和H10连接。

例如，移位寄存器单元还包括第四节点控制电路、第六节点控制电路和第一节点控制电路。关于移位寄存器单元的第四节点控制电路53、第六节点控制电路54和第一节点控制电路55的介绍可参考上述图1B和图1C的介绍，在此不再赘述。

例如，第一节点控制电路55包括第一晶体管T1、第二晶体管T2和第一电容C1；第一晶体管T1的有源层沿第二方向X延伸，第一晶体管T1的栅极沿第一方向Y延伸，第 二晶体管T2的有源层沿第二方向X延伸，第一电容C1在衬底基板10上的正投影位于第一输出晶体管T1的有源层在衬底基板10上的正投影和第二时钟信号线CLK2在衬底基板10上的正投影之间；在第二方向X上，第二晶体管T2在衬底基板10上的正投影位于第一晶体管T1在衬底基板10上的正投影和第二控制晶体管T12在衬底基板10上的正投影之间。

例如，显示基板1还包括第五连接电极L5，第五连接电极L5包括沿第一方向Y延伸的第一部分和沿第二方向X延伸的第二部分；第五连接电极L5的第一部分的第一端和第二晶体管T2的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V13连接，第五连接电极的第一部分的第二端和第五连接电极L5的第二部分的第一端连接，第五连接电极L5的第二部分的第二端和第二控制晶体管T02的第二极连接且一体形成，第五连接电极L5的第二部分的第二端还和第二输出晶体管T12的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V14连接。

例如，显示基板1还包括第六连接电极L6，第六连接电极L6呈“U”字形，第六连接电极L6的第一端与第一晶体管T1的第一极连接且一体形成，第六连接电极L6的第二端与第二晶体管T2的第一极连接且一体形成。

例如，显示基板1还包括第七连接电极L7和第一中间转接电极IM1，第七连接电极L7的第一部分沿第一方向Y延伸，且与第二晶体管T2的第二极连接且一体形成，第七连接电极L2的第二部分沿第二方向X延伸，且和第一输出晶体管T11的栅极以及第一电容C1的第一极CE11通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V15+连接，第七连接电极L7的第三部分通过贯穿绝缘层(例如，第四绝缘层)的过孔VH21与第一中间转接电极IM1的第一端连接，第一中间转接电极IM1的第二端作为第一时钟信号端K1和第一时钟信号线CLK1或第二时钟信号线CLK2通过贯穿绝缘层的过孔VH22连接。

例如，在图2所示的示例中，第一中间转接电极IM1的第二端作为第一时钟信号端K1和第二时钟信号线CLK2通过贯穿绝缘层的过孔VH22连接。

例如，第二节点控制电路52包括第三晶体管T3、第四晶体管T4和第二电容C2。第三晶体管T3的有源层沿第二方向X延伸，第四晶体管T4的有源层沿第二方向X延伸，第三晶体管T3的栅极、第二晶体管T2的栅极和第二电容C2的第一极连接且一体形成；在第二方向上，第四晶体管T4在衬底基板10上的正投影位于第一晶体管T1在衬底基板10上的正投影和第三晶体管T3在衬底基板10上的正投影之间。

例如，该显示基板1还包括第八连接电极L8，第八连接电极L8的第一端和第三晶体管T3的第一极连接且一体形成，第八连接电极L8的第二端和第四晶体管T8的第一极连接且一体形成，第八连接电极L8的第三端和第二电容C2的第二电极CE22通过贯穿绝缘层(例如，第三绝缘层和第四绝缘层)的过孔V16连接。

例如，该显示基板1还包括第二电源线VGH，第二电源线VGH沿第一方向Y延伸，且配置为和第二电压端V02连接以提供第二电压信号，例如，第二电源线VGH在衬底基 板10上的正投影位于第一时钟信号线CLK1在衬底基板10上的正投影靠近显示区102的一侧。

例如，该显示基板1还包括第九连接电极L9和第四连接走线X4，第九连接电极L9的第一端和第四连接走线X4的第一端通过贯穿绝缘层(例如，第五绝缘层)的过孔H11连接，第九连接电极L9的第二端和第四晶体管T4的第二极连接且一体形成；第四连接走线X4的第二端和第二电源线VGH通过贯穿绝缘层(例如，第五绝缘层)的过孔H12和H13连接。

例如，第三节点控制电路51包括第五晶体管T5和第六晶体管T6，第五晶体管T5的有源层沿第二方向X延伸，第五晶体管T5的栅极沿第一方向Y延伸，且与第七连接电极L7的第一端通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V17连接；第六晶体管T6的有源层沿第一方向Y延伸，第六晶体管T6的栅极沿第二方向X延伸，第六晶体管T6的栅极的第一端和第三时钟信号线CLK3通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V18和V19连接。

例如，显示基板1还包括第十连接电极L10、第十一连接电极L11、第十二连接电极L12、第五连接走线X5和第二中间转接电极IM2。例如，第二中间转接电极位于图4所示的第一导电层。

例如，第十连接电极L10的第一端和第五连接走线X5的第一端通过贯穿绝缘层(例如，第五绝缘层)的过孔H12连接，第十连接电极L10的第二端和第六晶体管T6的第二极连接且一体形成；第十一连接电极L11的第一端和第五连接走线X5的第二端通过贯穿绝缘层(例如，第五绝缘层)的过孔H14连接，第十一连接电极L11的第二端和第五晶体管T5的第一极连接且一体形成；第十二连接电极L12的第一端和第五晶体管T5的第二极连接且一体形成，第十二连接电极L12的第二端和第二中间转接电极IM2的第一端通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V20连接。

例如，如图3和4所示，第四节点控制电路53包括第七晶体管T7和第八晶体管T8，第七晶体管T7的栅极和第六晶体管T6的栅极一体形成；第七晶体管T7的有源层和第八晶体管T8的有源层位于一个连续的第二半导体层A2`，第八晶体管T8的有源层A8呈“U”字形，第八晶体管T8的栅极沿第二方向延伸。

例如，如图7A所示，该显示基板1还包括：第十三连接电极L13、第十四连接电极L14和第十五连接电极L15，第十三连接电极L13的第一端和第六晶体管T6的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V21连接，第十三连接电极L13的第二端和第八晶体管T8的第一极连接且一体形成；第十四连接电极L14的第一端和第七晶体管T7的第一极连接且一体形成，第十四连接电极L14的第二端和第八晶体管T8的第二极连接且一体形成；第十五连接电极L15的第一端和第六晶体管T6的第一极连接且一体形成，第十五连接电极L15的第二端和第八晶体管T8的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V22连接。

例如，该显示基板1还包括第一电源线VGL，第一电源线VGL沿第一方向Y延伸，且配置为和第一电压端V01连接以提供第一电压信号，第一电源线VGL在衬底基板10上的正投影位于第三时钟信号线CLK3在衬底基板10上的正投影靠近显示区102的一侧。

例如，该显示基板1还包括第一转接电极E1和第十六连接电极L16，第一转接电极E1的第一端和第一电源线VGL通过贯穿绝缘层(例如，第三绝缘层至第四绝缘层)的过孔V23连接，第十六连接电极L16的第一端和第七晶体管T7的第二极连接且一体形成，第十六连接电极T16的第二端和第一转接电极E1的第二端通过贯穿绝缘层(例如，第三绝缘层至第四绝缘层)的过孔V24连接。

例如，如图7A所示，该显示基板1还包括第十七连接电极L17和第六连接走线X6。例如，第十七连接电极L17的第一端和第四晶体管T4的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V25连接，第十七连接电极L17的第二端和第六连接走线X6的第一端通过贯穿绝缘层(例如，第五绝缘层)的过孔H15连接；第六连接走线X6的第二端和第十四连接电极L14的第一端通过贯穿绝缘层(例如，第五绝缘层)的过孔H16连接。

例如，第六节点控制电路54包括第九晶体管T9和第三电容C3，第一晶体管T1的有源层A1和第九晶体管T9的有源层A9位于一个连续的第三半导体层A3`，第九晶体管T9的有源层沿第一方向Y延伸，第九晶体管T9的栅极沿第二方向X延伸。

例如，显示基板1还包括第十八连接电极L18和第二转接电极E2，第二转接电极E2沿第二方向X延伸，第十八连接电极L18包括沿第二方向X延伸的第一部分、沿第二方向X延伸的第二部分和沿第一方向Y延伸的第三部分，第十八连接电极L18的第一部分、第二部分、第三部分一体形成，第十八连接电极L18的第一部分的第一端和第一晶体管T1的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V26连接，第十八连接电极L18的第一部分的第二端和第九晶体管的第一极连接且一体形成，第十八连接电极L18的第一部分的第三端和第十八连接电极L18的第二部分的第一端连接，第十八连接电极L18的第二部分的第二端和第十八连接电极L18的第三部分的第一端连接，第十八连接电极L18的第三部分的第二端和第三晶体管T3的第二极连接且一体形成，第十八连接电极L18的第二部分的第二端和第十八连接电极L18的第三部分的第一端通过贯穿绝缘层(例如，第三绝缘层和第四绝缘层)的过孔V27与第二转接电极E2的第一端连接，第二转接电极E2的第二端和第四时钟信号线CLK4通过贯穿绝缘层(例如，第三绝缘层和第四绝缘层)的过孔V28和V29连接。

例如，该显示基板1还包括第十九连接电极L19和第二十连接电极L20，第十九连接电极L19的第一端和第九晶体管T9的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V30连接，第十九连接电极L19的第二端和第三电容C3的第一极CE31通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V31连接；第二十连接电极L20的第一端和第一晶体管T1的第二极连接且一体形成，第二十连接电极L20的第二端和第 三电容C3的第二极CE32通过贯穿绝缘层(例如，第三绝缘层至第四绝缘层)的过孔V32连接。

例如，如图3和图4所示，第一通断控制电路56包括第十晶体管T10，第二通断控制电路57包括第十一晶体管T0，第十晶体管T10的有源层A10沿第二方向X延伸，第十晶体管T10的栅极G10沿第一方向Y延伸，第十一晶体管T10的有源层A0沿第二方向X延伸第十一晶体管T10的栅极G0沿第一方向Y延伸。

例如，该显示基板1还包括第二十一连接电极L21、第二十二连接电极L22、第二十三连接电极L23、第二十四连接电极L24和第七连接走线X7；第二十一连接电极L21的第一端和第二输出晶体管T12的第一极连接且一体形成，第二十一连接电极L21的第二端和第十晶体管T10的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V33连接，第二十一连接电极L21的第三端和第十一晶体管T10的栅极通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V34连接以及和第一转接电极E1的第三端通过贯穿绝缘层(例如，第三绝缘层至第四绝缘层)的过孔V35连接；第二十二连接电极L22的第一端和第十一晶体管T10的第一极连接且一体形成，第十一晶体管T0的第二极和第十九连接电极L19(例如，和第十九连接电极L19的突出部)连接且一体形成，第二十二连接电极L22的第二端和第四晶体管T4的栅极G4通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V36连接；第二十三连接电极L23的第一端和第十晶体管T10的第一极连接且一体形成，第二十三连接电极L23的第二端和第七连接走线X7的第一端通过贯穿绝缘层(例如，第五绝缘层)的过孔H17连接；第二十四连接电极L24的第一端和第八晶体管T8的栅极G8通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V37连接，第二十四连接电极L24的第二端和第七连接走线X7的第二端通过贯穿绝缘层(例如，第五绝缘层)的过孔H18连接。

例如，如图7A、图4和图5所示，该显示基板1还包括第二十五连接电极L25、第三转接电极E3和第三中间转接电极IM3；第二十五连接电极L25的第一端和第一输出晶体管T11的第二极连接且一体形成，第二十五连接电极L25的第二端和第三转接电极E3的第一端通过贯穿绝缘层(例如，第三绝缘层和第四绝缘层)的过孔V38连接，以及和第三中间转接电极IM3(例如，位于第一导电层)的第一端通过贯穿绝缘层(例如，第二绝缘层至第四绝缘层)的过孔V39连接，第三转接电极E3的第二端通过和其对应的一行像素单元中的氧化物晶体管(例如，图1G中的防漏电晶体管M8)的栅极连接，第三中间转接电极IM3的第二端和下一级移位寄存器单元的第五晶体管的第一极通过贯穿绝缘层的过孔(例如，V20)连接。

例如，本级移位寄存器单元对应的第二中间转接电极IM2和其上级移位寄存器单元对应的第三中间转接电极IM3一体形成，从而实现上下级移位寄存器的级联。

例如，如图8所示，该显示基板1还包括第八连接走线X8和第九连接走线X9；第八连接走线X8和第二栅极驱动电路一个移位寄存器单元的输出端以及该移位寄存器单元对 应的栅线连接，从而可以实现将第二栅极驱动电路输出的信号输出至图1G所示的数字写入晶体管M4；第九连接走线X9和第三栅极驱动电路一个移位寄存器单元的输出端以及该移位寄存器单元对应的栅线连接,从而可以实现将第三栅极驱动电路输出的信号输出至图1G所示的发光控制体管M5和M6。

需要注意的是，第一电源线VGL、第二电源线VGH、复位信号线RST、第一控制电压线RG1和第二控制电压线RG2以及多条时钟信号线可以沿第一方向Y平行设置，也可以交叉一定的角度(例如，小于等于20°)，本公开的实施例对此不作限制。

例如，显示基板1包括显示区102(例如，显示区102也可以称作像素阵列区)和位于像素阵列区至少一侧的周边区106，例如，上述第一电源线VGL、第二电源线VGH、复位信号线RST、第一控制电压线RG1和第二控制电压线RG2多条时钟信号线和移位寄存器单元104位于衬底基板10的周边区106上且位于衬底基板10的一侧(如图1A所示，位于显示区102与衬底基板10的侧边之间)，例如，如图1A所示，位于衬底基板10的左侧，当然也可以位于衬底基板10的右侧或左右双侧，本公开的实施例对此不作限制。

例如，在第二方向X上，复位信号线RST、第一控制电压线RG1、第二控制电压线RG2、触发信号线GSTV、第四时钟信号线CLK4、第三时钟信号线CLK3、第一电源线VGL从左至右依次并排设置，且位于上述移位寄存器单元的各个晶体管远离显示区的一侧，例如左侧；第二时钟信号线CLK2、第一时钟信号线CLK1和第二电源线VGH在第二方向X上从左至右依次并排设置，且位于上述移位寄存器单元的各个晶体管靠近显示区的一侧，例如右侧，从而可以简化走线，大大节省了电路布局空间，有利于实现显示基板的窄边框设计。

例如，第一方向Y与第二方向X的夹角在70°到90°之间，并包括70°和90°。例如，第一方向Y与第二方向X的夹角为70°、75°、85°、90°或80°等，可根据实际情况设定，本公开的实施例对此不作限制。

本公开至少一实施例提供的显示基板，通过改变第一时钟信号线CLK1和第二时钟信号线CLK2的位置，可以降低第一时钟信号线CLK1和第二时钟信号线CLK2的负载，从而提高显示基板的驱动能力。

本公开至少一实施例还提供一种显示装置。图为本公开至少一实施例提供的一种显示装置的示意图。如图9A所示，该显示装置2包括本公开任一实施例提供的显示基板1，例如，图2中所示的显示基板1。

需要说明的是，该显示装置2可以为OLED面板、OLED电视、QLED面板、QLED电视、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置2还可以包括其他部件，例如数据驱动电路、时序控制器等，本公开的实施例对此不作限定。

需要说明的是，为表示清楚、简洁，本公开的实施例并没有给出该显示装置的全部组成单元。为实现该显示装置的基本功能，本领域技术人员可以根据具体需要提供、设置其 他未示出的结构，本公开的实施例对此不作限制。

关于上述实施例提供的显示装置2的技术效果可以参考本公开的实施例中提供的显示基板1的技术效果，这里不再赘述。

有以下几点需要说明：

(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。