像素电路及其驱动方法和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种像素电路及其驱动方法和显示装置。

背景技术

随着显示技术的不断发展，发光二极管(light emitting diode，LED)凭借色域广、响应速度快、亮度高、寿命长等优点，广泛应用在显示领域。

目前，LED显示面板中通常包括像素电路和发光元件，像素电路用于驱动发光元件发光。但是，现有技术中像素电路的外部电源信号复杂，像素电压跨度(跨压)大，导致像素电路的可靠性降低。

发明内容

本发明提供了一种像素电路及其驱动方法和显示装置，以降低像素跨压，提高像素电路的可靠性。

根据本发明的一方面，提供了一种像素电路，包括：发光时间控制模块、电流控制模块和发光模块；

所述发光时间控制模块包括第一驱动模块、耦合模块和第一电压写入模块，所述第一电压写入模块用于传输固定电压至所述第一驱动模块的控制端，所述耦合模块用于将第一数据电压和扫频信号耦合至所述第一驱动模块的控制端；所述第一驱动模块的第一端输出控制电压至所述电流控制模块的控制端，以根据所述第一数据电压和所述扫频信号对所述电流控制模块的控制端的电压进行控制，以控制所述发光模块的发光时间；

所述电流控制模块的输出端与所述发光模块连接，所述电流控制模块用于根据控制端和输入端的电压驱动所述发光模块在发光阶段发光。

可选地，所述耦合模块的第一端与第一数据线连接，所述耦合模块的输出端与所述第一驱动模块的控制端连接，所述第一数据电压和所述扫频信号共用所述第一数据线；或者，

所述耦合模块的第一端与所述第一数据线连接，所述耦合模块的第二端与扫频信号线连接，所述耦合模块的输出端与所述第一驱动模块的控制端连接。

可选地，所述耦合模块包括第一电容，所述第一电容的第一端作为所述耦合模块的第一端与所述第一数据线连接，所述第一电容的第二端与所述第一驱动模块的控制端连接；或者，

所述耦合模块包括第一电容和第二电容，所述第一电容的第一端作为所述耦合模块的第一端与所述第一数据线连接，所述第一电容的第二端与所述第一驱动模块的控制端连接，所述第二电容的第一端作为所述耦合模块的第二端与所述扫频信号线连接，所述第二电容的第二端与所述第一驱动模块的控制端连接。

可选地，所述第一电压写入模块包括第一开关晶体管，所述第一开关晶体管的栅极连接第一扫描信号线，所述第一开关晶体管的第一极连接第一电源线，所述第一开关晶体管的第二极与所述第一驱动模块的控制端连接。

可选地，所述发光时间控制模块还包括第一补偿模块，所述第一补偿模块连接于所述第一驱动模块的第一端和控制端之间；

优选地，所述第一驱动模块包括第一驱动晶体管，所述第一驱动晶体管的栅极作为所述第一驱动模块的控制端，所述第一电压写入模块包括第一开关晶体管，所述第一补偿模块包括第二开关晶体管，所述第一开关晶体管的栅极连接第一扫描信号线，所述第一开关晶体管的第一极连接第一初始化信号线，所述第一开关晶体管的第二极与所述第一驱动晶体管的栅极连接，所述第二开关晶体管的栅极连接第二扫描信号线，所述第二开关晶体管的第一极与所述第一驱动晶体管的第一极连接，所述第二开关晶体管的第二极与所述第一驱动晶体管的栅极连接，所述第一驱动晶体管的第二极连接第一电源线。

可选地，所述第一驱动模块的第一端作为所述发光时间控制模块的输出端，所述发光时间控制模块还包括第一发光控制模块，所述电流控制模块包括第二发光控制模块和第二驱动模块，所述第二发光控制模块的控制端作为所述电流控制模块的控制端与所述第一驱动模块的第一端连接，所述第一发光控制模块用于在复位阶段控制所述第二发光控制模块导通；

优选地，所述第二驱动模块包括第二驱动晶体管和第二电压写入模块，所述第二驱动晶体管的第一极与所述第二发光控制模块的输出端连接，所述第二发光控制模块的输入端连接第一电源线，所述第二电压写入模块用于将第二数据电压传输至所述第二驱动晶体管的栅极，所述第二驱动晶体管用于根据栅极和第一极的电压驱动所述发光模块发光。

可选地，所述第一发光控制模块包括第三开关晶体管，所述第二发光控制模块包括第四开关晶体管；

所述第三开关晶体管的栅极连接第三扫描信号线，所述第三开关晶体管的第一极连接复位信号线，所述第三开关晶体管的第二极与所述第一驱动模块的第一端连接，所述第四开关晶体管的栅极与所述第一驱动模块的第一端连接，所述第四开关晶体管的第一极连接所述第一电源线，所述第四开关晶体管的第二极与所述第二驱动晶体管的第一极连接。

可选地，所述发光时间控制模块还包括第一发光控制模块，所述电流控制模块包括第二发光控制模块和第二驱动模块，所述第一发光控制模块的第二端作为所述发光时间控制模块的输出端，所述第二驱动模块的控制端作为所述电流控制模块的控制端，所述第一发光控制模块的第二端与所述第二驱动模块的控制端连接，所述第一发光控制模块的第一端与所述第一驱动模块的第一端连接；

优选地，所述第一发光控制模块包括第三开关晶体管，所述第二发光控制模块包括第四开关晶体管，所述第二驱动模块包括第二驱动晶体管和第二电压写入模块，所述第三开关晶体管的栅极连接第一发光控制信号线，所述第三开关晶体管的第一极与所述第一驱动模块的第一端连接，所述第三开关晶体管的第二极与所述第二驱动晶体管的栅极连接，所述第二驱动晶体管连接于所述第四开关晶体管的第二极和所述发光模块之间，所述第四开关晶体管的第一极连接第一电源线，所述第四开关晶体管的栅极连接第二发光控制信号线，所述第二电压写入模块用于将第二数据电压传输至所述第二驱动晶体管的栅极。

可选地，所述发光时间控制模块还包括第三电压写入模块，所述第三电压写入模块连接于所述第一驱动模块的第二端和第一电源线之间，以将所述第一电源线上的第一电源电压传输至所述第一驱动模块的第二端；

优选地，所述第三电压写入模块包括第五开关晶体管和第六开关晶体管，所述第五开关晶体管的栅极与第二扫描信号线连接，所述第五开关晶体管的第一极与所述第一电源线连接，所述第五开关晶体管的第二极与所述第一驱动模块的第二端连接，所述第六开关晶体管的栅极与第三发光控制信号线连接，所述第六开关晶体管的第一极与所述第一电源线连接，所述第六开关晶体管的第二极与所述第一驱动模块的第二端连接。

可选地，所述第二驱动模块还包括存储模块、第二补偿模块、初始化模块和第三发光控制模块，所述存储模块包括第三电容，所述第二电压写入模块包括第七开关晶体管，所述第二补偿模块包括第八开关晶体管，所述初始化模块包括第九开关晶体管，所述第三发光控制模块包括第十开关晶体管；

优选地，所述第三电容连接于所述第二驱动晶体管的栅极和所述第一电源线之间，所述第七开关晶体管的栅极和所述第八开关晶体管的栅极均与第四扫描信号线连接，所述第七开关晶体管的第一极与第二数据线连接，所述第七开关晶体管的第二极与所述第二驱动晶体管的第一极连接，所述第八开关晶体管的第一极与所述第二驱动晶体管的栅极连接，所述第八开关晶体管的第二极与所述第二驱动晶体管的第二极连接；所述第九开关晶体管的栅极与第五扫描信号线连接，所述第九开关晶体管的第一极与第二初始化信号线连接，所述第九开关晶体管的第二极与所述第二驱动晶体管的栅极连接；所述第十开关晶体管的栅极与第四发光控制信号线连接，所述第十开关晶体管的第一极与所述第二驱动晶体管的第二极连接，所述第十开关晶体管的第二极与所述发光模块的第一端连接，所述发光模块的第二端与第二电源线连接。

可选地，所述第一电压写入模块的控制端连接第一扫描信号线，所述第一扫描信号线、所述第三扫描信号线、所述第四扫描信号线、所述第五扫描信号线和所述第四发光控制信号线被配置为传输驱动信号以满足：

在初始化阶段，所述初始化模块导通；

在第二电压写入阶段，所述第二电压写入模块和所述第二补偿模块导通；

在第一电压写入阶段，所述第一电压写入模块导通，同时所述第一数据电压写入至所述耦合模块的第一端；

在复位阶段，所述第一发光控制模块和所述第二发光控制模块导通；

在发光阶段，所述第三发光控制模块导通；或者，

所述第一扫描信号线、所述第一发光控制信号线、所述第四扫描信号线、所述第五扫描信号线、所述第二发光控制信号线和所述第四发光控制信号线被配置为传输驱动信号以满足：

在初始化阶段，所述初始化模块导通；

在第二电压写入阶段，所述第二电压写入模块和所述第二补偿模块导通；

在第一电压写入阶段，所述第一电压写入模块导通，同时所述第一数据电压写入至所述耦合模块的第一端；

在发光阶段，所述第一发光控制模块、所述第二发光控制模块和所述第三发光控制模块导通。

根据本发明的另一方面，提供了一种像素电路的驱动方法，所述像素电路包括发光时间控制模块、电流控制模块和发光模块，所述发光时间控制模块包括第一驱动模块、耦合模块和第一电压写入模块，所述耦合模块与所述第一驱动模块的控制端连接，所述电流控制模块的控制端与所述发光时间控制模块的输出端连接，所述电流控制模块的输出端与所述发光模块连接；

所述像素电路的驱动方法包括：

在电压写入阶段，控制所述第一电压写入模块将固定电压传输至所述第一驱动模块的控制端，且控制第一数据电压写入至所述耦合模块；

在电压归一化阶段，控制所述耦合模块将所述第一数据电压耦合至所述第一驱动模块的控制端；

在发光阶段，通过扫频信号控制所述第一驱动模块的控制端的电压，进而控制所述电流控制模块控制端的电压，以控制所述发光模块的发光时间。

可选地，所述第一电压写入模块连接于第一初始化信号线和所述第一驱动模块的控制端之间，所述发光时间控制模块还包括第一补偿模块和第一发光控制模块，所述第一补偿模块连接于所述第一驱动模块的第一端和栅极之间，所述第一发光控制模块连接于所述复位信号线和所述第一驱动模块的第一端之间，所述第一驱动模块的第一端作为所述发光时间控制模块的输出端；所述电流控制模块包括第二发光控制模块和第二驱动模块，所述第二驱动模块连接于所述第二发光控制模块和所述发光模块之间，所述第二发光控制模块的控制端作为所述电流控制模块的控制端与所述第一驱动模块的第一端连接；

所述在电压写入阶段，控制所述第一电压写入模块将固定电压传输至所述第一驱动模块的控制端，且控制第一数据电压写入至所述耦合模块的步骤包括：

在电压写入阶段，控制所述第一电压写入模块将所述第一初始化信号线上传输的初始化电压写入至所述第一驱动模块的控制端，之后控制所述第一补偿模块对所述第一驱动模块的阈值电压进行补偿，并控制所述第一数据电压写入至所述耦合模块；

优选地，所述在发光阶段，通过扫频信号控制所述第一驱动模块的控制端的电压，进而控制所述电流控制模块控制端的电压，以控制所述发光模块的发光时间的步骤包括：

在发光阶段，通过所述扫频信号控制所述第一驱动模块的控制端的电压，进而控制所述第二发光控制模块的控制端的电压，以控制所述发光模块的发光时间；

优选地，在所述电压归一化阶段之后，所述像素电路的驱动方法还包括：

在复位阶段，控制所述第一发光控制模块将所述复位信号线上传输的复位电压写入至所述第二发光控制模块的控制端。

可选地，在一显示帧内，所述发光阶段包括多个子发光阶段，所述扫频信号包括多个子信号，每一所述子信号对应一子发光阶段，所述发光模块在每一所述子发光阶段均包括亮态和暗态。

可选地，所述第一电压写入模块连接于第一初始化信号线和所述第一驱动模块的控制端之间，所述发光时间控制模块还包括第一补偿模块和第一发光控制模块，所述第一补偿模块连接于所述第一驱动模块的第一端和控制端之间，所述电流控制模块包括第二发光控制模块和第二驱动模块，所述第二驱动模块连接于所述第二发光控制模块和所述发光模块之间，所述第二驱动模块的控制端作为所述电流控制模块的控制端与所述第一发光控制模块的第二极连接，所述第一发光控制模块的第一极与所述第一驱动模块的第一端连接；

所述在电压写入阶段，控制所述第一电压写入模块将固定电压传输至所述第一驱动模块的控制端，且控制第一数据电压写入至所述耦合模块的步骤包括：

在电压写入阶段，控制所述第一电压写入模块将所述第一初始化信号线上传输的初始化电压写入至所述第一驱动模块的控制端，之后控制所述第一补偿模块对所述第一驱动模块的阈值电压进行补偿，并控制所述第一数据电压写入至所述耦合模块；

所述在发光阶段，通过扫频信号控制所述第一驱动模块的控制端的电压，进而控制所述电流控制模块控制端的电压，以控制所述发光模块的发光时间的步骤包括：

在发光阶段，通过所述扫频信号控制所述第一驱动模块的控制端的电压，进而控制所述第二驱动模块的控制端的电压，以控制所述发光模块的发光时间。

根据本发明的另一方面，提供了一种显示装置，包括本发明任意实施例所提供的像素电路。

本发明实施例提供的技术方案，通过电流控制模块产生驱动电流来驱动发光模块发光，并通过发光时间控制模块控制电流控制模块控制端的电压，以控制电流控制模块的导通时间，进而控制发光模块的发光时间。相对于现有技术中为了保证各晶体管的正常通断，各控制信号需要根据相应的数据信号进行设置，且数据电压要大于电源电压的技术方案，本发明实施例提供的技术方案通过耦合模块间接地将第一数据电压写入至第一驱动模块的控制端，使得第一驱动模块的导通状态无需根据第一数据电压的大小进行设置，第一数据电压与第一驱动模块第二端接入的电源电压(如，第一电源电压)之间无电压大小的要求，第一电源电压VDD可以灵活设置，因此能够降低像素电压跨度，从而减小器件受到的偏压，有利于提高像素电路的可靠性。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种像素电路的结构示意图；

图2为本发明实施例提供的另一种像素电路的结构示意图；

图3为本发明实施例提供的另一种像素电路的结构示意图；

图4为本发明实施例提供的另一种像素电路的结构示意图；

图5为本发明实施例提供的另一种像素电路的结构示意图；

图6为本发明实施例提供的另一种像素电路的结构示意图；

图7为本发明实施例提供的另一种像素电路的结构示意图；

图8为本发明实施例提供的另一种像素电路的结构示意图；

图9为本发明实施例提供的另一种像素电路的结构示意图；

图10为本发明实施例提供的另一种像素电路的结构示意图；

图11为本发明实施例提供的一种像素电路的时序控制波形图；

图12为本发明实施例提供的另一种像素电路的时序控制波形图；

图13为本发明实施例提供的一种像素电路的在发光阶段的仿真波形图；

图14为本发明实施例提供的另一种像素电路的结构示意图；

图15为本发明实施例提供的另一种像素电路的结构示意图；

图16为本发明实施例提供的另一种像素电路的时序控制波形图；

图17为本发明实施例提供的一种像素电路的驱动方法的流程图；

图18为本发明实施例提供的另一种像素电路的驱动方法的流程图；

图19为本发明实施例提供的另一种像素电路的驱动方法的流程图；

图20为本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

背景技术所述，现有技术中的像素电路存在外部电源信号复杂，像素电压跨度大的问题，导致像素电路的可靠性降低。出现上述问题的原因在于，针对现有采用模拟数字混合驱动方式，像素电路中通常包括PWM(脉冲宽度调制，Pulse Width Modulation)驱动模块和PAM(脉冲幅度调制，Pulse Amplitude Modulation)驱动模块，其中，PWM驱动模块用于将模拟灰阶电压通过PWM调制转换为控制PAM驱动模块产生驱动电流的开关时间，且PWM驱动模块与PAM驱动模块之间存在控制关系，也即PWM驱动模块需要控制PAM驱动模块。为了保证两个模块各自的正常工作，需要对PWM驱动模块和PAM驱动模块的工作电压以及驱动信号分别单独设置，且数据电压与电源电压之间存在大小关系，由此导致外部电源信号较为复杂，整个像素电压跨度较大。

针对上述问题，本发明实施例提供一种像素电路，以降低像素电压跨度，提高像素电路的可靠性。图1为本发明实施例提供的一种像素电路的结构示意图，图2为本发明实施例提供的另一种像素电路的结构示意图，参考图1和图2，本发明实施例提供的像素电路包括发光时间控制模块10、电流控制模块20和发光模块30；发光时间控制模块10包括第一驱动模块106、耦合模块101和第一电压写入模块102，第一电压写入模块102用于传输固定电压至第一驱动模块106的控制端，耦合模块101用于将第一数据电压Vdata_t和扫频信号SWEEP耦合至第一驱动模块106的控制端；第一驱动模块106的第一端输出控制电压至电流控制模块20的控制端，以根据第一数据电压Vdata_t和扫频信号SWEEP对电流控制模块20的控制端的电压进行控制，以控制发光模块30的发光时间；电流控制模块20的输出端与发光模块30连接，电流控制模块20用于根据控制端和输入端的电压驱动发光模块30在发光阶段发光。

具体地，电流控制模块20和发光模块30连接在第一电源线和第二电源线之间，其中，第一电源线用于传输第一电源电压VDD，第二电源线用于传输第二电源电压VSS。电流控制模块20能够在第一电源线和第二电源线之间的放电通路导通时产生驱动电流，驱动发光模块30发光。发光时间控制模块10的输出端与电流控制模块20的控制端连接，发光时间控制模块10根据第一数据电压Vdata_t和扫频信号SWEEP控制其输出端的电压，从而控制电流控制模块20控制端的电压，电流控制模块20根据其控制端的电压控制第一电源线和第二电源线之间放电通路的导通状态，进而实现控制发光模块30的发光时间的目的。

发光时间控制模块10包括第一驱动模块106，第一驱动模块106可以包括第一驱动晶体管MD1，第一驱动晶体管MD1包括栅极G1、第一极N1和第二极N2，第一驱动晶体管MD1的第二极N2可以接入第一电源电压VDD(以下实施例均以第一驱动模块106包括第一驱动晶体管MD1为例进行说明，第一驱动晶体管MD1的栅极G1作为第一驱动模块106的控制端，第一驱动晶体管MD1的第一极N1作为第一驱动模块106的第一端，第一驱动晶体管MD1的第二极N2作为第一驱动模块106的第二端)。第一电压写入模块102与第一驱动晶体管MD1的栅极G1连接，用于将固定电压V1传输至第一驱动晶体管MD1的栅极G1，其中固定电压V1可以为高电平电压，也可以为低电平电压，可以根据发光时间控制模块10的具体电路结构和实际需求进行设置，并在写入第一数据电压Vdata_t之前保持第一驱动晶体管MD1处于截止状态。耦合模块101与第一驱动晶体管MD1的栅极G1连接，在第一电压写入模块102将固定电压V1传输到第一驱动晶体管MD1的栅极G1后，第一数据电压Vdata_t被写入到耦合模块101的第一端，耦合模块101两端保持稳定的电压差，第一驱动晶体管MD1仍处于截止状态。此时，电流控制模块20可以根据其控制端的电压状态在发光阶段产生驱动电流，驱动发光模块30模块。

扫频信号SWEEP用于在发光阶段由高电平到低电平进行信号扫描，或者由低电平到高电平进行信号扫描，以控制发光时间控制模块10输出端输出的电压，从而控制电流控制模块20控制端的电压状态，进而控制电流控制模块20的工作状态(导通或关断)，实现对发光模块30的发光时间进行控制。

在本实施例中，由于第一数据电压Vdata_t写入到耦合模块101的第一端，耦合模块101的第二端为一恒定电压(可以为上述固定电压V1，也可以为其他能够使得第一驱动晶体管MD1关断的电压)，因此耦合模块101的两端存在电压差。当扫频信号SWEEP进行信号扫描时，由于扫频信号SWEEP的电平发生变化，在耦合模块101的耦合作用下，将其第一端的电压变化量耦合至第二端(该耦合后的电压不会使得第一驱动晶体管MD1导通)，因此，耦合模块101第二端的电压与第一数据电压Vdata_t相关联。也即，第一数据电压Vdata_t被写入至第一驱动晶体管MD1的栅极G1。这里，由于第一数据电压Vdata_t通过耦合模块101写入至第一驱动晶体管MD1的栅极G1，对第一驱动晶体管MD1第二极N2接入的第一电源线上传输的第一电源电压VDD的大小没有要求，在第一数据电压Vdata_t写入至第一驱动晶体管MD1的栅极G1后，第一驱动晶体管MD1仍处于截止状态，不会影响发光时间控制模块10输出端的状态。因此，在控制第一驱动晶体管MD1的导通状态时，无需根据第一数据电压Vdata_t设置第一电源电压VDD的大小，换句话说，第一电源电压VDD无需根据第一数据电压Vdata_t的增大而增大，有利于降低像素电压的跨压(这里的跨压指的是像素电路中除了数据电压以外的其他电压信号之间最大值和最小值的压差)，进而各器件受到的偏压较小，能够提高像素电路的可靠性。

本发明实施例提供的技术方案，通过电流控制模块产生驱动电流来驱动发光模块发光，并通过发光时间控制模块控制电流控制模块控制端的电压，以控制电流控制模块的导通时间，进而控制发光模块的发光时间。相对于现有技术中为了保证各晶体管的正常通断，各控制信号需要根据相应的数据信号进行设置，且数据电压要大于电源电压的技术方案，本发明实施例提供的技术方案通过耦合模块间接地将第一数据电压写入至第一驱动模块的控制端，使得第一驱动模块的导通状态无需根据第一数据电压的大小进行设置，第一数据电压与第一驱动模块第二端接入的电源电压(如，第一电源电压)之间无电压大小的要求，第一电源电压VDD可以灵活设置，因此能够降低像素电压跨度，从而减小器件受到的偏压，有利于提高像素电路的可靠性。

图3为本发明实施例提供的另一种像素电路的结构示意图，在上述技术方案的基础上，参考图3，在本实施例中，耦合模块101的第一端与第一数据线DATA1连接，耦合模块101的输出端与第一驱动晶体管MD1的栅极G1连接，第一数据电压Vdata_t和扫频信号SWEEP共用第一数据线DATA1。

在本实施例中，第一数据线DATA1被配置为在电压写入阶段，将第一数据电压Vdata_t写入至耦合模块101的第一端，耦合模块101用于在电压归一化阶段，将第一数据电压Vdata_t耦合至第一驱动晶体管MD1的栅极G1。也就是说，在电压写入阶段，第一数据电压Vdata_t仅是写入到了耦合模块101的第一端，而耦合模块101的输出端被写入了固定电位V1，从而耦合模块101的两端存在电位差。在电压归一化阶段，第一数据线DATA1上的电压跳变至扫频信号SWEEP，由于耦合作用，耦合模块101将其第一端的电压变化量耦合至第二端，也即，耦合模块101将其第一端包含有第一数据电压Vdata_t的电压耦合至第一驱动晶体管MD1的栅极G1，从而实现将第一数据电压Vdata_t耦合至第一驱动晶体管MD1的栅极G1。

示例性地，如图3所示，耦合模块101包括第一电容C1，第一电容C1的第一端与第一数据线DATA1连接，第一电容C1的第二端与第一驱动晶体管MD1的栅极连接。

具体地，在本实施例中，像素电路的工作过程至少包括电压写入阶段、电压归一化阶段和发光阶段。在电压写入阶段，第一电压写入模块102先导通，第一驱动晶体管MD1的栅极G1被写入固定电压V1，第一驱动晶体管MD1截止，同时第一数据线DATA1上传输的第一数据电压Vdata_t写入第一电容C1的第一端，此时，第一电容C1两端的压差保持为固定电压V1与第一数据电压Vdata_t之差。之后进入电压归一化阶段，第一数据线DATA1上的电压由第一数据电压Vdata_t跳变为扫频信号SWEEP，例如跳变至扫频信号SWEEP的高电平，其中，扫频信号SWEEP的电平大于或等于第一数据电压Vdata_t的最大值。第一电容C1的第一端的电位被拉高，由于第一电容C1的耦合作用，第一驱动晶体管MD1的栅极电位变化为固定电压V1与第一电容C1第一端电压变化量之和，也即第一数据电压Vdata_t被耦合至第一驱动晶体管MD1的栅极G1。在发光阶段，第一电源线、电流控制模块20、发光模块30和第二电源线之间的放电通路导通，电流控制模块20产生驱动电流，驱动发光模块发光。同时，扫频信号SWEEP由高电平向低电平逐渐变化，使得第一电容C1的第一端电位降低，则在第一电容C1的耦合作用下使得第一驱动晶体管MD1的栅极电位跟随降低，当栅极电位下降至使得第一驱动晶体管MD1导通时，第一电源电压VDD通过第一驱动晶体管MD1传输发光时间控制模块10的输出端，则电流控制模块20根据发光时间控制模块10输出端输出的电压关断，电流控制模块20不输出驱动电流，发光模块30熄灭，从而控制发光模块30的发光时间。

在本实施例中，由于在第一数据电压Vdata_t写入至第一驱动晶体管MD1栅极G1之前，第一驱动晶体管MD1已经关断，且第一数据电压Vdata_t通过第一电容C1耦合写入第一驱动晶体管MD1的栅极G1，因此第一数据电压Vdata_t与第一电源电压VDD之间不再有大小要求，也即，第一驱动晶体管MD1第二极N2接入的第一电源电压VDD无需根据第一数据电压Vdata_t的变化而变化。这样一来，第一电源电压VDD可以维持在较低的电平，从而能够降低像素电路中的跨压，有利于减小各晶体管或器件的偏压，进而降低器件失效的可能性。

需要说明的是，在上述实施例中，第一数据电压Vdata_t和扫频信号SWEEP是共用第一数据线DATA1的，当第一数据电压Vdata_t写入至耦合模块101后，第一数据线DATA1传输的电压由第一数据电压Vdata_t跳变为扫频信号SWEEP，能够节省信号线的数量，简化电路结构。

当然，在其他实施例中，第一数据电压Vdata_t和扫频信号SWEEP也可以是单独设置的。图4为本发明实施例提供的另一种像素电路的结构示意图，参考图4，耦合模块101的第一端与第一数据线DATA1连接，耦合模块101的第二端与扫频信号线SWEEP连接(这里为方便描述，将各扫描信号线与其输出的扫描信号采用同一标记进行表示)，耦合模块101的输出端与第一驱动晶体管MD1的栅极G1连接。也即，在电压写入阶段，第一数据线DATA1上传输第一数据电压Vdata_t，并将第一数据电压Vdata_t写入至耦合模块101的第一端，而耦合模块101的输出端被写入了固定电位V1；在电压归一化阶段，第一数据线DATA1上传输的电压被拉高，如拉高至扫频信号SWEEP的高电平，由于耦合作用，耦合模块101将其第一端的电压变化量耦合至输出端，从而将第一数据电压Vdata_t耦合至第一驱动晶体管MD1的栅极G1。在发光阶段，扫频信号线上传输扫频信号SWEEP，并将扫频信号SWEEP写入至耦合模块101的第二端，发光时间控制模块10根据扫频信号SWEEP控制电流控制模块20控制端的电压，以控制发光时间。

示例性地，如图4所示，所述耦合模块101包括第一电容C1和第二电容C2，所述第一电容C1的第一端与第一数据线DATA1连接，所述第一电容C1的第二端与所述第一驱动晶体管MD1的栅极G1连接，所述第二电容C2的第一端与扫频信号线SWEEP连接，所述第二电容C2的第二端与所述第一驱动晶体管MD1的栅极G1连接。这里，耦合模块101的工作过程可参考上述图3中的相关描述，不再赘述。

在本实施例中，第一数据电压Vdata_t和扫频信号SWEEP无论是共用同一条数据线，还是单独设置，均不需要设置第一数据电压Vdata_t和扫频信号SWEEP切换的开关元件，有利于简化电路结构，降低系统成本。

应当理解，上述像素电路并不局限于某种特定的像素电路，只要适用于本发明实施例提供的技术方案进行控制的像素电路均属于本发明的范围。以下以具体的像素电路结构来进行说明，但本发明的发明构思并不局限以下具体的像素电路结构。

图5为本发明实施例提供的另一种像素电路的结构示意图，参考图5，在上述各技术方案的基础上，可选地，第一电压写入模块102包括第一开关晶体管M1，第一开关晶体管M1的栅极连接第一扫描信号线S1，第一开关晶体管M1的第一极连接第一电源线，第一开关晶体管M1的第二极与第一驱动晶体管MD1的栅极G1连接。

具体地，第一电压写入模块102传输至第一驱动晶体管MD1栅极G1的固定电压V1可以为第一电源线上传输的第一电源电压VDD。在电压写入阶段，第一开关晶体管M1响应第一扫描信号线S1输出的第一扫描信号导通，第一驱动晶体管MD1的栅极G1被写入第一电源电压VDD，由于第一驱动晶体管MD1的第二极N2接入的电压为第一电源电压VDD，因此第一驱动晶体管MD1截止(这里仅以第一驱动晶体管MD1为P沟道晶体管为例进行说明，在其他实施例中，还可以为N沟道晶体管)。同时第一数据电压Vdata_t写入至耦合模块101的第一端，此时，耦合模块101两端的电压差为VDD－Vdata_t。之后进入电压归一化阶段，第一数据电压Vdata_t跳变为扫频信号SWEEP的高电平，耦合模块101将其第一端的电压变化量耦合至第一驱动晶体管MD1的栅极G1。在发光阶段，电流控制模块20驱动发光模块30发光，同时扫频信号SWEEP由高电平到低电平逐渐变化进行信号扫描，由耦合模块101的耦合作用，在扫频信号SWEEP降低的过程中，第一驱动晶体管MD1的栅极电位也逐渐降低，当第一驱动晶体管MD1的栅极G1与第二极N2之间的电压差小于第一驱动晶体管MD1的阈值电压时，第一驱动晶体管MD1导通，第一电源电压VDD被传输到电流控制模块20的控制端，电流控制模块20关断，发光模块30熄灭。

图6为本发明实施例提供的另一种像素电路的结构示意图，参考图6，可选地，发光时间控制模块10还包括第一补偿模块103，第一补偿模块103连接于第一驱动晶体管MD1的第一极N1和栅极G1之间；第一电压写入模块102包括第一开关晶体管M1，第一补偿模块103包括第二开关晶体管M2，第一开关晶体管M1的栅极连接第一扫描信号线S1，第一开关晶体管M1的第一极连接第一初始化信号线，第一开关晶体管M1的第二极与第一驱动晶体管MD1的栅极G1连接，第二开关晶体管M2的栅极连接第二扫描信号线S2，第二开关晶体管M2的第一极与第一驱动晶体管MD1的第一极N1连接，第二开关晶体管M2的第二极与第一驱动晶体管MD1的栅极G1连接，第一驱动晶体管MD1的第二极N2连接第一电源线。

具体地，相对于图5所述像素电路，图6所示像素电路结构增加了第一补偿模块103，用于对第一驱动晶体管MD1进行阈值补偿，以确保第一数据电压Vdata_t转换为时间控制信号的准确性，提高对电流控制模块20控制的可靠性。这里，第一电压写入模块102用于传输第一初始化信号线上的第一初始化电压Vinit1。

在电压写入阶段，第一开关晶体管M1响应第一扫描信号S1导通，将第一初始化电压Vinit1传输到第一驱动晶体管MD1的栅极G1，对第一驱动晶体管MD1的栅极电位进行初始化，防止上一帧画面的残留电压影响本帧的发光，此时，第一驱动晶体管MD1处于导通状态。之后，第二开关晶体管M2响应第二扫描信号S2导通，第一电源电压VDD通过第一驱动晶体管MD1和第二开关晶体管M2写入至第一驱动晶体管MD1的栅极，当第一驱动晶体管MD1的栅极电位为VDD+Vth1时，第一驱动晶体管MD1截止，其中，Vth1为第一驱动晶体管MD1的阈值电压。在补偿结束后，第一驱动晶体管MD1的栅极G1形成一稳定电位(即VDD+Vth1)。与此同时，第一数据电压Vdata_t写入至耦合模块101的第一端，耦合模块101两端的电压差为VDD+Vth1－Vdata_t。

在第一数据电压Vdata_t写入完成后，进入电压归一化阶段，第一数据电压Vdata_t跳变为扫频信号SWEEP，并保持在扫频信号SWEEP的高电平，其中扫频信号SWEEP的高电平大于或等于第一数据电压Vdata_t的最大值。此时，第一驱动晶体管MD1的栅极G1处的电压为Vdata’+VDD+Vth1－Vdata_t，Vdata’为扫频信号SWEEP的高电平。

本实施例中，在像素电路正常工作的过程中，第一数据电压Vdata_t的低电压对应高灰阶，第一数据电压Vdata_t越小，第一驱动晶体管MD1的栅极电位越高，在扫频信号SWEEP的扫描频率一定情况下，发光模块30的发光时间就越长，显示灰阶就越高。因此通过耦合方式将第一数据电压Vdata_t写入第一驱动晶体管MD1的栅极G1，并在电压归一化阶段将第一数据电压Vdata_t拉高，由于第一数据电压Vdata_t的低电平对应高灰阶，则第一数据电压Vdata_t的可用电压范围大，色阶数多，有利于灰阶的展开。

在发光阶段，电流控制模块20产生驱动电流驱动发光模块30发光。扫频信号SWEEP由高电平向低电平逐渐变化，由于耦合模块101的耦合作用，在扫频信号SWEEP降低的过程中，第一驱动晶体管MD1的栅极电位也逐渐降低，当第一驱动晶体管MD1的栅极G1与第二极N2之间的电压差小于第一驱动晶体管MD1的阈值电压时，第一驱动晶体管MD1导通，第一电源电压VDD被传输到电流控制模块20的控制端，电流控制模块20关断，发光模块30熄灭。

进一步地，电流控制模块20可以为PAM模块，用于根据对应的数据电压产生驱动电流，发光时间控制模块10输出端输出的电压可以直接控制PAM模块，从而控制PAM模块的工作状态。图7为本发明实施例提供的另一种像素电路的结构示意图，参考图7，在上述实施例的基础上，发光时间控制模块10还包括第一发光控制模块104，电流控制模块20包括第二发光控制模块201和第二驱动模块202，第一发光控制模块104的第二端作为发光时间控制模块10的输出端，第二驱动模块202的控制端作为电流控制模块20的控制端，第一发光控制模块104的第二端与第二驱动模块202的控制端连接。

其中，第一发光控制模块104的控制端与第一发光控制信号线EM1连接。

具体地，第一发光控制模块104包括第三开关晶体管M3，第二发光控制模块201包括第四开关晶体管M4，第二驱动模块202包括第二驱动晶体管MD2和第二电压写入模块210，其中，第二驱动晶体管MD2的栅极G2作为第二驱动模块202的控制端，第一驱动晶体管MD1和第二驱动晶体管MD2之间存在电连接关系。第三开关晶体管M3的栅极连接第一发光控制信号线EM1，第三开关晶体管M3的第一极与第一驱动晶体管MD1的第一极N1连接，第三开关晶体管M3的第二极与第二驱动晶体管MD2的栅极G2连接，第二驱动晶体管MD2连接于第四开关晶体管M4的第二极和发光模块30之间，第四开关晶体管M4的第一极连接第一电源线，第四开关晶体管M4的栅极连接第二发光控制信号线EM2，第二电压写入模块210用于在电压写入阶段将第二数据电压Vdata_I传输至第二驱动晶体管MD2的栅极G2。在发光阶段，第四开关晶体管M4响应第二发光控制信号EM2导通，第二驱动晶体管MD2在第二数据电压Vdata_I和第一电源电压VDD的作用下产生驱动电流，驱动发光模块30发光。同时，第三开关晶体管M3响应第一发光控制信号EM1导通，在扫频信号SWEEP的扫描过程中，当第一驱动晶体管MD1的栅极电压降低到能够导通第一驱动晶体管MD1时，第一电源电压VDD传输到第二驱动晶体管MD2的栅极G2，第二驱动晶体管MD2的栅极电位被拉高，第二驱动晶体管MD2截止，从而无法输出驱动电流，发光模块30熄灭。

作为本实施例提供的一种优选实施方式，还可以以第一驱动晶体管MD1的第一极N1作为发光时间控制模块10的输出端，图8为本发明实施例提供的另一种像素电路的结构示意图，参考图8，发光时间控制模块10还包括第一发光控制模块104，电流控制模块20包括第二发光控制模块201和第二驱动模块202，第二发光控制模块201的控制端作为电流控制模块20的控制端与第一驱动晶体管MD1的第一极N1连接，第一发光控制模块104用于在复位阶段控制第二发光控制模块201导通；第二驱动模块202包括第二驱动晶体管MD2和第二电压写入模块210，第二驱动晶体管MD2的第一极与第二发光控制模块201的输出端连接，第二发光控制模块201的输入端连接第一电源线，第二电压写入模块210用于将第二数据电压Vdata_I传输至第二驱动晶体管MD2的栅极G2，第二驱动晶体管MD2用于根据栅极G2和第一极的电压驱动发光模块30发光。

其中，第二驱动模块202的工作原理可参考上述相关描述，在此不再赘述。第一驱动晶体管MD1的第一极N1作为发光时间控制模块10的输出端输出控制电压至第二发光控制模块201的控制端，以控制第二发光控制模块201的导通状态，从而控制第二驱动模块202的放电通路，进而控制发光模块30的发光时间。

具体地，第一发光控制模块104包括第三开关晶体管M3，第二发光控制模块201包括第四开关晶体管M4；第三开关晶体管M3的栅极连接第三扫描信号线S3，第三开关晶体管M3的第一极连接复位信号线，第三开关晶体管M3的第二极与第一驱动晶体管MD1的第一极N1连接，第四开关晶体管M4的栅极与第一驱动晶体管MD1的第一极N1连接，第四开关晶体管M4的第一极连接第一电源线，第四开关晶体管M4的第二极与第二驱动晶体管MD2的第一极连接，第二驱动晶体管MD2的第二极连接至发光模块30。当第一数据电压Vdata_t写入至第一驱动晶体管MD1的栅极G1后，进入复位阶段，第三开关晶体管M3响应第三扫描信号线上传输的第三扫描信号S3导通，将复位电压Vset传输到第一驱动晶体管MD1的第一极N1(此时，第一驱动晶体管MD1处于截止状态)，也即第四开关晶体管M4的栅极电压为复位电压Vset，第四开关晶体管M4导通，第二驱动晶体管MD2驱动发光模块30发光。这里，复位电压Vset可以与第一初始化电压Vinit1相等，也可以与第一初始化电压Vinit1不相等，可根据实际情况进行设置。

在发光阶段，扫频信号SWEEP由高电平逐渐变化至低电平，由于耦合模块101的耦合作用，使得第一驱动晶体管MD1的栅极电位降低，直到第一驱动晶体管MD1导通，则第一电源电压VDD传输至第四开关晶体管M4的栅极，使得第四开关晶体管M4截止。第二驱动晶体管MD2的放电通路关断，发光模块30熄灭。

在本实施例中，发光时间控制模块10直接控制发光模块30的发光时间，而第二驱动模块202只负责控制驱动电流的大小，发光时间控制模块10和第二驱动模块202之间无直接的信号控制关系，使得发光时间控制模块10和第二驱动模块202的工作电压可以共用，从而能够简化外部驱动控制信号和电压信号的复杂度。此外，由于第一驱动晶体管MD1的栅极G1与第二驱动晶体管MD2的栅极G2之间无直接电连接关系，第一驱动晶体管MD1的漏电流仅影响发光时间，而不会对驱动电流造成影响，因此能够降低像素电路对漏电的敏感度。

图9为本发明实施例提供的另一种像素电路的结构示意图，参考图9，在上述技术方案的基础上，可选地，发光时间控制模块10还包括第三电压写入模块105，第三电压写入模块105连接于第一驱动晶体管MD1的第二极N2和第一电源线之间，以将第一电源线上的第一电源电压VDD传输至第一驱动晶体管MD1的第二极N2。

其中，在第一驱动晶体管MD1的栅极G1和第二极N2之间存在开态电容，当第一驱动晶体管MD1的第二极N2直接连接第一电源线时，该开态电容也直接与第一电源线连接，在完成数据写入后，该开态电容中会有电荷流过，从而影响第一驱动晶体管MD1栅极G1的充放电速率，导致对发光时间控制的精度降低，不利于灰阶展开。通过设置第三电压写入模块105，能够在数据写入后将该开态电容置于浮空状态，相当于在第一驱动晶体管MD1的栅极G1处无电容，不会对第一驱动晶体管MD1的充放电速率造成影响，能够更好地控制发光模块30的发光时间。

具体地，如图9所示，第三电压写入模块105包括第五开关晶体管M5和第六开关晶体管M6，第五开关晶体管M5的栅极与第二扫描信号线S2连接，第五开关晶体管M5的第一极与第一电源线连接，第五开关晶体管M5的第二极与第一驱动晶体管MD1的第二极N2连接，第六开关晶体管M6的栅极与第三发光控制信号线EM3连接，第六开关晶体管M6的第一极与第一电源线连接，第六开关晶体管M6的第二极与第一驱动晶体管MD1的第二极N2连接。

在本实施例中，第五开关晶体管M5和第二开关晶体管M2连接同一扫描信号线，在电压写入阶段，第五开关晶体管M5和第二开关晶体管M2同时导通，能够对第一驱动晶体管MD1的阈值电压进行补偿。之后，第五开关晶体管M5和第二开关晶体管M2关断，第一驱动晶体管MD1第二极N2与第一电源电压VDD之间断开连接，从耦合模块101侧看，使得第一驱动晶体管MD1的栅极G1处不存在开态电容，从而不会影响第一驱动晶体管MD1的充放电速率。在发光阶段，第六开关晶体管M6响应第三发光控制信号EM3导通，将第一电源电压VDD传输至第一驱动晶体管MD1的第二极N2，以使得在第一驱动晶体管MD1导通时，将第一电源电压VDD传输至第四开关晶体管M4的栅极，控制第四开关晶体管M4关断，进而控制发光模块30熄灭。

图10为本发明实施例提供的另一种像素电路的结构示意图，参考图10，在上述各技术方案的基础上，可选地，第二驱动模块202还包括存储模块250、第二补偿模块220、初始化模块230和第三发光控制模块240，存储模块250包括第三电容C3，第二电压写入模块210包括第七开关晶体管M7，第二补偿模块220包括第八开关晶体管M8，初始化模块230包括第九开关晶体管M9，第三发光控制模块240包括第十开关晶体管M10；第三电容C3连接于第二驱动晶体管MD2的栅极G2和第一电源线之间，第七开关晶体管M7的栅极和第八开关晶体管M8的栅极均与第四扫描信号线S4连接，第七开关晶体管M7的第一极与第二数据线DATA2连接，第七开关晶体管M7的第二极与第二驱动晶体管MD2的第一极连接，第八开关晶体管M8的第一极与第二驱动晶体管MD2的栅极G2连接，第八开关晶体管M8的第二极与第二驱动晶体管MD2的第二极连接；第九开关晶体管M9的栅极与第五扫描信号线S5连接，第九开关晶体管M9的第一极与第二初始化信号线连接，第九开关晶体管M9的第二极与第二驱动晶体管MD2的栅极G2连接；第十开关晶体管M10的栅极与第四发光控制信号线EM4连接，第十开关晶体管M10的第一极与第二驱动晶体管MD2的第二极连接，第十开关晶体管M10的第二极与发光模块30的第一端连接，发光模块30的第二端与第二电源线连接。

其中，第二补偿模块220能够对第二驱动晶体管MD2的阈值电压进行补偿，以提高第二驱动晶体管MD2产生驱动电流的均匀性。初始化模块230用于在初始化阶段对第二驱动晶体管MD2的栅极电压进行初始化，以减小上一显示帧的残留电压对当前帧的显示产生影响。

图11为本发明实施例提供的一种像素电路的时序控制波形图，可适用于图10所示的像素电路。结合图10和图11，以所有晶体管均为P型晶体管为例进行说明，本发明实施例提供的像素电路的工作过程至少包括电压写入阶段T1、电压归一化阶段T2、复位阶段T2和发光阶段T3，其中，电压写入阶段T1包括多个子阶段。

在第一子阶段t1(对应初始化阶段)，第五扫描信号线被配置为传输低电平的第五扫描信号S5，第一扫描信号线被配置为传输高电平的第一扫描信号S1，第四扫描信号线被配置为传输高电平的第四扫描信号S4，第二扫描信号线被配置为传输高电平的第二扫描信号S2，第三扫描信号线被配置为传输高电平的第三扫描信号S3，第三发光控制信号线被配置为传输高电平的第三发光控制信号EM3，第四发光控制信号线被配置为传输高电平的第四发光控制信号EM4。则第九开关晶体管M9导通，其余开关晶体管均关断，第二初始化信号线上传输的第二初始化电压Vinit2写入到第二驱动晶体管MD2的栅极G2，实现对第二驱动晶体管MD2的栅极电位的初始化。

在第二子阶段t2(对应第二电压写入阶段)，第五扫描信号线被配置为传输高电平的第五扫描信号S5，第一扫描信号线被配置为传输低电平的第一扫描信号S1，第四扫描信号线被配置为传输低电平的第四扫描信号S4，第二扫描信号线被配置为传输高电平的第二扫描信号S2，第三扫描信号线被配置为传输高电平的第三扫描信号S3，第三发光控制信号线被配置为传输高电平的第三发光控制信号EM3，第四发光控制信号线被配置为传输高电平的第四发光控制信号EM4。则第一开关晶体管M1、第七开关晶体管M7和第八开关晶体管M8导通，其余开关晶体管截止，第二数据电压Vdata_I通过第七开关晶体管M7、第二驱动晶体管MD2和第八开关晶体管M8写入到第二驱动晶体管MD2的栅极G2，第二驱动晶体管MD2的栅极电位为Vdata_I+Vth2，并存储在第三电容C3上，其中Vth2为第二驱动晶体管MD2的阈值电压，实现对第二驱动晶体管MD2的阈值补偿。同时，第一初始化信号线上传输的第一初始化电压Vinit1通过第一开关晶体管M1写入到第一驱动晶体管MD1的栅极G1，实现对第一驱动晶体管MD1栅极电位的初始化。

在第三子阶段t3(对应第一电压写入阶段)，第五扫描信号线被配置为传输高电平的第五扫描信号S5，第一扫描信号线被配置为传输高电平的第一扫描信号S1，第四扫描信号线被配置为传输高电平的第四扫描信号S4，第二扫描信号线被配置为传输低电平的第二扫描信号S2，第三扫描信号线被配置为传输高电平的第三扫描信号S3，第三发光控制信号线被配置为传输高电平的第三发光控制信号EM3，第四发光控制信号线被配置为传输高电平的第四发光控制信号EM4。则第二开关晶体管M2和第五开关晶体管M5导通，第一电源电压VDD对第一驱动晶体管MD1的栅极G1进行充电，直到第一驱动晶体管MD1的栅极电压为VDD+Vth1,第一驱动晶体管MD1截止，第一驱动晶体管MD1的栅极电位稳定在VDD+Vth1，实现对第一驱动晶体管MD1的阈值补偿。同时第一数据线上传输的第一数据电压Vdata_t写入到第一电容C1的第一端(仅以耦合模块101包括第一电容C1为例进行说明)，此时，第一电容C1两端的电压差为VDD+Vth1-Vdata_t。

在第四子阶段t4，其余各行子像素逐行进行第一子阶段t1、第二子阶段t2和第三子阶段t3，完成全部像素行的数据写入。

在电压归一化阶段T2，第一数据线上传输的第一数据电压Vdata_t跳变为扫频信号SWEEP的高电平SWEEP-H。在本实施例中，扫频信号SWEEP的高电平SWEEP-H大于等于第一数据电压Vdata_t的最大值，例如，SWEEP-H＝Vdata’。第一电容C1第一端的电压由Vdata_t拉高至Vdata’,则第一电容C1第二端的电压为Vdata’+VDD+Vth1－Vdata_t，第一数据电压Vdata_t被写入至第一驱动晶体管MD1的栅极G1。这里，由于第五开关晶体管M5和第六开关晶体管M6均关断，则第一驱动晶体管MD1的栅极G1和第二极N2之间无开态电容，不会影响第一驱动晶体管MD1的充放电速率，能够保证第一驱动晶体管MD1栅极电压的准确性。

在复位阶段T3，第五扫描信号线被配置为传输高电平的第五扫描信号S5，第一扫描信号线被配置为传输高电平的第一扫描信号S1，第四扫描信号线被配置为传输高电平的第四扫描信号S4，第二扫描信号线被配置为传输高电平的第二扫描信号S2，第三扫描信号线被配置为传输低电平的第三扫描信号S3，第三发光控制信号线被配置为传输高电平的第三发光控制信号EM3，第四发光控制信号线被配置为传输高电平的第四发光控制信号EM4。则第三开关晶体管M3导通，其余开关晶体管均截止，复位电压Vset写入到第四开关晶体管M4的栅极和第四电容C4，第四开关晶体管M4导通，第一电源电压VDD传输到第二驱动晶体管MD2的第一极。

在发光阶段T4，第五扫描信号线被配置为传输高电平的第五扫描信号S5，第一扫描信号线被配置为传输高电平的第一扫描信号S1，第四扫描信号线被配置为传输高电平的第四扫描信号S4，第二扫描信号线被配置为传输高电平的第二扫描信号S2，第三扫描信号线被配置为传输高电平的第三扫描信号S3，第三发光控制信号线被配置为传输低电平的第三发光控制信号EM3，第四发光控制信号线被配置为传输低电平的第四发光控制信号EM4。则第六开关晶体管M6和第十开关晶体管M10导通，第二驱动晶体管MD2根据第一电源电压VDD和第二数据电压Vdata_I(存储在第三电容C3中)生产驱动电流，驱动发光模块30发光。驱动电流可以由下式表示：

其中，μ为第二驱动晶体管MD2的电子迁移率，Cox为第二驱动晶体管MD2单位面积的沟道电容，W/L为第二驱动晶体管MD2的宽长比，Vth2为第二驱动晶体管MD2的阈值电压。本实施例中，发光模块30可以包括OLED、Micro-LED和Mini-LED中的一个或多个。

同时，扫频信号SWEEP由高电平SWEEP-H向低电平SWEEP-L逐渐变化，由于第一电容C1的耦合作用，使得第一驱动晶体管MD1的栅极电位同步变化。当扫频信号降低使得第一驱动晶体管MD1的栅极电位VG1满足VG1-VDD＝Vth1时，第一驱动晶体管MD1导通，第一电源电压VDD通过第六开关晶体管M6、第一驱动晶体管MD1传输到第四开关晶体管M4的栅极，控制第四开关晶体管M4截止，第四电容C4用于保持第四开关晶体管M4的栅极电位。因此，第二驱动晶体管MD2的第一极与第一电源线断开连接，驱动电流为零，发光模块30熄灭，实现对发光时间的控制。

需要说明的是，在本实施例中，第一扫描信号S1和第四扫描信号S4可以共用同一扫描信号线，以节省信号线的数量。

可选地，本实施例提供的技术方案还可以在一帧内实现一次数据写入、多次发光的设定，有利于降低低灰阶下画面闪烁的问题。图12为本发明实施例提供的另一种像素电路的时序控制波形图，适用于图10所示的像素电路。

在本实施例中，驱动电流的大小由第二数据电压Vdata_I的大小决定，与第二驱动晶体管MD2的阈值电压Vth2无关，有利于提高发光模块30的色度均一性。发光模块30的发光时间由第一数据电压Vdata_t和扫频信号SWEEP决定。当扫频信号SWEEP为高电平时，发光模块130处于亮态，在扫频信号SWEEP由高电平向低电平扫描过程中，第一电容C1的第一极电压逐渐减小，由于电容的耦合作用，使得第一驱动晶体管MD1的栅极电压逐渐降低。当第一驱动晶体管MD1的栅极电位VG1满足VG1-VDD＝Vth1时，第一驱动晶体管MD1导通，第一电源电压VDD传输到第四开关晶体管M4的栅极，从而使得第四开关晶体管M4关断，发光模块130处于暗态。在这里，一显示帧的发光阶段内，扫频信号SWEEP包括多个子信号，每一子信号对应一子发光阶段，扫频信号SWEEP的每一子信号均重复上述操作过程，由此可以增大扫频信号SWEEP的斜率，提高发光模块30亮暗的切换速度，有利于改善低灰阶下因发光模块由亮态到暗态的切换速度过慢导致的显示不佳的问题。其中，扫频信号SWEEP具体可以为锯齿波、三角波等斜波信号。

示例性地，图13为本发明实施例提供的一种像素电路的在发光阶段的仿真波形图，参考图13，扫频信号SWEEP从4V到-4V逐渐扫描变化，在扫频信号SWEEP下降过程中，第二驱动晶体管MD2逐渐关断，驱动电流Id逐渐减小至0，发光模块30熄灭。在扫频信号SWEEP上升过程中，第二驱动晶体管MD2逐渐导通，驱动电流Id逐渐增大，驱动发光模块30正常发光。

图14为本发明实施例提供的另一种像素电路的结构示意图，其中，为了方便与本实施例提供的像素电路进行比较，图14所示像素电路具体为在本实施例的基础上采用现有的Vdata-t输入方式得到的电路结构，不应理解为图14的像素电路结构为现有技术。

表一

表二

图14与图10所示像素电路的区别在于，图14采用Vdata-t直接写入第一驱动晶体管MD1的栅极G1，且第一驱动晶体管MD1与第二驱动晶体管MD2之间存在电性连接，漏电流能够从第一驱动晶体管MD1的栅极G1流到第二驱动晶体管MD2的栅极G2。表一为图14所示像素电路和图10所示像素电路所需电压的对比结果，表二为图14所示像素电路和图10所示像素电路的信号对比结果。需要注意的是，表一和表二中的“现有技术”指的是Vdata-t采用现有技术方式输入的方案。

由表一和表二可知，图14所示像素电路中像素跨压为24V左右(各信号源和电压源中最大电压为VGH信号，最小电压为EML信号)，本实施例中像素跨压为17V左右。相对于现有技术的信号输入方式，本实施例提供的技术方案能够降低像素电压的跨度，且能够减少全局信号Global的种类。因此，通过将发光时间控制模块10与第二驱动模块202单独设置，二者之间无直接的电连接关系，使得驱动电流的大小由第二驱动模块202进行控制，发光时间由发光时间控制模块10进行控制，由此发光时间控制模块10与第二驱动模块202。且通过电容耦合的方式将第一数据电压Vdata_t写入至第一驱动晶体管MD1的栅极G1，使得第一驱动晶体管ND1的导通状态无需根据第一数据电压Vdata_t的大小进行设置，第一电源电压VDD可以灵活设置，能够简化信号的种类(如可以简化全局信号Global的种类)，并且降低像素电压的跨度。

进一步地，根据表一中的数据，图14所示像素电路采用正压驱动方式的电压较高，导致S-IC(驱动芯片)需要使用较高耐压的制程进行制备，加大系统成本。而本实施例的技术方案在正压驱动和正负压驱动下的电压均较小，因此，本发明实施例提供的技术方案可以采用正压驱动，能够提高像素电路的转换效率，驱动芯片采用常压工艺制备即可，系统成本较低。继续参考表一，图14所示像素电路需要用到12组电压源，而本实施例技术方案只需7组电压源，大大减少了电压源数量，且外部控制信号数量较少，有利于简化版图设计难度。

可选地，图15为本发明实施例提供的另一种像素电路的结构示意图，并示意性地示出了第一驱动晶体管MD1与第二驱动晶体管MD2的栅极G2之间存在直接电连接关系的结构，图16为本发明实施例提供的另一种像素电路的时序控制波形图，可适用于图15所示的像素电路。结合图15和图16，本发明实施例提供的像素电路的工作过程至少包括电压写入阶段T1、电压归一化阶段T2和发光阶段T4，其中，电压写入阶段T1包括多个子阶段。

在第一子阶段t1、第二子阶段t2、第三子阶段t3、第四子阶段t4和电压归一化阶段T2的具体工作过程与图10所示像素电路的工作过程相同，在此不再赘述。

在发光阶段T4，第一发光控制信号线被配置为传输低电平的第一发光控制信号EM1，第二发光控制信号线被配置为传输低电平的第二发光控制信号EM2，第三发光控制信号线被配置为传输低电平的第三发光控制信号EM3，第四发光控制信号线被配置为传输低电平的第四发光控制信号EM4。则第六开关晶体管M6、第三开关晶体管M3、第四开关晶体管M4和第十开关晶体管M10导通，第二驱动晶体管MD2根据第一电源电压VDD和第二数据电压Vdata_I(存储在第三电容C3中)生产驱动电流，驱动发光模块30发光。同时，扫频信号SWEEP由高电平SWEEP-H向低电平SWEEP-L逐渐变化，由于第一电容C1的耦合作用，使得第一驱动晶体管MD1的栅极电位同步变化。当扫频信号降低使得第一驱动晶体管MD1的栅极电位VG1满足VG1-VDD＝Vth1时，第一驱动晶体管MD1导通，第一电源电压VDD通过第六开关晶体管M6、第一驱动晶体管MD1和第三开关晶体管M3传输到第二驱动晶体管MD2的栅极G2，将第二驱动晶体管MD2的栅极电位拉高，第二驱动晶体管MD2截止，驱动电流为零，发光模块30熄灭。

在本发明提供的任意一实施例中，第六开关晶体管M6的导通时长均可大于或等于第十开关晶体管M10的导通时长，有利于发光时间控制模块10对发光模块30的发光时间的精确控制。

在上述任意实施例中，由于第一数据电压Vdata_t通过电容耦合方式写入第一驱动晶体管MD1的栅极G1，因此第一数据电压Vdata_t与第一电源电压VDD之间不再有大小要求，也即，第一驱动晶体管MD1第二极N2接入的第一电源电压VDD无需根据第一数据电压Vdata_t的变化而变化，发光时间控制模块10正常工作时，与第一电源电压VDD的大小无关。这样一来，同一组第一数据电压Vdata_t可以对应不同的第一电源电压VDD，有利于提高像素电路对应电压的灵活性。

本发明实施例还提供了一种像素电路的驱动方法，适用于上述任意实施例所提供的像素电路。结合图1，像素电路包括发光时间控制模块10、电流控制模块20和发光模块30，发光时间控制模块10包括第一驱动模块106、耦合模块101和第一电压写入模块102，耦合模块101与第一驱动模块106的控制端连接，电流控制模块20的控制端与发光时间控制模块10的输出端连接，电流控制模块20的输出端与发光模块30连接。图17为本发明实施例提供的一种像素电路的驱动方法的流程图，该驱动方法包括：

S110、在电压写入阶段，控制第一电压写入模块将固定电压传输至第一驱动模块的控制端，且控制第一数据电压写入至耦合模块。

S120、在电压归一化阶段，控制耦合模块将第一数据电压耦合至第一驱动模块的控制端。

S130、在发光阶段，通过扫频信号控制第一驱动模块的控制端的电压，进而控制电流控制模块控制端的电压，以控制发光模块的发光时间。

本发明实施例提供的技术方案，通过电流控制模块产生驱动电流来驱动发光模块发光，并通过发光时间控制模块控制电流控制模块控制端的电压，以控制电流控制模块的导通时间，进而控制发光模块的发光时间。相对于现有技术中为了保证各晶体管的正常通断，各控制信号需要根据相应的数据信号进行设置，且数据电压要大于电源电压的技术方案，本发明实施例提供的技术方案通过耦合模块间接地将第一数据电压耦合至第一驱动晶体管的栅极，使得第一驱动晶体管的导通状态无需根据第一数据电压的大小进行设置，第一数据电压与第一驱动晶体管第二极接入的电源电压(如，第一电源电压)之间无电压大小的要求，第一电源电压VDD可以灵活设置，因此能够降低像素电压跨度，从而减小器件受到的偏压，有利于提高像素电路的可靠性。

图18为本发明实施例提供的另一种像素电路的驱动方法的流程图，在上述技术方案的基础上，本实施例提供的像素电路的驱动方法包括：

S1101、在电压写入阶段，控制第一电压写入模块将第一初始化信号线上传输的初始化电压写入至第一驱动模块的控制端，之后控制第一补偿模块对第一驱动模块的阈值电压进行补偿，并控制第一数据电压写入至耦合模块。

S120、在电压归一化阶段，控制耦合模块将第一数据电压耦合至第一驱动模块的控制端。

S210、在复位阶段，控制第一发光控制模块将复位信号线上传输的复位电压写入至第二发光控制模块的控制端。

S1301、在发光阶段，通过扫频信号控制第一驱动模块的控制端的电压，进而控制第二发光控制模块的控制端的电压，以控制发光模块的发光时间。

具体地，图18所示的像素电路的驱动方法可适用于图10所示的像素电路，其具体工作原理可参考上述各实施例的相关描述，同样具备上述各实施例描述的相关有益效果，在此不再赘述。

图19为本发明实施例提供的另一种像素电路的驱动方法的流程图，在上述技术方案的基础上，本实施例提供的像素电路的驱动方法包括：

S1101、在第一电压写入阶段，控制第一电压写入模块将第一初始化信号线上传输的初始化电压写入至第一驱动模块的控制端，之后控制第一补偿模块对第一驱动模块的阈值电压进行补偿，并控制第一数据电压写入至耦合模块。

S120、在电压归一化阶段，控制耦合模块将第一数据电压耦合至第一驱动模块的控制端。

S1302、在发光阶段，通过扫频信号控制第一驱动模块的控制端的电压，进而控制第二驱动模块的控制端的电压，以控制发光模块的发光时间。

具体地，图19所示的像素电路的驱动方法可适用于图15所示的像素电路，其具体工作原理可参考上述各实施例的相关描述，同样具备上述各实施例描述的相关有益效果，在此不再赘述。

可选地，本发明实施例还提供了一种显示装置，该显示装置包括本发明任意实施例所提供的像素电路，图20为本发明实施例提供的一种显示装置的结构示意图，该显示装置不仅可以为图20所示的手机，也可以为平板、手机、手表、可穿戴设备，以及车载显示、相机显示、电视和电脑屏幕等电子设备。由于该显示装置包括本发明任意实施例所提供的像素电路，因此，本发明实施例提供的显示装置也具备本发明任意实施例所描述的有益效果。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。