一种半导体器件及其制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。

背景技术

互补场效应晶体管器件(Complementary Field Effect Transistor，可缩写为CFET)包括垂直堆叠的NMOS(N-Metal-Oxide-Semiconductor，可缩写为N型金属-氧化物-半导体)晶体管和PMOS(P-Metal-Oxide-Semiconductor，可缩写为P型金属-氧化物-半导体)晶体管，以提高CMOS器件的集成密度。

但是，现有的CFET器件必须额外在NMOS晶体管和PMOS晶体管包括的源区和/或漏区之间形成隔离层，导致CFET器件的制造过程繁琐、且制造难度大，不利于提升CFET器件的工作性能。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，用于使得CFET器件的结构更加简单，简化CFET器件的制造流程，并降低CFET器件的制造难度。

为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：半导体基底、第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管。

上述第一无结型垂直环栅晶体管形成在半导体基底上。第二无结型垂直环栅晶体管形成在第一无结型垂直环栅晶体管上。第二无结型垂直环栅晶体管和第一无结型垂直环栅晶体管的导电类型相反。第一无结型垂直环栅晶体管包括的第一有源结构和第二无结型垂直环栅晶体管包括的第二有源结构均具有源区、漏区和沟道区，源区和漏区分别位于沟道区沿半导体基底厚度方向的两侧。第二有源结构直接形成在第一有源结构上、且第二有源结构的材料带隙宽度不同于第一有源结构的材料带隙宽度。

采用上述技术方案的情况下，本发明提供的半导体器件包括的第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管的导电类型相反。换句话说，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管中的一者的导电类型为N型、另一者的导电类型为P型。并且，第一无结型垂直环栅晶体管形成在半导体基底上，第二无结型垂直环栅晶体管形成在第一无结型垂直环栅晶体管上。此时，导电类型相反的第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管垂直堆叠在一起，因此本发明提供的半导体器件包括CFET器件，以提高半导体器件的集成密度。另外，第一无结型垂直环栅晶体管包括的第一有源结构和第二无结型垂直环栅晶体管包括的第二有源结构具有的源区、沟道区和漏区沿半导体基底的厚度方向堆叠设置。在此情况下，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管处于工作状态时，沟道区内载流子的传输方向垂直于半导体基底的表面，因此即使采用更大的栅长，也不会增加第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管的横向尺寸，缓解栅长限制的同时，进一步提高半导体器件的集成密度。

其次，第一有源结构属于第一无结型垂直环栅晶体管，第二有源结构属于第二无结型垂直环栅晶体管。并且，因第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管的导电类型相反，故第一有源结构和第二有源结构的掺杂类型相反。基于此，当第二有源结构直接形成在第一有源结构上时，二者可以形成PN结，以通过该PN结降低第一有源结构和第二有源结构之间的电干扰。另外，第二有源结构的材料带隙宽度不同于第一有源结构的材料带隙宽度。此时，第二有源结构和第一有源结构之间还可以构成异质结，以利用不同带隙的材料对载流子的传输进行限制，进一步降低第一有源结构和第二有源结构之间的电干扰。同时，在制造半导体器件时，可以在第一有源结构上直接形成第二有源结构，从而可以解决现有CFET器件须在N型晶体管和P型晶体管之间设置用于将源区和/或漏区进行隔离的隔离层而导致CFET器件制造流程繁琐的问题，使得CFET器件的结构更加简单，简化CFET器件的制造流程，并降低CFET器件的制造难度。

本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

提供一半导体基底。

在半导体基底上形成第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管。第二无结型垂直环栅晶体管形成在第一无结型垂直环栅晶体管上。第二无结型垂直环栅晶体管和第一无结型垂直环栅晶体管的导电类型相反。第一无结型垂直环栅晶体管包括的第一有源结构和第二无结型垂直环栅晶体管包括的第二有源结构均具有源区、漏区和沟道区，源区和漏区分别位于沟道区沿半导体基底厚度方向的两侧。第二有源结构直接形成在第一有源结构上、且第二有源结构的材料带隙宽度不同于第一有源结构的材料带隙宽度。

与现有技术相比，本发明提供的半导体器件的制造方法的有益效果可以参考前文所述的半导体器件的有益效果分析，此处不再赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的半导体器件在制造过程中的结构示意图一；

图2为本发明实施例提供的半导体器件在制造过程中的结构示意图二；

图3为本发明实施例提供的半导体器件在制造过程中的结构示意图三；

图4为本发明实施例提供的半导体器件在制造过程中的结构示意图四；

图5为本发明实施例提供的半导体器件在制造过程中的结构示意图五；

图6为本发明实施例提供的半导体器件在制造过程中的结构示意图六；

图7为本发明实施例提供的半导体器件在制造过程中的结构示意图七；

图8为本发明实施例提供的半导体器件在制造过程中的结构示意图八；

图9为本发明实施例提供的半导体器件在制造过程中的结构示意图九；

图10为本发明实施例提供的半导体器件在制造过程中的结构示意图十；

图11为本发明实施例提供的半导体器件在制造过程中的结构示意图十一；

图12为本发明实施例提供的半导体器件在制造过程中的结构示意图十二；

图13为本发明实施例提供的半导体器件在制造过程中的结构示意图十三；

图14为本发明实施例提供的半导体器件在制造过程中的结构示意图十四；

图15为本发明实施例提供的半导体器件在制造过程中的结构示意图十五；

图16为本发明实施例提供的半导体器件在制造过程中的结构示意图十六；

图17为本发明实施例提供的半导体器件在制造过程中的结构示意图十七；

图18为本发明实施例提供的半导体器件在制造过程中的结构示意图十八；

图19为本发明实施例提供的半导体器件在制造过程中的结构示意图十九；

图20为本发明实施例提供的半导体器件在制造过程中的结构示意图二十。

附图标记：11为半导体基底，12为模制层，13为第一介质层，14为第二介质层，15为第三介质层，16为第一介质子层，17为第二介质子层，18为凹口，19为第一有源结构，20为第二有源结构，21为源区，22为漏区，23为沟道区，24为第一凹槽，25为栅堆叠结构，26为第四介质层，27为第二凹槽，28为源极，29为漏极，30为第五介质层，31为第六介质层，32为接触结构。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

互补场效应晶体管器件(Complementary Field Effect Transistor，可缩写为CFET)包括垂直堆叠的NMOS(N-Metal-Oxide-Semiconductor，可缩写为N型金属-氧化物-半导体)晶体管和PMOS(P-Metal-Oxide-Semiconductor，可缩写为P型金属-氧化物-半导体)晶体管，以提高CMOS器件的集成密度。

由上可知，CFET器件包括垂直堆叠的NMOS晶体管和PMOS晶体管。因NMOS晶体管和PMOS晶体管的导电类型相反，故为了将堆叠在一起的NMOS晶体管和PMOS晶体管隔离开，现有CFET器件通常包括位于NMOS晶体管和PMOS晶体管之间的隔离层。该隔离层的材料为绝缘材料，以通过该隔离层将NMOS晶体管和PMOS晶体管包括的源区和/或漏区完全隔离开，降低二者之间的电干扰。

但是，该隔离层的存在使得现有CFET器件的结构复杂，不利于降低CFET器件的制造成本。另外，在实际的制造过程中，通常需要通过多次外延和刻蚀工艺才能分别形成NMOS晶体管和PMOS晶体管包括的源区和漏区，并形成上述隔离层将属于不同晶体管、且相邻的有源区(源区和/或漏区)隔离开，从而导致现有CFET器件的制造过程较为繁琐、且制造难度大，不利于提高CFET器件的工作性能。

为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件包括导电类型相反的第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管，并且第一无结型垂直环栅晶体管形成在半导体基底上，第二无结型垂直环栅晶体管形成在第一无结型垂直环栅晶体管上。另外，第二无结型垂直环栅晶体管包括的第二有源结构直接形成在第一无结型垂直环栅晶体管包括的第一有源结构上、且第二有源结构的材料带隙宽度不同于第一有源结构的材料带隙宽度，以降低第一有源结构和第二有源结构之间的电干扰。

具体来说，如图20所示，本发明实施例提供的半导体器件包括：半导体基底11、第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管。如图20所示，上述第一无结型垂直环栅晶体管形成在半导体基底11上。第二无结型垂直环栅晶体管形成在第一无结型垂直环栅晶体管上。第二无结型垂直环栅晶体管和第一无结型垂直环栅晶体管的导电类型相反。如图6和图7所示，第一无结型垂直环栅晶体管包括的第一有源结构19和第二无结型垂直环栅晶体管包括的第二有源结构20均具有源区21、漏区22和沟道区23，源区21和漏区22分别位于沟道区23沿半导体基底11厚度方向的两侧。第二有源结构20直接形成在第一有源结构19上、且第二有源结构20的材料带隙宽度不同于第一有源结构19的材料带隙宽度。

具体的，上述半导体基底的具体结构和材料可以根据实际应用场景设置，此处不做具体限定。其中，本发明实施例中的半导体基底可以为未形成有任何结构的半导体衬底(例如：硅衬底、锗硅衬底、锗衬底等)。或者，上述半导体基底也可以为形成有一些结构的半导体衬底(例如：当本发明实施例中的第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管应用至集成电路的第二层或更高层时，半导体基底可以包括半导体衬底、形成在半导体衬底上的下层器件、以及用于将下层器件隔离开的介质层等)。

对于上述第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管来说，从导电类型方面，第一无结型垂直环栅晶体管的导电类型可以为N型；此时第二无结型垂直环栅晶体管的导电类型为P型，并且N型的第一无结型垂直环栅晶体管位于P型的第二无结型垂直环栅晶体管下方。或者，第一无结型垂直环栅晶体管的导电类型可以为P型；此时第二无结型垂直环栅晶体管的导电类型为N型，并且P型的第一无结型垂直环栅晶体管位于N型的第二无结型垂直环栅晶体管下方。

值得注意的是，本发明实施例提供的半导体器件包括的第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管的导电类型相反。并且，如图20所示，第一无结型垂直环栅晶体管形成在半导体基底11上，第二无结型垂直环栅晶体管形成在第一无结型垂直环栅晶体管上。此时，导电类型相反的第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管垂直堆叠在一起，因此本发明实施例提供的半导体器件包括CFET器件，以提高半导体器件的集成密度。

从结构方面，如图6和图7所示，第一无结型垂直环栅晶体管包括的第一有源结构19中，可以是第一有源结构19具有的源区21位于最上方、漏区22位于最下方。此时，第一有源结构19包括的漏区22、沟道区23和源区21沿着半导体基底11的厚度方法依次排布。或者，也可以是第一有源结构具有的漏区位于最上方、源区位于最下方。此时，第一有源结构包括的源区、沟道区和漏区沿着半导体基底的厚度方法依次排布。

另外，如图20所示，第一无结型垂直环栅晶体管还包括环绕在第一有源结构19具有的沟道区外周的栅堆叠结构25、与第一有源结构19具有的源区接触的源极28、以及与第一有源结构19具有的漏区接触的漏极29。其中，上述第一无结型垂直环栅晶体管包括的栅堆叠结构25可以包括环绕在第一有源结构具有的沟道区外周的栅介质层、以及形成在栅介质层围成的空间内的栅极。另外，上述第一无结型垂直环栅晶体管包括的源极和漏极可以分别仅与第一有源结构具有的源区和漏区的一侧接触。或者，如图20所示，第一无结型垂直环栅晶体管包括的源极28和漏极29可以分别环绕在第一有源结构19具有的源区和漏区的外周。此时，第一无结型垂直环栅晶体管包括的源极28和漏极29分别与第一有源结构19具有的源区和漏区之间的接触面积较大，利于降低接触电阻，提高第一无结型垂直环栅晶体管的电学性能。

至于第二无结型垂直环栅晶体管，如图6和图7所示，第二无结型垂直环栅晶体管包括的第二有源结构20中，可以是第二有源结构20具有的源区21位于最上方、漏区22位于最下方。此时，第二有源结构20包括的漏区22、沟道区23和源区21沿着半导体基底11的厚度方法依次排布。或者，也可以是第二有源结构具有的漏区位于最上方、源区位于最下方。此时，第二有源结构包括的源区、沟道区和漏区沿着半导体基底的厚度方法依次排布。

另外，如图20所示，第二无结型垂直环栅晶体管还包括环绕在第二有源结构20具有的沟道区外周的栅堆叠结构25、与第二有源结构20具有的源区接触的源极28、以及与第二有源结构20具有的漏区接触的漏极29。其中，上述第二无结型垂直环栅晶体管包括的栅堆叠结构25可以包括环绕在第二有源结构具有的沟道区外周的栅介质层、以及形成在栅介质层围成空间内的栅极。另外，上述第二无结型垂直环栅晶体管包括的源极和漏极可以分别仅与第二有源结构具有的源区和漏区的一侧接触。或者，如图20所示，第二无结型垂直环栅晶体管包括的源极28和漏极29可以分别环绕在第二有源结构20具有的源区和漏区的外周，以降低接触电阻，提高第二无结型垂直环栅晶体管的电学性能。

值得注意的是，如图6和图7所示，上述第一有源结构19和第二有源结构20具有的源区21、沟道区23和漏区22沿半导体基底11的厚度方向堆叠设置。在此情况下，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管处于工作状态时，沟道区23内载流子的传输方向垂直于半导体基底11的表面，因此即使采用更大的栅长，也不会增加第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管的横向尺寸，缓解栅长限制的同时，进一步提高半导体器件的集成密度。另外，如图6、图7和图20所示，因第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管的导电类型相反，故第一有源结构19和第二有源结构20的掺杂类型相反。基于此，当第二有源结构20直接形成在第一有源结构19上时，二者可以形成PN结，以通过该PN结降低第一有源结构19和第二有源结构20之间的电干扰。

从材料方面，上述第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构、源极和漏极的材料可以根据实际应用场景设置，此处不做具体限定。例如：栅堆叠结构包括的栅介质层的材料可以为HfO

至于第一有源结构和第二有源结构的材料，因第二有源结构的材料带隙宽度不同于第一有源结构的材料带隙宽度，故第二有源结构和第一有源结构之间还可以构成异质结，以利用不同带隙的材料对载流子的传输进行限制，进一步降低第一有源结构和第二有源结构之间的电干扰。基于此，可以理解的是，在一定的范围内，第一有源结构和第二有源结构的材料带隙宽度的差值越大，越有利于限制载流子的传输，防止第一有源结构和第二有源结构之间的产生电干扰。在此情况下，第一有源结构和第二有源结构的材料带隙宽度的差值、以及第一有源结构和第二有源结构的具体材料带隙宽度，可以根据不同应用场景中对第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管的隔离要求进行确定，此处不做具体限定。另外，可以根据第一有源结构和第二有源结构的材料带隙宽度的具体数值确定二者的具体材料，只要能够应用至本发明实施例提供的半导体器件中均可。

示例性的，上述第二有源结构的材料带隙宽度与第一有源结构的材料带隙宽度之间的差值可以大于0.1eV。例如：上述第二有源结构的材料带隙宽度与第一有源结构的材料带隙宽度之间的差值可以为0.2eV、0.3eV、0.4eV或0.5eV等。

另外，在确保第一有源结构和第二有源结构的材料带隙宽度不同的情况下，第一有源结构和第二有源结构的材料还可以根据第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管的导电类型进行选择。

示例性的，上述第一有源结构和第二有源结构中掺杂类型为N型的一者的材料可以为Si，掺杂类型为P型的一者的材料可以为Si

例如：在第一无结型垂直环栅晶体管的导电类型为P型、且第二无结型垂直环栅晶体管的导电类型为N型的情况下，第一有源结构的掺杂类型为P型，第一有源结构的材料可以为Si

从形貌方面，第一有源结构和第二有源结构的具体形貌可以根据实际需求进行设置，只要能够确保第二有源结构直接形成在第一有源结构均可。基于此，在实际的应用过程中，如图6、图7和图20所示，在制造本发明实施例提供的半导体器件时，可以在第一有源结构19上直接形成第二有源结构20，从而可以解决现有CFET器件须在N型晶体管和P型晶体管之间设置用于将源区和/或漏区进行隔离的隔离层而导致CFET器件制造流程繁琐的问题，使得CFET器件的结构更加简单，简化CFET器件的制造流程，并降低CFET器件的制造难度。

示例性的，如图20所示，第二有源结构20可以与第一有源结构19自对准。在此情况下，第一有源结构19和第二有源结构20的排布较为规则。如图2和图5所示，可以在同一掩膜层的掩膜作用下，实现对形成第一有源结构和第二有源结构的凹口18的刻蚀，利于简化CFET器件的制造过程，进一步降低制造难度。

示例性的，如图2和图20所示，第一有源结构19和第二有源结构20可以均为纳米柱状结构。具体的，该纳米柱状结构为广义上的纳米柱状结构。其中，该纳米柱状结构的横截面形状可以为圆形、正方形、矩形、椭圆形、菱形、五边形等形状。

在实际的应用过程中，第一无结型垂直环栅晶体管包括的源极和漏极中位于上方的一者，可以与第二无结型垂直环栅晶体管包括的源极和漏极中位于下方的一者相接触。此时，可以在同一操作步骤中同时形成第一无结型垂直环栅晶体管包括的源极和漏极中位于上方的一者、以及第二无结型垂直环栅晶体管包括的源极和漏极中位于下方的一者。

或者，如图20所示，上述第一无结型垂直环栅晶体管包括的源极28分别与第二无结型垂直环栅晶体管包括的源极28和漏极29相互绝缘。并且，第一无结型垂直环栅晶体管包括的漏极29分别与第二无结型垂直环栅晶体管包括的源极28和漏极29相互绝缘。此时，第一有源结构19中位于沟道区两侧的源区和漏区的位置可以互换，同理，第二有源结构20中位于沟道区两侧的源区和漏区的位置也可以互换，提高本发明实施例提供的半导体器件在不同应用场景下的灵活性。

在一种示例中，如图20所示，在第一无结型垂直环栅晶体管包括的源极28分别与第二无结型垂直环栅晶体管包括的源极28和漏极29相互绝缘、且第一无结型垂直环栅晶体管包括的漏极29分别与第二无结型垂直环栅晶体管包括的源极28和漏极29相互绝缘的情况下，上述半导体器件还可以包括位于第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管之间的隔离层，该隔离层用于将第一无结型垂直环栅晶体管包括的源极28和漏极29中位于上方的一者与第二无结型垂直环栅晶体管包括的源极28和漏极29中位于下方的一者隔离开。第一有源结构19和/或第二有源结构20贯穿隔离层。

具体的，可以仅是第一有源结构贯穿隔离层，也可以仅是第二有源结构贯穿隔离层。或者，如图20所示，还可以是第一有源结构19和第二有源结构20共同贯穿隔离层。该隔离层的材料可以为氮化硅、氧化硅、氮氧化硅等绝缘材料。该隔离层的厚度可以根据实际应用场景设置，只要能够将第一无结型垂直环栅晶体管包括的源极28和漏极29中位于上方的一者与第二无结型垂直环栅晶体管包括的源极28和漏极29中位于下方的一者隔离开均可。

另外，至于第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构、栅极和漏极的分布，可以根据实际应用场景设置。其中，沿平行于半导体基底表面的方向，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构、栅极和漏极可以位于第一有源结构和第二有源结构的同一侧。

或者，沿平行于半导体基底表面的方向，第一无结型垂直环栅晶体管包括的栅堆叠结构、栅极和漏极可以位于第一有源结构和第二有源结构的同一侧，而第二无结型垂直环栅晶体管包括的栅堆叠结构、栅极和漏极位于第一有源结构和第二有源结构的另一侧。此时，属于同一晶体管的栅堆叠结构、栅极和漏极位于第一有源结构和第二有源结构的同一侧，便于根据上述栅堆叠结构、栅极和漏极相对于第二有源结构的位置确定，栅堆叠结构、栅极和漏极属于哪一个晶体管，利于降低互连结构的制造难度。

又或者，如图20所示，沿平行于半导体基底11表面的方向，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构25位于第一有源结构19和第二有源结构20的第一侧，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的源极28和漏极29均位于第一有源结构19和第二有源结构20的第二侧。上述第一侧和第二侧相对。在此情况下，若第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构25的材料相同，则可以同时形成这两个晶体管包括的栅堆叠结构25，提高半导体器件的制造效率。同理，当第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅极和漏极29的材料相同时，也可以同时形成这两个晶体管包括的源极28和漏极29，进一步提高半导体器件的制造效率。

具体的，在该情况下，如图20所示，沿半导体基底11的厚度方向，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构25可以呈阶梯式排布，以便于将这两个晶体管包括的栅堆叠结构25引出。其次，如图20所示，沿半导体基底11的厚度方向，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的源极28和漏极29也可以呈阶梯式排布，以便于将这两个晶体管包括的源极28和漏极29引出。

另一方面，本发明实施例还提供了一种半导体器件的制造方法。下文将根据图1至图20示出的操作的立体图或断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括以下步骤：

首先，提供一半导体基底。该半导体基底的具体结构和材料可以参考前文，此处不再赘述。

如图20所示，在半导体基底11上形成第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管。第二无结型垂直环栅晶体管形成在第一无结型垂直环栅晶体管上。第二无结型垂直环栅晶体管和第一无结型垂直环栅晶体管的导电类型相反。第一无结型垂直环栅晶体管包括的第一有源结构19和第二无结型垂直环栅晶体管包括的第二有源结构20均具有源区、漏区和沟道区，源区和漏区分别位于沟道区沿半导体基底11厚度方向的两侧。第二有源结构20直接形成在第一有源结构19上、且第二有源结构20的材料带隙宽度不同于第一有源结构19的材料带隙宽度。

具体的，该第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管的具体结构和材料等信息可以参考前文，此处不再赘述。

在一种示例中，上述在半导体基底上形成第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管，可以包括以下步骤：

如图1和图4所示，在半导体基底11上形成模制层12。

具体的，上述模制层的具体结构可以根据实际应用场景设置，只要能够在后续形成用于制造第一有源结构和第二有源结构的凹口均可。在实际的应用过程中，可以将模制层的结构至少分为以下两种：

第一种：如图1所示，沿半导体基底11的厚度方向，上述模制层可以包括交替层叠在一起的第一介质层13和第二介质层14。其中，第一介质层13的材料不同于第二介质层14的材料。交替层叠在一起的第一介质层13和第二介质层14中，位于底层的膜层为第一介质层13。

具体的，该第一种情况下，交替层叠在一起的第一介质层和第二介质层中，位于顶层的膜层可以为第二介质层，也可以为第一介质层。另外，第一介质层和第二介质层的材料可以为互不相同的任意两种绝缘材料。例如：第一介质层的材料可以为氧化硅，第二介质层的材料可以为氮化硅。至于第一介质层和第二介质层的层数和厚度，可以根据第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构、源极和漏极的形成位置进行确定。

例如：如图20所示，在第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构25、源极28和漏极29彼此绝缘的情况下，模制层可以包括至少六层第一介质层和六层第二介质层。其中，如图2和图6所示，沿自下而上的方向，第一层第二介质层14的高度与第一有源结构19具有的源区21和漏区22中位于下方的一者的至少部分高度相同。第二层第二介质层14的高度与第一有源结构19具有的沟道区23的高度相同。第三层第二介质层14的高度与第一有源结构19具有的源区21和漏区22中位于上方的一者的至少部分高度相同。同理，第四层第二介质层14的高度与第二有源结构20具有的源区21和漏区22中位于下方的一者的至少部分高度相同。第五层第二介质层14的高度与第二有源结构20具有的沟道区23的高度相同。第六层第二介质层14的高度与第二有源结构20具有的源区21和漏区22中位于上方的一者的至少部分高度相同。

另外，不同层第一介质层的材料和厚度可以相同，也可以不同。不同层第二介质层的材料和厚度可以相同，也可以不同。

第二种：如图4所示，沿半导体基底11的厚度方向，上述模制层12包括交替层叠在一起的第一介质层13和第二介质层。其中，交替层叠在一起的第一介质层13和第二介质层中，位于底层的膜层为第一介质层13。沿平行于半导体基底11表面的方向，每层第二介质层包括第一介质子层16和第二介质子层17。每层第一介质子层16的材料分别与第一介质层13和第二介质子层17的材料不同。如图7和图20所示，每层第一介质子层16的所在位置对应第一无结型垂直环栅晶体管或第二无结型垂直环栅晶体管包括的栅堆叠结构25、源极28和漏极29中的一者的所在位置。第二介质子层17填充在由相邻的第一介质子层16和第一介质层13围成的空间内。

具体的，在该第二种情况下，交替层叠在一起的第一介质层和第二介质层中，位于顶层的膜层可以为第二介质层，也可以为第一介质层。另外，第二介质层包括的第一介质子层的材料可以是与第一介质层以及第二介质层包括的第二介质子层的材料不同的任一种绝缘材料。其中，不同第一介质子层的材料可以相同，也可以不同。第一介质层的材料可以与第二介质层包括的第二介质子层的材料相同，也可以不同。例如：第一介质层的材料和第二介质层包括的第二介质子层的材料可以均为氧化硅，第二介质层包括的第二介质子层的材料可以为氮化硅。

至于第一介质层的形成层数和厚度、第二介质层包括的第一介质子层和第二介质子层的形成范围，可以根据第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构、源极和漏极的形成位置进行确定。

可以理解的是，不同结构的模制层的制造过程也可能不同，因此可以根据模制层的具体结构，确定模制层的形成过程。

例如：在模制层的结构为上述第一种情况描述的结构的情况下，可以采用化学相沉积等工艺，交替形成第一介质层和第二介质层。

又例如：在模制层的结构为第二种情况描述的结构的情况下，可以采用依照第一介质层和第二介质层的层叠顺序，采用化学气相沉积等工艺形成第一介质层；并采用沉积和选择性刻蚀等工艺形成第二介质层。

接下来，如图2、图3和图5所示，形成沿半导体基底11的厚度方向贯穿模制层12的凹口18。

具体的，后续会在该凹口内形成第一有源结构、以及至少部分第二有源结构，因此可以根据第一有源结构和第二有源结构的形貌、以及二者在半导体基底上的位置等信息确定凹口在模制层内的开设位置、以及形貌等信息。

在实际的应用过程中，可以采用光刻和刻蚀等工艺在模制层内开设上述凹口。

接下来，如图6和图7所示，可以至少采用外延等工艺，在凹口内形成第一有源结构19；并直接在第一有源结构19上形成第二有源结构20，第二有源结构20至少位于凹口内。

值得注意的是，上述第二有源结构直接形成在第一有源结构上，通过第一有源结构和第二有源结构之间的PN结和异质结降低电干扰，从而可以解决现有CFET器件须在N型晶体管和P型晶体管之间设置用于将源区和/或漏区进行隔离的隔离层而导致CFET器件制造流程繁琐的问题，使得所制造的半导体器件的结构更加简单，简化半导体器件的制造流程，并降低半导体器件的制造难度。

在一些情况下，在形成了上述第一有源结构和第二有源结构之后，如前文所述，若上述模制层为上述第一种所描述的结构，则直接在第一有源结构上形成第二有源结构后，并在进行后续操作前，上述半导体器件的制造方法还包括步骤：如图7所示，采用刻蚀和沉积工艺，对每层第二介质层14进行图案化处理，仅保留每层第二介质层14对应第一无结型垂直环栅晶体管或第二无结型垂直环栅晶体管包括的栅堆叠结构、源极和漏极中的一者的部分。并在经图案化处理所释放的空间内填充第三介质层15，第三介质层15的材料不同于第二介质层14的材料。

具体的，上述图案化处理的具体处理过程与上述两个晶体管包括的栅堆叠结构、源极和漏极的分布情况相关。在上述两个晶体管包括的栅堆叠结构、源极和漏极的分布不同的情况下，上述图案化处理的具体处理过程不同。另外，上述第三介质层的材料可以是与第二介质层的材料不同的任一种绝缘材料。第三介质层的材料可以与第一介质层的材料相同，也可以不同。

下面以沿平行于半导体基底表面的方向，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构位于第一有源结构和第二有源结构的第一侧，第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的源极和漏极均位于第一有源结构和第二有源结构的第二侧为例进行说明：首先，可以采用沉积和刻蚀等工艺，形成第一掩膜层。该第一掩膜层覆盖在模制层位于第一有源结构和第二有源结构的第二侧的部分上。接下来，若第一层第二介质层、第三层第二介质层、第四层第二介质层和第六层第二介质层的材料不同于其余第二介质层的材料，则可以采用选择性刻蚀工艺，在模制层位于第一有源结构和第二有源结构的第一侧的部分内开设凹槽，以通过该凹槽同时暴露出第一层第二介质层、第三层第二介质层、第四层第二介质层和第六层第二介质层。接下来，可以采用选择性刻蚀工艺，对第一层第二介质层、第三层第二介质层、第四层第二介质层和第六层第二介质层进行选择性横向腐蚀，仅保留目标宽度的第一层第二介质层、第三层第二介质层、第四层第二介质层和第六层第二介质层。然后，采用沉积等工艺，形成填充在释放空间内的第三介质层；并去除第一掩膜层。同理，采用上述方式，并在第二掩膜层的掩膜作用下，对第二层第二介质层和第五层第二介质层进行处理，仅保留目标宽度的第二层第二介质层和第五层第二介质层。如图7所示，并形成相应第三介质层15，实现对模制层的图案化处理。

若不同第二介质层的材料相同，则在形成上述第一掩膜层后，可以采用选择性刻蚀工艺，形成仅暴露出第六层第二介质层的凹槽；并对第六层第二介质层进行横向腐蚀，仅保留目标宽度的第六层第二介质层。接下来，继续向下刻蚀，形成暴露出第五层第二介质层的凹槽；并形成用于保护第五层第二介质层和剩余的第六层第二介质层的侧壁保护层。接着，继续向下刻蚀，形成暴露出第四层第二介质层和第三层第二介质层的凹槽；并在侧壁保护层的保护作用下，对第四层第二介质层和第三层第二介质层进行横向腐蚀，仅保留目标宽度的第四层第二介质层和第三层第二介质层。然后，采用上述方式，直至对第一层第二介质层进行横向腐蚀。接下来，去除侧壁保护层。并形成相应第三介质层。最后，采用上述方式，并在第二掩膜层的掩膜作用下，对第二层第二介质层和第五层第二介质层进行处理，仅保留目标宽度的第二层第二介质层和第五层第二介质层。如图7所示，形成相应第三介质层15，实现对模制层的图案化处理。

最后，如图20所示，形成第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构25、源极28和漏极29。

示例性的，下面以模制层的结构为上述第一种情况，并对模制层进行了上述图案化处理为例对制造第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构、源极和漏极的过程进行说明：

具体的，上述形成第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构，可以包括以下步骤：

如图8所示，采用选择性刻蚀等工艺，在模制层内开设第一凹槽24。第一凹槽24用于暴露出第一目标介质层。第一目标介质层为第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构对应的第二介质层14。

例如：如图8所示，在第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构对应的第二介质层14为第二层第二介质层14和第五层第二介质层14的情况下，第一目标介质层为经图案化处理后的第二层第二介质层14和第五层第二介质层14。

如图9所示，采用干法刻蚀或湿法刻蚀等工艺，去除第一目标介质层，获得第一栅极形成区和第二栅极形成区。

如图11所示，在第一栅极形成区内形成第一无结型垂直环栅晶体管包括的栅堆叠结构25，并在第二栅极形成区内形成第二无结型垂直环栅晶体管包括的栅堆叠结构25。

具体的，如图10所示，可以采用原子层沉积等工艺，形成上述两个晶体管包括的栅堆叠结构。同时，在第一凹槽内也形成有相应栅介质层和栅极。接下来，如图11所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除第一凹槽内的栅介质层和栅极。

最后，如图12所示，采用化学气相沉积等工艺，形成填充在第一凹槽内的第四介质层26。具体的，该第四介质层26的材料可以为氧化硅、氮化硅或氮氧化硅等任一种绝缘材料。

至于第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的源极和漏极的形成过程，可以包括以下步骤：

如图13所示，采用选择性刻蚀等工艺，在模制层内开设第二凹槽27。第二凹槽27用于暴露出第二目标介质层。第二目标介质层为第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的源极和漏极对应的第二介质层14。

例如：如图13所示，在第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的源极和漏极对应的第二介质层14为第一层第二介质层14、第三层第二介质层14、第四层第二介质层14和第六层第二介质层14的情况下，第二目标介质层为经图案化处理后的第一层第二介质层14、第三层第二介质层14、第四层第二介质层14和第六层第二介质层14。

如图14所示，采用干法刻蚀或湿法刻蚀等工艺，去除第二目标介质层，获得源/漏极形成区。

如图16所示，在源/漏极形成区内形成第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的源极28和漏极29。

具体的，如图15所示，采用物理气相沉积等工艺，形成填充在源/漏极形成区和第二凹槽内的导电材料。接下来，如图16所示，可以采用湿法刻蚀等工艺，去除导电材料位于第二凹槽内的部分。其中，导电材料的剩余部分形成第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的源极28和漏极29。

最后，如图17所示，采用物理气相沉积等工艺，形成填充在第二凹槽内的第五介质层30。该第五介质层30的材料可以为任一种绝缘材料。例如：第五介质层30的材料可以为氧化硅、氮化硅或氮氧化硅等。

需要说明的是，在模制层的结构为上述第二种结构的情况下，可以参考上述形成过程制造第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构、源极和漏极，此处不再赘述。

在一种示例中，在形成第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构、源极和漏极后，上述半导体器件的制造方法还可以包括步骤：如图20所示，至少对第二无结型垂直环栅晶体管包括的栅堆叠结构25、以及部分模制层进行选择性刻蚀，以使得第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构25沿半导体基底11的厚度方向呈阶梯式排布。

在实际的应用过程中，如图18所示，可以采用选择性刻蚀等工艺，至少去除第二无结型垂直环栅晶体管包括的栅堆叠结构、以及模制层位于第二无结型垂直环栅晶体管包括的栅堆叠结构上的部分。然后，如图19所示，采用化学气相沉积等工艺形成填充在所释放空间内的第六介质层31。最后，如图20所示，采用刻蚀和沉积等工艺，形成用于将第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构引出的接触结构32。

其中，上述第六介质层的材料可以为任一种绝缘材料。例如：第六介质层的材料可以为氧化硅、氮化硅或氮氧化硅等。上述接触结构的材料可以为铜、钨、钛等导电材料。

在一种示例中，在形成第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的栅堆叠结构、源极和漏极后，上述半导体器件的制造方法还可以包括步骤：如图20所示，至少对第一无结型垂直环栅晶体管包括的源极28和漏极29中位于上方的一者、第二无结型垂直环栅晶体管包括的源极28和漏极29、以及部分模制层进行选择性刻蚀，以使得第一无结型垂直环栅晶体管和第二无结型垂直环栅晶体管包括的源极28和漏极29沿半导体基底11的厚度方向呈阶梯式排布。

具体的，形成呈阶梯式分布的源极和漏极的过程可以参考前文所述形成呈阶梯分布的栅堆叠结构的过程，此处不再赘述。

另外，需要说明的是，位于第一无结型垂直环栅晶体管包括的源极和漏极中位于上方的一者与第二无结型垂直环栅晶体管包括的源极和漏极中位于下方的一者之间的第一介质层的剩余部分形成隔离层。该隔离层用于将第一无结型垂直环栅晶体管包括的源极和漏极中位于上方的一者与第二无结型垂直环栅晶体管包括的源极和漏极中位于下方的一者隔离开。并且，第一有源结构和/或第二有源结构贯穿隔离层。

与现有技术相比，本发明实施例提供的半导体器件的制造方法的有益效果可以参考前文所述的半导体器件的有益效果分析，此处不再赘述。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。