具有控制存储器存储体的行地址中继器的存储器件

相关申请的交叉引用

本申请要求于2022年7月29日在韩国知识产权局提交的韩国专利申请No.10-2022-0095080的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。

技术领域

本公开的实施例涉及一种存储器件，更具体地，涉及一种包括控制存储器件的存储器存储体组(memory bank group)的行地址中继器(row address repeater)的存储器件。

背景技术

半导体存储器件被分类成易失性半导体存储器件或非易失性半导体存储器件。易失性半导体存储器件的读取速度和写入速度快，但是在不向其供电时丢失在其中存储的数据。相比之下，即使中断(例如，不供应)电力，存储在非易失性半导体存储器件中的信息也不会消失。由于此原因，非易失性半导体存储器件用于存储不管是否供电都必需被保持的信息。

一般而言，易失性半导体存储器件(例如，DRAM)的存储单元可以包括用作开关的一个NMOS晶体管和存储电荷(数据)的一个电容器。二进制信息“1”或“0”可以对应于存储单元中的电容器中存储的电荷的存在与否，即，单元电容器的端电压是高还是低。当对存储单元施加与二进制信息相对应的电压时，可以执行写入操作。读取操作可以指这样的操作：电容器中的电荷量的大小随着高电压或低电压而改变并且由存储单元的外部装置或系统检测。随着电荷累积在电容器中，数据保持原则上不需要功耗。然而，由于在MOS晶体管的PN结等中可能存在泄漏电流，所以存储的电荷的初始量可能丢失，因此数据可能丢失。

发明内容

本公开的实施例提供一种通过控制每个存储器存储体组的行地址中继器来高效地管理存储体操作期间的功耗的存储器件。

另外，本公开的实施例提供一种通过对每个存储器存储体组的行地址中继器应用数据总线反相技术来高效地管理存储体操作期间的功耗的存储器件。

根据本公开的实施例，一种存储器件包括：存储器存储体，所述存储器存储体包括多个存储单元；行地址中继器，所述行地址中继器被配置为向所述存储器存储体传送行地址；以及控制逻辑，所述控制逻辑被配置为控制所述存储器存储体的数据输入/输出，其中，所述存储器存储体被分组成多个存储体组，其中，所述行地址中继器被分组成分别与所述多个存储体组相对应的多个中继器组，其中，所述控制逻辑被配置为根据所述多个存储体组的激活状态来控制所述行地址中继器。根据本公开的实施例，所述控制逻辑被配置为：基于从控制器接收到的激活请求，驱动所述多个中继器组当中的、与所述多个存储体组当中的激活的存储体组相对应的一个或更多个中继器组。

根据本公开的实施例，所述控制逻辑被配置为：基于所述多个存储体组与输入/输出焊盘隔开的距离，驱动所述多个中继器组中的、与所述多个存储体组中的离所述输入/输出焊盘的距离小于所述多个存储体组当中的激活的存储体组离所述输入/输出焊盘的距离的至少一个存储体组相对应的至少一个中继器组，而不驱动所述多个中继器组中的、与所述多个存储体组中的离所述输入/输出焊盘的距离大于所述激活的存储体组离所述输入/输出焊盘的距离的至少一个其他存储体组相对应的至少一个其他中继器组。

根据本公开的实施例，所述多个存储体组包括：第一存储体组，所述第一存储体组最接近输入/输出焊盘；第二存储体组，所述第二存储体组与所述输入/输出焊盘隔开得比所述第一存储体组更远；以及第三存储体组，所述第三存储体组与所述输入/输出焊盘隔开得比所述第二存储体组更远，其中，所述多个中继器组包括：第一中继器组，所述第一中继器组被配置为向所述第一存储体组传送所述行地址；第二中继器组，所述第二中继器组被配置为向所述第二存储体组传送所述行地址；以及第三中继器组，所述第三中继器组被配置为向所述第三存储体组传送所述行地址，其中，所述控制逻辑被配置为：当所述第一存储体组被激活并且所述第二存储体组和所述第三存储体组被停用时，驱动所述第一中继器组而不驱动所述第二中继器组和所述第三中继器组。

根据本公开的实施例，所述控制逻辑被配置为：当所述第二存储体组被激活并且所述第一存储体组和所述第三存储体组被停用时，驱动所述第一中继器组和所述第二中继器组而不驱动所述第三中继器组。

根据本公开的实施例，一种存储器件包括：存储器存储体，所述存储器存储体包括多个存储单元；行地址中继器，所述行地址中继器被配置为向所述存储器存储体传送当前行地址；以及控制逻辑，所述控制逻辑被配置为控制所述存储器存储体的数据输入/输出，其中，所述存储器存储体被分组成多个存储体组，其中，所述行地址中继器被分组成分别与所述多个存储体组相对应的多个中继器组，其中，所述控制逻辑被配置为：控制每一个所述中继器组的所述行地址中继器激活每一个所述存储体组的所述存储器存储体；以及对所述当前行地址执行数据总线反相操作以向每一个所述中继器组的所述行地址中继器传送反相行地址。

根据本公开的实施例，所述控制逻辑被配置为：当所述当前行地址的多于一半的位从先前行地址改变时，使所述当前行地址反相以针对每一个所述中继器组的所述行地址中继器提供所述反相行地址。

根据本公开的实施例，所述控制逻辑被配置为：基于先前激活请求来生成包括先前行地址的信息的第一中间信号；基于当前激活请求来生成包括所述当前行地址的信息的第二中间信号；以及通过将所述第一中间信号与所述第二中间信号进行比较来生成数据总线反相标志。

根据本公开的实施例，所述控制逻辑被配置为：当所述第二中间信号的多于一半的位从所述第一中间信号改变时，将所述数据总线反相标志生成为具有高电平；以及针对每一个所述中继器组的所述行地址中继器提供通过对所述数据总线反相标志和所述当前行地址执行异或运算而获得的结果值。

根据本公开的实施例，所述控制逻辑被配置为：当所述第二中间信号的少于一半的位从所述第一中间信号改变时，将所述数据总线反相标志生成为具有低电平；以及针对每一个所述中继器组的所述行地址中继器提供通过对所述数据总线反相标志和所述当前行地址执行异或运算而获得的结果值。

根据本公开的实施例，所述控制逻辑被配置为：当所述当前行地址的少于一半的位从先前行地址改变时，针对每一个所述中继器组的所述行地址中继器提供所述当前行地址而不使所述当前行地址反相。

根据本公开的实施例，一种存储器件包括：存储器存储体，所述存储器存储体包括多个存储单元；行地址中继器，所述行地址中继器被配置为向所述存储器存储体传送行地址；以及控制逻辑，所述控制逻辑被配置为控制所述存储器存储体的数据输入/输出，其中，所述存储器存储体被分组成第一存储体组和第二存储体组，其中，所述行地址中继器被分组成对应于所述第一存储体组的第一中继器组和对应于所述第二存储体组的第二中继器组，其中，所述第一中继器组被配置为向所述第一存储体组和所述第二中继器组传送所述行地址，其中，所述第二中继器组被配置为向所述第二存储体组传送所述行地址，其中，所述控制逻辑被配置为：当接收到与所述第一存储体组的存储器存储体相对应的激活请求而没有与所述第二存储体组的存储器存储体相对应的激活请求时，驱动所述第一中继器组而不驱动所述第二中继器组。

根据本公开的实施例，所述第一存储体组与所述第二存储体组相比更接近输入/输出焊盘。

根据本公开的实施例，所述存储器存储体还被分组成第三存储体组和第四存储体组，其中，所述行地址中继器还被分组成对应于所述第三存储体组的第三中继器组和对应于所述第四存储体组的第四中继器组，其中，所述第一中继器组被配置为：基于第一中继器驱动信号，向所述第一存储体组和所述第二中继器组传送所述行地址，其中，所述第二中继器组被配置为：基于所述第一中继器驱动信号和第二中继器驱动信号，向所述第二存储体组和所述第三中继器组传送所述行地址，其中，所述第三中继器组被配置为：基于所述第一中继器驱动信号、所述第二中继器驱动信号和第三中继器驱动信号，向所述第三存储体组和所述第四中继器组传送所述行地址，其中，所述第四中继器组被配置为：基于所述第一中继器驱动信号、所述第二中继器驱动信号、所述第三中继器驱动信号和第四中继器驱动信号，向所述第四存储体组传送所述行地址。

根据本公开的实施例，所述控制逻辑被配置为：基于从控制器接收到的时钟信号来生成具有第一定时的第一内部激活信号和具有第二定时的第二内部激活信号，所述第二定时比所述第一内部激活信号的所述第一定时晚；基于所述第一内部激活信号和所述第二内部激活信号，从自所述控制器接收到的命令地址信息获得内部命令地址信号；通过对所述内部命令地址信号执行与非运算来生成第一中间信号；根据所述第二内部激活信号的所述第二定时基于所述第一中间信号来生成第二中间信号；以及对所述第二中间信号执行逻辑运算以生成所述第一中继器驱动信号至所述第四中继器驱动信号。

根据本公开的实施例，当所述第二中间信号中的至少一个第二中间信号处于高电平时，所述第一中继器驱动信号具有高电平，其中，当所述第二中间信号当中与所述第二存储体组至所述第四存储体组相对应的信号处于高电平时，所述第二中继器驱动信号具有高电平，其中，当所述第二中间信号当中与所述第三存储体组和所述第四存储体组相对应的信号处于高电平时，所述第三中继器驱动信号具有高电平，其中，当所述第二中间信号当中与所述第四存储体组相对应的信号处于高电平时，所述第四中继器驱动信号具有高电平。

根据本公开的实施例，所述存储器件还包括：第一异或电路，所述第一异或电路被配置为对数据总线反相标志和当前预先行地址执行异或运算以输出所述行地址；第二异或电路，所述第二异或电路被配置为对所述数据总线反相标志和通过所述行地址中继器传送的延迟行地址执行异或运算以输出复原行地址；以及行地址译码电路，所述行地址译码电路被配置为对所述复原行地址进行译码以生成译码行地址并且向所述存储器存储体传送所述译码行地址，其中，所述控制逻辑被配置为：将先前行地址与所述当前预先行地址进行比较并且基于所述当前预先行地址的转变位的数目来生成所述数据总线反相标志。

根据本公开的实施例，所述控制逻辑被配置为：将所述先前行地址与所述当前预先行地址进行比较；以及当所述当前预先行地址的转变位的数目大于所述当前预先行地址的位的一半时，生成具有高电平的所述数据总线反相标志，其中，所述第一异或电路被配置为输出通过使所述当前预先行地址反相而获得的所述行地址，其中，所述第二异或电路被配置为输出通过使所述延迟行地址反相而获得的所述复原行地址。

根据本公开的实施例，所述控制逻辑被配置为：将所述先前行地址与所述当前预先行地址进行比较；以及当所述当前预先行地址的转变位的数目小于所述当前预先行地址的位的一半时，生成具有低电平的所述数据总线反相标志，其中，所述第一异或电路被配置为输出与所述当前预先行地址相同的所述行地址，其中，所述第二异或电路被配置为输出与所述延迟行地址相同的所述复原行地址。

根据本公开的实施例，所述控制逻辑被配置为：基于从控制器接收到的时钟信号，生成对应于先前激活请求的先前内部激活信号和对应于当前激活请求的当前内部激活信号；基于所述先前内部激活信号，从自所述控制器接收到的先前命令地址信息获得先前内部命令地址信号；基于所述当前内部激活信号，从自所述控制器接收到的当前命令地址信息获得当前内部命令地址信号；从所述先前内部命令地址信号获得包括先前行地址的信息的第一中间信号；从所述当前内部命令地址信号获得包括所述行地址的信息的第二中间信号；以及通过将所述第一中间信号与所述第二中间信号进行比较来生成数据总线反相标志。

附图说明

提供了每个附图的详细描述以促进对本公开的详细描述中参考的附图的更全面理解。

图1是图示了根据实施例的存储器系统的框图。

图2是图示了连接到图1的存储器存储体的行地址中继器的组的图。

图3是图示了图2的行地址中继器组中包括的行地址中继器的图。

图4是图示了当接收到存储器存储体的激活请求时在图1的存储器件中生成的信号的定时图。

图5是图示了用于生成中间信号以生成图3的中继器驱动信号的控制逻辑的图。

图6是图示了用于通过使用图5的中间信号来生成图3的中继器驱动信号的控制逻辑的图。

图7是图示了当接收到存储器存储体的激活请求时在图1的存储器件中使用数据总线反相操作来传送行地址的过程的定时图。

图8是图示了用于执行数据总线反相操作的控制逻辑的图。

图9是图示了图8的命令地址复制电路的图。

图10是图示了用于向存储器存储体传送对其执行了数据总线反相操作的行地址的电路的图。

具体实施方式

以下，可以详细和清楚地描述本公开的实施例，使得本领域的普通技术人员容易地实现本公开。

另外，在下文中，动态随机存取存储器(DRAM)可以用作半导体器件的示例以描述本公开的特征和功能。然而，本领域的技术人员可以依据本文公开的内容容易地领会本公开的其他优点和性能。可以通过其他实施例来实现或应用本公开。另外，在不背离本公开的权利要求、范围和精神以及任何其他目的的情况下，可以依据视角和应用来改变或修改详细描述。

图1是图示了根据实施例的存储器系统的框图。参考图1，本公开的存储器系统1000可以包括存储器控制器1100和存储器件1200。存储器件1200可以包括存储器存储体1210、控制逻辑1220和行地址中继器(RA RPT)1230。

根据实施例，存储器控制器1100可以执行用于向存储器件1200写入数据或者读取存储在存储器件1200中的数据的存取操作。例如，存储器控制器1100可以生成用于向存储器件1200写入数据或者读取存储在存储器件1200中的数据的命令CMD和地址ADDR。存储器控制器1100可以是用于控制存储器件1200的存储器控制器，诸如片上系统(SoC)、应用处理器(AP)、中央处理器(CPU)、数字信号处理器(DSP)或图形处理单元(GPU)。

根据实施例，存储器控制器1100可以通过向存储器件1200提供各种信号来控制存储器件1200的整体操作。例如，存储器控制器1100可以控制存储器件1200的存储器存取操作，诸如读取操作和写入操作。存储器控制器1100向存储器件1200提供命令CMD和地址ADDR以向存储器件1200写入数据DATA或者从存储器件1200读取数据DATA。

根据实施例，存储器控制器1100可以生成各种类型的命令CMD来控制存储器件1200。例如，存储器控制器1100可以生成与改变存储器存储体1210中包括的存储器存储体的状态以读取或者写入数据DATA的存储体操作相对应的存储体请求。作为示例，存储体请求可以包括用于将存储器存储体1210中包括的存储器存储体的状态改变为激活状态的激活请求。存储器件1200可以响应于激活请求来激活存储器存储体中包括的行，其可以是字线。存储体请求可以包括用于在完成数据DATA的读取或写入之后将存储器存储体从激活状态转换为备用(standby)状态的预充电请求。此外，存储器控制器1100可以生成用于在存储器件1200中执行数据DATA的读取操作或写入操作的输入/输出(I/O)请求(例如，CAS请求)。例如，输入/输出请求可以包括用于从激活的存储器存储体读取数据DATA的读取请求。输入/输出请求可以包括用于向激活的存储器存储体写入数据DATA的写入请求。此外，存储器控制器1100可以生成用于控制针对存储器存储体的刷新操作的刷新命令。然而，本文描述的命令CMD的类型是示例，并且可以存在其他类型的命令CMD。

根据实施例，存储器件1200可以向存储器控制器1100输出由存储器控制器1100请求读取的数据DATA，或者可以在存储单元(存储器存储体1210之一中包括的存储单元)中存储由存储器控制器1100请求写入的数据DATA。存储器件1200可以基于命令CMD和地址ADDR来输入/输出数据DATA。

在这种情况下，存储器件1200可以是易失性存储器件，诸如DRAM、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)DRAM、DDR SDRAM、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、总线式动态随机存取存储器(RDRAM)和静态随机存取存储器(SRAM)。或者，也可以以诸如电阻式RAM(RRAM)、相变存储器(PRAM)、磁阻式存储器(MRAM)、铁电存储器(FRAM)、自旋注入磁化反转存储器(STT-RAM)等的非易失性存储器件实现存储器件1200。在本说明书中，基于DRAM描述本公开的优点，但是本公开的实施例不限于此。

根据实施例，存储器存储体1210可以包括按存储体单位划分(例如，分组)的存储单元阵列、行译码器、列译码器、读出放大器、写入驱动器等。存储器存储体1210可以通过写入驱动器在存储器件1200中存储请求写入的数据DATA，并且可以使用读出放大器读取请求读取的数据DATA。另外，还可以包括用于根据地址在单元阵列或选择电路中存储和维持数据的刷新操作的配置。

根据实施例，控制逻辑1220可以从存储器控制器1100接收命令CMD和地址ADDR。控制逻辑1220可以根据命令CMD和地址ADDR来控制存储器件1200的诸如写入、读取或擦除的操作。

根据实施例，存储器件1200可以包括位于存储器存储体1210之间的行地址中继器1230。例如，随着离存储器件1200的输入/输出焊盘的距离增加，传送到存储器存储体1210的行地址信号的强度可能减小。因此，存储器件1200可以使用行地址中继器1230来不管离输入/输出焊盘的距离如何都准确地传送行地址信号。在本文的描述中，“距离”(例如，近、更近、最近、远、较远、最远、更远和最遥远)的含义包括两个部件之间的电气距离和物理距离。

根据实施例，存储器件1200可以将存储器存储体1210划分(例如，分组)成至少一个或更多个组。存储器件1200可以控制针对每个存储器存储体组的连接在存储器存储体1210之间的行地址中继器1230。因此，当仅与输入/输出焊盘相邻的存储器存储体被激活时，仅连接到包括激活的存储器存储体的存储器存储体组的行地址中继器被激活，而其余的行地址中继器被停用，从而降低功耗。

根据实施例，即使当离输入/输出焊盘远的存储器存储体被激活时，存储器件1200也可以将数据总线反相应用到通过针对每个存储器存储体组的行地址中继器传送的行地址信号，以降低功耗。

图2是图示了连接到图1的存储器存储体的行地址中继器的组的图。参考图1和图2，例如，存储器存储体1210可以划分(例如，分组)成第一存储体组、第二存储体组、第三存储体组和第四存储体组。第一存储体组可以包括第十一存储器存储体2111、第十二存储器存储体2112、第十三存储器存储体2113和第十四存储器存储体2114。第二存储体组可以包括第二十一存储器存储体2121、第二十二存储器存储体2122、第二十三存储器存储体2123和第二十四存储器存储体2124。第三存储体组可以包括第三十一存储器存储体2131、第三十二存储器存储体2132、第三十三存储器存储体2133和第三十四存储器存储体2134。第四存储体组可以包括第四十一存储器存储体2141、第四十二存储器存储体2142、第四十三存储器存储体2143和第四十四存储器存储体2144。然而，这是示例实施例，并且存储器存储体1210可以划分(例如，分组)成至少一个或更多个存储体组。在下文中，为了描述的方便，假定了第十一存储器存储体2111和第十二存储器存储体2112是最接近输入/输出焊盘的存储器存储体，而第四十三存储器存储体2143和第四十四存储器存储体2144是离输入/输出焊盘最远的存储器存储体。

根据实施例，行地址中继器1230可以连接在存储器存储体1210之间。行地址中继器1230可以划分(例如，分组)成多个组。例如，可以将行地址中继器1230划分(例如，分组)成第一行地址中继器组1231、第二行地址中继器组1232、第三行地址中继器组1233和第四行地址中继器组1234。然而，这仅是示例实施例，可以将行地址中继器组的数目确定为对应于存储器存储体1210的组的数目。第一行地址中继器组1231、第二行地址中继器组1232、第三行地址中继器组1233和第四行地址中继器组1234中的每一者可以包括多个行地址中继器。

根据实施例，第一行地址中继器组1231可以向第十一存储器存储体2111、第十二存储器存储体2112、第十三存储器存储体2113、第十四存储器存储体2114和第二行地址中继器组1232传送行地址RA。第二行地址中继器组1232可以向第二十一存储器存储体2121、第二十二存储器存储体2122、第二十三存储器存储体2123、第二十四存储器存储体2124和第三行地址中继器组1233传送行地址RA。第三行地址中继器组1233可以向第三十一存储器存储体2131、第三十二存储器存储体2132、第三十三存储器存储体2133、第三十四存储器存储体2134和第四行地址中继器组1234传送行地址RA。第四行地址中继器组1234可以向第四十一存储器存储体2111、第四十二存储器存储体2141、第四十三存储器存储体2142和第四十四存储器存储体2143传送行地址RA。

图3是图示了包括在图2的行地址中继器组中的行地址中继器的图。参考图2和图3，行地址中继器组可以包括至少一个行地址中继器。一个行地址中继器可以包括两个反相器。例如，第一行地址中继器组1231可以接收行地址RA并且可以向第一存储体组(例如，图2中的2111至2114)和第二行地址中继器组1232传送反相行地址RAB。第二行地址中继器组1232可以接收反相行地址RAB并且可以向第二存储体组(例如，图2中的2121至2124)和第三行地址中继器组1233传送行地址RA。第三行地址中继器组1233可以接收行地址RA并且可以向第三存储体组(例如，图2中的2131至2134)和第四行地址中继器组1234传送反相行地址RAB。第四行地址中继器组1234可以接收反相行地址RAB并且可以向第四存储体组(例如，图2中的2141至2144)传送行地址RA。

根据实施例，响应于第一中继器驱动信号BRA1，第一行地址中继器组1231的行地址中继器可以接收行地址RA并且可以输出反相行地址RAB。例如，第十一反相器IN11可以使行地址RA反相以输出反相行地址RAB。可以通过第一中继器驱动信号BRA1经过第十二反相器IN12的反相信号和第一中继器驱动信号BRA1来驱动第十一反相器IN11。

根据实施例，响应于第二中继器驱动信号BRA2，第二行地址中继器组1232的行地址中继器可以接收反相行地址RAB并且可以输出行地址RA。例如，第二十一反相器IN21可以使反相行地址RAB反相以输出行地址RA。可以通过第二中继器驱动信号BRA2经过第二十二反相器IN22的反相信号和第二中继器驱动信号BRA2来驱动第二十一反相器IN21。

根据实施例，响应于第三中继器驱动信号BRA3，第三行地址中继器组1233的行地址中继器可以接收行地址RA并且可以输出反相行地址RAB。作为示例，第三十一反相器IN31可以使行地址RA反相以输出反相行地址RAB。可以通过第三中继器驱动信号BRA3经过第三十二反相器IN32的反相信号和第三中继器驱动信号BRA3来驱动第三十一反相器IN31。

根据实施例，响应于第四中继器驱动信号BRA4，第四行地址中继器组1234的行地址中继器可以接收反相行地址RAB并且可以输出行地址RA。例如，第四十一反相器IN41可以使反相行地址RAB反相以输出行地址RA。可以通过第四中继器驱动信号BRA4经过第四十二反相器IN42的反相信号和第四中继器驱动信号BRA4来驱动第四十一反相器IN41。

如上所述，第一行地址中继器组1231至第四行地址中继器组1234中包括的行地址中继器可以基于第一中继器驱动信号BRA1至第四中继器驱动信号BRA4，以组为单位工作。作为示例，当第一存储体组中的存储器存储体(例如，第十一存储器存储体2111至第十四存储器存储体2114中的一者)被激活并且其余的存储器存储体被停用时，第一行地址中继器组1231可以被驱动并且其余的行地址中继器组1232、1233和1234可以不被驱动。作为另一示例，当第二存储体组中的存储器存储体(例如，第二十一存储器存储体2121至第二十四存储器存储体2124中的一者)被激活并且其余的存储器存储体被停用时，第一行地址中继器组1231和第二行地址中继器组1232可以被驱动，并且其余的行地址中继器组1233和1234可以不被驱动。作为另一示例，当第三存储体组中的存储器存储体(例如，第三十一存储器存储体2131至第三十四存储器存储体2134中的一者)被激活并且其余的存储器存储体被停用时，第一行地址中继器组1231、第二行地址中继器组1232和第三行地址中继器组1233可以被驱动，并且第四行地址中继器组1234可以不被驱动。作为另一示例，当第四存储体组中的存储器存储体(例如，第四十一存储器存储体2141至第四十四存储器存储体2144中的一者)被激活时，第一行地址中继器组1231至第四行地址中继器组1234可以被驱动。因此，存储器件1200可以关闭每个存储体组的与已停用的存储器存储体相对应的行地址中继器，从而降低功耗。

图4是图示了当接收到存储器存储体的激活请求时在图1的存储器件中生成的信号的定时图。图5是图示了用于生成中间信号以生成图3的中继器驱动信号的控制逻辑的图。图6是图示了用于通过使用图5的中间信号来生成图3的中继器驱动信号的控制逻辑的图。参考图3至图6，控制逻辑1220可以生成分别与行地址中继器组1231、1232、1233和1234相对应的中继器驱动信号，以控制每个行地址中继器组的行地址中继器1230。

根据实施例，控制逻辑1220可以从图1的存储器控制器1100接收时钟信号Clock。控制逻辑1220可以基于时钟信号Clock从存储器控制器1100接收激活命令ACT1和ACT2。例如，控制逻辑1220可以基于第一激活命令ACT1的下降沿来生成第一内部激活信号PACT1，并且可以基于第二激活命令ACT2的下降沿来生成第二内部激活信号PACT2。控制逻辑1220可以通过使用内部激活信号PACT1和PACT2作为内部时钟对从存储器控制器1100接收到的命令地址信息CA进行译码，来获得内部命令地址信号PCA。例如，控制逻辑1220可以从通过输入/输出焊盘接收到的命令地址PADDRB_S_CA2和PADDRB_S_CA3获得内部命令地址PCA2_S、PCA3_S、PCA2_SB以及PCA3_SB或PCA<2:3>_S和PCA<2:3>_SB。

根据实施例，控制逻辑1220可以基于内部命令地址PCA<2:3>_S和PCA<2:3>_SB来生成起始存储体组信号STBG<1:4>。控制逻辑1220可以使用起始存储体组信号STBG<1:4>作为用于生成中继器驱动信号BRA<1:4>的第一中间信号。例如，控制逻辑1220可以以两个为单位对内部命令地址PCA<2:3>_S和PCA<2:3>_SB执行与非(NAND)运算，以生成起始存储体组信号STBG<1:4>。控制逻辑1220可以通过依据第一内部激活信号PACT1工作的第一触发器FF1基于起始存储体组信号STBG<1:4>，来生成预先存储体行地址组信号BRA_PRE_G<1:4>。预先存储体行地址组信号BRA_PRE_G<1:4>中的每一个可以被维持指定时间(例如，直到第二内部激活信号PACT2上升到高电平为止)。控制逻辑1220可以通过依据第二内部激活信号PACT2工作的第二触发器FF2基于预先存储体行地址组信号BRA_PRE_G<1:4>，来生成存储体行地址组信号BRA_G<1:4>。可以依据对于掉电使能(PDE)被使能为低的信号PG_RSTB来重置第二触发器FF2。可以依据全存储体刷新信号ABR和针对每个存储体的刷新信号PBR的或非(NOR)运算结果来初始化第二触发器FF2。

根据实施例，存储体行地址组信号BRA_G<1:4>可以包括对应存储体组的激活信息。控制逻辑1220可以使用存储体行地址组信号BRA_G<1:4>作为用于生成中继器驱动信号BRA<1:4>的第二中间信号。例如，第一存储体行地址组信号BRA_G1可以包括第一存储体组(例如，图2中的2111至2114)的激活信息。第二存储体行地址组信号BRA_G2可以包括第二存储体组(例如，图2中的2121至2124)的激活信息。第三存储体行地址组信号BRA_G3可以包括第三存储体组(例如，图2中的2131至2134)的激活信息。第四存储体行地址组信号BRA_G4可以包括第四存储体组(例如，图2中的2141至2144)的激活信息。

根据实施例，控制逻辑1220可以基于存储体行地址组信号BRA_G<1:4>来生成中继器驱动信号BRA<1:4>。例如，控制逻辑1220可以生成通过对第一存储体行地址组信号BRA_G1和第四存储体行地址组信号BRA_G4执行NOR运算而获得的第一运算结果。例如，控制逻辑1220可以生成通过对第二存储体行地址组信号BRA_G2和第三存储体行地址组信号BRA_G3执行NOR运算而获得的第二运算结果。控制逻辑1220可以对第一运算结果和第二运算结果执行NAND运算，并且可以使该NAND运算的结果反相以生成第一中继器驱动信号BRA1的反相信号BRA1B。

此外，控制逻辑1220可以对第二存储体行地址组信号BRA_G2的反相信号、第三存储体行地址组信号BRA_G3的反相信号和第四存储体行地址组信号BRA_G4的反相信号执行NAND运算，并且可以使该NAND运算的结果反相以生成第二中继器驱动信号BRA2的反相信号BRA2B。此外，控制逻辑1220可以对第三存储体行地址组信号BRA_G3的反相信号和第四存储体行地址组信号BRA_G4的反相信号执行NAND运算，并且可以使该NAND运算的结果反相以生成第三中继器驱动信号BRA3的反相信号BRA3B。另外，控制逻辑1220可以使第四存储体行地址组信号BRA_G4反相三次以生成第四中继器驱动信号BRA4的反相信号BRA4B。例如，控制逻辑1220可以通过在运算过程中添加反相器来调整中继器驱动信号BRA<1:4>的定时。

如上所述，控制逻辑1220可以通过各种逻辑电路来生成中继器驱动信号BRA<1:4>。例如，当仅第一存储体组被激活时，第一中继器驱动信号BRA1可以具有高电平(通过使第二中间信号中的至少一者处于高电平，BRA1可以具有高电平)，而其余的中继器驱动信号BRA<2:4>可以具有低电平。当仅第二存储体组被激活时，第一中继器驱动信号BRA1和第二中继器驱动信号BRA2具有高电平(通过使第二中间信号当中与第二存储体组至第四存储体组相对应的信号处于高电平，BRA2可以具有高电平)，而其余的中继器驱动信号BRA<3:4>具有低电平。当仅第三存储体组被激活时，第一中继器驱动信号BRA1、第二中继器驱动信号BRA2和第三中继器驱动信号BRA3具有高电平(通过使第二中间信号当中与第三存储体组和第四存储体组相对应的信号处于高电平，BRA3可以具有高电平)，而其余的第四中继器驱动信号BRA4可以具有低电平。当仅第四存储体组被激活时，第一中继器驱动信号BRA1、第二中继器驱动信号BRA2、第三中继器驱动信号BRA3和第四中继器驱动信号BRA4具有高电平(通过使第二中间信号当中与第四存储体组相对应的信号处于高电平，BRA4可以具有高电平)。也就是说，当存储器存储体1210中的一些被激活时，存储器件1200可以控制针对每个存储体组的行地址中继器(例如，选择性地激活行地址中继器的子集)，并且可以减少行地址中继器的耗电。

图7是图示了当接收到存储器存储体的激活请求时在图1的存储器件中使用数据总线反相操作来传送行地址的过程的定时图。图8是图示了用于执行数据总线反相操作的控制逻辑的图。图9是图示了图8的命令地址复制电路的图。图10是图示了用于向存储器存储体传送对其执行了数据总线反相操作的行地址的电路的图。参考图7至图10，当数据总线反相标志被使能时，行地址中继器1230可以传送反相地址，并且存储体接口可以复原行地址以传送到存储器存储体1210。

根据实施例，控制逻辑1220可以从图1的存储器控制器1100接收时钟信号Clock。控制逻辑1220可以基于时钟信号Clock从存储器控制器1100接收激活命令ACT1和ACT2。例如，控制逻辑1220可以基于第一激活命令ACT1的下降沿来生成第一内部激活信号PACT1并且可以基于第二激活命令ACT2的下降沿来生成第二内部激活信号PACT2。控制逻辑1220可以通过使用内部激活信号PACT1和PACT2作为内部时钟对从存储器控制器1100接收到的命令地址信息CA进行译码，来获得内部命令地址信号PCA<0:3>_S。作为示例，可以基于图5的电路来获得内部命令地址信号PCA<0:3>_S。

根据实施例，控制逻辑1220可以基于内部命令地址信号PCA<0:3>_S来生成起始存储体行地址信号STBRA。起始存储体行地址信号STBRA可以对应于图4的存储体行地址组信号BRA_G<1:4>。

根据实施例，控制逻辑1220可以基于第一内部激活信号PACT1和内部命令地址信号PCA<0:3>_S来生成用于数据总线反相操作的第一中间信号PCA<3:4>_F_S和PCA<4:6>_S。控制逻辑1220可以基于第二内部激活信号PACT2和内部命令地址信号PCA<0:3>_S来生成用于数据总线反相操作的第二中间信号PCA<3:6>_F_S和PCA<0:6>_S。

根据实施例，控制逻辑1220的第一命令地址信息电路1221可以根据第一内部激活信号PACT1基于第一中间信号PCA<3:4>_F_S和PCA<4:6>_S，来生成起始行地址信号STRA<11:13>和STRA<14:15>。控制逻辑1220的第二命令地址信息电路1222可以基于第二中间信号PCA<3:6>_F_S和PCA<0:6>_S来生成第二延迟中间信号PCAD<3:6>_F_S和PCAD<0:6>_S以及第二反相中间信号PCAB<3:6>_F_S和PCAB<0:6>_S。

根据实施例，控制逻辑1220的全存储体行地址生成电路1223可以根据延迟第二内部激活信号PACT2D基于起始行地址信号STRA<11:13>和STRA<14:15>以及第二延迟中间信号PCAD<3:6>_F_S和PCAD<0:6>_S来生成预先行地址RA_PRE。

根据实施例，控制逻辑1220的命令地址复制电路1224可以基于第二反相中间信号PCAB<3:6>_F_S和PCAB<0:6>_S来生成第二复制中间信号PCAD<3:6>_F_S_RE和PCAD<0:6>_S_RE。例如，命令地址复制电路1224可以在第二内部激活信号PACT2的上升沿捕获第二反相中间信号PCAB<3:6>_F_S和PCAB<0:6>_S以生成第二复制中间信号PCAD<3:6>_F_S_RE和PCAD<0:6>_S_RE。例如，命令地址复制电路1224可以包括基于第二内部激活信号PACT2被驱动的两个锁存器。通过这两个锁存器，命令地址复制电路1224可以在第二内部激活信号PACT2的上升沿基于第二反相中间信号PCAB<3:6>_F_S和PCAB<0:6>_S来输出第二复制中间信号PCAD<3:6>_F_S_RE和PCAD<0:6>_S_RE。

根据实施例，控制逻辑1220的数据总线反相操作电路1225可以通过将先前行地址值与当前行地址值进行比较来生成数据总线反相标志ADBI_FLAG。例如，数据总线反相操作电路1225可以将对应于第一预先行地址RA_PRE_1的第二复制中间信号PCAD<3:6>_F_S_RE和PCAD<0:6>_S_RE与对应于第二预先行地址RA_PRE_2的起始行地址信号STRA<11:13>和STRA<14:15>进行比较。也就是说，当在第一预先行地址RA_PRE_1与第二预先行地址RA_PRE_2之间改变的位数目大于位数目的一半时，数据总线反相操作电路1225可以输出高电平的数据总线反相标志ADBI_FLAG。

根据实施例，第一异或(XOR)电路1240可以通过对数据总线反相标志ADBI_FLAG和预先行地址RA_PRE执行XOR运算，来输出行地址RA。例如，当在先前激活请求下的行地址与当前活动请求下的行地址之间改变的位数目小于位数目的一半时，数据总线反相标志ADBI_FLAG具有低电平，并且预先行地址RA_PRE可以照原样作为行地址RA被传送到行地址中继器1230。当在先前激活请求下的行地址与当前活动请求下的行地址之间改变的位数目大于位数目的一半时，数据总线反相标志ADBI_FLAG具有高电平，并且预先行地址RA_PRE可以被反相，然后作为行地址RA被传送到行地址中继器1230。因此，在传送到行地址中继器1230的行地址RA中，从先前状态的转变的数目减小，并且可以减少行地址中继器1230的消电。

根据实施例，行地址中继器1230可以基于中继器驱动信号BRA(例如，图3的中继器驱动信号BRA<1:4>)向存储体组传送行地址RA。第二异或电路1250可以对通过行地址中继器1230传送的延迟行地址RAD和数据总线反相标志ADBI_FLAG执行XOR运算，以输出复原行地址SRA。复原行地址SRA可以具有与预先行地址RA_PRE相同的值。行地址译码电路1260可以根据中继器驱动信息信号BRA_inf基于复原行地址SRA来输出译码行地址DRA。例如，当在先前激活请求下的行地址与当前激活请求下的行地址之间改变的位数目小于一半时，数据总线反相标志ADBI_FLAG具有低电平，并且延迟行地址RAD可以照原样作为复原行地址SRA被传送到行地址译码电路1260。译码行地址DRA可以被传送到每个存储器存储体以激活存储器存储体。

如上所述，存储器件1200可以使行地址反相，使得通过将先前行地址与当前行地址进行比较来减少状态的转变。因此，即使当在图2中第四存储体组被激活并且所有行地址中继器1230都被驱动时，也可以减少行地址中继器1230的消电。

根据本公开的实施例，当通过控制针对存储器存储体的每个组的行地址中继器来仅对接近(更接近或最接近)输入/输出焊盘的存储器存储体执行激活操作时，可以降低与其余的存储器存储体相对应的行地址中继器中的功耗。

根据本公开的实施例，即使当离输入/输出焊盘远(更远或最远)的存储器存储体的激活操作被执行时，也可以通过对输入到行地址中继器的行地址执行数据总线反相来降低行地址中继器中的功耗。

上述描述是用于实施本公开的特定实施例。简单地改变设计或者容易地改变的实施例可以被包括在本公开以及上述实施例中。另外，通过使用上述实施例容易地改变和实现的技术可以被包括在本公开中。虽然已经参考本公开的实施例描述了本公开，但是对于本领域的普通技术人员将清楚的是，在不背离如所附权利要求中阐述的本公开的范围的情况下，可以对其做出各种改变和修改。