扫描电路、显示设备和操作扫描电路的方法

技术领域

本发明涉及显示技术，更具体地，涉及扫描电路、显示设备和操作扫描电路的方法。

背景技术

有机发光二极管(OLED)显示器是当今平板显示器研究领域的热点之一。与使用稳定电压控制亮度的薄膜晶体管-液晶显示器(TFT-LCD)不同，OLED由需要保持恒定以控制亮度的驱动电流驱动。OLED显示面板包括多个像素单元，该多个像素单元配置有呈多行和多列布置的像素驱动电路。每个像素驱动电路包括驱动晶体管，该驱动晶体管具有连接到每行一个栅线的栅极端和连接到每列一个数据线的漏极端。当像素单元被选通的行导通时，连接到驱动晶体管的开关晶体管导通，数据电压从数据线经由开关晶体管施加到驱动晶体管，使得驱动晶体管将与数据电压对应的电流输出到OLED器件。OLED器件被驱动以发出相应亮度的光。

发明内容

在一个方面，本公开提供了一种扫描电路，包括分别处于多个级的多个扫描单元；其中，所述多个扫描单元中的各个扫描单元包括输入子电路、第一处理子电路、第二处理子电路或输出子电路中的至少一个；所述各个扫描单元被配置为接收第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第一参考信号或第二参考信号中的至少一个；其中，所述输出子电路包括第一输出端、第二输出端、第一开关晶体管和第二开关晶体管；所述第一开关晶体管的源极耦接到被配置为接收所述第一时钟信号的第三端；所述第一开关晶体管的漏极耦接到被配置为输出第一控制信号的所述第一输出端；所述第二开关晶体管的源极耦接到被配置为接收所述第三时钟信号的第四端；所述第二开关晶体管的漏极耦接到被配置为输出第二控制信号的所述第二输出端；以及所述第一开关晶体管和所述第二开关晶体管的栅极耦接到第一节点。

可选地，所述输出子电路还包括第十晶体管和第十三晶体管；所述第十晶体管的源极和所述第十三晶体管的源极耦接到被配置为接收所述第一参考信号的第五端；所述第十晶体管的漏极耦接到所述第一输出端；所述第十三晶体管的漏极耦接到所述第二输出端；以及所述第十晶体管和所述第十三晶体管的栅极耦接到第二节点。

可选地，所述输出子电路还包括耦接在所述第十晶体管与所述第一开关晶体管之间的第十一晶体管；所述第十一晶体管的栅极耦接到所述第一节点；以及所述第十一晶体管的源极和漏极中的至少一个耦接到所述第一输出端。

可选地，所述第十一晶体管的所述源极和所述漏极两者都耦接到所述第一输出端。

可选地，所述各个扫描单元还包括第二电容器；所述第二电容器的第一电容器电极耦接到所述第十晶体管的所述源极；以及所述第二电容器的第二电容器电极耦接到所述第二节点。

可选地，所述各个扫描单元还包括第三电容器；所述第三电容器的第一电容器电极耦接到所述第一节点；以及所述第三电容器的第二电容器电极耦接到被配置为接收第二参考信号的第二端。

可选地，所述输入子电路包括输入晶体管、第一晶体管、输入端和第一端；所述输入晶体管的栅极和所述第一晶体管的源极耦接到被配置为接收所述第二时钟信号的所述第一端；所述第一晶体管的栅极和所述输入晶体管的漏极耦接到第三节点；所述输入晶体管的源极耦接到被配置为接收起始信号或来自前一级的前一扫描单元的输出信号的所述输入端；以及所述第一晶体管的漏极耦接到第二节点。

可选地，所述第一处理子电路包括第二晶体管、第三晶体管、第四晶体管和第五晶体管；所述第三晶体管和所述第四晶体管的源极耦接到所述第五晶体管的漏极；所述第三晶体管和所述第四晶体管的漏极耦接到第三节点；所述第三晶体管的栅极耦接到被配置为接收所述第一时钟信号的第三端；以及所述第四晶体管的栅极耦接到被配置为接收所述第三时钟信号的第四端。

可选地，所述第五晶体管的栅极和所述第二晶体管的漏极耦接至第二节点；所述第五晶体管的源极耦接到被配置为接收所述第一参考信号的第五端；以及所述第二晶体管的源极耦接到被配置为接收所述第二参考信号的第二端。

可选地，所述第二处理子电路包括第七晶体管和第八晶体管；所述第七晶体管的栅极耦接到第四节点；所述第七晶体管的源极和所述第八晶体管的栅极耦接到被配置为接收所述第四时钟信号的第六端；所述第七晶体管的漏极和所述第八晶体管的源极耦接到第五节点；以及所述第八晶体管的漏极耦接到所述第一节点。

可选地，所述第二处理子电路还包括第六晶体管和第一电容器；所述第六晶体管的栅极耦接到被配置为接收所述第二参考信号的第二端；所述第六晶体管的源极耦接到第三节点；所述第六晶体管的漏极和所述第一电容器的第一电容器电极耦接到所述第四节点；以及所述第一电容器的第二电容器电极耦接到所述第五节点。

可选地，所述各个扫描单元还包括第三处理子电路；其中，所述第三处理子电路包括第九晶体管，所述第九晶体管具有耦接到第二节点的栅极、耦接到被配置为接收所述第四时钟信号的第六端的源极、以及耦接到所述第一节点的漏极。

在另一方面，本公开提供了一种显示设备，包括发光基板和本文所述的或通过本文所述的方法制造的扫描电路，所述扫描电路被配置为向所述发光基板提供控制信号。

可选地，所述显示设备包括多个子像素；其中，所述多个子像素中的各个子像素包括：第一发光元件；第一像素驱动电路，其被配置为控制所述第一发光元件发光；第二发光元件；以及第二像素驱动电路，其被配置为控制所述第二发光元件发光；其中，所述第一像素驱动电路被配置为接收从所述第一输出端输出的所述第一控制信号；以及所述第二像素驱动电路被配置为接收从所述第二输出端输出的所述第二控制信号。

可选地，所述第一发光元件和所述第二发光元件被配置为发射相同颜色的光。

可选地，所述显示设备还包括彩膜基板；其中，所述彩膜基板包括：色转换层，其包括多个色转换块；以及彩膜，其包括多个彩膜块。

在另一方面，本公开提供了一种操作显示设备的方法，所述显示设备包括发光基板和被配置为向所述发光基板提供控制信号的扫描电路，所述方法包括：将第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第一参考信号或第二参考信号中的至少一个提供到所述扫描电路的多个扫描单元中的各个扫描单元；将所述第一时钟信号的有效电压作为第一控制信号输出到所述发光基板；以及将所述第三时钟信号的有效电压作为第二控制信号输出到所述发光基板。

可选地，输出所述第一控制信号和输出所述第二控制信号包括：将所述第一时钟信号提供到第一开关晶体管的源极；将所述第三时钟信号提供到第二开关晶体管的源极；以及将所述第一开关晶体管和所述第二开关晶体管的栅极耦接到第一节点。

可选地，所述第一控制信号和所述第二控制信号相对于彼此异相；以及所述发光基板包括多个子像素，所述多个子像素中的各个子像素包括由主像素驱动电路驱动的至少一个主发光元件和由辅助像素驱动电路驱动的至少一个辅助发光元件；其中，所述方法还包括：将所述第一控制信号提供至所述主像素驱动电路；将所述第二控制信号提供至所述辅助像素驱动电路；将第一数据信号提供至所述主像素驱动电路；以及将第二数据信号提供至所述辅助像素驱动电路；其中，使用连接源集成电路和所述发光基板的单个数据线来提供所述第一数据信号和所述第二数据信号。

可选地，所述方法还包括：调整所述第三时钟信号以具有恒定的无效电压电平；以及将所述第三时钟信号的无效电压输出至所述发光基板。

可选地，所述发光基板包括多个子像素，所述多个子像素中的各个子像素包括由主像素驱动电路驱动的至少一个主发光元件和由辅助像素驱动电路驱动的至少一个辅助发光元件；其中，所述方法还包括：将所述第一控制信号提供至所述主像素驱动电路；以及将所述第三时钟信号的所述无效电压提供到所述辅助像素驱动电路。

可选地，所述第一控制信号和所述第二控制信号相对于彼此同相。

可选地，所述方法包括：将控制信号提供至所述发光基板的高分辨率子区域；以及将控制信号提供至所述发光基板的低分辨率子区域；其中，将控制信号提供至所述发光基板的所述高分辨率子区域包括：将所述第一时钟信号的有效电压作为所述第一控制信号，输出到所述高分辨率子区域中的第一相邻行子像素；以及将所述第三时钟信号的有效电压作为所述第二控制信号，输出到所述高分辨率子区域中的第二相邻行子像素；其中，将控制信号提供至所述发光基板的所述低分辨率子区域包括：将所述第一时钟信号的有效电压作为所述第一控制信号，输出到所述低分辨率子区域中的第三相邻行子像素；调整所述第三时钟信号以具有恒定的无效电压电平；以及将所述第三时钟信号的无效电压输出到所述低分辨率子区域中的第四相邻行子像素。

附图说明

根据各种公开的实施例，以下附图仅是用于说明目的的示例，并且不旨在限制本发明的范围。

图1是示出根据本公开的一些实施例中的扫描电路中的扫描单元的示意图。

图2是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。

图3是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。

图4是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。

图5是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。

图6是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。

图7是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。

图8是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。

图9是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。

图10是示出根据本公开的一些实施例中的扫描电路中的扫描单元的示意图。

图11是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。

图12是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。

图13是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。

图14是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。

图15是示出根据本公开的一些实施例中的发光基板的结构的示意图。

图16是根据本公开的一些实施例中的发光基板的电路图。

图17是根据本公开的一些实施例中的发光基板的截面图。

图18是根据本公开的一些实施例中的发光基板的截面图。

图19A是根据本公开的一些实施例中针对在第一模式下的图像显示的发光基板的示意图。

图19B是根据本公开的一些实施例中针对在第二模式下的图像显示的发光基板的示意图。

图20是根据本公开的一些实施例中的发光基板的截面图。

图21是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、主发光元件和辅助发光元件的结构的电路图。

图22A是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、主发光元件和辅助发光元件的结构的电路图。

图22B是根据本公开的一些实施例中操作发光基板的时序图。

图23是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、主发光元件和辅助发光元件的结构的电路图。

图24是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、主发光元件和辅助发光元件的结构的电路图。

图25是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、第二辅助像素驱动电路、主发光元件、辅助发光元件和第二辅助发光元件的结构的电路图。

图26是根据本公开的一些实施例中的发光基板的截面图。

图27是示出根据本公开的一些实施例中的显示面板的结构的示意图。

图28A是根据本公开的一些实施例中的彩膜和发光元件的平面图。

图28B是根据本公开的一些实施例中的彩膜和发光元件的平面图。

图28C是根据本公开的一些实施例中的彩膜和发光元件的平面图。

具体实施方式

现在将参考以下实施例更具体地描述本公开。应当注意，本文中呈现的一些实施例的以下描述仅用于说明和描述的目的。其不是穷举的或限于所公开的精确形式。

因此，本公开尤其提供了一种扫描电路、发光基板、显示设备和操作扫描电路的方法，其基本上消除了由于现有技术的限制和缺点而导致的一个或多个问题。在一个方面，本公开提供了一种扫描电路。在一些实施例中，扫描电路包括分别处于多个级的多个扫描单元。可选地，多个扫描单元中的各个扫描单元包括输入子电路、第一处理子电路、第二处理子电路或输出子电路中的至少一个。可选地，所述各个扫描单元被配置为接收第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第一参考信号或第二参考信号中的至少一个。可选地，输出子电路包括第一输出端、第二输出端、第十二晶体管(如，第一开关晶体管)和第十四晶体管(即，第二开关晶体管)。可选地，所述第十二晶体管的源极耦接到被配置为接收所述第一时钟信号的第三端。可选地，第十二晶体管的漏极耦接到被配置为输出第一控制信号的所述第一输出端。可选地，所述第十四晶体管的源极耦接到被配置为接收所述第三时钟信号的第四端。可选地，第十四晶体管的漏极耦接到被配置为输出第二控制信号的所述第二输出端。可选地，所述第十二晶体管和所述第十四晶体管的栅极耦接到第一节点。

图1是示出根据本公开的一些实施例中的扫描电路中的扫描单元的示意图。参考图1，在一些实施例中，各个扫描单元包括输入子电路Isc、第一处理子电路Psc1、第二处理子电路Psc2、第三处理子电路Psc3和输出子电路Osc。输入子电路Isc被配置为接收起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)。可选地，输入子电路Isc还被配置为接收第二时钟信号CLK2。输入子电路连接到第一处理子电路Psc1和第二处理子电路Psc2。

在一些实施例中，第一处理子电路Psc1被配置为接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4、第一参考信号VREF1或第二参考信号VREF2中的至少一个。可选地，第一处理子电路Psc1被配置为接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第一参考信号VREF1和第二参考信号VREF2。可选地，第一处理子电路Psc1连接到输入子电路Isc、第二处理子电路Psc2和输出子电路Osc。可选地，第一处理子电路Psc1用作第一去噪子电路。

在一些实施例中，第二处理子电路Psc2被配置为接收第四时钟信号CLK4或第二参考信号VREF2中的至少一个。可选地，第二处理子电路Psc2被配置为接收第四时钟信号CLK4和第二参考信号VREF2。可选地，第二处理子电路Psc2连接到输入子电路Isc、第一处理子电路Psc1、第三处理子电路Psc3和输出子电路Osc。可选地，第二处理子电路Psc2用作延迟写入子电路。

在一些实施例中，第三处理子电路Psc3配置为接收第四时钟信号CLK4。可选地，第三处理子电路Psc3连接到第二处理子电路Psc2和输出子电路Osc。可选地，第三处理子电路Psc3用作第二去噪子电路。

在一些实施例中，输出子电路Osc配置为输出第一控制信号G1(n)和第二控制信号G2(n)。在一个示例中，第一控制信号G1(n)和第二控制信号G2(n)按时间顺序输出。在另一示例中，第一控制信号G1(n)和第二控制信号G2(n)同时输出。

在一些实施例中，输出子电路Osc配置为接收第一时钟信号CLK1、第三时钟信号CLK3或第一参考信号VREF1中的至少一个。可选地，输出子电路Osc连接到第一处理子电路Psc1、第二处理子电路Psc2或第三处理子电路Psc3。

图2是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。图2示出了扫描单元，其中晶体管是p型晶体管。可以实践扫描电路的各种实现。在一个示例中，扫描电路的晶体管可以是p型晶体管，如图2所示。在另一个示例中，扫描电路的晶体管可以是n型晶体管。在另一示例中，扫描电路的晶体管可以包括一个或多个p型晶体管和一个或多个n型晶体管。

参看图2，在一些实施例中，输入子电路被配置为将起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)写入到第一电容器C1中，将第二时钟信号CLK2写入到第二电容器C2中，以在第十晶体管M10的栅极处维持低电压电平。在一些实施例中，第二处理子电路Psc2被配置为将起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)写入第十二晶体管M12(即，第一开关晶体管)和/或第十四晶体管M14(即，第二开关晶体管)的栅极，实现信号延迟。在一些实施例中，输出子电路Osc被配置为当第十二晶体管M12导通时输出第一控制信号G1(n)，并被配置为当第十四晶体管M14导通时输出第二控制信号G2(n)。在一些实施例中，第一处理子电路Psc1被配置为将第四节点N4处的电压电平设置为截止电压电平(例如，当各个扫描单元中的晶体管是p型晶体管时，为高电压电平)。在一些实施例中，第三处理子电路Psc3被配置为当第十晶体管M10的栅极处的电压电平为导通电压电平(例如，当各个扫描单元中的晶体管为p型晶体管时，为低电压电平)时，将第五节点N5处的电压电平设置为截止电压电平(例如，当各个扫描单元中的晶体管为p型晶体管时，为高电压电平)，从而将第十晶体管M10和第十二晶体管M12的栅极处的电压电平设置为彼此相反，以防止输出电压信号变为浮置。例如，如果第十晶体管M10和第十二晶体管M12的栅极处的电压电平均为高电压电平，则输出电压信号可能浮置且容易受到噪声干扰。

在一些实施例中，输入子电路Isc包括第一晶体管M1和输入晶体管M0。第一晶体管M1耦接于第一端TM1与第二节点N2之间。输入晶体管M0耦接于输入端TMi与第三节点N3之间。第三节点N3耦接到第一处理子电路Psc1和第二处理子电路Psc2。

第一晶体管M1的栅极耦接至输入晶体管M0的漏极。第一晶体管M1的源极耦接至第一端TM1，并被配置为接收第二时钟信号CLK2。第一晶体管M1的漏极耦接至第二节点N2。

输入晶体管M0的栅极耦接于第一端TM1，并被配置为接收来自第一端TM1的第二时钟信号CLK2。输入晶体管M0的源极耦接至输入端TMi，且被配置为接收起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)。输入晶体管M0的漏极耦接至第三节点N3。当第二时钟信号CLK2提供至第一端TM1时，输入晶体管M0导通，以将输入端TMi与第三节点N3电耦接；第一晶体管M1导通，以将第一端TM1与第二节点N2电耦接。

在一些实施例中，第一处理子电路Psc1包括第二晶体管M2、第三晶体管M3、第四晶体管M4以及第五晶体管M5。第二晶体管M2耦接于第二节点N2与第二端TM2之间，并被配置为接收来自第二端TM2的第二参考信号VREF2。第三晶体管M3耦接于节点N3与第五晶体管M5之间。第四晶体管M4耦接于节点N3与第五晶体管M5之间。第五晶体管M5耦接于第五端TM5与第三晶体管M3或第四晶体管M4之间，并被配置为接收来自第五端TM5的第一参考信号VREF1。

第二晶体管M2的栅极耦接至第一端TM1，且被配置为接收来自第一端TM1的第二时钟信号CLK2。第二晶体管M2的源极耦接至第二端TM2，并被配置为接收来自第二端TM2的第二参考信号VREF2。第二晶体管M2的漏极耦接至第二节点N2。

第三晶体管M3的栅极耦接到第三端TM3，且被配置为接收来自第三端TM3的第一时钟信号CLK1。第三晶体管M3的源极耦接至第五晶体管M5的漏极。第三晶体管M3的漏极耦接至第三节点N3。

第四晶体管M4的栅极耦接至第四端TM4，且被配置为接收来自第四端TM4的第三时钟信号CLK3。第四晶体管M4的源极耦接至第五晶体管M5的漏极。第四晶体管M4的漏极耦接至第三节点N3。

第五晶体管M5的栅极耦接至第二节点N2。第五晶体管M5的源极耦接到第五端TM5，且被配置为接收来自第五端TM5的第一参考信号VREF1。第五晶体管M5的漏极耦接至第三晶体管M3和第四晶体管M4的源极。

在一些实施例中，第二处理子电路Psc2包括第六晶体管M6、第七晶体管M7、第八晶体管M8和第一电容器C1。第六晶体管M6耦接于第三节点N3与第四节点N4之间。第七晶体管M7耦接于第六端TM6与第五节点N5之间，被配置为接收来自第六端TM6的第四时钟信号CLK4。第八晶体管M8耦接于第一节点N1与第五节点N5之间。第一节点N1耦接到第三处理子电路Psc3和输出子电路Osc。第一电容器C1耦接于第四节点N4与第五节点N5之间。

第六晶体管M6的栅极耦接至第二端TM2，且被配置为接收来自第二端TM2的第二参考信号VREF2。第六晶体管M6的源极耦接至第三节点N3。第六晶体管M6的漏极耦接于第四节点N4。当输入晶体管M0被第二时钟信号CLK2导通时，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)会通过输入晶体管M0、第三节点N3以及第六晶体管M6而到达第四节点N4。

第七晶体管M7的栅极耦接至第四节点N4。第七晶体管M7的源极耦接于第六端TM6，被配置为接收来自第六端TM6的第四时钟信号CLK4。第七晶体管M7的漏极连接至第五节点N5。当起始信号STV或来自前级的先前扫描单元的输出信号G_(n-1)传输至第四节点N4时，第七晶体管M7导通，从而允许第四时钟信号CLK4传递至第五节点N5。

第八晶体管M8的栅极耦接于第六端TM6，被配置为接收来自第六端TM6的第四时钟信号CLK4。第八晶体管M8的源极耦接至第五节点N5。第八晶体管M8的漏极耦接至第一节点N1。当第八晶体管M8被第四时钟信号CLK4导通时，第一节点N1电连接至第五节点N5。

第一电容器C1的第一电容器电极耦接到第五节点N5。第一电容器C1的第二电容器电极耦接至第四节点N4。

在一些实施例中，第三处理子电路Psc3包括第九晶体管M9。第九晶体管M9耦接于第六端TM6与第一节点N1之间。

第九晶体管M9的栅极耦接至第二节点N2。第九晶体管M9的源极耦接于第六端TM6，被配置为接收来自第六端TM6的第四时钟信号CLK4。第九晶体管M9的漏极耦接至第一节点N1。

在一些实施例中，输出子电路Osc包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13和第十四晶体管M14。第十晶体管M10耦接于第五端TM5与第一输出端TMo1之间，被配置为接收来自第五端TM5的第一参考信号VREF1。第十一晶体管M11耦接于第十晶体管M10与第十二晶体管M12之间。第十二晶体管M12耦接于第三端TM3与第一输出端TMo1之间，被配置为接收来自第三端TM3的第一时钟信号CLK1。第十三晶体管M13耦接于第五端TM5与第二输出端TMo2之间，被配置为接收来自第五端TM5的第一参考信号VREF1。第十四晶体管M14耦接于第四端TM4与第二输出端TMo2之间，被配置为接收来自第四端TM4的第三时钟信号CLK3。

第十晶体管M10的栅极耦接至第二节点N2。第十晶体管M10的源极耦接至第五端TM5，且被配置为接收来自第五端TM5的第一参考信号VREF1。第十晶体管M10的漏极耦接至第一输出端TMo1和第十一晶体管M11的源极。

第十一晶体管M11的栅极耦接至第一节点N1。第十一晶体管M11的源极和漏极连接到第一输出端TMo1。

第十二晶体管M12的栅极耦接至第一节点N1。第十二晶体管M12的源极耦接于第三端TM3，被配置为接收来自第三端TM3的第一时钟信号CLK1。第十二晶体管M12的漏极耦接至第一输出端TMo1和第十一晶体管M11的漏极。

在一些实施例中，第十一晶体管M11和第十二晶体管M12的栅极彼此连接，且第十一晶体管M11的源极和漏极彼此连接。在各个扫描单元的操作中，第十二晶体管M12保持在截止状态较长的时间，导致相对大的栅源电压Vgs。通过在各个扫描单位中设置这种第十一晶体管M11，可降低第十二晶体管M12的栅源电压Vgs，尤其是当第十一晶体管M11和第十二晶体管M12两者均截止时。

第十三晶体管M13的栅极耦接至第二节点N2。第十三晶体管M13的源极耦接至第五端TM5，且被配置为接收来自第五端TM5的第一参考信号VREF1。第十三晶体管M13的漏极耦接至第二输出端TMo2。

第十四晶体管M14的栅极耦接至第一节点N1。第十四晶体管M14的源极耦接于第四端TM4，被配置为接收来自第四端TM4的第三时钟信号CLK3。第十四晶体管M14的漏极耦接至第二输出端TMo2。

图3是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。参考图3，图像帧中的各个扫描单元可以在十六个阶段t1至t16中的至少一个阶段中操作。在一些实施例中，各个扫描单元的操作包括阶段t1至t8。可选地，各个扫描单元的操作还包括阶段t9至t16。

参照图1、图2和图3，在第一阶段t1，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的有效电压提供至输入端TMi；第二时钟信号CLK2的有效电压被提供至第一端TM1；第四时钟信号CLK4的无效电压被提供到第六端TM6；第三时钟信号CLK3的无效电压被提供至第四端TM4；且第一时钟信号CLK1的无效电压被提供至第三端TM3。如本文所使用的，有效电压在p型晶体管的情况下指低电压，而在n型晶体管的情况下指高电压；而无效电压在p型晶体管的情况下指高电压，而在n型晶体管的情况下指低电压。

在第一阶段t1，输入晶体管M0由第二时钟信号CLK2的有效电压导通，第六晶体管M6由第二参考信号VREF2导通。当输入晶体管M0和第六晶体管M6导通时，第四节点N4会被起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的有效电压充电至有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第一晶体管M1由第四节点N4处充电的有效电压导通，使得第二时钟信号CLK2的有效电压对第二节点N2充电。第五节点N5和第一节点N1保持在无效的电压电平(例如，在p型晶体管的情况下为高电压电平)。

第十晶体管M10和第十三晶体管M13被第二节点N2处充电的有效电压导通，使得第一参考信号VREF1发送至第一输出端TMo1和第二输出端TMo2。第一参考信号VREF1是无效电压信号(例如，在p型晶体管的情况下为高电压信号)。因此，第一输出信号G1(n)和第二输出信号G2(n)是无效控制信号。

在第二阶段t2，将起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压提供至输入端；第二时钟信号CLK2的无效电压被提供至第一端TM1；第四时钟信号CLK4的无效电压被提供到第六端TM6；第三时钟信号CLK3的无效电压被提供至第四端TM4；且第一时钟信号CLK1的无效电压被提供至第三端TM3。第一端TM1处的电压电平从有效电压电平切换到无效电压电平。

在第二阶段t2，第四节点N4处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)，第一晶体管M1保持导通，从而允许第二时钟信号CLK2的无效电压传递通过第一晶体管M1以对第二节点N2充电。第二节点N2处的电压电平从有效电压电平切换到无效电压电平(例如，在p型晶体管的情况下为高电压电平)。

在第二阶段t2，第十晶体管M10和第十三晶体管M13被第二节点N2处的无效电压截止。第十一晶体管M11、第十二晶体管M12和第十四晶体管M14被第一节点N1处的无效电压截止。因此，第一输出信号G1(n)和第二输出信号G2(n)保持为无效控制信号。

在第三阶段t3，将起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压提供到输入端；第二时钟信号CLK2的无效电压被提供至第一端TM1；第四时钟信号CLK4的有效电压被提供到第六端TM6；第三时钟信号CLK3的无效电压被提供至第四端TM4；且第一时钟信号CLK1的无效电压被提供至第三端TM3。第六端TM6处的电压电平从无效电压电平切换到有效电压电平。

在第三阶段t3，第四节点N4处的电压电平保持在有效电压电平，而第二节点N2处的电压电平保持在无效电压电平。第四时钟信号CLK4的有效电压导通第八晶体管M8。第四节点N4处的有效电压导通第七晶体管M7。第四时钟信号CLK4的有效电压经过第七晶体管M7，到达第五节点N5，且经过第八晶体管M8，到达第一节点N1。因此，第五节点N5和第一节点N1处的电压电平从无效电压电平切换为有效电压电平。

在第三阶段t3，第十二晶体管M12被第一节点N1处的有效电压导通，使得第一时钟信号CLK1的无效电压经过第十二晶体管M12，到达第一输出端TMo1。第十四晶体管M14被第一节点N1处的有效电压导通，使得第三时钟信号CLK3的无效电压经过第十四晶体管M14，到达第二输出端TMo2。因此，第一输出信号G1(n)和第二输出信号G2(n)保持为无效控制信号。

在第四阶段t4，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端；第二时钟信号CLK2的无效电压被提供至第一端TM1；第四时钟信号CLK4的无效电压被提供到第六端TM6；第三时钟信号CLK3的无效电压被提供至第四端TM4；且第一时钟信号CLK1的无效电压被提供至第三端TM3。第六端TM6处的电压电平从有效电压电平切换到无效电压电平。

在第四阶段t4，第四节点N4处的电压电平保持为有效电压电平(例如，在p型晶体管的情况下为低电压电平)，第一晶体管M1保持导通，从而允许第二时钟信号CLK2的无效电压经过第一晶体管M1，以对第二节点N2充电。第二节点N2处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)。第一节点N1处的电压电平保持在有效电压电平。第四节点N4处的有效电压导通第七晶体管M7，从而允许第四时钟信号CLK4的无效电压对第五节点N5充电。第五节点N5处的电压电平从有效电压电平切换到无效电压电平。

在第四阶段t4，第十二晶体管M12由第一节点N1处的有效电压保持导通，使得第一时钟信号CLK1的无效电压经过第十二晶体管M12，到达第一输出端TMo1。第十四晶体管M14由第一节点N1处的有效电压保持导通，从而允许第三时钟信号CLK3的无效电压经过第十四晶体管M14，到达第二输出端TMo2。因此，第一输出信号G1(n)和第二输出信号G2(n)保持为无效控制信号。

在第五阶段t5，将起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压提供至输入端；第二时钟信号CLK2的无效电压被提供至第一端TM1；第四时钟信号CLK4的无效电压被提供到第六端TM6；第三时钟信号CLK3的有效电压被提供至第四端TM4；且第一时钟信号CLK1的无效电压被提供至第三端TM3。第四端TM4处的电压电平从无效电压电平切换到有效电压电平。

在第五阶段t5，第四节点N4处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)，第一晶体管M1保持导通，从而允许第二时钟信号CLK2的无效电压经过第一晶体管M1，以对第二节点N2充电。第二节点N2处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)。第一节点N1处的电压电平保持在有效电压电平。第四节点N4处的有效电压导通第七晶体管M7，从而允许第四时钟信号CLK4的无效电压对第五节点N5充电。第五节点N5处的电压电平保持在无效电压电平。

在第五阶段t5，第十二晶体管M12由第一节点N1处的有效电压保持导通，使得第一时钟信号CLK1的无效电压经过第十二晶体管M12，到达第一输出端TMo1。第十四晶体管M14由第一节点N1处的有效电压保持导通，从而允许第三时钟信号CLK3的有效电压经过第十四晶体管M14，到达第二输出端TMo2。因此，第一输出信号G1(n)保持为无效控制信号。第二输出信号G2(n)作为有效控制信号被输出。

在第六阶段t6，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端；第二时钟信号CLK2的无效电压被提供至第一端TM1；第四时钟信号CLK4的无效电压被提供到第六端TM6；第三时钟信号CLK3的无效电压被提供至第四端TM4；且第一时钟信号CLK1的无效电压被提供至第三端TM3。第四端TM4处的电压电平从有效电压电平切换到无效电压电平。

在第六阶段t6，第四节点N4处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)，第一晶体管M1保持导通，从而允许第二时钟信号CLK2的无效电压经过第一晶体管M1，以对第二节点N2充电。第二节点N2处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)。第一节点N1处的电压电平保持在有效电压电平。第四节点N4处的有效电压导通第七晶体管M7，从而允许第四时钟信号CLK4的无效电压对第五节点N5充电。第五节点N5的电压电平保持在无效电压电平。

在第六阶段t6，第十二晶体管M12由第一节点N1处的有效电压保持导通，使得第一时钟信号CLK1的无效电压经过第十二晶体管M12，到达第一输出端TMo1。第十四晶体管M14由第一节点N1处的有效电压保持导通，从而允许第三时钟信号CLK3的无效电压经过第十四晶体管M14，到达第二输出端TMo2。因此，第一输出信号G1(n)保持为无效控制信号。第二输出信号G2(n)也作为无效控制信号被输出。

在第七阶段t7，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供到输入端；第二时钟信号CLK2的无效电压被提供至第一端TM1；第四时钟信号CLK4的无效电压被提供到第六端TM6；第三时钟信号CLK3的无效电压被提供至第四端TM4；且第一时钟信号CLK1的有效电压被提供到第三端TM3。第三端TM3处的电压电平从无效电压电平切换到有效电压电平。

在第七阶段t7，第四节点N4处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)，第一晶体管M1保持导通，从而允许第二时钟信号CLK2的无效电压通过第一晶体管M1，以对第二节点N2充电。第二节点N2处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)。第一节点N1处的电压电平保持在有效电压电平。第四节点N4处的有效电压导通第七晶体管M7，从而允许第四时钟信号CLK4的无效电压对第五节点N5充电。第五节点N5的电压电平保持在无效电压电平。

在第七阶段t7，第十二晶体管M12由第一节点N1处的有效电压保持导通，使得第一时钟信号CLK1的有效电压经过第十二晶体管M12，到达第一输出端TMo1。第十四晶体管M14由第一节点N1处的有效电压保持导通，从而允许第三时钟信号CLK3的无效电压经过第十四晶体管M14，到达第二输出端TMo2。因此，第二输出信号G2(n)保持为无效控制信号。第一输出信号G1(n)作为有效控制信号被输出。

在第八阶段t8，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端；第二时钟信号CLK2的无效电压被提供至第一端TM1；第四时钟信号CLK4的无效电压被提供到第六端TM6；第三时钟信号CLK3的无效电压被提供至第四端TM4；且第一时钟信号CLK1的无效电压被提供至第三端TM3。第三端TM3处的电压电平从有效电压电平切换到无效电压电平。

在第八阶段t8，第四节点N4处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)，第一晶体管M1保持导通，从而允许第二时钟信号CLK2的无效电压通过第一晶体管M1，以对第二节点N2充电。第二节点N2处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)。第一节点N1处的电压电平保持在有效电压电平。第四节点N4处的有效电压导通第七晶体管M7，从而允许第四时钟信号CLK4的无效电压对第五节点N5充电。第五节点N5处的电压电平保持在无效电压电平。

在第八阶段t8，第十二晶体管M12由第一节点N1处的有效电压保持导通，使得第一时钟信号CLK1的无效电压经过第十二晶体管M12，到达第一输出端TMo1。第十四晶体管M14由第一节点N1处的有效电压保持导通，从而允许第三时钟信号CLK3的无效电压经过第十四晶体管M14，到达第二输出端TMo2。因此，第二输出信号G2(n)保持为无效控制信号。第一输出信号G1(n)也作为无效控制信号被输出。

在第九阶段t9，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端TMi；第二时钟信号CLK2的有效电压被提供至第一端TM1；第四时钟信号CLK4的无效电压被提供到第六端TM6；第三时钟信号CLK3的无效电压被提供至第四端TM4；且第一时钟信号CLK1的无效电压被提供至第三端TM3。

在第九阶段t9，输入晶体管M0由第二时钟信号CLK2的有效电压导通，第六晶体管M6由第二参考信号VREF2导通。当输入晶体管M0和第六晶体管M6导通时，第四节点N4被起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效信号充电至无效电压电平(例如，在p型晶体管的情况下为高电压电平)。第一晶体管M1由在第四节点N4处充电的无效电压截止。第二晶体管M2被第二时钟信号CLK2的有效电压导通，以允许第二参考信号VREF2(例如，有效电压)通过第二晶体管M2。第二节点N2被充电至有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第九晶体管M9由第二节点N2处的有效电压导通，从而允许第四时钟信号CLK4的无效电压经过第九晶体管M9，到达第一节点N1。第一节点N1从有效电压电平切换到无效电压电平(例如，在p型晶体管的情况下为高电压电平)。当第七晶体管M7被第四节点N4处的无效电压截止且第八晶体管M8被第四时钟信号CLK4的无效电压截止时，第五节点N5维持在无效电压电平。

第十晶体管M10和第十三晶体管M13被第二节点N2处充电的有效电压导通，使得第一参考信号VREF1被发送至第一输出端TMo1和第二输出端TMo2。第一参考信号VREF1是无效电压信号(例如，在p型晶体管的情况下为高电压信号)。因此，第一输出信号G1(n)和第二输出信号G2(n)是无效控制信号。

在第十阶段t10，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供到输入端；第二时钟信号CLK2的无效电压被提供至第一输入端TM1；第四时钟信号CLK4的无效电压被提供至第六输入端TM6；第三时钟信号CLK3的无效电压被提供至第四输入端TM4；且第一时钟信号CLK1的无效电压被提供至第三输入端TM3。第一输入端TM1处的电压电平从有效电压电平切换到无效电压电平。

在第十阶段t10，第四节点N4处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)，第一晶体管M1保持截止。第二节点N2处的电压电平保持在有效电压电平。第一节点N1处的电压电平保持在无效电压电平。第五节点N5处的电压电平保持在无效电压电平。

在第十阶段t10，第十一晶体管M11、第十二晶体管M12和第十四晶体管M14被第一节点N1处的无效电压截止。第十晶体管M10和第十三晶体管M13被第二节点N2处的有效电压导通，使得第一参考信号VREF1经过第十晶体管M10和第十三晶体管M13，到达第一输出端TMo1和第二输出端TMo2。第一参考信号VREF1的电压电平是无效电压电平(例如，在p型晶体管的情况下为高电压电平)。因此，第一输出信号G1(n)和第二输出信号G2(n)保持为无效控制信号。

在第十一阶段t11，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压提供至输入端；第二时钟信号CLK2的无效电压被提供至第一输入端TM1；第四时钟信号CLK4的有效电压被提供至第六输入端TM6；第三时钟信号CLK3的无效电压被提供至第四输入端TM4；且第一时钟信号CLK1的无效电压被提供至第三输入端TM3。第六输入端TM6处的电压电平由无效电压电平切换至有效电压电平。

在第十一阶段t11，第四节点N4处的电压电平保持在无效电压电平，第二节点N2处的电压电平保持在有效电压电平。第二节点N2处的有效电压导通第九晶体管M9。第四时钟信号CLK4的有效电压经过第九晶体管M9，到达第一节点N1。第四时钟信号CLK4的有效电压导通第八晶体管M8。第一节点N1的有效电压经过第八晶体管M8，到达第五节点N5。因此，第五节点N5和第一节点N1处的电压电平从无效电压电平切换为有效电压电平。

在第十一阶段t11，第十二晶体管M12被第一节点N1处的有效电压导通，使得第一时钟信号CLK1的无效电压经过第十二晶体管M12，到达第一输出端TMo1。第十四晶体管M14被第一节点N1处的有效电压导通，使得第三时钟信号CLK3的无效电压经过第十四晶体管M14，到达第二输出端TMo2。第十晶体管M10被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十晶体管M10，到达第一输出端TMo1。第十三晶体管M13被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十三晶体管M13，到达第二输出端TMo2。因此，第一输出信号G1(n)和第二输出信号G2(n)保持为无效控制信号。

在第十二阶段t12，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端；第二时钟信号CLK2的无效电压被提供至第一输入端TM1；第四时钟信号CLK4的无效电压被提供至第六输入端TM6；第三时钟信号CLK3的无效电压被提供至第四输入端TM4；且第一时钟信号CLK1的无效电压被提供至第三输入端TM3。第六输入端TM6处的电压电平从有效电压电平切换到无效电压电平。

在第十二阶段t12，第四节点N4处的电压电平维持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)，第一晶体管M1维持截止。第二节点N2处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第五节点N5处的电压电平保持在有效电压电平。第二节点N2处的有效电压导通第九晶体管M9，从而允许第四时钟信号CLK4的无效电压对第一节点N1充电。第一节点N1处的电压电平从有效电压电平切换到无效电压电平。

在第十二阶段t12，第十晶体管M10被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十晶体管M10，到达第一输出端TMo1。第十三晶体管M13被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十三晶体管M13，到达第二输出端TMo2。因此，第一输出信号G1(n)保持为无效控制信号。第二输出信号G2(n)保持为无效控制信号。

在第十三阶段t13，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端；第二时钟信号CLK2的无效电压被提供至第一输入端TM1；第四时钟信号CLK4的无效电压被提供至第六输入端TM6；第三时钟信号CLK3的有效电压被提供至第四输入端TM4；且第一时钟信号CLK1的无效电压被提供至第三输入端TM3。第四输入端TM4处的电压电平从无效电压电平切换到有效电压电平。

在第十三阶段t13，第四节点N4处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)，第一晶体管M1保持截止。第二节点N2处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第一节点N1处的电压电平保持在无效电压电平。第五节点N5处的电压电平保持在有效电压电平。

在第十三阶段t13，第十晶体管M10由第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十晶体管M10，到达第一输出端TMo1。第十三晶体管M13被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十三晶体管M13，到达第二输出端TMo2。因此，第一输出信号G1(n)保持为无效控制信号。第二输出信号G2(n)保持为无效控制信号。

在第十四阶段t14，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端；第二时钟信号CLK2的无效电压被提供至第一输入端TM1；第四时钟信号CLK4的无效电压被提供至第六输入端TM6；第三时钟信号CLK3的无效电压被提供至第四输入端TM4；且第一时钟信号CLK1的无效电压被提供至第三输入端TM3。第四输入端TM4处的电压电平从有效电压电平切换到无效电压电平。

在第十四阶段t14，第四节点N4处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)，第一晶体管M1保持截止。第二节点N2处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第一节点N1处的电压电平保持在无效电压电平。第五节点N5处的电压电平保持在有效电压电平。

在第十四阶段t14，第十晶体管M10被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十晶体管M10，到达第一输出端TMo1。第十三晶体管M13被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十三晶体管M13，到达第二输出端TMo2。因此，第一输出信号G1(n)保持为无效控制信号。第二输出信号G2(n)保持为无效控制信号。

在第十五阶段t15，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压被提供至输入端；第二时钟信号CLK2的无效电压被提供至第一输入端TM1；第四时钟信号CLK4的无效电压被提供至第六输入端TM6；第三时钟信号CLK3的无效电压被提供至第四输入端TM4；且第一时钟信号CLK1的有效电压提供至第三输入端TM3。第三输入端TM3处的电压电平从无效电压电平切换到有效电压电平。

在第十五阶段t15，第四节点N4处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)，第一晶体管M1保持截止。第二节点N2处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第一节点N1处的电压电平保持在无效电压电平。第五节点N5处的电压电平保持在有效电压电平。

在第十五阶段t15，第十晶体管M10由第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十晶体管M10，到达第一输出端TMo1。第十三晶体管M13被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十三晶体管M13，到达第二输出端TMo2。因此，第一输出信号G1(n)保持为无效控制信号。第二输出信号G2(n)保持为无效控制信号。

在第十六阶段t16，起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的无效电压提供至输入端；第二时钟信号CLK2的无效电压被提供至第一输入端TM1；第四时钟信号CLK4的无效电压被提供至第六输入端TM6；第三时钟信号CLK3的无效电压被提供至第四输入端TM4；且第一时钟信号CLK1的无效电压被提供至第三输入端TM3。第三输入端TM3的电压电平从有效电压电平切换到无效电压电平。

在第十六阶段t16，第四节点N4处的电压电平保持在无效电压电平(例如，在p型晶体管的情况下为高电压电平)，第一晶体管M1保持截止。第二节点N2处的电压电平保持在有效电压电平(例如，在p型晶体管的情况下为低电压电平)。第一节点N1处的电压电平保持在无效电压电平。第五节点N5处的电压电平保持在有效电压电平。

在第十六阶段t16，第十晶体管M10被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十晶体管M10，到达第一输出端TMo1。第十三晶体管M13被第二节点N2处的有效电压导通，从而允许第一参考信号VREF1的无效电压通过第十三晶体管M13，到达第二输出端TMo2。因此，第一输出信号G1(n)保持为无效控制信号。第二输出信号G2(n)保持为无效控制信号。

图4是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。图4中描述的各个扫描单元的操作在其它方面与图3中描述的各个扫描单元的操作相同，除了在整个t1到t16，第三时钟信号CLK3保持为无效电压，并且在整个t1到t16，从第二输出端TMo2输出的第二控制信号G2(n)为无效电压。

图5是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。图5中描述的各个扫描单元的操作在其它方面与图3中描述的各个扫描单元的操作相同，除了第三时钟信号CLK3和第一时钟信号CLK1同相。从第一输出端TMo1输出的第一控制信号G1(n)和从第二输出端TMo2输出的第二控制信号G2(n)也同相。

图6是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。图6中描述的各个扫描单元在其它方面与图2中描述的各个扫描单元相同，除了图6中描述的各个扫描单元中的晶体管都是n型晶体管，而图2中描述的各个扫描单元中的晶体管都是p型晶体管。图6中所描绘的各个扫描单元的操作在其它方面与图2中所描绘的各个扫描单元的操作相同，除了操作图6中所描绘的各个扫描单元的有效电压为高电压，而操作图2中所描绘的各个扫描单元的有效电压为低电压。

图7是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。图7示出了根据本公开的一些实施例中的图6中所示的扫描单元的操作。操作图7中所示的各个扫描单元的时序图与操作图3中所示的各个扫描单元的时序图在其它方面相同，除了用于操作图7中所示的各个扫描单元的有效电压是高电压，而用于操作图3中所示的各个扫描单元的有效电压是低电压。

图8是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。图8示出了根据本公开的一些实施例中的图6中所示的扫描单元的操作。操作图8中所示的各个扫描单元的时序图与操作图4中所示的各个扫描单元的时序图在其它方面相同，除了用于操作图8中所示的各个扫描单元的有效电压是高电压，而操作图4中所示的各个扫描单元的有效电压是低电压。

图9是根据本公开的一些实施例中操作扫描电路中的扫描单元的时序图。图9示出了根据本公开的一些实施例中的图6中所示的扫描单元的操作。操作图9中所示的各个扫描单元的时序图与操作图5中所示的各个扫描单元的时序图相同，除了用于操作图9中所示的各个扫描单元的有效电压是高电压，而用于操作图5中所示的各个扫描单元的有效电压是低电压。

在一些实施例中，第三处理子电路Psc3是可选的，例如，各个扫描单元不包括第三处理子电路Psc3。图10是示出根据本公开的一些实施例中的扫描电路中的扫描单元的示意图。图11是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。参考图10和图11，在一些实施例中，各个扫描单元包括输入子电路Isc、第一处理子电路Psc1、第二处理子电路Psc2和输出子电路Osc。图10中描述的各个扫描单元在其它方面与图1中描述的各个扫描单元相同，除了图10中描述的各个扫描单元不包括第三处理子电路。图11中描述的各个扫描单元在其它方面与图2中描述的各个扫描单元相同，除了图11中描述的各个扫描单元不包括第三处理子电路。

图12是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。图12中描述的各个扫描单元在其它方面与图2中描述的各个扫描单元相同，除了图12中描述的各个扫描单元中的输出子电路Osc具有与图2中描述的各个扫描单元中的输出子电路Osc不同的结构，具体地，图12中描述的各个扫描单元中的输出子电路Osc不包括第十一晶体管M11。

图13是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。图13中描述的各个扫描单元在其它方面与图2描述的各个扫描单元相同，除了在图13描述的各个扫描单元中，第十一晶体管M11的源极和漏极没有短接。在图13描述的各个扫描单元中，第一输出端TMo1直接连接到第十一晶体管M11的漏极，而不是直接连接到第十一晶体管M11的源极。

图14是根据本公开的一些实施例中的扫描电路中的扫描单元的电路图。图14中描述的各个扫描单元在其它方面与图2中描述的各个扫描单元相同，除了在图14中描述的各个扫描单元中，第十一晶体管M11的源极和漏极没有短接。在图14中描述的各个扫描单元中，第一输出端TMo1直接连接到第十一晶体管M11的源极，而不是直接连接到第十一晶体管M11的漏极。

在一些实施例中，参考图1到图14，多个扫描单元中的各个扫描单元包括输入子电路Isc、第一处理子电路Psc1、第二处理子电路Psc2或输出子电路Osc中的至少一个。各个扫描单元被配置为接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4、第一参考信号VREF1或第二参考信号VREF2中的至少一个。可选地，输出子电路Osc包括第一输出端TMo1、第二输出端TMo2、第十二晶体管M12和第十四晶体管M14。可选地，第十二晶体管M12的源极耦接至被配置为接收第一时钟信号CLK1的第三端TM3。可选地，第十二晶体管M12的漏极耦接于被配置为输出第一控制信号G1(n)的第一输出端TMo1。可选地，第十四晶体管M14的源极耦接至被配置为接收第三时钟信号CLK3的第四端TM4。可选地，第十四晶体管M14的漏极耦接于被配置为输出第二控制信号G2(n)的第二输出端TMo2。可选地，第十二晶体管M12和第十四晶体管M14的栅极耦接至(例如，直接连接至)第一节点N1。在一个示例中，第十二晶体管M12和第十四晶体管M14的栅极直接连接至第一节点N1。

在一些实施例中，输出子电路Osc还包括第十晶体管M10和第十三晶体管M13。可选地，第十晶体管M10和第十三晶体管M13的源极耦接至被配置为接收第一参考信号VREF1的第五端。可选地，第十晶体管M10的漏极耦接至第一输出端TMo1。可选地，第十三晶体管M13的漏极耦接至第二输出端TMo2。可选地，第十晶体管M10和第十三晶体管M13的栅极耦接至(例如，直接连接至)第二节点N2。在一个示例中，第十晶体管M10和第十三晶体管M13的栅极直接连接至第二节点N2。

在一些实施例中，输出子电路Osc还包括耦接在第十晶体管M10和第十二晶体管M12之间的第十一晶体管M11。可选地，第十一晶体管M11的栅极耦接至第一节点N1。可选地，第十一晶体管M11的源极和漏极中的至少一个耦接至第一输出端TMo1。可选地，第十一晶体管M11的源极和漏极均耦接于第一输出端TMo1。

在一些实施例中，各个扫描单元还包括第二电容器C2。可选地，第二电容器C2的第一电容器电极耦接至第十晶体管M10的源极。可选地，第二电容器C2的第二电容器电极耦接至第二节点N2。

在一些实施例中，各个扫描单元还包括第三电容器C3。可选地，第三电容器C3的第一电容器电极耦接到第一节点N1。可选地，第三电容器C3的第二电容器电极耦接到被配置为接收第二参考信号VREF2的第二端TM2。

在一些实施例中，输入子电路Isc包括输入晶体管M0、第一晶体管M1、输入端Tmi和第一端TM1。可选地，输入晶体管M0的栅极和第一晶体管M1的源极耦接至被配置为接收第二时钟信号CLK2的第一端TM1。可选地，第一晶体管M1的栅极和输入晶体管M0的漏极耦接至第三节点N3。可选地，输入晶体管M0的源极耦接至被配置为接收起始信号STV或来自前一级的前一扫描单元的输出信号G_(n-1)的输入端TMi。可选地，第一晶体管M1的漏极耦接至第二节点N2。

在一些实施例中，第一处理子电路Psc1包括第二晶体管M2、第三晶体管M3、第四晶体管M4或第五晶体管M5中的至少一个。可选地，第三晶体管M3和第四晶体管M4的源极耦接至第五晶体管M5的漏极。可选地，第三晶体管M3和第四晶体管M4的漏极耦接至第三节点N3。可选地，第三晶体管M3的栅极耦接到被配置为接收第一时钟信号CLK1的第三端TM3。可选地，第四晶体管M4的栅极耦接到被配置为接收第三时钟信号CLK3的第四端TM4。

在一些实施例中，第五晶体管M5的栅极和第二晶体管M2的漏极耦接至第二节点N2。可选地，第五晶体管M5的源极耦接至被配置为接收第一参考信号VREF1的第五端TM5。可选地，第二晶体管M2的源极耦接到被配置为接收第二参考信号VREF2的第二端TM2。

在一些实施例中，第二处理子电路Psc2包括第七晶体管M7和第八晶体管M8。可选地，第七晶体管M7的栅极耦接至第四节点N4。可选地，第七晶体管M7的源极和第八晶体管M8的栅极耦接至被配置为接收第四时钟信号CLK4的第六端TM6。可选地，第七晶体管M7的漏极和第八晶体管M8的源极耦接至第五节点N5。可选地，第八晶体管M8的漏极耦接至第一节点N1。

在一些实施例中，第二处理子电路Psc2还包括第六晶体管M6和第一电容器C1。可选地，第六晶体管M6的栅极耦接到被配置为接收第二参考信号VREF2的第二端TM2。可选地，第六晶体管M6的源极耦接至第三节点N3。可选地，第六晶体管M6的漏极和第一电容器C1的第一电容器电极耦接至第四节点N4。可选地，第一电容器C1的第二电容器电极耦接至第五节点N5。

在一些实施例中，各个扫描单元还包括第三处理子电路Psc3。可选地，第三处理子电路Psc3包括第九晶体管M9，其具有耦接到第二节点N2的栅极、耦接到被配置为接收第四时钟信号CLK6的第六端TM6的源极、以及耦接到第一节点N1的漏极。

在另一方面，本公开提供了一种由扫描电路驱动的发光基板。图15是示出根据本公开的一些实施例中的发光基板的结构的示意图。参照图15，在一些实施例中，发光基板包括显示区域DA和周边区域PA。如这里所使用的，术语“显示区域”是指显示面板中的发光基板的实际显示图像的区域。可选地，显示区域可以包括子像素区域和子像素间区域。子像素区域指的是子像素的发光区域，例如，对应于液晶显示器中的像素电极的区域或对应于有机发光二极管显示面板中的发光层的区域。子像素间区域是指相邻子像素区域之间的区域，例如对应于液晶显示器中的黑矩阵的区域或对应于有机发光二极管显示面板中的像素限定层的区域。可选地，所述子像素间区域是同一像素中的相邻子像素区域之间的区域。可选地，所述子像素间区域是两个相邻像素中的两个相邻子像素区域之间的区域。如这里所使用的，术语“周边区域”是指显示面板中的发光基板的提供各种电路和布线以将信号传输到显示基板区域。为了增加阵列设备的透明度，显示设备的非透明或不透明部件(例如，电池、印刷电路板、金属框架)可以被布置在周边区域中而不是在显示区域中。

图16是根据本公开的一些实施例中的发光基板的电路图。参照图16，发光基板包括子像素阵列。每个子像素包括电子组件，例如发光元件。在一些实施例中，发光基板还包括由多个像素驱动电路驱动的多个发光元件。在一个示例中，发光元件由相应像素驱动电路驱动。发光基板包括多个栅线GL、多个数据线DL和多个电源电压线Vdd。各个子像素Sp的发光由各个像素驱动电路PDC驱动。在一个示例中，高电压信号通过多个电源电压线Vdds中的相应一个输入到连接至发光元件的阳极的相应像素驱动电路PDC；低电压信号(恒压电源线)被输入到发光元件的阴极。高电压信号(例如VDD信号)和低电压信号(例如VSS信号)之间的电压差是驱动电压ΔV，该电压ΔV驱动发光元件发光。

在一些实施例中，发光基板包括多个子像素。在一些实施例中，多个子像素包括第一子像素、第二子像素、第三子像素和第四子像素。可选地，发光基板的各个像素包括第一子像素、第二子像素、第三子像素和第四子像素。发光基板中的多个子像素呈阵列布置。在一个示例中，多个子像素的阵列包括S1-S2-S3-S4格式重复阵列，其中，S1代表第一子像素，S2代表第二子像素，S3代表第三子像素，S4代表第四子像素。在另一示例中，S1-S2-S3-S4格式为C1-C2-C3-C4格式，其中，C1代表第一颜色的第一子像素，C2代表第二颜色的第二子像素，C3代表第三颜色的第三子像素，C4代表第四颜色的第四子像素。在另一示例中，S1-S2-S3-S4格式为C1-C2-C3-C2’格式，其中，C1代表第一颜色的第一子像素，C2代表第二颜色的第二子像素，C3代表第三颜色的第三子像素，C2’代表第二颜色的第四子像素。在另一示例中，C1-C2-C3-C2’格式为R-G-B-G格式，其中各个第一子像素为红色子像素，各个第二子像素为绿色子像素，各个第三子像素为蓝色子像素，各个第四子像素为绿色子像素。

在本发光基板中可以使用各种适当的像素驱动电路。适当的驱动电路的示例包括3T1C、2T1C、4T1C、4T2C、5T2C、6T1C、7T1C、7T2C、8T1C和8T2C。在本发光基板中可以使用各种适当的发光元件。适当的发光元件的示例包括有机发光二极管、量子点发光二极管和微型发光二极管。可选地，发光元件为微型发光二极管。可选地，发光元件为包括有机发光层的有机发光二极管。

图17是根据本公开的一些实施例中的发光基板的截面图。参照图17，在一些实施例中，显示面板包括多个子像素。在一些实施例中，多个子像素中的各个子像素Sp包括n1个主发光元件和n2个辅助发光元件，n1≥1，和n2≥1。可选地，n1是整数。可选地，n2是整数。

在本发光基板中，术语“子像素”是指像素元件，子像素可以包括多个像素驱动电路和多个发光元件。然而，子像素中的多个发光元件发光，以实现像素元件所需的灰度。例如，像素可以包括三个子像素，红色子像素、绿色子像素和蓝色子像素。为了显示图像的像素，红色子像素发光以实现第一灰度，绿色子像素发光以实现第二灰度，蓝色子像素发光以实现第三灰度。从红色子像素中的多个发光元件发射的光一起实现第一灰度。从绿色子像素中的多个发光元件发射的光一起实现第二灰度。从蓝色子像素中的多个发光元件发射的光一起实现第三灰度。因此，多个像素驱动电路由至少一个同一控制信号控制。例如，来自发光控制信号线的信号可以同相地传输到多个像素驱动电路，作为多个像素驱动电路中的每一个的发光控制信号。在另一示例中，来自栅线的信号可以同相地传输到多个像素驱动电路，作为多个像素驱动电路中的每一个的栅极扫描信号。在另一示例中，仅一数据信号被传输至多个像素驱动电路，例如，数据信号被传输至多个像素驱动电路中的仅一个或两个。

再次参照图17，发光基板还包括像素驱动层DVL，其包括n1个主像素驱动电路和n2个辅助像素驱动电路，n1≥1，和n2≥1。可选地，n1是整数。可选地，n2是整数。n1个主像素驱动电路中的各个主像素驱动电路被配置为驱动n1个主发光元件中的各个主发光元件发光。n2个辅助像素驱动电路中的各个辅助像素驱动电路被配置为驱动n2个辅助发光元件中的各个辅助发光元件发光。

图18是根据本公开的一些实施例中的发光基板的截面图。参照图18，发光基板的像素包括三个子像素Sp1、Sp2和Sp3。每个子像素包括在像素驱动层DVL中的单个发光元件和单个像素驱动电路。在图4中标示了三个发光元件LE1、LE2和LE3。本公开的发明人发现，相邻子像素之间会发生串扰问题。例如，从第一发光元件LE1发射的光会进入第二子像素Sp2。为了减少串扰，发光基板包括在相邻子像素之间的子像素间区域中的黑矩阵BM。然而，本公开的发明人发现，黑矩阵BM通常吸收光，降低了发光基板中的光利用效率。当所有发光元件都是蓝色发光元件时，由于从蓝色发光元件发射的光的角度较宽，导致串扰问题特别突出。

本公开的发明人发现，根据本发明的发光基板的显示方法和复杂结构可以有效地防止子像素间串扰，同时保持优异的光利用效率。本显示方法包括多个显示模式，其中同一子像素中的不同数量的发光元件被配置为发光。在一些实施例中，为了显示第一帧图像，该方法包括将各个子像素的发光控制为限制在n1个主发光元件和n2个辅助发光元件中的m个辅助发光元件中，0≤m≤n2。为了显示第二帧图像，将各个子像素的发光控制为限制在n1个主发光元件和n2个辅助发光元件中的m’个辅助发光元件中，0≤m’≤n2，并且m≠m’。

在一个示例中，为了在第一模式中显示第一帧图像，各个子像素的发光被限制在n1个主发光元件中，m＝0。为了在第二模式中显示第二帧图像，各个子像素的发光被限制在n1个主发光元件和n2个辅助发光元件中，m’＝n2。

本公开的发明人发现，根据本公开的发光基板的显示方法和复杂结构可以有效地防止子像素间的串扰，同时保持优异的光利用效率。本显示方法包括多个显示模式，其中同一子像素中的不同数量的发光元件被配置为发光。在一些实施例中，为了显示第一帧图像，该方法包括将各个子像素的发光控制为限制在n1个主发光元件和n2个辅助发光元件中的m个辅助发光元件中，0≤m≤n2。为了显示第二帧图像，将各个子像素的发光控制为限制在n1个主发光元件和n2个辅助发光元件中的m’个辅助发光元件中，0≤m’≤n2，并且m≠m’。

在一个示例中，为了在第一模式中显示第一帧图像，各个子像素的发光被限制在n1个主发光元件中，m＝0。为了在第二模式中显示第二帧图像，各个子像素的发光被限制在n1个主发光元件和n2个辅助发光元件中，m’＝n2。

图19A是根据本公开的一些实施例中针对在第一模式下的图像显示的发光基板的示意图。在图19A所示的示例中，n1＝1，n2＝3。参照图19A，在第一模式中，仅n1个主发光元件被配置为发光，而n2个辅助发光元件被配置为不发光。图19B是根据本公开的一些实施例中针对在第二模式下的图像显示的发光基板的示意图。参照图19B，在第二模式中，n1个主发光元件和n2个辅助发光元件都被配置为发光。

根据本显示方法的不同显示模式可以用于不同的场景。在一个示例中，当包括各个子像素的显示面板的至少一部分被配置为显示单色图像时，使用第一模式。参照图5，n1个主发光元件与黑矩阵BM相邻，这防止相应子像素与位于相应子像素的第一侧(左侧)的相邻的第一子像素之间的串扰。因为n2个辅助发光元件不发光，并且n1个主发光元件与位于第二侧(右侧)的相邻的第二子像素间隔开，所以也防止相应子像素与位于相应子像素的第二侧的相邻的第二子像素之间的串扰。

类似地，当各个子像素的第一帧图像与相邻子像素中的一帧图像相比具有高对比度时，可以使用第一模式。在一个示例中，当相邻子像素中的一帧图像的灰度比各个子像素的第一帧图像的灰度低时，使用第一模式。

在另一示例中，当包括各个子像素的显示面板的至少一部分被配置为显示彩色图像时，使用第二模式，对于该彩色图像，光利用效率变得更加重要。例如，为了在各个子像素中实现80尼特(nit)的亮度，n1个主发光元件可以被配置为贡献65尼特，而n2个辅助发光元件贡献15尼特，这可以显著提高发光基板中的光利用效率。

显示模式不限于第一模式和第二模式。在本显示方法中可以实现总共n2个模式。在一些实施例中，使用第三模式。为了在第三模式下显示第三帧图像，该方法包括将各个子像素的发光控制为限制在n1个主发光元件和n2个辅助发光元件中的m”个辅助发光元件中，1＜m”＜n2，并且m＜m”＜m’。

在一个示例中，n1＝1并且n2＝1。图20是根据本公开的一些实施例中的发光基板的截面图。参照图20，在一些实施例中，n1个主发光元件由单个主发光元件组成，n2个辅助发光元件由单个辅助发光元件组成，像素驱动层DVL中的n1个主像素驱动电路由单个主像素驱动电路组成，n2个辅助像素驱动电路由单个辅助像素驱动电路组成。

各种适当的实现方式可以用于实现该显示方法。在一些实施例中，可通过控制n1个主像素驱动电路和n2个辅助像素驱动电路来实现n2个模式中的每一个。在一些实施例中，该方法包括通过各个主像素驱动电路来驱动n1个主发光元件中的相应主发光元件发光；以及通过耦接到各个主像素驱动电路的相应辅助像素驱动电路来驱动n2个辅助发光元件中的相应辅助发光元件发光。

图21是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、主发光元件和辅助发光元件的结构的电路图。在本发光基板中可以使用各种适当的像素驱动电路。用于各个主像素驱动电路和各个辅助像素驱动电路的适当驱动电路的示例包括3T1C、2T1C、4T1C、4T2C、5T2C、6T1C、7T1C、7T2C、8T1C和8T2C。在一个示例中，与各个主像素驱动电路相比，各个辅助像素驱动电路具有更简单的电路结构。在另一示例中，各个主像素驱动电路的晶体管总数大于各个辅助像素驱动电路的晶体管总数。

参照图21，在一个示例中，各个主像素驱动电路rmp是3T1C驱动电路。在一些实施例中，各个主像素驱动电路rmp包括第一存储电容器Cst，其包括第一电容器电极Ce1和第二电容器电极Ce2；第一驱动晶体管Td，其具有耦接至第一存储电容器Cst的第一电容器电极Ce1的栅极，耦接至电源电压信号线Vdd的源极；第一晶体管T1，其具有耦接到相应栅线Gate(n)并被配置为从相应栅线Gate(n)接收第一控制信号的栅极、耦接到相应第一数据线DL1并被配置为从相应第一数据线DL1接收第一数据信号的源极、以及耦接到第一存储电容器Cst的第一电容器电极Ce1的漏极；第二晶体管T2，其具有耦接到检测控制栅线Gate_d的栅极、耦接到第一存储电容器Cst的第二电容器电极Ce2和驱动晶体管Td的漏极的源极、以及耦接到被配置为检测驱动晶体管Td的阈值电压的电压检测单元的漏极。在一些实施例中，各个辅助像素驱动电路rap包括第二存储电容器Cst’，其包括第一电容器电极Ce1’和第二电容器电极Ce2’；第二驱动晶体管Td’，其具有耦接到第二存储电容器Cst’的第一电容器电极Ce1’的栅极，耦接到电源电压信号线Vdd的源极；第三晶体管T3，其具有耦接到相应栅线Gate(n)并被配置为从相应栅线Gate(n)接收第一控制信号的栅极、耦接到相应第二数据线DL2并被配置为从相应第二数据线DL2接收第二数据信号的源极、以及耦接到第二存储电容器Cst’的第一电容器电极Ce1’的漏极。

在图21所示的发光基板中，各个主像素驱动电路rmp和各个辅助像素驱动电路rap被配置为分别独立地从两个不同的数据线提供相应数据信号，所述两个不同的数据线分别是第一数据线DL1和第二数据线DL2。为了容纳辅助发光元件和辅助像素驱动电路，发光基板中所需的数据线的总数增加。因此，需要更多的源集成电路，使得制造发光基板更加复杂。

图22A是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、主发光元件和辅助发光元件的结构的电路图。参照图22A，在一个示例中，各个主像素驱动电路rmp是6T1C驱动电路。在一些实施例中，各个主像素驱动电路rmp包括第一存储电容器Cst，其包括第一电容器电极Ce1和第二电容器电极Ce2；第一驱动晶体管Td，其具有耦接到第一电容器电极Ce1的栅极，耦接到电源电压信号线Vdd的源极；第一晶体管T1，其具有耦接到复位控制信号线rst(n)的栅极、耦接到第一驱动晶体管Td的漏极的源极、以及耦接到第一驱动晶体管Td的栅极和第一电容器电极Ce1的漏极；第二晶体管T2，其具有耦接至栅线GL(n)的栅极，耦接至相应第一数据线DL1的源极，以及耦接至第二电容器电极Ce2的漏极；第三晶体管T3，其具有耦接到发光控制信号线em(n)的栅极、耦接到恒压电源线Vss的源极、以及耦接到第二电容器电极Ce2和第二晶体管T2的漏极的漏极；第四晶体管T4，其具有耦接到复位控制信号线rst(n)的栅极、耦接到恒压电源线Vss的源极、以及耦接到n1个主发光元件中的相应主发光元件LE的阳极的漏极；以及第一发光控制晶体管Te，其具有耦接到发光控制信号线em(n)的栅极、耦接到第一驱动晶体管Td的漏极和第一晶体管T1的源极的源极、以及耦接到相应主发光元件LE的阳极和第四晶体管T4的漏极的漏极。

参照图22A，在一个示例中，各个辅助像素驱动电路rap是4T1C驱动电路。在一些实施例中，各个辅助像素驱动电路rap包括第二驱动晶体管Td’，其具有耦接到电源电压信号线Vdd的源极；第二发光控制晶体管Te’，其具有耦接到发光控制信号线em(n)的栅极、耦接到第二驱动晶体管Td’的漏极的源极、以及耦接到n2个辅助发光元件中的相应辅助发光元件LE’的阳极的漏极；开关晶体管Ts，其具有耦接到相应主像素驱动电路rmp的第一驱动晶体管Td和相应主像素驱动电路rmp的第一存储电容器Cst的第一电容器电极Ce1的源极，以及耦接到相应辅助像素驱动电路rap的第二驱动晶体管Td’的栅极的漏极；控制晶体管Tc，其具有耦接到栅线GL(n)的栅极、耦接到相应第二数据线DL2的源极、以及耦接到开关晶体管Ts的栅极的漏极；第二存储电容器Cst’，其具有耦接到开关晶体管Ts的栅极和控制晶体管Tc的漏极的第一电容器电极Ce1’，以及耦接到恒压供应线Vss的第二电容器电极Ce2’。

在图22A所示的发光基板中，各个主像素驱动电路rmp和各个辅助像素驱动电路rap被配置为分别独立地从两个不同的数据线提供相应数据信号，所述两个不同的数据线分别是第一数据线DL1和第二数据线DL2。为了容纳辅助发光元件和辅助像素驱动电路，发光基板中所需的数据线的总数增加。因此，需要更多的源集成电路，使得制造发光基板更加复杂。

本公开的发明人发现，本公开中描述的扫描电路可以用于驱动具有主发光元件和辅助发光元件的发光基板发光，而不需要增加发光基板中的数据线的总数。

图22B是根据本公开的一些实施例中操作发光基板的时序图。参照图22B，在一些实施例中，关于各个子像素的图像显示阶段包括第一子阶段t1和第二子阶段t2。在第一子阶段T1，复位控制信号线rst(n)被配置为向各个主像素驱动电路中的第一晶体管T1和第四晶体管T4的栅极提供低电压信号，从而导通第一晶体管T1和第四晶体管T4。发光控制信号线em(n)被配置为向各个主像素驱动电路中的第三晶体管T3和第一发光控制晶体管Te的栅极提供低电压信号，从而导通第三晶体管T3和第一发光控制晶体管Te。发光控制信号线em(n)被配置为向各个辅助像素驱动电路中的第二发光控制晶体管Te’的栅极提供同一低电压信号，从而导通各个辅助像素驱动电路rap中的第二发光控制晶体管Te’。在第一子阶段t1，各个辅助像素驱动电路rap中的开关晶体管Ts截止。N1节点和N2节点处的电压电平被复位为恒压电源线Vss的低电压电平。

在第二子阶段t2，复位控制信号线rst(n)被配置为向各个主像素驱动电路中的第一晶体管T1和第四晶体管T4的栅极提供低电压信号，从而导通第一晶体管T1和第四晶体管T4。发光控制信号线em(n)被配置为向各个主像素驱动电路rmp中的第三晶体管T3和第一发光控制晶体管Te的栅极提供高电压信号，从而截止第三晶体管T3和第一发光控制晶体管Te。发光控制信号线em(n)被配置为向各个辅助像素驱动电路中的第二发光控制晶体管Te’的栅极提供同一高电压信号，从而截止各个辅助像素驱动电路rap中的第二发光控制晶体管Te’。栅线GL(n)被配置为向各个主像素驱动电路rmp中的第二晶体管T2的栅极提供低电压信号，从而导通各个主像素驱动电路rmp中的第二晶体管T2。栅线GL(n)被配置为向各个辅助像素驱动电路rap中的控制晶体管Tc的栅极提供同一低电压信号，从而导通各个辅助像素驱动电路rap中的控制晶体管Tc。在第二子阶段t2，主像素驱动电路rmp中的第三晶体管T3截止。各个主像素驱动电路rmp中的第一晶体管T1和第二晶体管T2导通。各个主像素驱动电路rmp中的第一发光控制晶体管Te截止。N1节点对第一驱动晶体管Td的栅极充电，直到第一驱动晶体管Td的栅极处的电压电平达到电源电压信号线Vdd的电平加上第一驱动晶体管Td的阈值电压。N2节点被充电至数据线DL(n)的电平。各个辅助像素驱动电路rap中的控制晶体管Tc导通，N3节点被充电至控制信号线CSL的电平。控制信号线CSL被配置为提供高电压信号(VGH)或低电压信号(VGL)。

在第三子阶段t3，发光控制信号线em(n)被配置为向各个主像素驱动电路rmp中的第三晶体管T3和第一发光控制晶体管Te的栅极提供低电压信号，从而导通第三晶体管T3和第一发光控制晶体管Te。发光控制信号线em(n)被配置为向各个辅助像素驱动电路中的第二发光控制晶体管Te’的栅极提供同一低电压信号，从而导通各个辅助像素驱动电路rap中的第二发光控制晶体管Te’。栅线GL(n)被配置为向各个主像素驱动电路rmp中的第二晶体管T2的栅极提供高电压信号，从而截止各个主像素驱动电路rmp中的第二晶体管T2。栅线GL(n)被配置为向各个辅助像素驱动电路rap中的控制晶体管Tc的栅极提供同一高电压信号，从而截止各个辅助像素驱动电路rap中的控制晶体管Tc。复位控制信号线rst(n)被配置为向各个主像素驱动电路中的第一晶体管T1和第四晶体管T4的栅极提供高电压信号，从而截止第一晶体管T1和第四晶体管T4。N2节点处的电压电平从数据线DL(n)的电平改变到恒压供应线Vss的电平。N1节点处的电压电平从Vdd+Vth(电源电压信号线Vdd的电平加上第一驱动晶体管Td的阈值电压)变为Vdd+Vth+Vss-DL(n)(电源电压信号线Vdd的电平加上第一驱动晶体管Td的阈值电压，加上恒压电源线Vss的电平，减去数据线DL(n)的电平)。

如果在第二子阶段t2中控制信号线CSL被配置为提供高电压信号(VGH)，则在第三子阶段t3中截止开关晶体管Ts，并且在第三子阶段t3中各个辅助发光元件LE’不发光。

如果在第二子阶段t2中控制信号线CSL被配置为提供低电压信号(VGL)，则在第三子阶段t3中导通开关晶体管Ts。各个辅助像素驱动电路rap中的第二驱动晶体管Td’的栅极被充电至在N1节点处的同一电压电平，例如，Vdd+Vth+Vss-DL(n)，即，电源电压信号线Vdd的电平加上第一驱动晶体管Td的阈值电压，加上恒压电源线Vss的电平，减去数据线DL(n)的电平。因为在第三子阶段t3中各个辅助像素驱动电路rap中的第二发光控制晶体管Te’被导通，所以在第三子阶段t3中各个辅助发光元件LE’发光。

在一些实施例中，各个主像素驱动电路rmp包括补偿子电路CSC。可选地，补偿子电路CSC包括第一晶体管T1，其具有耦接到复位控制信号线rst(n)的栅极、耦接到第一驱动晶体管Td的漏极的源极、以及耦接到第一驱动晶体管Td的栅极和存储电容器Cst的第一电容器电极Ce1的漏极；第二晶体管T2，其具有耦接至栅线GL(n)的栅极，耦接至数据线DL(n)的源极以及耦接至存储电容器Cst的第二电容器电极Ce2的漏极；第三晶体管T3，其具有耦接到发光控制信号线em(n)的栅极、耦接到恒压电源线Vss的源极、以及耦接到存储电容器Cst的第二电容器电极Ce2和第二晶体管T2的漏极的漏极；以及第四晶体管T4，其具有耦接到复位控制信号线rst(n)的栅极、耦接到恒压电源线Vss的源极、以及耦接到n1个主发光元件中的相应主发光元件LE的阳极的漏极。

在一些实施例中，相应辅助像素驱动电路rap与相应主像素驱动电路rmp共用补偿子电路CSC。在一些实施例中，第一驱动晶体管Td和第二驱动晶体管Td’的阈值电压电平实质相同。可选地，第一驱动晶体管Td中的有源层的沟道宽度与沟道长度的比和第二驱动晶体管Td’中的有源层的沟道宽度与沟道长度的比基本相同。在一个示例中，在发光基板中制造第一驱动晶体管Td和第二驱动晶体管Td’，使得它们彼此接近，以确保它们的阈值电压电平基本相同。如本文所用，术语“基本相同”是指两个值之间的差不超过基值(例如，两个值中的一个)的10％，例如不超过基值的8％、不超过6％、不超过4％、不超过2％、不超过1％、不超过0.5％、不超过0.1％、不超过0.05％和不超过0.01％。

在一些实施例中，各个辅助像素驱动电路rap包括选择子电路SSC。可选地，选择子电路SSC包括开关晶体管Ts，其具有耦接到相应主像素驱动电路rmp的第一驱动晶体管Td和相应主像素驱动电路rmp的第一存储电容器Cst的第一电容器电极Ce1的源极，以及耦接到相应辅助像素驱动电路rap的第二驱动晶体管Td’的栅极的漏极；以及控制晶体管Tc，其具有耦接到栅线GL(n)的栅极、耦接到控制信号线CSL的源极、以及耦接到开关晶体管Ts的栅极的漏极。

参照图22A，各个辅助像素驱动电路rap中的第二驱动晶体管Td’和各个主像素驱动电路rmp中的第一驱动晶体管Td的栅极共同耦接至N1节点。如上所述，当控制信号线CSL被配置为在第二子阶段t2提供导通电压时，各个辅助像素驱动电路rap中的第二驱动晶体管Td’的栅极被充电至在N1节点处同一电压电平，并且各个辅助发光元件LE’在第三子阶段t3发光。因此，在一些实施例中，显示方法包括向各个辅助像素驱动电路中的第二驱动晶体管Td’的栅极和各个主像素驱动电路中的第一驱动晶体管Td的栅极提供同一电压信号，从而驱动各个辅助发光元件和各个主发光元件发光。

在一些实施例中，显示方法包括向各个辅助像素驱动电路提供控制信号，以控制同一电压信号传输到各个辅助像素驱动电路中的第二驱动晶体管Td’的栅极。可选地，当所述控制信号为导通信号时，向所述各个辅助像素驱动电路中的第二驱动晶体管的栅极传输同一电压信号，从而导通所述第二驱动晶体管。各个辅助发光元件LE’发光。可选地，其中，所述控制信号为截止信号，所述各个辅助像素驱动电路中的第二驱动晶体管的栅极配置为不接收同一电压信号，所述第二驱动晶体管截止。各个辅助发光元件LE’不发光。

参照图22A，用于各个子像素的数据信号仅被提供到各个主像素驱动电路rmp，而不提供到各个辅助像素驱动电路rap。具体地，用于各个子像素的数据信号被提供到各个主像素驱动电路rmp中的第二晶体管T2的源极。在一些实施例中，显示方法包括将数据信号提供到被配置为驱动各个主发光元件LE发光的各个主像素驱动电路rmp，而不将数据信号提供到被配置为驱动各个辅助发光元件LE’发光的各个辅助像素驱动电路rap。

在一些实施例中，显示方法包括向各个主像素驱动电路和各个辅助像素驱动电路中的发光控制晶体管提供同一发光控制信号。如图22A所示，同一发光控制信号同相地提供到各个主像素驱动电路rmp中的第一发光控制晶体管Te和各个辅助像素驱动电路rap中的第二发光控制晶体管Te’。

在一些实施例中，显示方法包括将同一栅极扫描信号同相地提供到各个主像素驱动电路rmp中的数据写入晶体管(例如，第二晶体管T2)和各个辅助像素驱动电路rap中的控制晶体管Tc。

图23是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、主发光元件和辅助发光元件的结构的电路图。参照图23，在一个示例中，各个主像素驱动电路rmp是3T1C驱动电路。在一些实施例中，各个主像素驱动电路rmp包括第一存储电容器Cst，其包括第一电容器电极Ce1和第二电容器电极Ce2；第一驱动晶体管Td，其具有耦接至第一存储电容器Cst的第一电容器电极Ce1的栅极，耦接至电源电压信号线Vdd的源极；第一晶体管T1，其具有耦接到相应第一栅线Gate1(n)并被配置为从相应第一栅线Gate1(n)接收第一控制信号的栅极、耦接到相应数据线DL并被配置为从相应数据线DL接收第一数据信号Data1的源极、以及耦接到第一存储电容器Cst的第一电容器电极Ce1的漏极；第二晶体管T2，其具有耦接到检测控制栅线Gate_d的栅极、耦接到第一存储电容器Cst的第二电容器电极Ce2和驱动晶体管Td的漏极的源极、以及耦接到被配置为检测驱动晶体管Td的阈值电压的电压检测单元的漏极。在一些实施例中，各个辅助像素驱动电路rap包括第二存储电容器Cst’，其包括第一电容器电极Ce1’和第二电容器电极Ce2’；第二驱动晶体管Td’，其具有耦接到第二存储电容器Cst’的第一电容器电极Ce1’的栅极，耦接到电源电压信号线Vdd的源极；第三晶体管T3，其具有耦接到相应第二栅线Gate2(n)并被配置为从相应第二栅线Gate2(n)接收第二控制信号的栅极、耦接到相应数据线DL并被配置为从相应数据线DL接收第二数据信号Data2的源极、以及耦接到第二存储电容器Cst’的第一电容器电极Ce1’的漏极。

在图23所示的发光基板中，各个主像素驱动电路rmp和各个辅助像素驱动电路rap被配置为从同一数据线提供有相应数据信号(第一数据信号Data1和第二数据信号Data2)，该同一数据线被配置为以时分方式传输第一数据信号Data1和第二数据信号Data2。发光基板中的数据线的总数保持与没有辅助发光元件的发光基板中的数据线的总数相同。

通过控制分别由相应第一栅线Gate1(n)和相应第二栅线Gate2(n)传输的第一控制信号和第二控制信号的时序，可以将由相同数据线传输的第一数据信号Data1和第二数据信号Data2分别写入相应主像素驱动电路rmp和相应辅助像素驱动电路rap。

图24是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、主发光元件和辅助发光元件的结构的电路图。参照图24，在一个示例中，各个主像素驱动电路rmp是6T1C驱动电路。在一些实施例中，各个主像素驱动电路rmp包括第一存储电容器Cst，其包括第一电容器电极Ce1和第二电容器电极Ce2；第一驱动晶体管Td，其具有耦接到第一电容器电极Ce1的栅极，耦接到电源电压信号线Vdd的源极；第一晶体管T1，其具有耦接到复位控制信号线rst(n)的栅极、耦接到第一驱动晶体管Td的漏极的源极、以及耦接到第一驱动晶体管Td的栅极和第一电容器电极Ce1的漏极；第二晶体管T2，其具有耦接至相应第一栅线Gate1(n)的栅极、耦接至相应数据线DL的源极、以及耦接至第二电容器电极Ce2的漏极；第三晶体管T3，其具有耦接到发光控制信号线em(n)的栅极、耦接到恒压电源线Vss的源极、以及耦接到第二电容器电极Ce2和第二晶体管T2的漏极的漏极；第四晶体管T4，其具有耦接到复位控制信号线rst(n)的栅极、耦接到恒压电源线Vss的源极、以及耦接到n1个主发光元件中的相应主发光元件LE的阳极的漏极；以及第一发光控制晶体管Te，其具有耦接到发光控制信号线em(n)的栅极、耦接到第一驱动晶体管Td的漏极和第一晶体管T1的源极的源极、以及耦接到相应主发光元件LE的阳极和第四晶体管T4的漏极的漏极。

参照图24，在一个示例中，各个辅助像素驱动电路rap是4T1C驱动电路。在一些实施例中，各个辅助像素驱动电路rap包括第二驱动晶体管Td’，其具有耦接到电源电压信号线Vdd的源极；第二发光控制晶体管Te’，其具有耦接到发光控制信号线em(n)的栅极、耦接到第二驱动晶体管Td’的漏极的源极、以及耦接到n2个辅助发光元件中的相应辅助发光元件LE’的阳极的漏极；开关晶体管Ts，其具有耦接到相应主像素驱动电路rmp的第一驱动晶体管Td和相应主像素驱动电路rmp的第一存储电容器Cst的第一电容器电极Ce1的源极，以及耦接到相应辅助像素驱动电路rap的第二驱动晶体管Td’的栅极的漏极；控制晶体管Tc，其具有耦接到相应第二栅线Gate2(n)的栅极、耦接到相应第二数据线DL2的源极、以及耦接到开关晶体管Ts的栅极的漏极；第二存储电容器Cst’，其具有耦接到开关晶体管Ts的栅极和控制晶体管Tc的漏极的第一电容器电极Ce1’，以及耦接到恒压电源线Vss的第二电容器电极Ce2’。

在图24所示的发光基板中，各个主像素驱动电路rmp和各个辅助像素驱动电路rap被配置为从同一数据线提供有相应数据信号(第一数据信号Data1和第二数据信号Data2)，该同一数据线被配置为以时分方式传输第一数据信号Data1和第二数据信号Data2。发光基板中的数据线的总数保持与没有辅助发光元件的发光基板中的数据线的总数相同。

通过控制分别由相应第一栅线Gate1(n)和相应第二栅线Gate2(n)传输的第一控制信号和第二控制信号的时序，可以将由同一数据线传输的第一数据信号Data1和第二数据信号Data2分别写入相应主像素驱动电路rmp和相应辅助像素驱动电路rap。

参见图23、图24、图1至图14，由相应第一栅线Gate1(n)传输的第一控制信号可以是从图1至图14中描绘的扫描单元输出的第一控制信号G1(n)，并且由相应第二栅线Gate2(n)传输的第二控制信号可以是从图1至图14中描绘的扫描单元输出的第二控制信号G2(n)。

在一些实施例中，扫描单元被配置为将第一控制信号G1(n)和第二控制信号G2(n)传输到一行子像素中的各个主像素驱动电路和各个辅助像素驱动电路。可选地，第一控制信号G1(n)和第二控制信号G2(n)彼此不同。参考图3和图7，在不同的阶段(例如，分别在第五阶段t5和第七阶段t7)，提供第一控制信号G1(n)和第二控制信号G2(n)。数据写入晶体管(例如，图23中的T1和T3，或图24中的T2和Tc)在不同时间导通，以利用相同的数据线(例如，图23和图24中的数据线DL)提供第一数据信号Data1和第二数据信号Data2至相应主像素驱动电路rmp和相应辅助像素驱动电路rap。

在一些实施例中，扫描单元被配置为将第一控制信号G1(n)传输到相应第一栅线Gate1(n)，但不将第二控制信号G2(n)传输到相应第二栅线Gate2(n)。参照图4和图8，在第七阶段t7提供第一控制信号G1(n)，不提供第二控制信号。参看图23和图24，相应主像素驱动电路rmp中的数据写入晶体管(例如，图23中的T1，或图24中的T2)由第一控制信号G1(n)接通，但相应辅助像素驱动电路rap中的数据写入晶体管(例如，图23中的T3，或图24中的Tc)保持截止。第一数据信号Data1被写入相应主像素驱动电路rmp，然而，没有数据信号被写入相应的辅助像素驱动电路rap。结果，仅各个主发光元件LE发光，而各个辅助发光元件LE’不发光。

在一些实施例中，扫描单元被配置为将第一控制信号G1(n)和第二控制信号G2(n)传输到一行子像素中的相应主像素驱动电路和相应辅助像素驱动电路。可选地，第一控制信号G1(n)和第二控制信号G2(n)彼此不同。参考图5和图9，在同一阶段(例如，在第七阶段t7)，提供第一控制信号G1(n)和第二控制信号G2(n)。参照图21和图22A，相应主像素驱动电路rmp和相应辅助像素驱动电路rap中的数据写入晶体管耦接到不同的数据线，例如，相应第一数据线DL1和相应第二数据线DL2。数据写入晶体管(例如，图21中的T1和T3，或图22A中的T2和Tc)在同一时序被导通，以使用两条不同的数据线(例如，图21和图22A中的相应第一数据线DL1和相应第二数据线DL2)同时提供第一数据信号Data1和第二数据信号Data2至相应主像素驱动电路rmp和相应辅助像素驱动电路rap。

在一些实施例中，扫描电路和发光基板在具有多个显示子区域的显示面板中实现，所述多个显示子区域具有至少两种不同的分辨率。这里描述的扫描电路可以用于驱动多个显示子区域发光。可选地，在具有较高分辨率的显示子区域中，第一控制信号G1(n)和第二控制信号G2(n)被提供到高分辨率显示子区域中的两行子像素。可选地，在具有低分辨率的显示子区域中，第一控制信号G1(n)被提供到低分辨率显示子区域中的两行子像素中的一行。低分辨率显示子区域中的另一行子像素不提供有第二控制信号G2(n)。在一个示例中，图3、图5、图7或图9所示的操作方法可用于高分辨率显示子区域，而图4或图8所示的操作方法可用于低分辨率显示子区域。

图25是示出根据本公开的一些实施例中的主像素驱动电路、辅助像素驱动电路、第二辅助像素驱动电路、主发光元件、辅助发光元件和第二辅助发光元件的结构的电路图。图25示出的示例中，n1＝1、n2＝2。各个主像素驱动电路rmp和各个辅助像素驱动电路rap的结构与图22A中所示的相同。第二辅助像素驱动电路rap’被配置为驱动第二辅助发光元件LE”发光。

参照图25，在一个示例中，第二辅助像素驱动电路rap’是4T1C驱动电路。在一些实施例中，第二辅助像素驱动电路rap’包括第三驱动晶体管Td”，其具有耦接到电源电压信号线Vdd的源极；第三发光控制晶体管Te”，其具有耦接到发光控制信号线em(n)的栅极、耦接到第三驱动晶体管Td”的漏极的源极、以及耦接到n2个辅助发光元件中的第二辅助发光元件LE”的阳极的漏极；开关晶体管Ts’，其具有耦接到各个主像素驱动电路rmp的第一驱动晶体管Td和各个主像素驱动电路rmp的第一存储电容器Cst的第一电容器电极Ce1的源极，以及耦接到第二辅助像素驱动电路rap’的第三驱动晶体管Td”的栅极的漏极；控制晶体管Tc’，其具有耦接到栅线GL(n)的栅极、耦接到第二控制信号线CSL’的源极、以及耦接到开关晶体管Ts’的栅极的漏极；第三存储电容器Cst”，其具有耦接到开关晶体管Ts’的栅极和控制晶体管Tc’的漏极的第一电容器电极Ce1”，以及耦接到恒压电源线Vss的第二电容器电极Ce2”。

在一些实施例中，被配置为向各个子像素传输信号的控制信号线的总数是n2。n2个辅助发光元件发光可以相对于每个单独的辅助发光元件被独立地控制。取决于传输到单独的辅助像素驱动电路的单独的控制信号(CSL

在一些实施例中，n2个辅助像素驱动电路中的第二驱动晶体管的栅极和n1个主像素驱动电路中的第一驱动晶体管的栅极共同耦接到N1节点。该显示方法包括提供同一电压信号(Vdd+Vth+Vss-DL(n))至n2个辅助像素驱动电路中的第二驱动晶体管的栅极和n1个主像素驱动电路中的第一驱动晶体管的栅极。

在一些实施例中，用于各个子像素的数据信号仅被提供到各个主像素驱动电路rmp，而不提供到n2个辅助像素驱动电路。具体地，用于各个子像素的数据信号被提供到各个主像素驱动电路rmp中的第二晶体管T2的源极。在一些实施例中，显示方法包括将数据信号提供到被配置为驱动各个主发光元件LE发光的各个主像素驱动电路rmp，而不将数据信号提供到被配置为驱动n2个辅助发光元件发光的n2个辅助像素驱动电路。

在一些实施例中，同一发光控制信号被提供到各个主像素驱动电路中的第一发光控制晶体管和n2个辅助像素驱动电路中的第二发光控制晶体管。

在一些实施例中，同一栅极扫描信号被提供到各个主像素驱动电路中的数据写入晶体管和n2个辅助像素驱动电路中的控制晶体管。

n1个主发光元件和n2个辅助发光元件可以具有各种适当的面积。在一个示例中，n1个主发光元件和n2个辅助发光元件具有同一均匀面积。在另一个示例中，n1个主发光元件中每个主发光元件的面积比n2个辅助发光元件中每个辅助发光元件的面积更大。在另一个示例中，n1个主发光元件中每个主发光元件的面积比n2个辅助发光元件中每个辅助发光元件的面积更小。

因此，在一些实施例中，显示方法包括提供显示面板，该显示面板包括多个子像素，各个子像素包括n1个主发光区域和n2个辅助发光区域，n1≥1，和n2≥1。可选地，为了显示第一帧图像，将各个子像素的发光控制为限制在n1个主发光区域和n2个辅助发光区域中的m个辅助发光区域中，0≤m≤n2。可选地，为了显示第二帧图像，将各个子像素的发光控制为限制在n1个主发光区域和n2个辅助发光区域中的m’个辅助发光区域中，0≤m’≤n2，并且m≠m’。

在一些实施例中，为了在第一模式中显示第一帧图像，各个子像素的发光被限制在n1个主发光区域中，m＝0。可选地，为了在第二模式中显示第二帧图像，各个子像素的发光被限制在n1个主发光区域和n2个辅助发光区域中，m’＝n2。

在一些实施例中，在第一模式中，包括各个子像素的显示面板的至少一部分被配置为显示单色图像，或者第一帧图像与相邻子像素中的一帧图像相比具有高对比度。可选地，在第二模式中，包括各个子像素的显示面板的至少一部分被配置为显示彩色图像。

在一些实施例中，该显示方法还包括：为了在第三模式下显示第三帧图像，将各个子像素的发光控制为限制在n1个主发光区域和n2个辅助发光区域中的m”个辅助发光区域中，1＜m”＜n2并且m＜m”＜m’。

在另一方面，本公开还提供了一种操作显示设备的方法，所述显示设备包括发光基板和被配置为向所述发光基板提供控制信号的扫描电路。在一些实施例中，该方法包括向扫描电路的多个扫描单元中的各个扫描单元提供第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第一参考信号或第二参考信号中的至少一个；将第一时钟信号的有效电压作为第一控制信号输出到发光基板；以及将第三时钟信号的有效电压作为第二控制信号输出到发光基板。

在一些实施例中，第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号彼此独立，例如，第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号独立地生成，并通过单独的信号线独立地传输到扫描电路。可选地，第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号中的至少两个为不同的信号。可选地，第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号中的所有四个都是不同的信号。

在一些实施例中，第一控制信号和第二控制信号彼此独立，例如，第一控制信号和第二控制信号独立生成，并通过单独的信号线独立传输至扫描电路。可选地，第一控制信号和第二控制信号是不同的信号。

在一些实施例中，输出第一控制信号和输出第二控制信号包括将第一时钟信号提供到第十二晶体管的源极；将第三时钟信号提供到第十四晶体管的源极；以及将第十二晶体管和第四晶体管的栅极耦接到第一节点。

在一些实施例中，第一控制信号和第二控制信号相对于彼此异相。可选地，发光基板包括多个子像素。多个子像素中的各个子像素包括由主像素驱动电路驱动的至少一个主发光元件和由辅助像素驱动电路驱动的至少一个辅助发光元件。可选地，该方法还包括向主像素驱动电路提供第一控制信号；提供第二控制信号至辅助像素驱动电路；提供第一数据信号至主像素驱动电路；以及提供第二数据信号至辅助像素驱动电路。可选地，使用连接源集成电路和发光基板的单个数据线来提供第一数据信号和第二数据信号。在一个示例中，同时传输第一数据信号和第二数据信号的数据线的至少一部分是至少部分地在显示区域中延伸的数据线。在另一示例中，使用连接源集成电路和发光基板的单个数据线来提供用于n1个主像素驱动电路的n1个第一数据信号和用于n2个辅助像素驱动电路的n2个第二数据信号。在另一示例中，同时传输用于n1个主像素驱动电路的n1个第一数据信号和用于n2个辅助像素驱动电路的n2个第二数据信号的数据线的至少一部分是至少部分地在显示区域中延伸的数据线。

在一些实施例中，该方法还包括调整第三时钟信号以具有恒定的无效电压电平；以及将第三时钟信号的无效电压输出到发光基板。

在一些实施例中，发光基板包括多个子像素。多个子像素中的各个子像素包括由主像素驱动电路驱动的至少一个主发光元件和由辅助像素驱动电路驱动的至少一个辅助发光元件。可选地，该方法还包括向主像素驱动电路提供第一控制信号；以及提供第三时钟信号的无效电压至辅助像素驱动电路。

在一些实施例中，第一控制信号和第二控制信号相对于彼此同相。

在一些实施例中，该方法包括向发光基板的高分辨率子区域提供控制信号；以及提供控制信号至发光基板的低分辨率子区域。

在一些实施例中，向发光基板的高分辨率子区域提供控制信号包括向高分辨率子区域中的第一相邻行子像素输出第一时钟信号的有效电压作为第一控制信号；以及将第三时钟信号的有效电压作为第二控制信号输出到高分辨率子区域中的第二相邻行子像素。可选地，输出到高分辨率子区域中的第一相邻行子像素的第一控制信号和输出到高分辨率子区域中的第二相邻行子像素的第二控制信号相对于彼此异相。可选地，输出到高分辨率子区域中的第一相邻行子像素的第一控制信号和输出到高分辨率子区域中的第二相邻行子像素的第二控制信号彼此同相。

在一些实施例中，向发光基板的低分辨率子区域提供控制信号包括向低分辨率子区域中的第三相邻行子像素输出第一时钟信号的有效电压作为第一控制信号；调整第三时钟信号以具有恒定的无效电压电平；以及将第三时钟信号的无效电压输出到低分辨率子区域中的第四相邻行子像素。

在另一方面，本公开提供一种具有多个子像素的发光基板。在一些实施例中，多个子像素中的各个子像素包括n1个主发光元件；n1个主像素驱动电路，其被配置为驱动n1个主发光元件发光；n2个辅助发光元件；以及n2个辅助像素驱动电路，其被配置为驱动n2个辅助发光元件发光。可选地，n1≥1，并且n2≥1。可选地，n1＝1，并且n2＝1。可选地，n1个主像素驱动电路中的各个主像素驱动电路包括第一存储电容器、第一驱动晶体管、第一发光控制晶体管和补偿子电路。可选地，n2个辅助像素驱动电路中的各个辅助像素驱动电路包括第二存储电容器、第二驱动晶体管、第二发光控制晶体管和选择子电路。可选地，所述第一驱动晶体管和所述第二驱动晶体管的阈值电压电平基本相同。

参照图22A，在一些实施例中，n2个辅助像素驱动电路中的各个辅助像素驱动电路rap中的第二驱动晶体管Td’的栅极和n1个主像素驱动电路中的各个主像素驱动电路rmp中的第一驱动晶体管Td的栅极耦接至同一节点(N1节点)。可选地，n1个主像素驱动电路中的第一驱动晶体管的栅极和n2个辅助像素驱动电路中的第二驱动晶体管的栅极共同耦接到同一节点。在一些实施例中，各个主像素驱动电路包括第一存储电容器Cst，其包括耦接至所述同一节点的第一电容器电极Ce1。

在一些实施例中，第一驱动晶体管Td的栅极与第一存储电容器Cst的第一电容器电极Ce1连接至第一节点N1。可选地，第二驱动晶体管Td’的栅极和第二存储电容器Cst’的第一电容器电极Ce1’通过开关晶体管Ts连接到第一节点N1。

在一些实施例中，各个辅助像素驱动电路rap包括开关晶体管Ts，其耦接到各个辅助像素驱动电路rap的第二驱动晶体管Td’的栅极，并耦接到同一节点(N1节点)。可选地，开关晶体管Ts被配置为控制各个辅助像素驱动电路rap的第二驱动晶体管Td’的栅极与所述同一节点电连接或断开。

在一些实施例中，各个辅助像素驱动电路rap包括耦接到各个辅助像素驱动电路rap的开关晶体管Ts的控制晶体管Tc。各个辅助像素驱动电路rap的控制晶体管Tc的源极耦接到控制信号线CSL。各个辅助像素驱动电路rap的控制晶体管Tc的漏极耦接到各个辅助像素驱动电路rap的开关晶体管Ts的栅极。各个辅助像素驱动电路rap的控制晶体管Tc的栅极耦接到栅线GL(n)。各个辅助像素驱动电路rap的控制晶体管Tc的栅极被提供有提供到各个主像素驱动电路rmp中的数据写入晶体管(例如，T2)的同一栅极扫描信号。

在一些实施例中，控制信号线CSL被配置为提供控制信号。当控制信号是导通信号时，开关晶体管Ts导通，以允许各个辅助像素驱动电路rap中的第二驱动晶体管Td’的栅极和各个主像素驱动电路rmp中的第一驱动晶体管Td的栅极在同一节点接收同一电压信号。当控制信号是截止信号时，开关晶体管Ts截止，以将各个辅助像素驱动电路rap中的第二驱动晶体管Td’的栅极与同一节点断开。

在一些实施例中，发光基板包括被配置为独立地向n2个辅助像素驱动电路发送控制信号的n2个控制信号线。n2个控制信号线(CSL

在一些实施例中，各个辅助像素驱动电路rap还包括第二存储电容器Cst’，其包括第一电容器电极Ce1’和第二电容器电极Ce2’。第二存储电容器Cst’的第一电容器电极Ce1’耦接到开关晶体管Ts的栅极和控制晶体管Tc的漏极；第二存储电容器Cst’的第二电容器电极Ce2’耦接到恒压电源线Vss。

在一些实施例中，各个主像素驱动电路rmp包括补偿子电路CSC。可选地，补偿子电路CSC包括第一晶体管T1，其具有耦接到复位控制信号线rst(n)的栅极、耦接到第一驱动晶体管Td的漏极的源极、以及耦接到第一驱动晶体管Td的栅极和存储电容器Cst的第一电容器电极Ce1的漏极；第二晶体管T2，其具有耦接至栅线GL(n)的栅极，耦接至数据线DL(n)的源极，以及耦接至存储电容器Cst的第二电容器电极Ce2的漏极；第三晶体管T3，其具有耦接到发光控制信号线em(n)的栅极、耦接到恒压电源线Vss的源极、以及耦接到存储电容器Cst的第二电容器电极Ce2和第二晶体管T2的漏极的漏极；以及第四晶体管T4，其具有耦接到复位控制信号线rst(n)的栅极、耦接到恒压电源线Vss的源极、以及耦接到n1个主发光元件中的各个主发光元件LE的阳极的漏极。

在一些实施例中，各个辅助像素驱动电路rap与各个主像素驱动电路rmp共用补偿子电路CSC。在一些实施例中，第一驱动晶体管Td和第二驱动晶体管Td’的阈值电压电平实质相同。可选地，第一驱动晶体管Td中的有源层的沟道宽度与沟道长度的比和第二驱动晶体管Td’中的有源层的沟道宽度与沟道长度的比基本相同。在一个示例中，在发光基板中制造第一驱动晶体管Td和第二驱动晶体管Td’，使得它们彼此接近，以确保它们的阈值电压电平基本相同。

在一些实施例中，各个辅助像素驱动电路rap包括选择子电路SSC。可选地，选择子电路SSC包括开关晶体管Ts，其具有耦接到各个主像素驱动电路rmp的第一驱动晶体管Td和各个主像素驱动电路rmp的第一存储电容器Cst的第一电容器电极Ce1的源极，以及耦接到各个辅助像素驱动电路rap的第二驱动晶体管Td’的栅极的漏极；以及控制晶体管Tc，其具有耦接到栅线GL(n)的栅极、耦接到控制信号线CSL的源极、以及耦接到开关晶体管Ts的栅极的漏极。

在一些实施例中，n1个主发光元件和n2个辅助发光元件被配置为发射相同颜色的光。可选地，相同颜色的光具有在435nm至480nm范围内的波长，例如435nm至440nm、440nm至445nm、445nm至450nm、450nm至455nm、455nm至460nm、460nm至465nm、465nm至470nm、470nm至475nm或475nm至480nm。在一个示例中，相同颜色的光具有在450nm到460nm范围内的波长。

在一些实施例中，n1个主发光元件中的各个主发光元件具有第一发光区域；并且n2个辅助发光元件中的各个辅助发光元件具有第二发光区域。可选地，第一发光区域大于第二发光区域。

在一些实施例中，n1个主发光元件具有第一组合发光区域；并且n2个辅助发光元件具有第二组合发光区域。可选地，第一组合发光区域大于第二组合发光区域。

在另一方面，本发明提供一种显示面板。在一些实施例中，显示面板包括本文所述的或通过本文所述的方法制造的发光基板，以及彩膜。参照图17、图18和图20，在一些实施例中，显示面板还包括彩膜，其包括多个彩膜块CFB。多个彩膜块CFB中的各个彩膜块在基板BS上的正投影与n1个主发光元件在基板BS上的正投影至少部分重叠，并且与n2个辅助发光元件在基板BS上的正投影至少部分重叠。

参照图17、图18和图20，在一些实施例中，显示面板还包括封装多个发光元件的第一封装层EN1和封装多个彩膜块CFB的第二封装层EN2。

参照图17、图18和图20，在一些实施例中，显示面板还包括遍及多个子像素延伸的整体的阴极CD。

在一些实施例中，一个或多个辅助发光元件可以由多个彩膜块CFB中的相邻两个彩膜块共用。图26是根据本公开的一些实施例中的发光基板的截面图。参照图26，发光基板还包括在单独子像素Sp和相邻子像素Asp之间共用的共用发光元件SLE和共用像素驱动电路。共用像素驱动电路被配置为驱动共用发光元件SLE发光。共用发光元件SLE在基板BS上的正投影与多个彩膜块CFB中的单独彩膜块RCB在基板BS上的正投影至少部分重叠，并且与多个彩膜块CFB中的相邻彩膜块ACB在基板BS上的正投影至少部分重叠。单独彩膜块RCB和相邻彩膜块ACB彼此相邻。单独彩膜块RCB对应于单独子像素Sp，相邻彩膜块ACB对应于相邻子像素Asp。

在一个示例中，共用像素驱动电路耦接到单独子像素Sp中的各个主像素驱动电路，共用像素驱动电路中的驱动晶体管的栅极耦接到单独子像素Sp中的主像素驱动电路中的第一驱动晶体管的栅极。

在另一示例中，共用像素驱动电路耦接到相邻子像素Asp中的主像素驱动电路，共用像素驱动电路中的驱动晶体管的栅极耦接到相邻子像素Asp中的主像素驱动电路中的第一驱动晶体管的栅极。

图27是示出根据本公开的一些实施例中的显示面板的结构的示意图。参照图27，在一些实施例中，彩膜包括分别在多个透光区域TA中的多个彩膜块CFB。n1个主发光元件具有第一发光区域LA1。n2个辅助发光元件具有第二发光区域LA2。在一些实施例中，多个透光区域TA中的各个透光区域与n1个主发光元件的第一发光区域至少部分重叠，并且与n2个辅助发光元件的第二发光区域至少部分重叠。

在一些实施例中，显示面板还包括色转换层CCL。可选地，色转换层CCL包括多个第一颜色的色转换块CCP1、多个第二颜色的色转换块CCP2、以及多个透光块，并且可选地，包括多个透光块TP。在一个示例中，第一颜色是红色，第二颜色是绿色。多个透光块TP不将光转换成不同的波长。在另一示例中，多个透光块TP对应于蓝色子像素。

在一些实施例中，显示面板包括在发光基板上的第一包覆(capping)层CAP1；色转换层CCL，其位于第一包覆层CAP1远离发光基板的一侧；以及第二包覆层CAP2，其位于色彩转换层CCL远离第一包覆层CAP1的一侧。可选地，彩膜位于第二包覆层CAP2远离色转换层CCL的一侧。第一包覆层CAP1和第二包覆层CAP2可由无机绝缘材料制成，例如二氧化硅、氮化硅和氮氧化硅。

图28A是根据本公开的一些实施例中的彩膜和发光元件的平面图。参照图28A，多个彩膜块CFB中的各个彩膜块位于多个透光区域中的相应透光区域(例如，图27中的“TA”)中。在一些实施例中，多个透光区域中的相应透光区域与n1个主发光元件的发光区域至少部分重叠，并且与n2个辅助发光元件的发光区域至少部分重叠。可选地，多个透光区域中的相应透光区域完全覆盖n1个主发光元件的发光区域，且与n2个辅助发光元件的发光区域至少部分重叠。

在一些实施例中，多个彩膜块CFB中的各个彩膜块在基板上的正投影与n1个主发光元件在基板上的正投影至少部分重叠，并且与n2个辅助发光元件在基板上的正投影至少部分重叠。可选地，多个彩膜块CFB中的各个彩膜块在基板上的正投影完全覆盖n1个主发光元件在基板上的正投影，且与n2个辅助发光元件在基板上的正投影至少部分重叠。

在一些实施例中，n1个主发光元件在基板上的正投影的中心C1与所述多个彩膜块中的各个彩膜块在基板上的正投影的中心C2基本重叠。如本文所用，术语“基本重叠”是指两个点(例如，“中心”)间隔开不超过1000μm，例如，不超过900μm、不超过800μm、不超过700μm、不超过600μm、不超过500μm、不超过400μm、不超过300μm、不超过200μm、不超过100μm、不超过90μm、不超过80μm、不超过70μm、不超过60μm、不超过50μm、不超过40μm、不超过30μm、不超过20μm、不超过10μm、不超过5μm、不超过4μm、不超过3μm、不超过2μm或不超过1μm。

图28B是根据本公开的一些实施例中的彩膜和发光元件的平面图。参照图28B，多个透光区域中的各个透光区域完全覆盖n1个主发光元件的发光区域，并完全覆盖n2个辅助发光元件的发光区域。可选地，多个彩膜块CFB中的各个彩膜块在基板上的正投影完全覆盖n1个主发光元件在基板上的正投影，且完全覆盖n2个辅助发光元件在基板上的正投影。可选地，n1个主发光元件在基板上的正投影的中心C1与所述多个彩膜块中的各个彩膜块在基板上的正投影的中心C2基本重叠。在图28B中，各个主发光元件的发光区域大于各个辅助发光元件的发光区域。

图28C是根据本公开的一些实施例中的彩膜和发光元件的平面图。参照图28C，各个主发光元件的各个发光区域与各个辅助发光元件的各个发光区域基本相同。

如本文所用，术语“中心”是指例如几何中心(尤其是对于规则形状)、近似几何中心、等效中心，如质心或重心(尤其是对于不规则形状)。

在另一方面，本发明提供一种显示设备，包括在此描述的或通过在此描述的方法制造的扫描电路和发光基板，扫描电路被配置为向发光基板提供控制信号。适当的显示设备的示例包括但不限于电子纸、移动电话、平板计算机、电视、监视器、笔记本计算机、数字相册、GPS等。可选地，所述显示设备是有机发光二极管显示设备。可选地，所述显示设备是液晶显示设备。

在一些实施例中，所述显示设备包括一个或多个处理器，其被配置为确定所述显示设备中的所述多个子像素中的各个子像素的显示模式。在一些实施例中，所述一个或多个处理器被配置为从印刷电路接收用于在所述显示面板中进行图像显示的数据信号，所述一个或多个处理器还被配置为基于所述数据信号来确定包括各个子像素的所述显示面板的至少一部分是否被配置为显示单色图像。可选地，在确定了包括各个子像素的显示面板的至少一部分被配置为显示单色图像时，所述一个或多个处理器被配置为向各个子像素发送一个或多个信号，以将各个子像素的发光控制为限制在n1个主发光元件和n2个辅助发光元件中的m个辅助发光元件中，0≤m≤n2。

在一些实施例中，一个或多个处理器被配置为接收一帧图像的数据信号，一个或多个处理器还被配置为基于数据信号，确定各个子像素的第一帧图像与相邻子像素中的一帧图像相比是否具有高对比度。可选地，在确定了所述各个子像素的所述第一帧图像与相邻子像素中的所述一帧图像相比具有高对比度时，所述一个或多个处理器被配置为向所述各个子像素发送一个或多个信号，以将所述各个子像素的发光控制为限制在n1个主发光元件和n2个辅助发光元件中的m个辅助发光元件中，0≤m≤n2。

在一些实施例中，一个或多个处理器被配置为接收一帧图像的数据信号，所述一个或多个处理器还被配置为确定包括各个子像素的所述显示面板的至少一部分是否被配置为显示彩色图像。可选地，在确定了包括各个子像素的显示面板的至少一部分被配置为显示彩色图像时，一个或多个处理器被配置为向各个子像素发送一个或多个信号，以将各个子像素的发光控制为限制在n1个主发光元件和n2个辅助发光元件中的m’个辅助发光元件中，0≤m’≤n2，并且m≠m’。

在一些实施例中，一个或多个处理器被配置为接收一帧图像的数据信号，一个或多个处理器还被配置为将一个或多个信号传输到各个子像素，以将各个子像素的发光控制为限制在n1个主发光元件和n2个辅助发光元件中的m”个辅助发光元件中，1＜m”＜n2，并且m＜m”＜m’。

在另一方面，本发明提供一种制造扫描电路的方法。在一些实施例中，该方法包括形成分别处于多个级的多个扫描单元。在一些实施例中，形成多个扫描单元中的各个扫描单元包括形成输入子电路、第一处理子电路、第二处理子电路或输出子电路中的至少一个。可选地，各个扫描单元被配置为接收第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第一参考信号或第二参考信号中的至少一个。可选地，形成输出子电路包括形成第一输出端、形成第二输出端、形成第十二晶体管和形成第十四晶体管。可选地，形成输出子电路包括将第十二晶体管的源极耦接到被配置为接收第一时钟信号的第三端；将所述第十二晶体管的漏极耦接到被配置为输出第一控制信号的所述第一输出端；将所述第十四晶体管的源极耦接至被配置为接收所述第三时钟信号的第四端；将第十四晶体管的漏极耦接到被配置为输出第二控制信号的第二输出端；以及将第十二晶体管和第四晶体管的栅极耦接到第一节点。

为了说明和描述的目的，已经给出了本发明的实施例的上述描述。其不是穷举的，也不是要将本发明限制为所公开的精确形式或示例性实施例。因此，前面的描述应当被认为是说明性的而不是限制性的。显然，许多修改和变化对于本领域技术人员将是显而易见的。选择和描述实施例是为了解释本发明的原理及其最佳模式实际应用，从而使得本领域技术人员能够理解本发明的各种实施例以及适合于所考虑的特定使用或实现的各种修改。本发明的范围旨在由所附权利要求及其等价物来限定，其中除非另有说明，否则所有术语都意味着其最广泛的合理意义。因此，术语“本发明(the invention、the presentinvention)”等不一定将权利要求范围限制为特定实施例，并且对本发明的示例性实施例的引用不意味着对本发明的限制，并且不应推断出这样的限制。本发明仅由所附权利要求的精神和范围来限定。此外，这些权利要求可能涉及使用“第一”、“第二”等，随后是名词或元素。这些术语应当被理解为命名法，并且不应当被解释为对由这些命名法所修改的元件的数量进行限制，除非已经给出了特定的数量。所描述的任何优点和益处可能不适用于本发明的所有实施例。应当理解，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行改变。此外，本公开中的元件和组件都不是要贡献给公众，无论该元件或组件是否在所附权利要求中明确叙述。