半导体存储器装置

技术领域

本公开总体上涉及半导体存储器装置，更具体地，涉及一种三维半导体存储器装置。

背景技术

为了实现半导体存储器装置的高集成度，提出了包括三维布置的存储器单元的三维半导体存储器装置。三维半导体存储器装置可增加布置在有限面积中的存储器单元的布置密度并减小芯片尺寸。

发明内容

根据本公开的一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：下结构，其包括第一区域和第二区域；栅层叠结构，其包括在垂直方向上交替地层叠在下结构的第一区域上的层间绝缘层和导电图案；沟道结构，其穿透栅层叠结构；介电层叠结构，其包括在垂直方向上交替地层叠在下结构的第二区域上的第一材料层和第二材料层；以及设置在介电层叠结构中的电容器电极，所述电容器电极基本上平行于沟道结构延伸。

根据本公开的另一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：第一介电层叠结构，其包括在垂直方向上交替地层叠的第一虚设绝缘层和第一牺牲绝缘层；第二介电层叠结构，其包括在垂直方向上交替地层叠在第一介电层叠结构上的第二虚设绝缘层和第二牺牲绝缘层；以及电容器电极，其在垂直方向上延伸以穿透第二介电层叠物。

附图说明

图1和图2是示出根据本公开的实施方式的半导体存储器装置的平面图。

图3是示出电容器结构的实施方式的截面图。

图4A至图4E、图5和图6A至图6C是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。

图7A至图7G是示出电容器结构的各种实施方式的截面图。

图8是示出电容器接触结构的实施方式的截面图。

图9是示出根据本公开的实施方式的存储器系统的配置的框图。

图10是示出根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不应被解释为限于本文中所阐述的实施方式。

实施方式提供了一种包括电容器的半导体存储器装置及其制造方法。

图1和图2是示出根据本公开的实施方式的半导体存储器装置的平面图。

参照图1和图2，各个半导体存储器装置10可包括设置在图3所示的下结构LS上的栅层叠结构GST和介电层叠结构DST。下结构LS可包括第一区域AR1和第二区域AR2。栅层叠结构GST可设置在下结构LS的第一区域AR1上，介电层叠结构DST可设置在下结构LS的第二区域AR2上。

栅层叠结构GST可由在垂直方向D1上延伸的沟道结构CH穿透。沟道结构CH可在与垂直方向D1正交的平面上在列方向D2和行方向D3上布置。在列方向D2上设置成一排的沟道结构CH可构成沟道列，在行方向D3上设置成一排的沟道结构CH可构成沟道行。沟道结构CH可包括多个沟道列和多个沟道行。为了改进半导体存储器装置的集成度，沟道结构CH可按照锯齿形图案布置。然而，本公开不限于此。例如，沟道结构CH的布置可在相邻的沟道列上彼此相同。

沟道结构CH可与位线BL1和BL2交叠。沟道结构CH可通过从沟道结构CH朝着位线BL1和BL2延伸的位接触结构BCT1和BCT2连接到位线BL1和BL2。

位线BL1和BL2可在与垂直方向D1正交的平面上在一个方向上延伸。在实施方式中，位线BL1和BL2中的每一个可在列方向D2上延伸。位线BL1和BL2可包括在与垂直方向D1正交的平面上在一个方向上交替地设置的第一位线BL1和第二位线BL2。例如，第一位线BL1和第二位线BL2可在行方向D3上交替地设置。第一位线BL1和第二位线BL2可与沟道列交叠。在实施方式中，一对第一位线BL1和第二位线BL2可与同一沟道列交叠。第一位线BL1可连接到布置在列方向D2上的一排沟道结构当中的奇数沟道结构，第二位线BL2可连接到布置在列方向D2上的一排沟道结构当中的偶数沟道结构。位接触结构BCT1和BCT2可包括将第一位线BL1和奇数沟道结构连接的第一位接触结构BCT1以及将第二位线BL2和偶数沟道结构连接的第二位接触结构BCT2。第一位接触结构BCT1和第二位接触结构BCT2可按锯齿形设置。

本公开不限于一对第一位线BL1和第二位线BL2在同一沟道行上彼此交叠的示例。例如，第一位线BL1和第二位线BL2可分别与不同的沟道列交叠。

栅层叠结构GST的边缘可沿着第一狭缝SI1限定。第一狭缝SI1可在与第一位线BL1和第二位线BL2交叉的方向上延伸。例如，第一狭缝SI1可在行方向D3上延伸。

栅层叠结构GST的一部分可由第二狭缝SI2穿透。第二狭缝SI2可穿透栅层叠结构GST的上部，并且形成为在垂直方向D1上比第一狭缝SI1短。第二狭缝SI2可在与第一位线BL1和第二位线BL2交叉的方向上延伸。例如，第二狭缝SI2可在行方向D3上延伸。沟道结构CH可设置在第二狭缝SI2的两侧。第二狭缝SI2可与虚设沟道结构DCH交叠。虚设沟道结构DCH可在垂直方向D1上延伸。在另一实施方式中，虚设沟道结构DCH可被省略。

介电层叠结构DST可围绕在垂直方向D1上延伸的电容器电极CE。电容器电极CE可在与垂直方向D1正交的平面上沿着列方向D2和行方向D3布置。在列方向D2上设置成一排的电容器电极CE可构成电极列，在行方向D3上设置成一排的电容器电极CE可构成电极行。电容器电极CE可包括多个电极列和多个电极行。电容器电极CE可布置成锯齿形图案。然而，本公开不限于此。例如，电容器电极CE的布置可在相邻的电极列上彼此相同。

电容器电极CE可与电极线L1和L2交叠。电容器电极CE可通过从电容器电极CE朝着电极线L1和L2延伸的电容器接触结构CCT1和CCT2连接到电极线L1和L2。

电极线L1和L2可在与垂直方向D1正交的平面上沿着一个方向延伸。

在实施方式中，如图1所示，电极线L1和L2中的每一个可在与位线BL1和BL2的延伸方向相同的方向上延伸。例如，电极线L1和L2可在列方向D2上延伸。在列方向D2上延伸的电极线L1和L2可包括在行方向D3上交替地设置的第一电极线L1和第二电极线L2。第一电极线L1和第二电极线L2可与电极列交叠。在实施方式中，一对第一电极线L1和第二电极线L2可与同一电极列交叠。

在另一实施方式中，如图2所示，电极线L1和L2中的每一个可在与位线BL1和BL2的延伸方向不同的方向上延伸。例如，电极线L1和L2可在行方向D3上延伸。在行方向D3上延伸的电极线L1和L2可包括在列方向D2上交替地设置的第一电极线L1和第二电极线L2。第一电极线L1和第二电极线L2可与电极行交叠。在实施方式中，一对第一电极线L1和第二电极线L2可与同一电极行交叠。

同样，参照图1和图2，第一电极线L1可连接到沿其延伸方向布置的一排电容器电极CE当中的奇数电容器电极，并且连接到沿其延伸方向布置的一排电容器电极CE当中的偶数电容器电极。电容器接触结构CCT1和CCT2可包括连接第一电极线L1和奇数电容器电极的第一电容器接触结构CCT1以及连接第二电极线L2和偶数电容器电极的第二电容器接触结构CCT2。第一电容器接触结构CCT1和第二电容器接触结构CCT2可设置成锯齿形图案。

本公开不限于一对第一电极线L1和第二电极线L2在同一电极列或同一电极行上彼此交叠的示例。例如，第一电极线L1和第二电极线L2可分别与不同的沟道列交叠，或者分别与不同的电极行交叠。

电容器结构可由电容器电极CE和设置在电容器电极CE之间的介电层叠结构DST实现。在半导体存储器装置的操作中，施加到各个第一电极线L1的电压和施加到各个第二电极线L2的电压可被不同地控制，以在电容器结构中累积电荷。例如，第一电压可被施加到第一电极线L1，低于第一电压的第二电压可被施加到第二电极线L2。可在各个第一电极线L1和与之相邻的第二电极线L2之间限定上电容器结构。

图3是示出电容器结构的实施方式的截面图。图3示出沿着图1所示的线I-I’截取的半导体存储器装置的截面。

参照图3，虚设层叠结构DST可平行于栅层叠结构GST设置。虚设层叠结构DST和栅层叠结构GST可设置在下结构LS上。下结构LS可包括设置在第一区域AR1中的半导体层叠结构STS以及与半导体层叠结构STS间隔开设置在第二区域AR2中的下电容器结构LCA。半导体层叠结构STS和下电容器结构LCA可通过隔离绝缘层ISO彼此分离，以单独地控制。

在实施方式中，半导体结构STS可包括在垂直方向D1上依次层叠的第一下半导体层SL1、接触半导体层CTS和第二下半导体层SL2。在另一实施方式中，第二下半导体层SL2可被省略。第一下半导体层SL1可包括包含导电类型杂质的掺杂半导体层，或者包括未掺杂半导体层。作为掺杂半导体层的第一下半导体层SL1可包括n型杂质或p型杂质。接触半导体层CTS是连接到源极线(未示出)的源极区域，并且可包括源极掺杂剂。源极掺杂剂可包括n型杂质。第二下半导体层SL2可包括包含导电类型掺杂剂的掺杂半导体层，或者包括未掺杂半导体层。在实施方式中，第一下半导体层SL1、接触半导体层CTS和第二下半导体层SL2中的每一个可包括包含n型杂质的掺杂硅层。

在实施方式中，下电容器结构LCA可包括在垂直方向D1上依次层叠的第一下电极Ela、第一绝缘层DIa、第二下电极Elb、第二绝缘层DIb和第三下电极ELc。第一下电极Ela、第二下电极ELb和第三下电极ELc中的每一个可包括包含导电类型杂质的掺杂半导体层，或者包括未掺杂半导体层。掺杂半导体层可包括n型杂质或p型杂质。在另一实施方式中，第三下电极ELc可被省略。第一下电极ELa和第一下半导体层SL1可以是从同一半导体层分离的图案，第三下电极ELc和第二下半导体层SL2可以是从同一半导体层分离的图案。在实施方式中，第一下电极ELa和第三下电极ELc可包括包含n型杂质的硅层。第一绝缘层DIa和第二绝缘层DIb中的每一个可包括氧化物。

栅层叠结构GST可与半导体层叠结构STS交叠。栅层叠结构GST可包括在垂直方向D1上交替地层叠的层间绝缘层ILD和导电图案CP1至CPn。导电图案CP1至CPn中的每一个可包括诸如掺杂硅层、金属层、金属硅化物层和屏障层的各种导电材料，并且包括两种或更多种导电材料。例如，导电图案CP1至CPn中的每一个可包括钨以及围绕钨的表面的氮化钛层(TiN)。钨是低电阻金属并且可减小导电图案CP1至CPn的电阻。氮化钛层(TiN)是屏障层并且可防止钨与层间绝缘层ILD之间的直接接触。

导电图案CP1至CPn可用作源极选择线、字线和漏极选择线。例如，导电图案CP1至CPn当中最靠近半导体层叠结构STS设置的第一导电图案CP1可用作源极选择线。导电图案CP1至CPn当中最靠近位线BL1和BL2设置的第n导电图案CPn可用作漏极选择线。然而，本公开不限于此。例如，在垂直方向D1上连续层叠在第一导电图案CP1上的至少一个导电图案(例如，CP2)可用作另一源极选择线。另外，连续设置在第n导电图案CPn下方的至少一个导电图案(例如，CPn-1)可用作另一漏极选择线。导电图案CP1至CPn当中设置在源极选择线和漏极选择线之间的中间导电图案(例如，CP3至CPn-2)可用作字线。

源极选择线用作与之对应的源极选择晶体管的栅极，漏极选择线用作与之对应的漏极选择晶体管的栅极，各条字线用作与之对应的存储器单元的栅极。

栅层叠结构GST可由在垂直方向D1上从半导体层叠结构STS延伸的沟道结构CH穿透。各个沟道结构CH可包括半导体层。在实施方式中，沟道结构CH可包括：第一沟道半导体层SE1，其沿着穿透栅层叠结构GST的沟道孔H的表面形成；沟道芯绝缘层CO，其填充由第一沟道半导体层SE1开放的沟道孔H的中央区域；以及第二沟道半导体层SE2，其在沟道芯绝缘层CO上填充沟道孔H的中央区域。然而，本公开不限于此。例如，各个沟道结构CH可包括填充沟道孔H的中央区域的沟道半导体层。沟道孔H和沟道结构CH中的每一个可延伸到半导体层叠结构STS的内部。在实施方式中，沟道孔H和沟道结构CH中的每一个可穿透半导体层叠结构STS的第二下半导体层SL2并延伸到第一下半导体层SL1的内部。

沟道结构CH的侧壁可由存储器层ML围绕。存储器层ML可被接触半导体层CTS穿透。接触半导体层CTS可穿透存储器层ML并且与沟道结构CH的第一沟道半导体层SE1直接接触。存储器层ML可被分离成保留在接触半导体层CTS的顶部上的第一存储器图案ML1和保留在接触半导体层CTS的底部上的第二存储器图案ML2。

沟道结构CH可将至少一个源极选择晶体管、多个存储器单元和至少一个漏极选择晶体管彼此串联连接。源极选择晶体管可限定在沟道结构CH与用作源极选择线的导电图案(例如，CP1)的交叉部分处，漏极选择晶体管可限定在沟道结构CH与用作漏极选择线的导电图案(例如，CPn)的交叉部分处，存储器单元可限定在沟道结构CH与用作字线的导电图案(例如，CP3至CPn-2)的交叉部分处。

介电层叠结构DST可包括在垂直方向D1上交替地层叠的第一材料层ILD’和第二材料层SA1至SAn。第一材料层ILD’和第二材料层SA1至SAn可包括绝缘材料。

介电层叠结构DST的第一材料层ILD’可由与栅层叠结构GST的层间绝缘层ILD相同的材料形成。第一材料层ILD’可设置在与层间绝缘层ILD相同的高度处。

介电层叠结构DST的第二材料层SA1至SAn可包括具有与层间绝缘层ILD和第一材料层ILD’不同的蚀刻速率的绝缘材料。例如，层间绝缘层ILD和第一材料层ILD’可包括氧化硅，并且第二材料层SA1至SAn可包括氮化硅。第二材料层SA1至SAn可设置在与栅层叠结构GST的导电图案CP1至CPn相同的高度处。

介电层叠结构DST可与下电容器结构LCA交叠。电容器电极CE可穿透介电层叠结构DST并延伸到下电容器结构LCA的内部。电容器电极CE可平行于沟道结构CH延伸。在实施方式中，电容器电极CE可设置在穿透介电层叠结构DST的电极孔H’中并延伸到下电容器结构LCA的内部。电极孔H’和电容器电极CE可穿透下电容器结构LCA的第三下电极ELc、第二绝缘层DIb、第二下电极ELb和第一绝缘层DIa，并延伸到第一下电极ELa的内部。

电容器电极CE由介电膜ML’围绕。介电膜ML’可沿着电容器电极CE的底表面和侧壁延伸。可由下电容器结构LCA和介电膜ML’限定多个电容器结构。例如，可在下电容器结构LCA的第一下电极ELa与第二下电极ELb之间、下电容器结构LCA的第二下电极ELb与第三下电极ELc之间以及下电容器结构LCA的第一下电极ELa至第三下电极ELc之间限定电容器。

在半导体存储器装置的操作中，可通过不同地控制施加到电容器电极CE的电压和施加到第一下电极ELa至第三下电极ELc的电压来在多个电容器中累积电荷。

为了在相邻第一电极线L1和第二电极线L2之间限定的电容器中累积电荷，第一电压可被施加到第一电极线L1，低于第一电压的第二电压可施加到第二电极线L2。

电容器电极CE可包括各种导电材料。例如，电容器电极CE可包括半导体层。在实施方式中，电容器电极CE可包括：第一电极半导体层SE1’，其沿着电极孔H’的表面形成并形成在介电膜ML’上；电极芯绝缘层CO’，其填充由第一电极半导体层SE1’开放的电极孔H’的中央区域；以及第二电极半导体层SE2’，其在电极芯绝缘层CO’上填充电极孔H’的中央区域。然而，本公开不限于此。例如，电容器电极CE可包括填充电极孔H’的中央区域的电极半导体层。

第一沟道半导体层SE1和第一电极半导体层SE1’中的每一个可包括未掺杂硅层和掺杂硅层中的至少一个。第二沟道半导体层SE2和第二电极半导体层SE2’中的每一个可包括掺杂硅层。

存储器层ML和介电膜ML’中的每一个可包括隧道绝缘层、沿着隧道绝缘层的外壁延伸的数据存储层以及沿着数据存储层的外壁延伸的阻挡绝缘层。数据存储层可在沟道结构CH与用作字线的导电图案之间由能够存储数据的材料层形成。例如，数据存储层可由能够存储利用福勒-诺德汉姆(Fowler-Nordheim)隧穿改变的数据的材料层形成。为此，数据存储层可由各种材料形成。例如，数据存储层可由可捕获电荷的氮化物层形成。然而，本公开的实施方式不限于此，数据存储层可包括硅、相变材料、纳米点等。阻挡绝缘层可包括能够阻挡电荷的氧化物层。隧道绝缘层可由电荷可隧穿的氧化硅层形成。

栅层叠结构GST和介电层叠结构DST可由一个或更多个上绝缘层UI1和UI2覆盖。在实施方式中，栅层叠结构GST和介电层叠结构DST可由第一上绝缘层UI1和层叠在第一上绝缘层UI1上的第二上绝缘层UI2覆盖。

上绝缘层UI1和UI2可由图1所示的位接触结构BCT1和BCT2和电容器接触结构CCT1和CCT2穿透。图3示出沿着线I-I’布置的第二位接触结构BCT2和第一电容器接触结构CCT1的截面。图1所示的第一位接触结构BCT1和第二电容器接触结构CCT2的截面可与图3所示的第二位接触结构BCT2和第一电容器接触结构CCT1相同。以下，图3所示的第二位接触结构BCT2被称为位接触结构，第一电容器接触结构CCT1被称为电容器接触结构。

位接触结构BCT2可包括在垂直方向D1上层叠并由导电材料形成的两个或更多个沟道连接图案A和B。例如，位接触结构BCT2可包括穿透第一上绝缘层UI1的沟道连接图案A和穿透第二上绝缘层UI2的第二沟道连接图案B。第一沟道连接图案A可从与之对应的沟道结构CH朝着第二沟道连接图案B延伸。第二沟道连接图案B可从第一沟道连接图案A朝着与之对应的位线(例如，BL2)延伸。

电容器接触结构CCT1可包括在垂直方向D1上层叠并由导电材料形成的两个或更多个电极连接图案A’和B’。例如，电容器接触结构CCT1可包括穿透第一上绝缘层UI1的第一电极连接图案A’和穿透第二上绝缘层UI2的第二电极连接图案B’。第一电极连接图案A’可从与之对应的电容器电极CE朝着第二电极连接图案B’延伸。第二电极连接图案B’可从第一电极连接图案A’朝着与之对应的电极线(例如，L1)延伸。可在第一电极连接图案A’和与之相邻的另一第一电极连接图案A’之间限定电容器结构。可在第二电极连接图案B’和与之相邻的另一第二电极连接图案B’之间限定电容器结构。

在实施方式中，电极线L1和L2可设置在与位线BL1和BL2相同的高度处。在实施方式中，电极线L1和L2可由与位线BL1和BL2相同的金属形成。

下结构LS的第二区域AR2的沿着图2所示的线II-II’截取的截面和与之交叠的电容器电极CE的截面与参照图3所描述的相同，因此将省略重复的描述。

图4A至图4E、图5和图6A至图6C是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。图4A至图4E、图5和图6A至图6C示出图1和图3所示的半导体存储器装置的制造方法。以下，将省略与参照图1和图3所描述的重复的内容。

图4A至图4E是示出形成沟道结构和电容器电极的工艺的步骤的截面图。

参照图4A，可在包括第一区域AR1和第二区域AR2的下结构100上形成第一层叠结构ST1。

下结构100可包括依次层叠的第一下半导体层101、第一绝缘层103、牺牲半导体层105、第二绝缘层107和第二下半导体层109。在实施方式中，第二下半导体层109可被省略。下结构100可由隔离绝缘层110穿透。下结构100可被隔离绝缘层110分离成第一下结构100a和第二下结构100b。

第一下半导体层101和第二下半导体层109中的每一个可包括包含导电类型杂质的掺杂半导体层，或者包括未掺杂半导体层。掺杂半导体层可包括p型杂质或n型杂质。

第一绝缘层103和第二绝缘层107中的每一个可包括各种绝缘材料。例如，第一绝缘层103和第二绝缘层107中的每一个可包括氧化物。牺牲半导体层105可包括硅。

设置在下结构100的第一区域AR1中并构成第一下结构100a的第一下半导体层101和第二下半导体层109可用作参照图3描述的半导体层叠结构STS的第一下半导体层SL1和第二下半导体层SL2。设置在下结构100的第二区域AR2中并构成第二下结构100b的第一下半导体层101、牺牲半导体层105和第二下半导体层109可用作参照图3描述的下电容器结构LCA的第一下电极ELa、第二下电极ELb和第三下电极ELc。

可通过在下结构100上交替地层叠第一层间绝缘层111和第一牺牲绝缘层113来形成第一层叠结构ST1。第一层叠结构ST1可延伸以与下结构100的第一区域AR1和第二区域AR2交叠。

在形成第一层叠结构ST1之后，可形成穿透第一层叠结构ST1的下孔H1。下孔H1可延伸到第一下结构100a和第二下结构100b的内部。在实施方式中，下孔H1可穿透第二下半导体层109、第二绝缘层107、牺牲半导体层105和第一绝缘层103，并延伸到第一下半导体层101的内部。

随后，可利用牺牲材料115填充各个下孔H1。随后，可在由牺牲材料115穿透的第一层叠结构ST1上交替地层叠第二牺牲绝缘层121和第二层间绝缘层123。因此，形成与第一层叠结构ST1交叠的第二层叠结构ST2。

可由第一材料层形成第一层叠结构ST1的第一层间绝缘层111和第二层叠结构ST2的第二层间绝缘层123，并且可由第二材料层形成第一层叠结构ST1的第一牺牲绝缘层113和第二层叠结构ST2的第二牺牲绝缘层121。第二材料层可包括具有与第一材料层不同的蚀刻速率的材料。例如，第一材料可包括氧化物，第二材料层可包括氮化物。

牺牲材料115可包括具有与第一材料层和第二材料层不同的蚀刻速率的材料。例如，牺牲材料115可包括氮化钛层(TiN)。

参照图4B，可形成上孔H2，其穿透第二层叠结构ST2并分别连接到下孔H1。随后，可通过上孔H2选择性地去除参照图4A描述的牺牲材料115。因此，下孔H1开放。

下孔H1和上孔H2可被分成彼此连接的多对。分成彼此连接的多对的下孔H1和上孔H2可被分成延伸到第一下结构100a的内部的沟道孔130A和延伸到第二下结构100b的内部的电极孔130B。

参照图4C，可在沟道孔130A和电极孔130B中的每一个的表面上形成多层131。多层131可包括依次层叠在沟道孔130A和电极孔130B中的每一个的表面上的阻挡绝缘层、数据存储层和隧道绝缘层。阻挡绝缘层、数据存储层和隧道绝缘层可由参照图3所描述的相同材料制成。

参照图4D，第一半导体层沿着沟道孔130A和电极孔130B中的每一个的表面延伸。在实施方式中，第一半导体层可包括硅。

随后，可利用绝缘材料填充由第一半导体层开放的沟道孔130A和电极孔130B中的每一个的中央区域。随后，可执行平坦化工艺。

通过上述工艺，多层可作为存储器层131A保留在沟道孔130A中，并且作为介电层131B保留在电极孔130B中。另外，第一半导体层可作为第一沟道半导体层133A保留在沟道孔130A中，并且作为第一电极半导体层133B保留在电极孔130B中。绝缘层可作为沟道芯绝缘层135A保留在沟道孔130A中，并且作为电极芯绝缘层135B保留在电极孔130B中。

参照图4E，示出图4D所示的沟道芯绝缘层135A和电极芯绝缘层135B中的每一个的上端。随后，可利用第二半导体层填充沟道芯绝缘层135A和电极芯绝缘层135B被去除的区域。在实施方式中，第二半导体层可包括掺杂有n型杂质的掺杂硅层。第二半导体层可被分离成由第一沟道半导体层133A围绕的第二沟道半导体层137A和由第一电极半导体层133B围绕的第二电极半导体层137B。

第一沟道半导体层133A、第一沟道芯绝缘层135A和第二沟道半导体层137A可构成沟道结构139A。在不同于附图所示的实施方式中，沟道结构139A可包括填充图4D所示的沟道孔130A的中央区域的半导体层。

第一电极半导体层133B、第一电极芯绝缘层135B和第二电极半导体层137B可构成电容器电极139B。在不同于附图所示的实施方式中，电容器电极139B可包括填充图4D所示的电极孔130B的中央区域的半导体层。

图5是示出穿透第一层叠结构ST1和第二层叠结构ST2的选择隔离结构141和狭缝143的平面图。

参照图4E和图5，可形成选择隔离结构141，其从第二层叠结构ST2的上表面穿透第二层叠结构ST2的一部分。选择隔离结构141可由绝缘材料形成。选择隔离结构141可与穿透第一层叠结构ST1和第二层叠结构ST2的虚设沟道结构139D交叠。虚设沟道结构139D可与沟道结构139A同时形成。在另一实施方式中，虚设沟道结构139D可被省略。

随后，可形成狭缝143，其穿透第一层叠结构ST1和第二层叠结构ST2。狭缝143可与第一区域AR1的第一下结构100a交叠。电容器电极139B可与狭缝143间隔开。

图6A至图6C是示出在形成图5所示的狭缝143的步骤之后继续的后续工艺的截面图。

参照图5和图6A，可通过狭缝143去除第一牺牲绝缘层和第二牺牲绝缘层中的每一个的与第一下结构100a交叠的部分。因此，在第一层间绝缘层111与第二层间绝缘层123之间限定开口151。开口151与第一下结构100a交叠。

与第二下结构100b交叠的第一牺牲绝缘层113和第二牺牲绝缘层121以及第一层间绝缘层111和第二层间绝缘层123可作为围绕电容器电极139B的介电层叠结构DST保留。

参照图5和图6B，通过狭缝143利用导电图案153填充图6A所示的开口151。因此，可形成栅层叠结构GST，其与下结构的第一区域AR1交叠。

形成导电图案153的步骤可包括通过狭缝143引入导电材料以使得图6A所示的开口151被填充的步骤以及通过狭缝143去除形成在狭缝143中的导电材料的一部分以使得导电材料被分离成导电图案153的步骤。

随后，可通过狭缝143去除设置在下结构的第一区域AR1中的牺牲材料层105。尽管图中未示出，在去除牺牲材料层105之前，可在栅层叠结构GST的侧壁上形成保护层。

当牺牲材料层105的一部分被去除时，可暴露存储器层131A。

参照图5和图6C，可蚀刻存储器层的由于牺牲材料层105的去除而暴露的部分，以使得存储器层被分离成第一存储器图案131Aa和第二存储器图案131Ab。另外，第一沟道半导体层133A的侧壁可在第一存储器图案131Aa与第二存储器图案131Ab之间暴露。

在存储器层被蚀刻的同时，设置在图6B所示的下结构的第一区域AR1中的第一绝缘层103和第二绝缘层107中的每一个的一部分可被去除。因此，设置在下结构的第一区域AR1中的第一下半导体层101和第二下半导体层109可暴露。

随后，可形成掺杂半导体层149。掺杂半导体层149可与暴露的第一沟道半导体层133a以及设置在下结构的第一区域AR1中的第一下半导体层101和第二下半导体层109直接接触。掺杂半导体层149可用作参照图3描述的半导体层叠结构STS的接触半导体层CTS。掺杂半导体层149可包括源极掺杂剂。在实施方式中，掺杂半导体层149可包括包含n型杂质的硅层。

随后，可利用绝缘材料填充或利用源极接触插塞填充图5所示的狭缝143。随后，可在由沟道结构139A穿透的栅层叠结构GST以及由电容器电极139B穿透的介电层叠结构DST上形成第一上绝缘层161。随后，可形成穿透第一上绝缘层161的第一连接图案163A和163B。随后，可在第一上绝缘层161上形成第二上绝缘层165。随后，可形成穿透第二上绝缘层165的第二连接图案167A和167B。

第一连接图案163A和163B由导电材料形成。第一连接图案163A和163B可包括连接到沟道结构139A的第一沟道连接图案163A和连接到电容器电极139B的第一电极连接图案163B。

第二连接图案167A和167B由导电材料形成。第二连接图案167A和167B可包括连接到第一沟道连接图案163A的第二沟道连接图案167A以及连接到第一电极连接图案163B的第二电极连接图案167B。

随后，可形成图1和图3所示的位线BL1和BL2以及电极线L1和L2。

参照图4A至图4E、图5和图6A至图6C描述的制造方法可用于制造图2所述的半导体存储器装置。

图7A至图7G是示出电容器结构的各种实施方式的截面图。图7A至图7G所示的实施方式可应用于下结构LS的第二区域AR2和设置在其顶部的电容器结构。

参照图7A至图7G，各个电容器接触结构CCT可包括穿透第一上绝缘层UI1的第一电极连接图案A’和第二电极连接图案B’，如参照图3所述。可布置连接到电容器接触结构CCT的第一电极线L1和第二电极线L2，如参照图1或图2所述。

介电层叠结构DST可包括交替地层叠的第一材料层ILD’和第二材料层SA1至SAn，如参照图3所述。电容器电极CE可分别连接到电容器接触结构CCT并延伸到介电层叠结构DST的内部。

电容器电极CE可按照各种结构形成。

在实施方式中，如图7A所示，各个电容器电极CE可由介电膜ML’围绕，并且包括与参照图3描述的电容器电极CE相同的材料层。

在实施方式中，如图7B和图7C所示，各个电容器电极CE可设置在沿着穿透介电层叠结构DST的电极孔H’的表面形成的介电膜ML’上。各个电容器电极CE可包括填充由介电膜ML’开放的电极孔H’的中央区域的金属层MT。

参照图7D和图7G，各个电容器电极CE可形成为比图3所示的沟道结构CH短。例如，介电层叠结构DST可包括设置在下结构LS的第二区域AR2上的第一介电层叠结构STA以及设置在第一介电层叠结构STA上的第二介电层叠结构STB。第一材料层ILD’可包括构成第一介电层叠结构STA的第一虚设绝缘层ILD’(a)和构成第二介电层叠结构STB的第二虚设绝缘层ILD’(b)。第二材料层SA1至SAn可包括构成第一介电层叠结构STA的第一牺牲绝缘层SA1至Sak以及构成第二介电层叠结构STB的第二牺牲绝缘层SAk+1至SAn。即，第一介电层叠结构STA可包括交替地层叠的第一虚设绝缘层ILD’(a)和第一牺牲绝缘层SA1至SAk，第二介电层叠结构STB可包括交替地层叠的第二牺牲绝缘层SAk+1至SAn和第二虚设绝缘层ILD’(b)。如图7D至图7G所示，各个电容器电极CE可形成在穿透第二介电层叠结构STB并具有与第一介电层叠结构STA交叠的底表面的电极孔H”中。各个电容器电极CE可穿透第二介电层叠结构STB，并具有面向第一介电层叠结构STA的底表面BT。

设置在第一介电层叠结构STA上的各个电容器电极CE可由介电膜ML’围绕。设置在第一介电层叠结构STA上的各个电容器电极CE可按照各种结构形成。

参照图7D和图7E，各个电容器电极CE可包括第一电极半导体层SE1’、电极芯绝缘层CO’和第二电极半导体层SE2’。第一电极半导体层SE1’、电极芯绝缘层CO’和第二电极半导体层SE2’可由与参照图3描述的第一电极半导体层SE1’、电极芯绝缘层CO’和第二电极半导体层SE2’相同的材料形成。第一电极半导体层SE1’可沿着第二介电层叠结构STB中限定的电极孔H”的表面形成。电极芯绝缘层CO’和第二电极半导体层SE2’可填充由第一电极半导体层SE1’开放的电极孔H”的中央区域。

参照图7F和图7G，各个电容器电极CE可包括填充第二介电层叠结构STB中限定的孔H”的中央区域的金属层MT。介电膜ML’可沿着金属层MT的侧壁和底表面延伸。

图7A至图7G所示的下结构LS的第二区域AR2可不同地配置。

在一些实施方式中，如图7A、图7C、图7E和图7G所示，下结构LS可包括延伸以与电容器电极CE交叠的隔离绝缘层ISO。隔离绝缘层ISO可从参照图3描述的半导体层叠结构STS的侧壁朝着下结构LS的第二区域AR2延伸。如图7A和图7C所示，电容器电极CE可延伸到隔离绝缘层ISO的内部。如图7E和图7G所示，电容器电极CE可通过第一介电层叠结构STA与隔离绝缘层ISO间隔开。

在另一实施方式中，如图7B、图7D和图7F所示，下结构LS可包括下电容器结构LCA。下电容器结构LCA可通过隔离绝缘层ISO与参照图3描述的半导体层叠结构STS绝缘。如参照图3所述，下电容器结构LCA可包括第一下电极ELa、第一绝缘层DIa、第二下电极ELb、第二绝缘层DIb和第三下电极ELc。如图7B所示，电容器电极CE可延伸到下电容器结构LCA的内部。如图7D和图7F所示，电容器电极CE可通过第一介电层叠结构STA与下电容器结构LCA间隔开。

图8是示出电容器接触结构的实施方式的截面图。

参照图8，电容器接触结构CCT可包括单个连接图案，其穿透与电极线L1和L2交叠的上绝缘层UI1和UI2并且连接到根据各种实施方式的各个电容器电极。

图9是示出根据本公开的实施方式的存储器系统的配置的框图。

参照图9，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储控制器1110。

存储器装置1120可以是配置有多个闪存芯片的多芯片封装。存储器装置1120可包括参照图1、图2、图3、图7A至图7G和图8描述的电容器结构中的至少一个。

存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC电路1114检测并纠正包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据等的ROM。

如上所述配置的存储器系统1100可以是存储卡或固态驱动器(SSD)，其中存储器装置1120与控制器1110组合。例如，当存储器系统1100是SSD时，存储控制器1100可通过例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议当中的一种来与外部(例如，主机)通信。

图10是示出根据本公开的实施方式的计算系统的配置的框图。

参照图10，根据本公开的实施方式的计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。

存储器系统1210可包括存储器装置1212和存储控制器1211。

根据实施方式，电容器结构可使用在制造半导体存储器装置的工艺中可保留的介电层叠结构以及穿透介电层叠结构的电容器电极形成，以使得电容器的电容可增加。

相关申请的交叉引用

本申请要求2019年7月23日提交于韩国知识产权局的韩国专利申请号10-2019-0089112的优先权，其完整公开通过引用并入本文。