用于仲裁共享端子以用于阻抗终端的校准的设备和方法

本案是分案申请。该分案的母案是申请日为2016年10月11日、申请号为201680060646.6、发明名称为“用于仲裁共享端子以用于阻抗终端的校准的设备和方法”的发明专利申请案。

技术领域

本发明是针对用于缓解在半导体存储器装置中当多个存储器装置尝试使用外部电阻器引脚进行电阻终端的校准操作时可发生的对所述引脚的争用的系统和方法。

背景技术

例如存储器装置和处理器的半导体装置跨越被配置成具有谨慎匹配的阻抗值的数据通信线发射数据。某些操作参数(例如温度等)的变化可导致阻抗失配，这可不利地影响数据发射速率和质量。为了减少这些不利情境，存储器装置可包含具有可在操作条件改变时被调整的阻抗值的可编程终端组件。在一些实施方案中，基于在连接到外部电阻器的电路节点上进行的电压测量，校准可编程终端组件。在一些情况下，有限数目的外部连接可用于连接到外部电阻器。这些外部连接可在出于校准目的使用所述连接的多个装置之间共享。因此，对使用外部连接的争用可当两个或更多个装置尝试同时使用外部连接进行校准操作时出现。

发明内容

本发明是针对用于缓解在半导体存储器装置中当多个存储器装置尝试使用外部电阻器引脚进行电阻终端的校准操作时可发生的对所述引脚的争用的系统和方法。在一些实施例中，本发明是针对一种包含第一和第二存储器装置以及共同耦合到所述第一和第二存储器装置的电阻器的设备。所述第一存储器装置可包含被配置成至少部分地响应于外部校准命令执行第一校准操作的第一校准电路，所述第一校准操作基于所述电阻器执行。所述第二存储器装置可包含被配置成至少部分地响应于所述外部校准命令执行第二校准操作的第二校准电路，所述第二校准操作在所述第一校准操作已结束之后基于所述电阻器执行。

根据本发明的一种设备可进一步包含共同耦合到所述第一和第二存储器装置以将所述外部校准命令共同供应到所述第一和第二存储器装置的命令输入总线。所述第一和第二存储器装置中的至少一个可包含被配置成存储使所述第二校准操作在所述第一校准操作已结束之后执行的数据的数据存储电路。在一些实施例中，所述数据存储电路包含熔丝元件。所述第一和第二存储器装置中的至少一个可包含被配置成将所述数据供应到所述数据存储电路的外部端子。在一些实施例中，至少所述第一和第二存储器装置布置于共同封装内。

根据本发明的一种设备可另外包含第一控制器，其被配置成将所述外部校准命令提供到所述第一存储器装置；和第二控制器，其被配置成将所述外部校准命令提供到所述第二存储器装置，其中所述第二控制器独立于所述第一控制器操作。所述第一校准电路可被配置成通过调整所述第一存储器装置的输出缓冲器的阻抗以匹配所述电阻器的阻抗而在所述第一校准操作中使用所述电阻器。在一些实施例中，所述第一和第二控制器不彼此通信。

在一些实施例中，本发明是针对一种设备，其包含第一仲裁者电路，其与第一存储器装置相关联；第二仲裁者电路，其与第二存储器装置相关联；和电阻器，其共同耦合到所述第一和第二存储器装置。所述第一和第二仲裁者电路可被配置成在仲裁协议中使用所述电阻器，所述仲裁协议在所述第一和第二仲裁者电路同时尝试控制分别供第一校准操作和第二校准操作使用的所述电阻器的情况下，提供对所述电阻器的第一存储器装置接入。所述第一仲裁者电路可被配置成响应于当执行所述仲裁协议时所述电阻器处的电压等于或高于第一阈值电压而从所述电阻器吸收电流以控制供校准电路使用的所述电阻器。在执行所述仲裁协议时，所述第二仲裁者电路可被配置成响应于所述电阻器处的所述电压等于或高于第一阈值电压而从所述电阻器吸收电流，且响应于所述电阻器处的所述电压等于或高于第二阀值电压而控制供第二校准电路使用的所述电阻器。

所述第一仲裁者电路可被配置成响应于所述电阻器处的电压在第一时间段期间不低于第一阈值电压而从所述电阻器吸收电流，且响应于所述电阻器处的所述电压在第二时间段期间不低于第二阀值电压而控制供第一校准电路使用的所述电阻器。所述第一时间段可短于指派给所述第二存储器装置的对应时间段。所述第二时间段可短于指派给所述第二存储器装置的对应时间段。

根据本发明的一种设备可另外包含与第三存储器装置相关联的第三仲裁者电路，所述第三仲裁者电路被配置成在所述仲裁协议中使用所述电阻器。所述仲裁协议可在所述第一仲裁者电路尝试控制供第一校准操作使用的所述电阻器并且与此同时所述第三仲裁者电路尝试控制供第三校准操作使用的所述电阻器的情况下，提供对所述电阻器的第一存储器装置接入。所述仲裁协议可在所述第二仲裁者电路尝试控制供第二校准操作使用的所述电阻器并且与此同时所述第三仲裁者电路尝试控制供所述第三校准操作使用的所述电阻器的情况下，提供对所述电阻器的第二存储器装置接入。

在一些实施例中，在执行所述仲裁协议时，所述第二仲裁者电路确定所述电阻器处的电压在第一时间段期间不降至低于第一阈值电压，从所述电阻器吸收预定量的电流，确定所述电阻器处的所述电压在第二时间段期间不降至低于第二阀值电压，并且作为响应，控制供第二校准操作使用的所述电阻器。所述第一时间段可长于指派给所述第一存储器装置的对应时间段且短于指派给所述第三存储器装置的对应时间段。所述第二时间段可长于指派给所述第一存储器装置的对应时间段且短于指派给所述第三存储器装置的对应时间段。

在一些实施例中，本发明是针对一种方法，其包含在存储器装置处接收校准命令；和监测电阻器处的电压直到所述电压高于第一阈值电压。在所述存储器装置是主控器的情况下，所述方法可进一步包含从所述电阻器吸收第一预定量的电流以便控制供所述存储器装置响应于所述校准命令将执行的校准操作使用的所述电阻器。在所述存储器装置是受控器的情况下，所述方法可进一步包含从所述电阻器吸收第二预定量的电流，确定所述电阻器处的所述电压是否高于第二阀值电压，并且如果是，那么控制供所述存储器装置响应于所述校准命令将执行的校准操作使用的所述电阻器。根据本发明的一种方法可进一步包含监测配置引脚上的电压以确定所述存储器装置是主控器还是受控器。如果所述配置引脚限定在高，那么所述存储器装置可为主控器。如果所述配置引脚限定在低或浮动，那么所述存储器装置可为受控器。

在一些实施例中，本发明是针对一种方法，其包含在存储器装置处接收校准命令；监测电阻器处的电压直到所述电压在第一时间段内不降至低于第一阈值电压；从所述电阻器吸收预定量的电流；在第二时间段内监测所述电阻器处的所述电压。在所述电压在所述第二时段期间降至低于第二阀值电压的情况下，所述方法可进一步包含重复监测所述电压的所述操作直到所述电压在第一时间段内不降至低于第一阈值电压。在所述电压在所述第二时段期间不降至低于第二阀值电压的情况下，所述方法可进一步包含控制供所述存储器装置响应于所述校准命令将执行的校准操作使用的所述电阻器。根据本发明的一种方法可进一步包含监测一或多个存储器装置输入以确定所述存储器装置的仲裁协议优先级；和基于所述仲裁协议优先级确定所述第一和第二时间段。

附图说明

图1是根据本发明的半导体装置的框图。

图2是根据本发明的包含多个存储器装置的实例存储器。

图3A-B是说明根据本发明的仲裁方法的流程图。

图4是根据本发明的包含多个存储器装置的另一实例存储器。

图5A是包含用以设置仲裁协议优先级的熔丝的仲裁者电路实施例的框图。

图5B是包含用以设置仲裁协议优先级的输入引脚的仲裁者电路实施例的框图。

图6是示出用于包含共同连接到一个校准电阻器的四个存储器装置的存储器的实例仲裁次序的表。

图7是示出用于包含共同连接到一个校准电阻器的四个存储器装置的存储器的实例延迟时间的表。

图8是说明根据本发明的另一仲裁方法的流程图。

图9A是说明根据图8的仲裁方法的实例仲裁的时序图。

图9B是说明根据图8的仲裁方法的另一实例仲裁的时序图。

具体实施方式

图1是根据本发明的半导体装置的框图。参考图1，将借助于实例(且非限制)参考半导体存储器100描述本发明的半导体装置。存储器100可为易失性存储器，例如SRAM或DRAM，或非易失性存储器，例如闪存存储器或铁电存储器。在一个实施例中，双数据速率(DDR)存储器，例如低功率双数据速率4(LPDDR4)存储器。根据各种实施例，半导体存储器100可包含可被布置于一或多个不同半导体裸片上的多个个别存储器装置104。

半导体存储器100可包含含有多个个别存储器装置104并且与其互连的封装108。封装108可提供连接到布置于封装108的内部上的接触衬垫的多个外部引脚。所述引脚和衬垫可提供例如存储器装置104与存储器100连接到的较大系统之间的电连接。如图1中所示出，存储器100可包含内部衬垫(其可以被称作ZQ衬垫112)和对应的外部引脚(其可以被称作ZQ引脚116)。外部电阻器(其可以被称作ZQ电阻器120)可通过ZQ引脚116连接到ZQ垫112。个别存储器装置104中的一或多个可在下文更详细地描述的阻抗校准过程中使用ZQ电阻器120。

半导体存储器100可被布置成计算装置(例如手提式计算机、台式计算机、蜂窝或其它移动装置、平板计算机、个人数字助理等)的组件。存储器100可安装于适当存储器插槽中或者与计算装置互连，使得可通过存储器108的外部封装上的引脚进行通信。包含存储器100的计算装置通常可包含一或多个处理器(未在图1中示出)。在各种实施方案中，一或多个处理器可为单一核心或多核心。通常，存储器100充当较大系统中的无源装置，接收和执行从处理器或处理器核心接收的命令。此处，计算装置可包含总线接口124，存储器装置100和处理器或处理器核心可跨越所述总线接口通信。如图1中所示出，总线接口124可包含地址总线128、数据总线132和控制总线136。图1借助于实例(且非限制)示出这些多个总线作为独立组件。在一些情况下，总线接口124可复用这些单独总线中的某些单独总线。举例来说，在一些实施方案中，地址总线128和控制总线136可为时分复用的，使得这些总线在不同时间片中使用同一物理线。

存储器装置100可与被配置成提供来往于存储器装置100的数据通信的一或多个存储器控制器140相关联。存储器控制器140可包含跨越总线接口124通信的前端144。类似地，存储器控制器140可包含与存储器装置100通信的后端148。每一存储器控制器140可跨越单独存储器总线152通信，所述单独存储器总线将存储器控制器140的后端148连接到与存储器100相关联的个别存储器装置104中的一或多个。与给定控制器140相关联的每一存储器总线152可包含在与控制器140通信的多个存储器装置104之间共同连接的地址、数据和控制线。每一存储器总线152可另外包含个别芯片选择线156，可选择性地断言所述个别芯片选择线以使得存储器装置104中的一个能够跨越共同地址、数据和控制线发送或接收数据。通过个别芯片选择线156与共同地址、数据和控制线的组合，与给定控制器140相关联的存储器总线152在控制器和与控制器140通信的多个存储器装置104中的每一个之间提供单独通信路径。

在操作中，处理器或处理器核心通过首先跨越总线接口124发送命令来将命令发送到存储器100。存储器控制器140跨越总线接口124接收命令并且将所述命令路由到存储器100上的适当存储器装置104。此处，存储器控制器140断言适当芯片选择线156并且跨越存储器总线152的共同地址、数据和控制线发送所述命令。适当存储器装置104从存储器控制器140接收命令并且通过命令解码器160的操作初始地处理所述命令。命令解码器160可被配置成辨识对应于存储器装置104可执行的多个操作的多个命令。在下文论述中，详细地描述某些命令(例如，读取/写入命令和校准命令)以便更明确地说说明本发明的某些实施例。然而，应了解，命令解码器160通常被配置成辨识和解码本文中不具体地论述的数个命令。为清楚和简洁起见，省略对所述多个命令的论述和在与所述命令有关的特定组件的图式中的说明。

在一些情况下，命令解码器160可接收、解码和处理读取/写入命令。读取/写入命令通常指示存储器装置104从与存储器装置104相关联的存储器阵列164中的一或多个存储器单元读取或将数据写入到所述一或多个存储器单元。在处理读取/写入命令时，命令解码器160可提供内部控制信号以从存储器阵列164读取数据以及将数据写入到所述存储器阵列。行和列地址信号可通过地址总线提供(例如，应用)到存储器装置104中的地址锁存器。地址锁存器接着可提供(例如，输出)单独列地址和单独行地址。地址锁存器可将行和列地址分别提供到行地址解码器168和列地址解码器172。列地址解码器172可选择延伸穿过对应于相应列地址的阵列164的信号线。行地址解码器168可耦合到信号线驱动器，所述信号线驱动器启动阵列164中的对应于接收的行地址的相应行的存储器单元。所选择的对应于接收的列地址的一或多个信号线可耦合到读取/写入电路以通过输入-输出数据路径180将读取数据提供到输出数据缓冲器176。写入数据可通过输入数据缓冲器184和存储器阵列读取/写入电路提供到存储器阵列164。时钟产生器可响应于输入时钟信号而提供内部时钟信号。存储器的电路(例如，输出数据缓冲器176和输入数据缓冲器184)可使用所述内部时钟信号。

在其它情况下，所述命令可为校准命令。通常发出校准命令以致使存储器装置104校准可编程终端组件188(有时被称作裸片上终端(ODT))和输出缓冲器176中的每一个的阻抗。如已知，ODT电路可经调整以提供匹配阻抗。在图1中，可编程阻抗终端组件188独立于输出缓冲器176描绘。然而，也可能输出缓冲器包含可编程阻抗终端组件188作为输出缓冲器的部分。在此情况下，由输出缓冲器的至少一部分执行ODT操作。在接收后，命令解码器172将校准命令路由到阻抗控制器190，所述阻抗控制器通常操作以调整可编程阻抗终端组件188和输出缓冲器176的阻抗。可编程终端组件188和输出缓冲器176中的每一个通常包含受控制以由阻抗控制器190启用或停用的上拉和下拉晶体管群组。阻抗控制器190启用/停用上拉和下拉晶体管接通或关断，使得输出缓冲器的阻抗匹配数据总线的阻抗。以此方式，避免由阻抗失配引起的信号反射。

校准电路192通常通过测量ZQ衬垫112处的电压并且使用所述电压调整可编程阻抗终端组件188和输出缓冲器176的阻抗操作。当作为校准命令的部分从ZQ电阻器120吸收电流时，可由校准电路产生所述电流。ZQ电阻器120的阻抗表示可编程阻抗终端组件188和输出缓冲器176中的每一个在其耦合到的数据总线上看到的阻抗。可编程阻抗终端组件18和输出缓冲器176中的每一个的此阻抗可随着多个操作条件改变而变化。举例来说，在存储器100的操作期间发生的温度改变可导致这些阻抗的变化。通过测量电阻器120(其阻抗基本上是稳定的，而与条件改变无关)上的阻抗，校准电路192进行对应于电流操作条件的阻抗测量。此阻抗测量接着可用以设置可编程终端组件188和输出缓冲器176中的每一个的阻抗值，使得其匹配当前操作条件。举例来说，校准电路192可测量ZQ衬垫112处的电压并将所述电压与内部参考电压进行比较。可通过输出比较结果的比较器的操作进行此比较。所述比较结果接着可用以使ZQ衬垫112处的电压步升或步降，以便使ZQ引脚116电压更接近于参考电压。此比较过程产生可用以启用/停用与可编程终端组件188和输出缓冲器176相关联的多个下拉和上拉晶体管以恰当地调整其阻抗的控制代码。此过程通常操作以使输出缓冲器176阻抗与由ZQ电阻器120表示的外部阻抗匹配。

如图1中可见，ZQ衬垫112可在多个存储器装置104之间共享。此处，每一阻抗控制器190可连接到共同信号线(在本文中称为校准总线194)。如在图1中可见，校准总线可将ZQ衬垫112连接到至少一第一和第二阻抗控制器190。因为第一和第二存储器装置104连接到单一校准总线194，所以可在第一和第二存储器两者装置104同时执行相应校准操作的情况下发生对ZQ引脚116的争用。在其中第一和第二存储器装置104与单独存储器控制器140通信的图1的配置中，情况可为控制器140通常不被配置成彼此通信。换句话说，一个存储器控制器104可能不必然知道另一存储器控制器140正在做什么。因此，两个存储器控制器140可发出校准命令到其相应存储器装置104以同时执行相应校准操作，且存储器装置104接着可通过同时尝试使用ZQ衬垫112校准而作出响应。可通过根据本发明的仲裁者电路196的操作解决对ZQ电阻器的此争用。

仲裁者电路196通常通过使用在校准过程本身中使用的同一ZQ衬垫112确定其它存储器装置104是否同时使用或尝试使用ZQ衬垫112进行校准而操作。在这点上，连接到同一校准总线194的仲裁者电路196中的每一个实施允许多个仲裁者电路196以可预测方式控制校准总线194并排除其它仲裁者电路196的仲裁协议。多个仲裁者电路196实施的仲裁协议可定义针对可有可能参与仲裁的每一仲裁者电路196的不同仲裁优先级。仲裁优先级可规定特定仲裁者电路196当尝试监测和控制ZQ衬垫112时的行为方式。特定仲裁者电路196可通过提供到仲裁者电路196的一或多个输入发现其仲裁优先级。如图1中所示，这些输入通常被称作优先级选择器并且由参考数字198识别。

指派给特定存储器装置104的仲裁优先级和此信息传达到仲裁者电路196的方式可取决于包含连接到同一校准总线194的数个存储器装置104的数个因素。在一些情况下，仅两个存储器装置104可连接到特定校准总线194。在此实施方案中，存储器装置104中的一个可被看作是仲裁总线主控器，且另一存储器装置104可被看作是仲裁总线受控器。在此实施方案中，优先级选择器198可为提供指示存储器装置是仲裁总线主控器还是总线受控器的高或低信号的单一输入。优先级选择器198的类型可用于例如图2的配置中，在所述配置中，ODT引脚提供存储器装置确定其在仲裁协议内的优先级所使用的电压输入。在其中大于两个存储器装置104耦合到同一校准总线194的其它实施例中，可提供多个优先级选择器输入以便指定较大数目的仲裁协议优先级指定。此类型的优先级选择器198可用于例如图5的配置中，在所述配置中，多个输入线提供呈存储于所述存储器中并且供存储器装置用以发现其仲裁协议优先级指定的数字代码的形式的数据输入。图1借助于实例(且非限制)示出连接到单一校准总线194的四个存储器装置104。如下文更详细地描述，根据本发明的多个实施方案可包含不同数目的校准总线194和/或耦合到其的不同数目的存储器装置104。

图2是包含两个信道、两个排序配置中的两个存储器装置208a-b的实例存储器200。存储器装置208a-b中的每一个可由先前参考图1描述的存储器装置104实施。图2中示出的存储器200包含标记为“信道A”的第一信道和标记为“信道B”的第二信道。信道A和信道B都包含标记为“排序0”的第一排序和标记为“排序1”的第二排序。信道A通常与经配置以跨越具有排序0或排序1的共同命令和地址总线212a通信的第一控制器相关联。类似地，信道B可与经配置以跨越具有排序0或排序1的共同命令和地址总线212b通信的第二控制器相关联。与存储器200的信道相关联的控制器选择通过连接到两个相应存储器装置208a-b的芯片选择线216a-d发射或接收数据所依据的排序。

图2的实例存储器200包含两个单独存储器装置208a-b。每一存储器装置208a-b布置于双信道配置中，使得每一存储器装置包含两个存储器信道。第一存储器装置208a包含两个存储器信道204a-b。类似地，第二存储器装置208b包含两个存储器信道204c-d。如图2中可见，第一存储器装置208a针对信道A和信道B(例如，信道204a-b)实施排序0。类似地，第二存储器装置208b针对信道A和信道B(例如，信道204c-d)实施排序1。也如图2中可见，ZQ引脚220在第一和第二存储器装置208a-b之间共享。此布置可导致当在信道A和信道B上发布校准命令时对于ZQ引脚220的潜在的争用。在一个实例中，对ZQ引脚220的争用可在与信道A相关联的第一控制器发出对排序0的校准命令且与信道B相关联的第二控制器发出对排序1的校准命令的情况下发生。此处，情况可为在第一和第二控制器之间不存在通信路径，且在两个存储器装置208a-b之间不存在通信路径。因此，当信道A、排序0(存储器装置208a)尝试控制ZQ引脚220时，其根本不了解信道B、排序1(存储器装置208b)是否已控制或正在尝试控制ZQ引脚220。为了解决此潜在的争用，两个存储器装置208a-b可各自包含根据本发明的至少一个仲裁者电路224a-b。

虽然在图2中未具体地示出，但情况可为存储器装置208a-b包含多于一个仲裁者。举例来说，第一存储器装置208a可包含两个仲裁者电路：一个用于信道一种存储器装置208a，且另一个用于信道B存储器装置208b。此处，两个仲裁者电路将对ZQ引脚220进行仲裁以解决可当存储器装置208a和208b中的每一个大体上同时接收到校准命令时或当存储器装置208a或208b中的一个在存储器装置208a和208b中的另一个的校准操作期间接收到校准命令时发生的潜在的争用。举例来说，潜在的争用可当在存储器装置208b响应于从与信道B相关联的控制器接收到校准命令进行校准操作期间，存储器装置208a从与信道A相关联的控制器接收到校准命令时发生。仲裁者电路224a-b通常可被配置成解决可在先前描述的条件下发生的对ZQ引脚220的争用。相反地，举例来说，因为信道A、排序0和信道B、排序0与同一存储器装置208a相关联，所以在校准命令从与信道A和B相关联的控制器提供到存储器装置208a的情况下不发生争用。

再次参考图2，第一和第二存储器装置208a-b各自被指派可通过在ODT引脚228a-b处提供的输入规定的协议优先级。如图2中所示出，可在ODT_A或ODT_B引脚228a上接收针对第一存储器装置208a的协议优先级指派。类似地，可在ODT_A或ODT_B引脚228b上接收针对第二存储器装置208b的协议优先级分配。因为在此实施方案中仅存在对同一ZQ引脚220的控制进行仲裁的两个仲裁者电路224a-b，所以仅需要两个协议优先级来区分仲裁者电路224a-b。此处，一个存储器装置可被指派为仲裁总线主控器，且另一存储器装置被指派为仲裁总线受控器。在一个实施方案中，通过存在于ODT引脚228a-b上的电压指示这两个协议优先级。此电压对于每一存储器装置208a-b可为不同的。举例来说，ODT引脚228b可耦合到相对高电压(例如电源电压(例如，Vdd2))或浮动以指示存储器装置208b是仲裁总线受控器。类似地，ODT 228a引脚可耦合到相对低电压(例如参考电压(例如，Vss))以指示存储器装置208a是仲裁总线主控器。

在操作中，第一和第二仲裁者电路224a-b在选择性地授权对ZQ引脚220的接入的仲裁协议中使用ZQ引脚220。如结合图1所描述，ZQ引脚220连接到在校准电路响应于校准命令执行的校准操作中使用的外部电阻器。因此，在仲裁操作和校准操作两者中使用同一ZQ引脚220，所述仲裁操作和校准操作中的每一个响应于接收到校准命令而执行。在例如图2中所说明的其中两个仲裁者电路224a-b对其共同连接到的ZQ引脚220的使用进行仲裁的配置中，一个仲裁者电路可指定为仲裁总线主控器且另一仲裁者电路可指定为仲裁总线受控器。在仲裁总线主控器在当仲裁总线受控器尝试控制供第二校准操作使用的ZQ引脚220时的第一校准操作期间尝试控制或已经控制电阻器的情况下，仲裁协议通过使仲裁总线主控器接入ZQ引脚220，来选择性地授权对ZQ引脚220的接入。分别在图3A和图3B中说明根据可由充当仲裁总线主控器和仲裁总线受控器的仲裁者电路224a-b执行的此两个存储器装置仲裁协议的实例操作。

首先参考图3A转到仲裁总线主控器执行的操作。对图3A的以下论述借助于实例参考图2的实例配置。图3A是说明可由根据本发明的仲裁者电路执行的仲裁总线主控器操作的流程图，所述仲裁者电路在其中两个存储器装置共同连接到一个ZQ引脚的配置中被适当地指定为仲裁总线主控器。如上文所提及，与第一存储器装置208a相关联的ODT 228a引脚可耦合到相对低电压以指示存储器装置208a是仲裁总线主控器。继续此实例，在第一仲裁者电路224a充当仲裁总线主控器的上下文中论述图3A的仲裁总线主控器操作。

初始地，在操作304中，与第一仲裁者电路224a相关联的存储器装置208a接收校准命令。在图2的双信道配置中，第一仲裁者电路224a与第一存储器信道204a和第二存储器信道204b两者相关联。因此，在此配置中，例如，存储器装置208a可初始地从与信道A或B相关联的任一控制器接收校准命令。所述校准命令通常指示其所针对的存储器装置使用连接到ZQ引脚220的ZQ电阻器执行校准操作。在执行校准命令之前，存储器装置208a获得对ZQ引脚220的控制，排除与存储器相关联的其它存储器装置。因此，在执行校准命令之前，存储器装置208a将控制传送到第一仲裁者电路224a。

在操作308中，第一仲裁者电路224a通过监测ZQ引脚220的电压开始。如果ZQ引脚220在使用中，那么ZQ引脚220上的电压将低于电源电压(V

在操作312中，第一仲裁者电路224a确定ZQ引脚220上的电压是否低于阈值电压。如图3A中所示出，此确定操作通常可被称作总线主控器仲裁协议的“状态2”。如果在操作312中，第一仲裁者电路224a确定ZQ引脚220上的电压低于阈值电压，那么接着可执行操作316。在操作316中，仲裁者电路224a确定ZQ引脚220在使用中。接着于操作316之后再次执行操作308，使得ZQ引脚220上的电压监测继续。如果在操作312中，第一仲裁者电路224a确定ZQ引脚220上的电压等于或高于阈值电压，那么接着可执行操作320，这是因为基于ZQ引脚上的电压，ZQ引脚220不在使用中。

在操作320中，第一仲裁者电路224a从连接到ZQ引脚220的电阻器吸收预定量的电流。此处，第一仲裁者电路224a通常吸收足以决定性地控制ZQ引脚220(而不管是否有任何其它装置同时尝试获得对ZQ引脚220的控制)的量的电流。在一个实施方案中，第一仲裁者电路224a从ZQ引脚220吸收例如5mA的电流。如图3A中所示，此操作通常可被称作总线主控器仲裁协议的“状态3”。在操作320之后，可执行操作324。

在操作324中，第一仲裁者电路224a已获得对ZQ引脚220的控制。此时，第一仲裁者电路224a可启用(图1中示出的)相关联校准电路以开始校准过程。

现在参考图3B转向仲裁总线受控器执行的操作。对图3B的以下论述借助于实例参考图2的实例配置。图3B是说明可由根据本发明的仲裁者电路执行的仲裁总线受控器操作的流程图，所述仲裁者电路在其中两个存储器装置共同连接到一个ZQ引脚的配置中被适当地指定为仲裁总线受控器。如上文所提及，与第二存储器装置208b相关联的ODT 228b引脚可耦合到相对高电压或浮动以指示存储器装置208b是仲裁总线受控器。继续此实例，在第二仲裁者电路224b充当仲裁总线受控器的上下文中论述图3B的仲裁总线受控器操作。

初始地，在操作328中，与第二仲裁者电路224b相关联的存储器装置接收校准命令。在图2的双信道配置中，第二仲裁者电路224b与第一存储器信道204c和第二存储器信道204d两者相关联。因此，在此配置中，例如，存储器装置208b可初始地从与信道A或B相关联的任一控制器接收校准命令。所述校准命令通常指示其所针对的存储器装置使用连接到ZQ引脚220的ZQ电阻器执行校准操作。在执行校准命令之前，存储器装置208b获得对ZQ引脚220的控制，排除与存储器200相关联的其它存储器装置。因此，在执行校准命令之前，存储器装置208b将控制传送到第二仲裁者电路224b。

在操作332中，第二仲裁者电路224b通过监测ZQ引脚220的电压开始。如果ZQ引脚220在使用中，那么ZQ引脚220上的电压将低于电源电压(V

在操作336中，第二仲裁者电路224b确定ZQ引脚220上的电压是否低于阈值电压。如图3B中所示出，此确定操作通常可被称作总线受控器仲裁协议的“状态2”。如果在操作336中，第二仲裁者电路224b确定ZQ引脚220上的电压低于阈值电压，那么接着可执行操作340。在操作340中，仲裁者电路224b确定ZQ引脚220在使用中。接着于操作340之后再次执行操作332，使得ZQ引脚220上的电压监测继续。如果在操作336中，第二仲裁者电路224b确定ZQ引脚220上的电压等于或高于阈值电压，那么接着可执行操作344，这是因为基于ZQ引脚上的电压，ZQ引脚220不在使用中。

在操作344中，第二仲裁者电路224b从连接到ZQ引脚220的电阻器吸收预定量的电流。此处，第二仲裁者电路224b通常吸收足以指示尝试控制ZQ引脚220但不足以决定性地控制ZQ引脚220的量的电流。在一个实施方案中，第二仲裁者电路224b从ZQ引脚220吸收大约1mA的电流。此处，充当受控器的第二仲裁者电路224b吸收1mA以将引脚拉动到低于0.9Vdd(第一阈值电压)。因此，如果充当仲裁主控器的第一仲裁者电路224a仅开始仲裁过程，那么第一仲裁者电路224a将感测到所述电压电平并且后退。如图3B中所示出，此操作通常可被称作总线受控器仲裁协议的“状态3”。在操作344之后，可执行操作348。

在操作348中，第二仲裁者电路224b再次监测存在于ZQ引脚220上的电压。此处，第二仲裁者电路224b监测ZQ引脚220以确定作为仲裁总线主控器操作的第一仲裁者电路224a是否已经获得对ZQ引脚220的控制。如果第一仲裁者电路224a已经获得对ZQ引脚220的控制，那么ZQ引脚220上的电压将小于电源电压的一半(V

在操作352中，仲裁者电路224b确定第一仲裁者电路224a已经获得对ZQ引脚220的控制。接着在操作352之后再次执行操作332，使得ZQ引脚220上的电压监测继续。如果在操作348中，第二仲裁者电路224b确定ZQ引脚220上的电压等于或高于阈值电压，那么接着可执行操作356。

在操作356中，第二仲裁者电路224b已经获得对ZQ引脚220的控制。此时，第二仲裁者电路224b可启用(图1中示出的)相关联校准电路以开始校准过程。

综上所述，图3A和图3B说明根据两个装置仲裁协议分别针对充当仲裁总线主控器的仲裁者电路和充当仲裁总线受控器的仲裁者电路的实例操作。如图3A中所示出，充当仲裁总线主控器的第一仲裁者电路224a可通过以下操作控制ZQ引脚220：确定ZQ引脚220处的电压等于或高于第一阈值电压，并且作为响应，从连接到ZQ引脚220的电阻器吸收预定量的电流，以便控制供相关联校准电路使用的电阻器。如图3B中所示出，充当仲裁总线受控器的第二仲裁者电路224b可通过以下操作控制ZQ引脚220：确定ZQ引脚220处的电压等于或高于第一阈值电压，从ZQ引脚220吸收预定量的电流，确定ZQ引脚220处的电压等于或高于第二阀值电压，并且作为响应，控制供相关联校准电路用以执行校准操作的ZQ引脚220。

图4是根据本发明的包含多个存储器装置404a-h的实例存储器400。存储器装置404a-h跨越八个半导体裸片408a-h布置于四个信道、两个排序配置中。图4中示出的存储器400包含标记为“信道0”的第一信道、标记为“信道1”的第二信道、标记为“信道2”的第三信道和标记为“信道3”的第四信道。信道0-3中的每一个包含标记为“排序0”的第一排序和标记为“排序1”的第二排序。信道0通常与经配置以跨越具有排序0或排序1的共同命令和地址总线412a通信的第一控制器相关联。类似地，信道1连接到经配置以跨越具有排序0或排序1的共同命令和地址总线412b通信；信道2连接到经配置以跨越具有排序0或排序1的共同命令和地址总线412c通信的第三控制器；和信道3连接到经配置以跨越具有排序0或排序1的共同命令和地址总线412d通信的第四控制器。耦合到存储器400的控制器选择通过连接到相应裸片408a-h的芯片选择线416a-h发射或接收数据所依据的排序。

图4的实例存储器400包含八个单独半导体裸片408a-h。每一半导体裸片408a-h布置于信号信道配置中，使得其各自包含存储器装置404a-h中的一个。第一半导体裸片408a包含第一存储器装置404a；第二半导体裸片408b包含第二存储器装置404b；第三半导体裸片408c包含第三存储器装置404c；等等。如图4中可见，第一裸片408a针对信道0实施排序0。针对信道1的排序0实施于单独裸片(即第二裸片408b)上。排序1被配置成类似于排序0配置，且信道2和3被配置成类似于信道0和1。也如图4中可见，第一ZQ引脚420a在第一、第二、第三和第四存储器装置404a-d之间共享。类似地，第二ZQ引脚420b在第五、第六、第七和第八存储器装置404e-h之间共享。此布置可导致对第一和第二ZQ引脚420a-b的潜在的争用。举例来说，可当校准命令同时发出到第一、第二、第三和第四存储器装置404a-d中的两个或更多个时出现对第一ZQ引脚420a的争用。在一个实例中，可在信道0在排序0上发出校准命令且信道1在排序0上发出校准命令的情况下发生对ZQ引脚420a的争用。此处，情况可为在第一和第二控制器之间不存在通信路径，且在两个半导体裸片408a-b之间不存在通信路径。因此，当信道0、排序0尝试控制第一ZQ引脚420a时，其可能完全不知道信道1、排序0是否正在使用第一ZQ引脚420a进行操作。为了解决这些潜在的争用，八个半导体裸片408a-h可各自包含根据本发明的仲裁者电路424a-h。

仲裁者电路424a-h通常可被配置成解决可当八个存储器装置404a-h中的两个或更多个发出同步或大体上同步的校准命令时发生的对ZQ引脚420a-b的争用。第一到第八半导体裸片408a-h各自被指派可通过提供于指定输入上的输入规定的协议优先级。在此实施方案中，存在对同一ZQ引脚的控制进行仲裁的四个仲裁者电路。举例来说，第一到第四仲裁者电路424a-d对第一ZQ引脚420a的控制进行仲裁。类似地，第五到第八仲裁者电路424e-h对第二ZQ引脚420b的控制进行仲裁。因此，对于这两个仲裁者电路群组中的每一个，需要四个协议优先级来区分多个仲裁者电路。此处，一个存储器装置可被指派为仲裁总线主控器，且另一存储器装置被指派为仲裁总线受控器0-2。

在操作中，第一、第二、第三和第四仲裁者电路424a-d在选择性地授权对第一ZQ引脚420a的接入的仲裁协议中使用第一ZQ引脚420a。类似地，第五、第六、第七和第八仲裁者电路424e-h在选择性地授权对第二ZQ引脚420a-b的接入的仲裁协议中使用第二ZQ引脚420b。如结合图1所描述，ZQ引脚420a-b各自连接到在校准电路响应于校准命令执行的校准操作中使用的外部电阻器。因此，在仲裁操作和校准操作两者中使用相同ZQ引脚420a-b，所述仲裁操作和校准操作中的每一个是响应于接收到校准命令而执行。在例如图4中所说明的其中四个仲裁者电路对其共同地连接到的ZQ引脚的使用进行仲裁的配置中，一个仲裁者可指定为仲裁总线主控器，且剩余的三个仲裁者电路可指定为仲裁总线受控器0-2。举例来说，第一仲裁者电路424a可指定为仲裁总线主控器，且第二、第三和第四仲裁者电路424b-d可指定为仲裁总线受控器0-2。在此实例中，在仲裁总线主控器尝试控制供在第一校准操作中使用的电阻器并且与此同时仲裁总线受控器中的任一个尝试控制供在第二校准操作中使用的第一ZQ引脚420a的情况下，仲裁协议通过使仲裁总线主控器接入第一ZQ引脚420a，选择性地授权对第一ZQ引脚420a的接入。如果仲裁总线受控器装置中的两个或更多个尝试控制第一ZQ引脚420a而仲裁总线主控器不会也这样做，那么仲裁协议将使具有最高优先级指定的仲裁总线受控器装置接入第一ZQ引脚420a。下文结合图8更详细地论述根据可由充当仲裁总线主控器或仲裁总线受控器的仲裁者电路执行的此四个装置仲裁协议的实例操作。

图5A和图5B是可用以对图4的存储器配置中或本文中论述的其它存储器配置中的ZQ引脚的控制进行仲裁的实例仲裁者电路500的框图。在一个方面中，图5A和图5B说明用于指定特定仲裁者在仲裁协议(例如，图8中所说明的四个装置仲裁协议)内被指派特定优先级的不同机构。在这点上，实例仲裁者电路500可包含存储规定用于仲裁者电路500的仲裁协议优先级指定的数据存储元件504。仲裁者电路500可包含允许从外部位置加载仲裁协议优先级指定数据的一或多个数据输入线508。借助于实例，图5A和图5B中示出的仲裁者电路500包含两个输入线508，其各自可在四个不同置换中被断言或撤销断言。数据输入线508上的输入的四个可能置换对应于四个可能的仲裁协议优先级指定。应了解，替代性仲裁者实施例可包含不同数量的数据输入线以及因此不同数目的可能的仲裁协议优先级指定。举例来说，仲裁者实施例可包含三个数据输入线从而产生八个可能的仲裁协议优先级指定，四个数据输入线从而产生十六可能的仲裁协议优先级指定，等。

图5A和图5B示出用以将仲裁协议优先级指定数据输入到数据存储装置504中的输入线508的不同的可能布置。图5A是示出包含连接到输入线508的第一和第二熔丝元件512a-b的仲裁者电路500的配置的框图。熔丝元件512a-b可在包含仲裁者电路500的存储器装置的制造或分配的适当时间选择性地熔断或不熔断。举例来说，一旦存储器元件制造或并入到较大存储器系统中，熔丝512a-b中的一或多个可熔断以指定包含仲裁者电路500的给定存储器元件的仲裁优先级。在操作中，仲裁者电路500可通过读取由熔丝元件512a-b提供的输入驱动的数据存储元件504，发现其在仲裁方案内的优先级。

图5B是示出包含外合选项的仲裁者电路500的替代性配置的框图。在图5B的配置中，仲裁者电路500包含提供有来自连接到外部衬垫516a-b的输入线508的数据的数据存储元件504。此处，数据输入线508从与仲裁者电路500相关联的存储器装置延伸到含有与给定存储器相关联的多个存储器装置的外部封装。在图5B的配置中，指派给仲裁者电路500的仲裁优先级可在存储器装置的寿命期间动态地改变。具体地说，不同数据输入可通过外部衬垫516a-b提供到数据存储504以规定仲裁者电路500的不同仲裁协议优先级。在多个时间处，这些不同输入可存储在存储元件504中且被仲裁者电路500发现以供在适当时间使用。

可在例如图4中所说明的存储器配置中实例仲裁者电路500。更具体地说，可在其中四个仲裁者电路对其通常连接到的ZQ引脚的控制进行仲裁的配置中使用实例仲裁者电路500。可为仲裁者电路500提供在第一到第四的范围内的仲裁优先级指定。提供给仲裁者电路500的此优先级指定可在连接到同一ZQ引脚的其它仲裁者电路当中是唯一的。如果为仲裁者电路500提供第一优先级指定，那么仲裁者电路500可以被称作仲裁总线主控器。如果为仲裁者电路500提高第二、第三或第四优先级指定，那么仲裁者电路500可分别被称作仲裁总线受控器0、仲裁总线受控器1或仲裁总线受控器2。

图6是表示可存储在数据存储装置504中并且用以提供仲裁者电路500的仲裁协议优先级指定的类型数据的实例的表600。表600包含对应于在数据存储元件504处从数据输入线508接收的输入的第一和第二行604a-b。表600的内容612包含可通过提供于数据输入线508上的数字输入达成的多个置换。仲裁者电路500可被配置成辨识对应于特定仲裁协议优先级指定的可能置换中的每一个。在列608a-d中提供实例仲裁协议优先级指定。因此，如表600所示，仲裁者电路500可被配置成辨识对应于“主控器”指定的数字代码“10”、对应于“受控器0”指定的数字代码“11”、对应于“受控器1”指定的数字代码“00”以及对应于“受控器2”指定的数字代码“01”。应了解，借助实例但非限制的方式提供表600的对应性。可根据各种实施例使用对仲裁协议优先级指定的数字代码的替代性指派。

根据本发明的仲裁协议可在解决对ZQ引脚的潜在的争用时使用延迟时间。如图5A和图5B中所示，仲裁者500可包含可用以跟踪这些延迟时间的定时器电路520。以此方式起作用的仲裁协议可为共同连接到特定ZQ引脚的每一仲裁者电路指派不同延迟时间。图7是表示用于共同连接到同一ZQ引脚的四个存储器装置的群组的实例延迟时间指派的表700。表700包含规定第一组延迟时间段的第一行704a和规定第二组延迟时间段的第二行704b。表700的每一列708a-d对应于共同附接到同一ZQ引脚的存储器装置的群组中的特定存储器装置。如表700的多个条目712所示，延迟时间从具有最小延迟时间的仲裁总线主控器开始以增加的较大增量布置。因此，如果第一存储器装置具有比第二存储器装置高的仲裁优先级，那么对于给定组延迟时间(例如，第一行704a或第二行704b)，用于第一存储器装置的第一时间段短于指派给第二存储器装置的对应时间段。

在使用延迟时间的仲裁协议中，仲裁者可被配置成当仲裁者感测到ZQ引脚在使用中或处于正被另一仲裁者获取的过程中时从在其指定时间段内尝试获取ZQ引脚后退。根据各种实施例，感测到此争用可包含将在ZQ引脚处测量的电压与对应于预期当引脚不在使用中时ZQ引脚上的电压的参考电压进行比较。为了进行此比较，仲裁者电路500可包含与如图5A和图5B中所示的定时器电路520相关联地提供的比较电路524。当两个仲裁者电路同时尝试获取ZQ引脚时，两者都将感测到此争用并且在重试之前在其被指派的时间内后退。因为共同连接到特定ZQ引脚的每一仲裁者被指派不同延迟时间，所以首次同时尝试获取ZQ引脚的两个仲裁者电路将在不同时间重试其获取ZQ引脚的尝试。以此方式，可避免对ZQ引脚的争用。下文结合图8更详细地解释以此方式利用延迟时间的仲裁协议。

现在参考图8转向在四个装置仲裁协议中执行的操作。借助于实例，对图8的以下论述参考图4的配置。图8是说明可由根据本发明的仲裁者电路执行的仲裁总线主控器或仲裁总线受控器操作的流程图，所述仲裁者电路在其中四个存储器装置共同连接到一个ZQ引脚的配置中被适当地指定为仲裁总线主控器、仲裁总线受控器0、仲裁总线受控器1或仲裁总线受控器2。如上文所提及，可通过提供优先级指定数据到与指派给存储器装置的仲裁者电路相关联的数据存储组件的数据输入线为存储器装置指派仲裁协议优先级。所述数据优先级指定数据可通过熔丝、外部输入衬垫等提供到数据输入线。

初始地，在操作804中，与存储器400相关联的存储器装置404a-h中的一个接收校准命令。虽然存储器400包含八个存储器装置404a-h，但以下论述借助于实例参考连接到第一ZQ引脚420a的四个存储器装置404a-d中的一或多个接收的校准命令。所述校准命令通常指示其所针对的存储器装置使用连接到第一ZQ引脚420a的ZQ电阻器执行校准操作。在执行校准命令之前，存储器装置获得对第一ZQ引脚420a的控制，排除可能会控制第一ZQ引脚420a的其它存储器装置。因此，在执行校准命令之前，存储器装置将控制传送到所关联的仲裁者电路。

在操作806中，控制传送仲裁者电路，使得所述仲裁者电路可开始尝试获得对供响应于在操作804中接收到的校准命令而执行的校准过程使用的第一ZQ引脚的控制的过程。在控制传送到仲裁者电路之前，仲裁者电路可在空闲状态中操作。如图8中所示，仲裁者电路的此空闲状态通常被称作总线仲裁协议的“状态1”。在操作806之后，可执行操作808。

在操作808中，仲裁者电路通过监测存在于第一ZQ引脚420a上的电压开始。如果第一ZQ引脚420a在使用中，那么第一ZQ引脚420a上的电压将低于电源电压(V

在操作812中，仲裁者电路确定第一ZQ引脚420a上的电压是否在预定时间间隔内降至低于阈值电压。作为防止对第一ZQ引脚420a上的争用的一种措施，仲裁者电路在持续时间取决于仲裁者电路的仲裁协议优先级的时间间隔期间监测第一ZQ引脚上的电压。如上文所提及，图7提供可在其中四个仲裁者电路共同连接到单一ZQ引脚的存储器配置中使用的实例延迟时间。在这点上，行704a提供四个存储器装置结合操作812可使用的实例延迟时间。因此，继续此实例，如果仲裁者电路被指定为主控器，那么仲裁者电路可在25纳秒内监测ZQ引脚420a。如果仲裁者电路被指定为受控器0，那么仲裁者电路可在30纳秒内监测ZQ引脚420a。如果仲裁者电路被指定为受控器1，那么仲裁者电路可在35纳秒内监测ZQ引脚420a。如果仲裁者电路被指定为受控器2，那么仲裁者电路可在40纳秒内监测ZQ引脚420a。如图8中所示，此确定操作通常可被称作总线仲裁协议的“状态3。

如果在操作812中，仲裁者电路确定第一ZQ引脚420a上的电压在适当的预定时间间隔内降至低于阈值电压，那么接着可执行操作816。在操作816中，仲裁者电路确定第一ZQ引脚420a在使用中。接着在操作816之后再次执行操作808，使得第一ZQ引脚420a上的电压监测继续。如果在操作812中，仲裁者电路确定第一ZQ引脚420a上的电压在适当的预定时间间隔内不降至低于阈值电压，那么接着可执行操作820。

在操作820中，仲裁者电路确定第一ZQ引脚420a上的电压不在使用中并且因此可尝试获得对引脚的控制。根据此确定，仲裁者电路从连接到第一ZQ引脚420a的电阻器吸收预定量的电流。此处，仲裁者电路通常吸收足以控制第一ZQ引脚420a的量的电流，其条件是没有具有较高优先级的其它仲裁者电路也尝试控制引脚。在一个实施方案中，仲裁者电路从第一ZQ引脚420a吸收大约5mA的电流。如图8中所示，此确定操作可通常被称作总线仲裁协议的“状态4”。在操作820之后，可执行操作824。

在操作824中，仲裁者电路再次监测存在于第一ZQ引脚420a上的电压。如所提及，仲裁者电路将通过从引脚吸收预定量的电流来控制第一ZQ引脚420a，其条件是没有具有较高优先级的其它仲裁者电路也尝试控制引脚。仲裁者电路通过在操作824中进行的电压监测发现存在尝试控制引脚的其它仲裁者电路。此处，仲裁者电路延迟控制第一ZQ引脚420a达预定时间间隔，在所述预定时间间隔期间，仲裁者电路监测第一ZQ引脚420a的电压改变。此额外预定时间间隔提供防止对第一ZQ引脚420a的争用的额外措施。与在操作812中的情况一样，仲裁者电路在持续时间取决于仲裁者电路的仲裁协议优先级的时间间隔期间监测第一ZQ引脚上的电压。图7提供可在其中四个仲裁者电路共同连接到单一ZQ引脚的存储器配置中使用的实例延迟时间。在这点上，行704b提供四个存储器装置结合操作824可使用的实例延迟时间。因此，继续此实例，如果仲裁者电路被指定为主控器，那么仲裁者电路可在5纳秒内监测ZQ引脚420a。如果仲裁者电路指定为受控器0，那么仲裁者电路可在10纳秒内监测ZQ引脚420a。如果仲裁者电路指定为受控器1，那么仲裁者电路可在15纳秒内监测ZQ引脚420a。如果仲裁者电路被指定为受控器2，那么仲裁者电路可在20纳秒内监测ZQ引脚420a。

在操作824中，仲裁者电路监测第一ZQ引脚420a以确定是否有另一仲裁者电路也在尝试获得对引脚的控制。如果没有另一仲裁者电路正在尝试控制第一ZQ引脚420a，那么引脚上上网电压将不降至小于电源电压的一半(V

如果在操作824中，仲裁者电路确定第一ZQ引脚420a上的电压在适当的预定时间间隔内降至低于阈值电压，那么接着可执行操作828。在操作828中，仲裁者电路确定另一仲裁者电路正在尝试获得对第一ZQ引脚420a的控制。接着在操作828之后再次执行操作808使得第一ZQ引脚420a上的电压监测继续。如果在操作824中，仲裁者电路确定第一ZQ引脚420a上的电压在预定时间间隔内不降至低于阈值电压，那么接着可执行操作832。

在操作832中，仲裁者电路已经获得对第一ZQ引脚420a的控制。此时，仲裁者电路可启用(图1中示出的)相关联校准电路开始校准过程。

图9A-B说明根据图8中所说明的仲裁方法的实例仲裁序列。图9A-B包含对应于四个装置仲裁中涉及的各种组件的数个信号迹线。迹线904对应于指示校准命令开始的信号迹线。借助于实例(且非限制)，迹线904示出校准命令发出至共同连接到给定ZQ引脚的所有存储器装置。在本发明实施例可处置的其它情况下，校准命令可在不同时间发出至多个存储器装置。迹线908对应于ZQ引脚上的电压。迹线912指示仲裁总线主控器存储器装置的仲裁状态。迹线916指示仲裁总线受控器0存储器装置的仲裁状态。迹线920指示仲裁总线受控器1存储器装置的仲裁状态。迹线924指示仲裁总线受控器2存储器装置的仲裁状态。迹线912、916、920和924中指示的仲裁状态对应于图8中指示的仲裁状态。如图9A中可见，仲裁总线主控器在时间932获得对ZQ引脚的控制。在时间932之后，与仲裁总线主控器相关联的校准操作转到完成(时间936)，而仲裁总线受控器0-2循环通过仲裁状态2和3。在图9B中，仲裁受控器0在时间940获得对ZQ引脚的控制。在时间940之后，与仲裁总线受控器0相关联的校准操作转到完成(时间944)，而仲裁总线受控器0-2循环通过仲裁状态2和3，其中仲裁总线受控器2在此时进入仲裁状态5。

上述说明书、实例和数据提供对如在权利要求书中定义的本发明的示范性实施例的结构和使用的完整描述。虽然上文已经以特定精确度或参考一或多个个别实施例描述所主张的发明的各种实施例，但所属领域的技术人员可在不脱离所主张的发明的精神或范围的情况下对所揭示的实施例做出众多更改。因而预期其它实施例。希望含于以上描述中并在附图中示出的所有主题应仅解释为对特定实施例的说明而非限制。在不脱离如在所附权利要求书中定义的本发明的基础元件的情况下可做出细节或结构改变。

前述描述具有宽广应用。对任何实施例的论述仅意味着解释性的且并不意图暗示本发明的范围(包含权利要求书)限于这些实例。换句话说，虽然本文中已详细地描述本发明的说明性实施例，但本发明概念可以其它方式不同地体现和被采用，且除非受现有技术限制，否则所附权利要求书希望被视为包含此类变化。