像素感测器、制造半导体结构的方法、和半导体结构

技术领域

本揭示内容是关于具有氟钝化的像素感测器和半导体结构、以及制造此半导体结构的方法。

背景技术

互补式金属氧化物半导体(Complementary metal oxide semiconductor,CMOS)影像感测器利用光敏的互补式金属氧化物半导体电路将光能转换成电能。光敏的互补式金属氧化物半导体电路可包括形成在硅基板中的光电二极管。当光电二极管暴露于光时，在光电二极管中感应到电荷(并且可称为“光电流”)。光电二极管可耦合到开关晶体管，开关晶体管用于对光电二极管的电荷进行采样。颜色可以经由在光敏的互补式金属氧化物半导体电路上方放置滤器来确定。

经由互补式金属氧化物半导体影像感测器的像素感测器所接收的光通常基于三原色：红色、绿色、和蓝色(R、G、B)。感测用于每种颜色的光的像素感测器可以经由滤色器的使用来定义，此滤色器允许特定颜色的光波长通过进入光电二极管。一些像素感测器可配置为白色像素感测器，从而允许多种颜色的入射光通过光电二极管。

发明内容

本揭示内容的一些实施方式提供了一种像素感测器，包含：基板、光电二极管区域、浮动的扩散区域、传输栅极接触件、以及第一复数个硅-氟键。光电二极管区域在第一基板中。传输栅极接触件在介于光电二极管区域和浮动的扩散区域之间的基板中。第一复数个硅-氟键位于介于传输栅极接触件和基板之间的界面处。

本揭示内容的另一些实施方式提供了一种制造半导体结构的方法，包含：在像素感测器的基板中形成开口；执行表面处理操作，以沿着开口的底表面和沿着开口的多个侧壁形成第一复数个硅-氟键；以及在执行表面处理操作之后，在开口中形成传输栅极接触件。

本揭示内容的又另一些实施方式提供了一种半导体结构，包含：基板、氧化物层、以及多晶硅层。基板包括一沟槽，其中沟槽的底表面和沟槽的多个侧壁包括复数个硅-氟键。氧化物层其衬在沟槽并且接触光电二极管区域和浮动的扩散区域。多晶硅层填充沟槽。

附图说明

本揭示内容的多个态样可由以下的详细描述并且与所附附图一起阅读，得到最佳的理解。注意的是，根据产业界的标准惯例，各个特征并未按比例绘制。事实上，为了讨论的清楚性起见，各个特征的尺寸可任意地增加或减小。

图1是其中可以实施本文所描述的系统和/或方法的实施例环境的图；

图2是本文所描述的实施例像素阵列的图；

图3A至图3C是本文所描述的实施例半导体结构的图；

图4A至图4Q是本文所描述的实施例实施的图；

图5是本文所描述的实施例像素感测器的图；

图6是图1的一或多个装置的实施例组件的图；

图7是与形成半导体结构相关的实施例制程的流程图。

【符号说明】

100:环境

102:沉积工具

104:曝光工具

106:显影工具

108:蚀刻工具

110:平坦化工具

112:镀覆工具

114:离子布植工具

116:晶圆/晶粒传送工具

200:像素阵列

202:像素感测器

300:像素感测器

302:基板

304:光电二极管区域(光电二极管)

306:n型层(n型区域)

306a:n型层(n型区域)

306b:n型层(n型区域)

306c:n型层(n型区域)

308:p型区域

310:漏极延伸区域

312:漏极区域

314:传输栅极接触件

316:p型区域

318:栅极电极堆叠

318a:较上的传输栅极电极区域

318b:传输栅极电极

320:单元p阱区域

322:深p阱区域

324:隔离结构

326:场布植层

328:氧化物层

330:栅极介电层

332:侧壁氧化物层

334:远程电浆氧化物层

336:接触蚀刻停止层

338:互连件

340:金属化层

342:p

344:抗反射涂层

346:滤色器层

348:微透镜层

350:氧化物层(氧化物衬里)

400:实施例实施

502:深n型区域

600:装置

610:总线

620:处理器

630:记忆体

640:储存组件

650:输入组件

660:输出组件

670:通信组件

700:制程

710:框

720:框

730:框

h:深度

w:宽度

θ:角度

具体实施方式

之后的揭示内容提供了许多不同的实施方式或实施例，以实施所提供的主题的不同的特征。以下描述组件和布置的具体实施例，以简化本揭示内容。这些当然仅是实施例，并不意图为限制性的。例如，在随后的描述中，形成第一特征其在第二特征上方或之上，可包括第一特征和第二特征以直接接触而形成的实施方式，且也可包括附加的特征可形成在介于第一特征和第二特征之间，因此第一特征和第二特征可不是直接接触的实施方式。另外，本揭示内容可在各个实施例中重复参考标号和/或字母。此重复是为了简化和清楚性的目的，重复本身不意指所论述的各个实施方式和/或配置之间的关系。

此外，在此可能使用空间相对性用语，诸如“之下”、“低于”、“较下”、“高于”、“较上”、和类似者，以描述如在附图中所绘示的一个元件或特征与另一个元件或特征的关系。除了在附图中描绘的方向之外，空间相对性用语旨在涵盖装置在使用中或操作中的不同方向。设备可经其他方式定向(旋转90度或处于其他定向)，并且由此可同样地解读本文所使用的空间相对性描述词。

在一些情况下，像素感测器可能会经历暗电流。暗电流是在像素感测器中由于入射光以外的能量源而产生的电流。暗电流可由例如包括像素感测器的影像感测器和/或影像感测器附近的一或多个其他装置所产生的热量而导致。暗电流会导致由影像感测器所捕获的影像和/或视频中出现噪声和其他缺陷。例如，暗电流可以人为地增加由包括在影像感测器中的像素感测器所产生的光电流，这可以导致在影像或视频中的一些像素登录为白色像素或热像素。在一些情况下，在像素感测器中的介于硅区域和硅氧化物(SiO

本文所描述的一些实施方式提供了用于减少由于在像素感测器中的硅悬键而产生的电子-空穴对的技术和设备。在一些实施方式中，在其他实施例中，在像素感测器中的硅悬键可经由在像素感测器的各个部分(例如传输栅极接触导孔(transfer gate contactvia,VTG)或浅沟槽隔离(shallow trench isolation,STI)区域)中的硅-氟(Si-F)键合来钝化。形成硅-氟键可经由氟布植和/或另一种类型的半导体制程操作。在一些实施方式中，作为使用氟(F)的清洁操作的部分，形成硅-氟键，使得氟可与像素感测器的硅键合。附加地或替代地，硅-氟键形成为掺杂操作的部分，其中硼(B)和/或另一种p型掺杂元素与氟一起使用，使得氟可与像素感测器的硅键合。

结果，硅-氟键钝化增加了像素阵列在暗像素和/或白色像素情况下的性能，而不增加形成和/或处理像素阵列的复杂性。作为一实施例，硅-氟键钝化可将像素阵列的暗电流减少大约13％或更多，可将像素阵列的暗信号不均匀性(dark signal non-uniformity,DSNU)减少大约25％或更多，和/或可将在像素阵列中的白色像素减少大约20％或更多。

图1是其中可实施本文所描述的系统和/或方法的实施例环境100的图。实施例环境100包括可以用于形成半导体结构和装置的多个半导体制程工具，半导体结构和装置例如如本文所描述的具有硅-氟键的像素阵列或像素感测器。

如在图1中所示，环境100可包括复数个半导体制程工具102至114和晶圆/晶粒传送工具116。复数个半导体制程工具102至114可包括沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、镀覆工具112、离子布植工具114、和/或另一种半导体制程工具。在实施例环境100中所包括的多个工具可以被包括在半导体洁净室、半导体代工厂、半导体制程和/或制造设施、或另一位置内。

沉积工具102是半导体制程工具其包括半导体制程腔室和能够将各种类型的材料沉积到基板上的一或多个装置。在一些实施方式中，沉积工具102包括能够在例如晶圆的基板上沉积光阻剂层的旋涂工具。在一些实施方式中，沉积工具102包括化学气相沉积(chemical vapor deposition,CVD)工具，例如电浆增强化学气相沉积(plasma-enhancedCVD，PECVD)工具、高密度电浆化学气相沉积(high-density plasma CVD,HDP-CVD)工具、亚大气压化学气相沉积(sub-atmospheric，SACVD)工具、原子层沉积(atomic layerdeposition,ALD)工具、电浆增强原子层沉积(plasma-enhanced atomic layerdeposition，PEALD)工具、或另一种类型的化学气相沉积工具。在一些实施方式中，沉积工具102包括物理气相沉积(PVD)工具，例如溅射工具、或另一种类型的物理气相沉积工具。在一些实施方式中，实施例环境100包括复数种类型的沉积工具102。

曝光工具104是半导体制程工具其能够将光阻剂层曝光于辐射源，例如紫外光(ultraviolet light,UV)源(例如，深紫外光源、极紫外光(extreme UV,EUV)源、和/或类似者)、x射线源、电子束(e-beam)源、和/或另一种类型的曝光工具。曝光工具104可将光阻剂层曝光于辐射源，以将图案从光罩转移到光阻剂层。此图案可包括用于形成一或多个半导体装置的一或多个半导体装置层图案，可包括用于形成半导体装置的一或多个结构的图案，可包括用于蚀刻半导体装置的各个部分的图案，和/或类似者。在一些实施方式中，曝光工具104包括扫描仪、步进机、或类似类型的曝光工具。

显影工具106是半导体制程工具其能够显影已经曝光于辐射源的光阻剂层，以显影从曝光工具104转移到光阻剂层的图案。在一些实施方式中，显影工具106经由移除光阻剂层的未曝光的多个部分来显影图案。在一些实施方式中，显影工具106经由移除光阻剂层的曝光的多个部分来显影图案。在一些实施方式中，显影工具106经由化学性显影剂的使用而溶解光阻剂层的曝光的或未曝光的多个部分来显影图案。

蚀刻工具108是能够蚀刻基板、晶圆、或半导体装置的各种类型的材料的半导体制程工具。例如，蚀刻工具108可包括湿式蚀刻工具、干式蚀刻工具、和/或另一种类型的蚀刻工具。在一些实施方式中，蚀刻工具108包括填充有蚀刻剂的腔室，并且将基板放置在腔室中持续特定的时段，以移除基板的一或多个部分的特定的量。在一些实施方式中，蚀刻工具108使用电浆蚀刻或电浆辅助的蚀刻来蚀刻基板的一或多个部分，这可以包括使用离子化的气体以等向性地或定向地蚀刻一或多个部分。

平坦化工具110是能够研磨或平坦化晶圆或半导体装置的各个层的半导体制程工具。例如，平坦化工具110可包括化学机械平坦化(CMP)工具、和/或研磨或平坦化所沉积的或所镀覆的材料的层或表面的另一种类型的平坦化工具。平坦化工具110可利用化学和机械力的组合(例如，化学性蚀刻和自由研磨抛光)来研磨或平坦化半导体装置的表面。平坦化工具110可结合研磨垫和固定环(例如，通常具有比半导体装置更大的直径)使用磨蚀性和腐蚀性化学浆料。研磨垫和半导体装置可由动态的研磨头压在一起，并且由固定环保持就位。动态的研磨头可用不同的旋转的轴来旋转，以移除材料，甚至消除半导体装置的任何不规则形貌，使得半导体装置成为平的或平坦的。

镀覆工具112是能够用一或多种金属来镀覆基板(例如，晶圆、半导体装置、和/或类似者)或其一部分的半导体制程工具。例如，镀覆工具112可包括铜电镀装置、铝电镀装置、镍电镀装置、锡电镀装置、复合材料或合金(例如，锡-银、锡-铅、和/或类似者)电镀装置、和/或用于一或多种其他类型的导电材料、金属和/或类似类型的材料的电镀装置。

离子布植工具114是能够将离子布植到基板中的半导体制程工具。离子布植工具114可在电弧腔室中由例如气体或固体的源材料产生离子。可提供源材料到电弧腔室中，并且电弧电压在介于阴极和电极之间放电，以产生包含源材料的离子的电浆。一或多个提取电极可用于从在电弧腔室中的电浆中提取离子，并加速这些离子以形成离子束。可将离子束引导朝向基板，使得这些离子被布植到基板的表面之下。

晶圆/晶粒传送工具116包括移动机器人、机械手臂、电车或轨道车、高架起重机传送(overhead hoist transfer,OHT)车辆、自动化材料处理系统(automated materialhandling system,AMHS)、和/或用于在介于半导体制程工具102至114之间和/或往返于例如晶圆架、储藏室、或另一位置的其他位置传输晶圆和/或晶粒的另一种类型的工具。在一些实施方式中，晶圆/晶粒传送工具116是行进特定路径的编程的工具、和/或可以半自主地或自主地操作。

提供了在图1中所示的工具的数量和排列作为一或多个实施例。实际上，与在图1中所示的工具相比，可以有附加的多个工具、较少的工具、不同的工具、或不同地排列的工具。此外，在图1中所示的两个或多个工具可在单个工具之内实施，或者在图1中所示的单个工具可作为多个分布式工具来实施。附加地或替代地，环境100的一组工具(例如，一或多个工具)可执行被描述为可执行由环境100的另一组工具所执行的一或多个功能。

图2是本文所描述的实施例像素阵列200(或其一部分)的图。实施例像素阵列200包括至少一个如本文所描述的具有硅-氟键的像素感测器。

像素阵列200可被包括在影像感测器中，例如互补式金属氧化物半导体(CMOS)影像感测器、背照式(back side illuminated,BSI))互补式金属氧化物半导体影像感测器、或另一种类型的影像感测器。图2示出了像素阵列200的俯视图。如在图2中所示，像素阵列200可包括复数个像素感测器202。如在图2中进一步所示，像素感测器202可排列成网格。在一些实施方式中，像素感测器202是方形的(如在图2中的实施例中所示)。在一些实施方式中，像素感测器202包括其他的形状，例如圆形、八边形、菱形、和/或其他类似的形状。

像素感测器202可配置为感测和/或累积入射光(例如，被引导朝向像素阵列200的光)。例如，像素感测器202可在光电二极管中吸收和累积入射光的光子。在光电二极管中光子的累积可产生代表入射光的强度或亮度的电荷(例如，较大量的电荷可对应于较大的强度或亮度，而较少量的电荷可对应于较低的强度或亮度)。

像素阵列200可电性连接到影像感测器的后段制程(back-end-of-line,BEOL)金属化堆叠(未示出)。后段制程金属化堆叠可将像素阵列200电性连接到控制电路，此控制电路可用于测量在像素感测器202中入射光的累积并且将测量结果转换成电性信号。

提供了在图2中所示的像素感测器202的数量和排列作为一或多个实施例。实际上，与在图2中所示的感测器相比，可以有附加的多个感测器、较少的感测器、或不同地排列的感测器。

图3A至图3C是本文所描述的实施例像素感测器300的图。像素感测器300包括传输栅极接触件，此传输栅极接触件配置为将光电流从像素感测器300的光电二极管区域传输到像素感测器300的漏极区域，其中介于传输栅极接触件和光电二极管区域之间的界面包括硅-氟键，硅-氟键减少在像素感测器300中的暗电流)。

在一些实施方式中，像素感测器300配置为和/或可实施像素感测器202，并且被包括在像素阵列200中。在一些实施方式中，像素感测器300被包括在一影像感测器中。影像感测器可以是互补式金属氧化物半导体影像感测器、背照式互补式金属氧化物半导体影像感测器、或另一种类型的影像感测器。

图3A绘示了像素感测器300的截面视图。如在图3A中所示，像素感测器300可包括基板302。基板302可包括半导体晶粒基板、半导体晶圆、或其中可形成半导体像素的另一种类型的基板。在一些实施方式中，基板302由硅(Si)(例如，硅基板)、包括硅的材料、诸如砷化镓(GaAs)的III-V族化合物半导体材料、绝缘体上硅(silicon on insulator,SOI)、或能够从入射光的光子产生电荷的另一种类型的半导体材料所形成。在一些实施方式中，基板302由掺杂的材料(例如，p掺杂的材料或n掺杂的材料)所形成，例如掺杂的硅。

像素感测器300可包括光电二极管区域304，光电二极管区域304被包括在基板302中。光电二极管区域304可包括复数个层其掺杂有各种类型的离子，以形成p-n接面、或PIN接面(例如，介于p型部分、本质的(或未掺杂的)类型部分、和n型部分之间的接面)。例如，基板302可掺杂有n型掺质，以形成光电二极管区域304的一或多个n型层306，并且基板302可掺杂有p型掺质，以形成光电二极管区域304的p型层308。光电二极管区域304可配置为吸收入射光的光子。光子的吸收导致光电二极管区域304由于光电效应而累积电荷(也称为“光电流”)。例如，光子可能轰击光电二极管区域304，这导致在光电二极管区域304中的电子的发射。

在光电二极管区域304中所包括的多个层可以是堆叠的排列和/或垂直地排列。例如，p型层308可以被包括在一或多个n型层306上方。p型层308可以为一或多个n型层306提供噪声隔离，并且可促进在光电二极管区域304中的光电流产生。p型层308(以及因此还有光电二极管区域304)可与基板302的顶表面间隔开(例如，向下)，以提供与像素感测器300的一或多个较上的层的噪声隔离和/或漏光隔离。在其他的实施例中，介于基板302的顶表面和p型层308之间的间隙降低了像素感测器300的电荷，降低了电浆损坏光电二极管区域304的可能性，和/或降低了像素感测器300的暗电流和/或像素感测器300的白色像素性能。

一或多个n型层306可包括n型层306a、n型层306b、和n型层306c。n型层306b可位于n型层306c上方和/或之上，并且n型层306a可位于n型层306b上方和/或之上。n型层306b和n型层306c可称为“深n型层”或“深n阱”，并且可延伸光电二极管区域304的n型层306。延伸光电二极管区域304的n型层306为在光电二极管区域304中的光子吸收提供了增加的面积，这增加了像素感测器300的灵敏度。此外，一或多个n型层306的至少一个子集可具有不同的掺杂浓度。例如，n型区域306a可包括相对于n型区域306b和n型区域306c较大的n型掺质浓度，并且n型区域306b可包括相对于n型区域306c较大的n型掺质浓度。结果，形成了n型掺质梯度，这可增加在光电二极管304中向上的电子的迁移。

像素感测器300可包括漏极延伸区域310、和耦合和/或电性连接到漏极延伸区域310的漏极区域312。漏极延伸区域310和/或漏极区域312也可称为「浮动的扩散区域」。漏极延伸区域310可邻近于漏极区域312。漏极区域312可包括高掺杂的n型区域(例如，n

像素感测器300可包括传输栅极接触件314，以控制介于光电二极管区域304和漏极区域312之间的光电流的传输。可将传输栅极接触件314通电(例如，经由向传输栅极接触件314施加电压或电流)，以导致在介于光电二极管区域304和漏极延伸区域310之间形成导电的通道。可经由将传输栅极接触件314断电来移除或关闭此导电的通道，这阻止和/或防止介于光电二极管区域304和漏极区域312之间的光电流的流动。在一些实施方式中，p型区域316被包括在低于传输栅极接触件314，以在介于传输栅极接触件314、基板302、和/或像素感测器300的其他区域之间提供电性隔离。据此，在其他的实施例中，p型区域316降低了在传输栅极接触件314处的电性短路的风险、和/或降低了在像素感测器300之内的暗电流。

在一些实施方式中，传输栅极接触件314包括氟其键合到在介于传输栅极接触件314和基板302之间的界面处的硅。在界面处悬的硅键导致了介于大约-1电子伏特(electron Volt,eV)和1电子伏特之间的未填满的带隙。据此，来自硅原子的价电子可移动到未填满的带隙并且形成电子-空穴对，这导致了暗电流从传输栅极接触件314流向漏极延伸区域310和/或漏极区域312。这个暗电流人为地增加了光电流，这会导致像素感测器300登录为白色像素或热像素。键合到硅的氟至少部分地填充这些未填满的带隙，使得来自硅原子的较少的价电子可移动到未填满的带隙。

传输栅极接触件314可耦合和/或电性连接到栅极电极堆叠318，栅极电极堆叠318包括n掺杂的较上的传输栅极电极区域318a和传输栅极电极318b。传输栅极电极318b可被包括在基板302的顶表面的一部分上方，并且n掺杂的较上的传输栅极电极区域318a可位于传输栅极电极318b上方和/或之上。n掺杂的较上的传输栅极电极区域318a可包括n

像素感测器300可包括复数个区域，以在介于像素感测器300和邻近的像素感测器之间提供电性隔离和/或光学隔离。在一些实施方式中，像素感测器300包括单元p阱区域(cell p-well region,CPW)320和深p阱区域(deep p-well region，DPW)322，其围绕光电二极管304、漏极延伸区域310、漏极区域312、传输栅极接触件314、和p型区域316。在基板302中的俯视图中，单元p阱区域320和深p阱区域322可包括圆形或环形形状。在一些实施方式中，单元p阱区域320和深p阱区域322各自包括p

在单元p阱区域320中可包括隔离结构324(例如，深沟槽隔离(deep trenchisolation,DTI)结构、浅沟槽隔离(shallow trench isolation,STI)结构)。在一些实施方式中，隔离结构324包括一或多个沟槽其向下延伸到单元p阱区域320中并且围绕光电二极管304、漏极延伸区域310、漏极区域312、传输栅极接触件314、和p型区域316。隔离结构324提供了介于像素感测器300和一或多个邻近的像素感测器之间的光学隔离，以减少介于像素感测器300和一或多个邻近的像素感测器之间的光学串扰的量。具体而言，隔离结构324可吸收、折射、和/或反射入射光，这可减少行进穿过像素感测器300进入邻近的像素感测器和被邻近的像素感测器所吸收的入射光的量。

在一些实施方式中，隔离结构324包括氟其键合到在介于隔离结构324和基板302之间的界面处的硅。在界面处悬的硅键导致了介于大约-1电子伏特到和大约1电子伏特之间的未填满的带隙。据此，来自硅原子的价电子可移动到未填满的带隙并且形成电子-空穴对，这导致了暗电流从隔离结构324流向漏极延伸区域310和/或漏极区域312。附加地或替代地，暗电流可从像素感测器300流向邻近的像素感测器。这个暗电流人为地增加了光电流，这会导致像素感测器300(或邻近的像素感测器)登录为白色像素或热像素。键合到硅的氟至少部分地填充这些未填满的带隙，使得来自硅原子的较少的价电子可移动到未填满的带隙。

在一些实施方式中，场布植层(field implant layer,FIL)326被包括在隔离结构324的侧壁上和底表面上。场布植层326可包括例如硅锗、掺杂的硅、或另一种类型的材料其保护像素感测器300的其他部分在隔离结构324的形成和/或填充期间免受损坏、和/或修复由隔离结构324的形成导致的像素感测器300的其他部分。

在一些实施方式中，氧化物层328被包括在场布植层326上方和/或之上的隔离结构324中。氧化物层328功能可为将入射光反射朝向光电二极管304，以增加像素感测器300的量子效率，并减少介于像素感测器300和一或多个邻近的像素感测器之间的光学串扰。在一些实施方式中，氧化物层328包括氧化物材料，例如硅氧化物(SiO

栅极介电层330可被包括在高于基板302的顶表面和/或在基板302的顶表面上方，以及在高于单元p阱区域320和/或在单元p阱区域320上方。传输栅极电极318b可被包括在栅极介电层330上方和/或之上。栅极介电层330可包括介电材料，例如四乙基正硅酸盐(tetraethyl orthosilicate,TEOS)、或另一种类型的介电材料。侧壁氧化物层332可被包括在基板302的顶表面上的栅极介电层330上方和/或之上。侧壁氧化物层332也可被包括在n掺杂的较上的传输栅极电极区域318a的侧壁上、和/或传输栅极电极318b的侧壁上。侧壁氧化物层332可包括氧化物，例如硅氧化物(SiO

在一些实施方式中，传输栅极接触件314和漏极区域312经由互连件338(例如，接触插塞、导孔、沟槽)与在高于基板302的金属化层340电性连接。金属化层340可经由第一互连件338电性连接到传输栅极接触件314，并且经由第二互连件338电性连接到漏极区域312。第一互连件338可通过n掺杂的较上的传输栅极电极区域318a和传输栅极电极318b而与传输栅极接触件314电性连接。在一些实施方式中，互连件338被包括在介电层中。介电层可包括金属间介电质(inter-metal dielectric,IMD)层，其由氧化物材料所形成，例如硅氧化物(SiO

图3A绘示了通过像素感测器300的实施例电流流动路径(例如，光电流流动路径)。如在图3A中所示，由在光电二极管304中所吸收的入射光的光子所产生的光电流可以起源于一或多个n型区域306中。电流(或电压)可从金属化层340通过互连件338、n掺杂的较上的传输栅极电极区域318a、和传输栅极电极318b而施加到传输栅极接触件314。电流(或电压)可将传输栅极接触件314通电，这导致电场在介于n型区域306a和漏极延伸区域310之间形成导电的通道。光电流可沿着导电的通道从n型区域306a行进到漏极延伸区域310。光电流可从漏极延伸区域310行进到漏极区域312。光电流可通过在金属化层340处的另一个互连件338来测量。

如以上所描述的内容，像素感测器300可被包括在背照式互补式金属氧化物半导体影像感测器中。据此，像素感测器300可在基板302的背侧或底侧上包括一或多层。在基板302上，可包括p

滤色器层346可被包括在高于抗反射涂层344和/或在抗反射涂层344之上。在一些实施方式中，滤色器层346包括可见光滤色器，其配置为过滤特定波长或特定波长范围的可见光(例如，红光、蓝光、或绿光)。在一些实施方式中，滤色器层346包括近红外(nearinfrared,NIR)滤器(例如，近红外带通滤器)，其配置为允许与近红外光相关联的波长通过滤色器层346并阻挡其他波长的光。在一些实施方式中，滤色器层346包括被配置为阻挡近红外光穿过滤色器层346的近红外光截止滤器。在一些实施方式中，滤色器层346从像素感测器300中省略，以允许所有波长的光穿过到达光电二极管304。在这些实施例中，像素感测器300可配置为白色像素感测器。

在一些实施方式中，微透镜层348被包括在高于滤色器层346、和/或在滤色器层346之上。微透镜层348可包括用于像素感测器300的微透镜，这些微透镜配置为将入射光朝向光电二极管304聚焦、和/或减少像素感测器300和一或多个邻近的像素感测器之间的光学串扰。

图3B绘示了像素感测器300的截面视图。图3B类似于图3A，但是包括更深地延伸到基板302中的传输栅极接触件314，并且包括倾斜的侧壁，使得传输栅极接触件314的顶表面比起传输栅极接触件314的底表面较宽。例如，传输栅极接触件314可在大约200纳米(nm)深至大约600纳米深的范围内。经由选择至少200纳米的深度，传输栅极接触件314有利于用于较小像素的光电流，例如当像素感测器300的尺寸在大约0.1微米(μm)至1.0微米的范围内时。选择不超过600纳米的深度可经由从基板302移除较少的体积来保持像素感测器300的灵敏度，以便容纳传输栅极接触件314。

如在图3B中进一步所示，在一些实施方式中，传输栅极接触件314包括氧化物层350。在一些实施方式中，氧化物层350包括氧化物材料，例如硅氧化物(SiO

氟-硅键可在沉积氧化物层350之前形成。据此，氟可与硅原子键合，此硅原子在传输栅极接触件314的表面下在大约0纳米至大约500纳米范围内。选择不超过500纳米的深度可在不将氟饱和的情况下减少暗电流，氟饱和会导致氟至少部分地嵌入光电二极管区域304和/或漏极延伸区域310中。经由不用氟使像素感测器300饱和，增加了像素感测器300的电性能。

图3C绘示了像素感测器的一部分。图3C绘示了深度由h表示、宽度由w表示的传输栅极接触件314。尽管被描绘为包括氧化物层350，但是深度可从传输栅极接触件314的顶表面延伸到传输栅极接触件314的底表面，而不包括氧化物层350。类似地，尽管被描绘为包括氧化物层350，但是宽度可跨越的传输栅极接触件314的侧壁，而不包括氧化物层350。深度与宽度的纵横比可在大约3到大约6的范围内。经由选择至少3的纵横比，传输栅极接触件314经由将电流从与深度相关联的较大的表面积移动到与宽度相关联的较小表面积来放大光电流。选择不大于6的纵横比可防止传输栅极接触件314达到饱和电流其使得像素感测器300不再正常地工作。

如在图3C中进一步所示，传输栅极接触件314可形成有倾斜的侧表面，使得相对于传输栅极接触件314的侧壁和漏极延伸区域310(或n型层306a)的底表面形成的角度(例如，由θ表示)在大约70度至大约90度的范围之内。经由选择至少70度的角度，传输栅极接触件314不会以太小的纵横比来形成(例如，如上所述)。选择小于90度的角度可防止氧化物层350泄漏其使得传输栅极接触件314不能再被激活和去激活。因此，由于角度的原因，传输栅极接触件314的底表面可包括比传输栅极接触件314的侧壁更高浓度的氟。

如以上所述，提供了图3A至图3C作为一或多个实施例。其他的多个实施例可能与关于图3A至图3C所描述的内容不同。

图4A至图4Q是本文所描述的实施例实施400的图。实施例实施400可以是用于形成像素感测器300的实施例制程。此制程包括清洁制程和/或布植制程，以导致在介于像素感测器300的传输栅极接触件和像素感测器300的基板之间的界面中硅-氟键的形成。硅-氟键减少了在像素感测器300中的暗电流。

在一些实施方式中，结合图4A至图4Q所描述的实施例技术和程序可使用在结合本文所描述的其他像素感测器。如在图4A中所示，用于形成像素感测器300的实施例制程可结合基板302来执行。

如在图4B中所示，单元p阱区域(CPW)320和深p阱区域(DPW)322可形成在基板302中。例如，深p阱区域322可在基板302中形成(例如，在俯视图中为圆形或环形形状)，并且单元p阱区域320可在高于深p阱区域322和/或在深p阱区域322上方的基板302中形成(例如，在俯视图中为圆形或环形形状)，以为像素感测器300提供电性隔离和/或光学隔离。在一些实施方式中，离子布植工具114经由离子布植来掺杂基板302，以形成单元p阱区域320和深p阱区域322。例如，离子布植工具114可将p

如在图4C中所示，可将基板302掺杂，以形成p型区域316。离子布植工具114可掺杂基板302，以形成p型区域316。离子布植工具114可将p

如在图4D中所示，可将基板302的复数个区域掺杂，以形成一或多个n型区域306b和306c，和形成漏极区域312。在一些实施方式中，离子布植工具114经由一或多个离子布植操作来掺杂基板302的复数个区域。例如，离子布植工具114可在基板302中布植n

如在图4E中所示，可掺杂基板302的复数个区域，以形成n型区域306a和漏极延伸区域310。在一些实施方式中，离子布植工具114经由一或多个离子布植操作来掺杂基板302的复数个区域。例如，离子布植工具114可在基板302中布植n

如在图4E中进一步所示，可将基板302掺杂，以形成p型区域308。离子布植工具114可掺杂基板302，以在高于n型区域306a的至少一部分、和/或在n型区域306a的至少一部分上方形成p型区域308。离子布植工具114可将p

如在图4F中所示，可蚀刻单元p阱区域320以形成隔离结构324，使得隔离结构324围绕一或多个n型区域306、p型区域308、漏极延伸区域310、漏极区域312、和p型区域316。沉积工具102可在基板302上和单元p阱区域320上形成光阻剂层，曝光工具104可将光阻剂层曝光于辐射源以图案化光阻剂层，显影工具106可显影并移除光阻剂层的多个部分以暴露图案，并且蚀刻工具108可蚀刻单元p阱区域320的多个部分以形成隔离结构324。蚀刻工具108可从单元p阱区域320的顶表面向下蚀刻隔离结构324到单元p阱区域320中。在一些实施方式中，在蚀刻工具108蚀刻单元p阱区域320之后，光阻剂移除工具移除了光阻剂层的多个剩余部分(例如，使用化学剥离剂、电浆灰化器、和/或另一种技术)。

如在图4G中所示，隔离结构324可衬有场布植层(field implant layer,FIL)326。在一些实施方式中，形成场布植层326可经由用p

在一些实施方式中，离子布植工具114结合p

如在图4H中所示，可将氧化物层328填充在高于场布植层326、和/或在高于场布植层326上方的隔离结构324中。沉积工具102可沉积氧化物层328，经由化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术。在将氧化物层328沉积在隔离结构324中之后，平坦化工具110可平坦化氧化物层328。

如在图4I中所示，可蚀刻基板302，以在高于p型区域316、和/或在p型区域316上方、以及在介于n型区域306a和漏极延伸区域310之间形成传输栅极接触件314。沉积工具102可在基板302上形成光阻剂层，曝光工具104可将光阻剂层曝光于辐射源以图案化光阻剂层，显影工具106可显影并移除光阻剂层的多个部分以暴露图案，并且蚀刻工具108可蚀刻基板302的多个部分以形成传输栅极接触件314。蚀刻工具108可从基板302的顶表面向下蚀刻传输栅极接触件314到基板302中。在一些实施方式中，在蚀刻工具108蚀刻基板302之后，光阻剂移除工具移除了光阻剂层的多个剩余部分(例如，使用化学剥离剂、电浆灰化器、和/或另一种技术)。如在图4I中所示，可形成传输栅极接触件314，使得传输栅极接触件314延伸到基板302的顶表面。

在一些实施方式中，传输栅极接触件314掺杂有p

在一些实施方式中，离子布植工具114结合p

氟浓度可在大约每平方厘米(cm

在一些实施方式中，基于与传输栅极接触件314相关联的阈值电压和与浮动的扩散区域漏极延伸区域310和漏极区域312相关联的饱和电流来选择位于界面处的氟的浓度相对于位于界面处的硼的浓度的比率。例如，可选择此比率其使得阈值电压和/或饱和电流分别地近似等于不包括氟的像素感测器的对应的阈值电压和/或对应的饱和电流。据此，可增加硼的浓度，以补偿氟的电负性，使得硼的浓度随着氟浓度的增加而增加。

如在图4J中所示，传输栅极接触件314可衬有氧化物层350。在一些实施方式中，沉积工具102使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术来沉积氧化物层350。在一些实施方式中，形成氧化物层350经由在传输栅极接触件314的侧壁和底表面上的外延成长。

如在图4K中所示，传输栅极接触件314可用多晶硅来填充。沉积工具102可沉积多晶硅，经由化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术。在传输栅极接触件314中的沉积之后，平坦化工具110可将多晶硅平坦化。

如在图4L中所示，栅极介电层330可形成在高于基板302的顶表面和/或在基板302上方，以及在高于单元p阱区域320和/或在单元p阱区域320上方。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术来沉积栅极介电层330。在沉积栅极介电层330之后，平坦化工具110可将栅极介电层330平坦化。

如在图4M中所示，传输栅极电极318b可形成在栅极介电层330上方和/或之上并且耦合到传输栅极接触件314。n掺杂的较上的传输栅极电极区域318a可形成在传输栅极电极318b上方和/或之上。在一些实施方式中，沉积工具102使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术来沉积n掺杂的较上的传输栅极电极区域318a和/或传输栅极电极318b；镀覆工具112使用电镀操作来沉积n掺杂的较上的传输栅极电极区域318a和/或传输栅极电极318b；或其组合。在一些实施方式中，离子布植工具114使用一或多个离子布植操作来形成n掺杂的较上的传输栅极电极区域318a和/或传输栅极电极318b。在一些实施方式中，平坦化工具110在n掺杂的较上的传输栅极电极区域318a和/或传输栅极电极318b的形成之后，将n掺杂的较上的传输栅极电极区域318a和/或传输栅极电极318b平坦化。

如在图4N中所示，侧壁氧化物层332可形成在栅极介电层330上方和/或在栅极介电层330之上、在n掺杂的较上的传输栅极电极区域318a的侧壁上、以及在传输栅极电极318b的侧壁上。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术来沉积侧壁氧化物层332。在沉积侧壁氧化物层332之后，平坦化工具110可将侧壁氧化物层332平坦化。

如在图4N中进一步所示，远程电浆氧化物(RPO)层334可形成在侧壁氧化物层332上方和/或在侧壁氧化物层332之上、在n掺杂的较上的传输栅极电极区域318a的侧壁上方、以及在传输栅极电极318b的侧壁上方。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术来沉积远程电浆氧化物层334。在沉积远程电浆氧化物层334之后，平坦化工具110可将远程电浆氧化物层334平坦化。

如在图4N中进一步所示，接触蚀刻停止层(CESL)336可形成在远程电浆氧化物层334上方和/或之上、在n掺杂的较上的传输栅极电极区域318a的侧壁上方、和在传输栅极电极318b的侧壁上方。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术来沉积接触蚀刻停止层336。在沉积接触蚀刻停止层336之后，平坦化工具110可将接触蚀刻停止层336平坦化。

如在图4O中所示，可在像素感测器300上执行背侧制程，以在基板302的背侧或底侧上方形成p

如在图4P中所示，可形成互连件338(例如，在高于基板302的介电层中)。可形成第一互连件338，使得第一互连件338接触n掺杂的较上的传输栅极电极区域318a。可形成第二互连件338，使得第二互连件338接触漏极区域312。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术来沉积互连件338的材料，镀覆工具112可使用电镀操作来沉积互连件338的材料，或其组合。在沉积互连件338之后，平坦化工具110可将互连件338平坦化。

如在图4Q中所示，可形成金属化层340(例如，在介电层或金属间介电质层上方和/或之上)，使得金属化层340接触互连件338。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术、或另一种类型的沉积技术来沉积金属化层340的材料，镀覆工具112可使用电镀操作来沉积金属化层340的材料；或其组合。在沉积金属化层340之后，平坦化工具110可将金属化层340平坦化。

如以上所述，提供了图4A至图4Q作为实施例。其他实施例可能与关于图4A至图4Q所描述的内容不同。

图5是本文所描述的像素感测器300的另一个实施例的图。图5包括像素感测器300的截面视图。如在图5中所示，像素感测器300包括类似于在图3A至图3C中所示的组件和/或结构的排列。此外，像素感测器300包括深n型区域502，其可称为轴向深n阱、或阵列深n阱(array deep n-well,ADNW)。深n型区域502可被包括在介于p

如以上所述，提供了图5作为实施例。其他实施例可能与关于图5所描述的内容不同。

图6是装置600的实施例组件的图。在一些实施方式中，一或多个半导体制程工具102至114和/或晶圆/晶粒传送工具116可包括一或多个装置600和/或装置600的一或多个组件。如在图6中所示，装置600可包括总线610、处理器620、记忆体630、储存组件640、输入组件650、输出组件660、和通信组件670。

总线610包括能够在装置600的组件之间进行有线和/或无线通信的组件。处理器620包括中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、场效可编程的门阵列、特殊应用集成电路、和/或另一种类型的处理组件。处理器620以硬件、或硬件和软件的组合来实施。在一些实施方式中，处理器620包括能够被编程以执行功能的一或多个处理器。记忆体630包括随机存取记忆体、只读记忆体、和/或另一种类型的记忆体(例如，快闪记忆体、磁性记忆体、和/或光学记忆体)。

储存组件640储存与装置600的操作相关的信息和/或软件。例如，储存组件640可包括硬盘驱动器、磁盘驱动器、光盘驱动器、固态盘驱动器、光盘、数字多功能盘、和/或另一种类型的非暂态计算机可读介质。输入组件650使得装置600能够接收输入，例如使用者输入和/或感测到的输入。例如，输入组件650可包括触摸屏、键盘、小键盘、鼠标、按钮、麦克风、开关、感测器、全球定位系统组件、加速度计、陀螺仪、和/或致动器。输出组件660使得装置600能够例如经由显示器、扬声器、和/或一或多个发光二极管来提供输出。通信组件670使得装置600能够例如经由有线连接和/或无线连接而与其他装置通信。例如，通信组件670可包括接收器、发射器、收发器、数据机、网络接口卡、和/或天线。

装置600可执行本文所描述的一或多个制程。例如，非暂态计算机可读介质(例如，记忆体630和/或储存组件640)可储存由处理器620执行的一组的指令(例如，一或多个指令、代码、软件代码、和/或程序代码)。处理器620可执行该组的指令以执行本文所描述的一或多个制程。在一些实施方式中，由一或多个处理器620执行该组的指令，使得一或多个处理器620和/或装置600执行本文所描述的一或多个制程。在一些实施方式中，可使用硬连线电路来代替这些指令或与这些指令结合，以执行本文所描述的一或多个制程。因此，本文所描述的实施不限于硬件电路和软件的任何特定组合。

提供了在图6中所示的组件的数量和排列作为实施例。装置600可包括与在图6中所示的组件相比的附加的多个组件、较少的组件、不同的组件、或不同排列的组件。附加地或替代地，装置600的一组的组件(例如，一或多个组件)可执行被描述为由装置600的另一组的组件所执行的一或多个功能。

图7是与在像素感测器中的与氟钝化相关联的实施例制程700的流程图。在一些实施方式中，图7的一或多个制程框可由一装置(例如，装置600)来执行。在一些实施方式中，图7的一或多个制程框可由一或多个半导体制程工具(例如，一或多个半导体制程工具102至114)来执行。附加地或替代地，图7的一或多个制程框可经由装置600的一或多个组件来执行，例如处理器620、记忆体630、储存组件640、输入组件650、输出组件660、和/或通信组件670。

如在图7中所示，制程700可包括在像素感测器的基板中形成开口(框710)。例如，如以上所描述的内容，一或多个半导体制程工具102至114可在像素感测器300的基板302中形成开口或沟槽。

如在图7中进一步所示，制程700可包括执行表面处理操作，以沿着开口的底表面和沿着开口的侧壁形成第一复数个硅-氟键(框720)。例如，如以上所描述的内容，一或多个半导体制程工具102至114可执行表面处理操作，以沿着开口的底表面和沿着开口的侧壁形成第一复数个硅-氟键。

如在图7中进一步所示，制程700可包括在执行表面处理操作之后在开口中形成传输栅极接触件(框730)。例如，如以上所描述的内容，在执行表面处理操作之后，一或多个半导体制程工具102至114可在开口中形成传输栅极接触件314。

制程700可包括附加的多个实施方式，例如以下所描述的和/或结合本文别处所描述的一或多个其他制程的任何单个实施方式或多个实施方式的任何组合。

在第一实施方式中，执行表面处理操作包括使用氟来执行清洁操作。在第二实施方式中，单独或与第一实施方式结合，执行表面处理操作包括在开口中的氧化物衬里350的形成之前在开口中执行氟布植操作。

在第三实施方式中，单独或与第一和第二实施方式中的一或多者结合，在底表面处的氟浓度大于在侧壁处的氟浓度。在第四实施方式中，单独或与第一至第三实施方式中的一或多者结合，执行表面处理操作包括在开口中布植p型材料期间执行氟布植操作。

在第五实施方式中，单独或与第一至第四实施方式中的一或多者结合，表面处理操作是第一表面处理操作，并且制程700包括在基板302中形成浅沟槽隔离结构324，并且执行第二表面处理操作以在介于浅沟槽隔离结构324和基板302之间的界面处形成第二复数个硅-氟键。在第六实施方式中，单独或与第一至第五实施方式中的一或多者结合，执行第二表面处理操作包括在用氧化物层328填充浅沟槽隔离结构324之前执行氟布植操作。在第七实施方式中，单独或与第一至第六实施方式中的一或多者结合，执行第二表面处理操作包含在浅沟槽隔离结构324中布植p型材料期间执行氟布植操作。

尽管图7示出了制程700的多个实施例框，但是在一些实施方式中，制程700可包括与在图7中所描绘的那些框相比的附加的多个框、较少的框、不同的框、或不同地排列的多个框。附加地或替代地，制程700的两个或更多个框可并行执行。

以这种方式，本文所描述的实施方式减少了由于在像素感测器中的硅悬键而产生的电子-空穴对。在一些实施方式中，在其他的实施例中，在像素感测器中的硅悬键可经由在像素感测器的各个部分中的硅-氟(Si-F)键合来钝化，像素感测器的各个部分例如传输栅极接触导孔(VTG)或浅沟槽隔离区域。形成硅-氟键经由氟布植和/或另一种类型的半导体制程操作。在一些实施方式中，作为使用氟(F)的清洁操作的部分，形成多个硅-氟键，使得氟可与像素感测器的硅键合。附加地或替代地，硅-氟键形成为掺杂操作的部分，其中硼(B)和/或另一种p型掺杂元素与氟一起使用，使得氟可与像素感测器的硅键合。结果，硅-氟键钝化增加了像素阵列在暗像素和/或白色像素条件下的性能，而不增加形成和/或处理像素阵列的复杂性。例如，硅-氟键钝化可将像素阵列的暗电流减少大约13％或更多，可将像素阵列的暗信号不均匀性(DSNU)减少大约25％或更多，和/或可将在像素阵列中的白色像素减少大约20％或更多。

如上文更详细描述的内容，本文所描述的一些实施方式提供了一种像素感测器。像素感测器包括基板。像素感测器还包括基板中的光电二极管区域、和基板中的浮动的扩散区域。像素感测器还包括在介于光电二极管区域和浮动的扩散区域之间的基板中的传输栅极接触件。像素感测器包括位于介于传输栅极接触件和基板之间的界面处的第一复数个硅-氟键。

在一些实施方式中，在像素感测器中，介于传输栅极接触件的底表面和传输栅极接触件的侧壁之间的角度在大约70度至大约90度的范围内。

在一些实施方式中，在像素感测器中，传输栅极接触件的深度相对于传输栅极接触件的宽度的比率在大约3至大约6的范围内。

在一些实施方式中，像素感测器还包含：浅沟槽隔离结构以及第二复数个硅-氟键。浅沟槽隔离结构邻近于浮动的扩散区域。第二复数个硅-氟键位于介于浅沟槽隔离结构和基板之间的界面处。

在一些实施方式中，在像素感测器中，位于界面处的氟的浓度相对于位于界面处的硼的浓度的比率是基于与传输栅极接触件相关联的阈值电压和与浮动的扩散区域相关联的饱和电流。

在一些实施方式中，像素感测器的尺寸在大约0.1微米(μm)至1.0微米的范围内。

在一些实施方式中，像素感测器还包含：氧化物层。氧化物层介于界面和传输栅极接触件之间。

在一些实施方式中，在像素感测器中，氧化物层的厚度在大约1埃至大约96埃的范围内。

如以上更详细地描述的内容，本文所描述的一些实施方式提供了一种制造半导体结构的方法。此方法包括在像素感测器的基板中形成开口。此方法还包括执行表面处理操作，以沿着开口的底表面和开口的侧壁形成第一复数个硅-氟键。此方法还包括在执行表面处理操作之后，在开口中形成传输栅极接触件。

在一些实施方式中，在制造半导体结构的方法中，其中执行表面处理操作包含：使用氟执行清洁操作。

在一些实施方式中，在制造半导体结构的方法中，其中执行表面处理操作包含：在开口中的一氧化物衬垫的形成之前执行一氟布植操作。

在一些实施方式中，在制造半导体结构的方法中，在底表面处的氟浓度大于在多个侧壁处的氟浓度。

在一些实施方式中，在制造半导体结构的方法中，其中执行表面处理操作包含：在开口中在布植p型材料期间执行氟布植操作。

在一些实施方式中，在制造半导体结构的方法中，其中表面处理操作是第一表面处理操作，并且其中方法还包含：在基板中形成浅沟槽隔离结构；以及执行第二表面处理操作，以在介于浅沟槽隔离结构和基板之间的界面处形成第二复数个硅-氟键。

在一些实施方式中，在制造半导体结构的方法中，其中执行第二表面处理操作包含：在用氧化物材料填充浅沟槽隔离结构之前，执行氟布植操作。

在一些实施方式中，在制造半导体结构的方法中，其中执行第二表面处理操作包含：在浅沟槽隔离结构中在p型材料的布植期间执行氟布植操作。

如上文更详细描述的内，本文所描述的一些实施方式提供了一种半导体结构。此半导体结构包括一基板，此基板包括一沟槽，其中沟槽的底表面和沟槽的多个侧壁包括复数个硅-氟键。此半导体结构还包括氧化物层，此氧化物层衬在沟槽并接触光电二极管区域和浮动的扩散区域。半导体结构还包括填充沟槽的多晶硅层。

在一些实施方式中，在半导体结构中，与沟槽相关联的氟浓度在大约每平方厘米10

在一些实施方式中，在半导体结构中，用多个硼原子来布植沟槽的底表面和多个侧壁。

在一些实施方式中，在半导体结构中，多个硅-氟键位于沟槽的表面下大约0纳米(nm)至大约500纳米的范围之内。

以上概述了数个实施方式的多个特征，以便本领域技术人员可较佳地理解本揭示内容的多个态样。本领域的技术人员应理解，他们可能容易地使用本揭示内容，作为其他制程和结构的设计或修改的基础，以实现与在此介绍的实施方式的相同的目的，和/或达到相同的优点。本领域技术人员亦应理解，与这些均等的建构不脱离本揭示内容的精神和范围，并且他们可进行各种改变、替换、和变更，而不脱离本揭示内容的精神和范围。