三维存储器及其制备方法

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构及其制备方法。

背景技术

三维存储器不但能够在不加电的情况下长期保持存储的信息，而且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步加快三维存储器发展及应用，需要不断提高三维存储器的位密度，并同时减少其位成本。

在常规的三维存储器制备方法中，三维存储器的存储阵列结构和外围电路结构通常分别形成于两个不同的晶圆上，然后通过例如键合等工艺，将外围电路晶圆键合到存储阵列晶圆上，以将外围电路和存储阵列电路连接在一起。然而，随着三维存储器的结构不断向着高层数高密度发展，外围电路晶圆的面积越来越成为一个决定整个chip(芯片)大小的关键性因素。

因而，如何在不影响三维存储器结构性能的前提下，有效缩小外围电路晶圆的尺寸是目前亟待解决的问题。

发明内容

本申请提供了一种可至少部分解决相关技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种制备三维存储器的方法，所述方法包括：在复合衬底上限定的第一区域内形成外围电路，并采用第一填充层覆盖所述第一区域；在所述复合衬底和所述第一填充层上形成叠层结构；去除所述叠层结构位于与所述第一区域相邻的边界区中的部分，以形成暴露出所述复合衬底的凹槽，并采用绝缘介质填充层填充所述凹槽；以及在所述叠层结构位于填充后的所述凹槽远离所述外围电路的一侧的部分中形成沟道结构和台阶结构。

在本申请一个实施方式中，在复合衬底上限定的第一区域内形成外围电路之前，所述方法还包括形成所述复合衬底，形成所述复合衬底包括：将第一衬底的表面与绝缘体上硅中单晶硅层的表面结合；以及去除所述绝缘体上硅的基体，以形成包括所述单晶硅层和所述第一衬底的所述复合衬底。

在本申请一个实施方式中，其中所述第一衬底包括依次形成的基底、衬底阻隔层和衬底半导体层，所述衬底半导体层包括第一衬底半导体层和第二衬底半导体层，且所述第一衬底半导体层与所述第一区域和所述边界区正对，其特征在于，在形成所述沟道结构之后，所述方法还包括：去除所述基底和所述衬底阻隔层，并去除所述第二衬底半导体层以暴露所述单晶硅层和所述沟道结构的功能层；去除暴露的所述功能层以暴露与其对应的所述沟道结构的沟道层；以及在暴露的所述单晶硅层的表面形成分别与所述第一衬底半导体层和暴露的所述沟道层接触的导电层。

在本申请一个实施方式中，在暴露的所述单晶硅层的表面形成分别与暴露的所述沟道层和所述第一衬底半导体层接触的导电层包括：在暴露的所述单晶硅层的表面和所述第一衬底半导体层的表面上形成初始导电层，其中所述初始导电层与暴露的所述沟道层接触；去除所述初始导电层中位于所述第一衬底半导体层的表面上的部分；以及使所述第一衬底半导体层的表面与剩余的所述初始导电层的表面齐平，以形成所述导电层。

在本申请一个实施方式中，其中所述复合衬底包括依次设置的第一衬底和第二衬底，在所述第二衬底中形成所述外围电路的源区、漏区和偏置区，以及在所述第二衬底上形成所述外围电路的栅极结构，其特征在于，所述方法还包括：去除所述第一衬底中分别与所述源区、所述漏区和所述偏置区对应的部分以形成第一开口，并采用绝缘介质层填充所述第一开口；形成暴露出所述第一衬底中的第一衬底半导体层的第二开口，所述第二开口正对所述栅极结构；采用金属层填充所述第二开口以形成所述外围电路的控压电容。

在本申请一个实施方式中，在所述第一区域内形成外围电路，并采用第一填充层覆盖所述第一区域包括：在所述第一区域中形成所述外围电路的浅沟槽隔离结构，其中所述浅沟槽隔离结构贯穿所述单晶硅层并延伸至所述第一衬底中；在所述浅沟槽隔离结构之间的区域中形成所述外围电路的栅极结构；在所述单晶硅层的、位于所述栅极结构的两侧的部分中分别形成源区、漏区和偏置区；以及采用所述第一填充层覆盖所述第一区域。

在本申请一个实施方式中，所述存储器还包括栅极间隙结构，其特征在于，通过形成所述沟道结构、所述栅极间隙结构和所述台阶结构过程中所产生的热量对位于所述源区、所述漏区和所述偏置区的导电杂质进行退火。

在本申请一个实施方式中，在形成所述台阶结构之后，所述方法还包括：在所述边界区的所述绝缘介质填充层中形成外围接触。

在本申请一个实施方式中，在形成所述沟道结构和所述台阶结构之后，所述方法还包括：在所述叠层结构远离所述复合衬底的一侧连接外围电路芯片，其中，所述外围电路芯片包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

在本申请一个实施方式中，所述外围电路包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

本申请另一方面提供了一种三维存储器，所述存储器包括：衬底；外围电路，设置于所述衬底上；叠层结构，设置于所述衬底上，并包括交替叠置的牺牲层和栅极层；沟道结构，贯穿所述叠层结构并延伸至所述衬底中，其中，在所述叠层结构与所述外围电路之间设置有边界区，且所述边界区填充有绝缘介质填充层。

在本申请一个实施方式中，所述衬底包括材质不同的第一部分和第二部分，其中所述外围电路设置于所述第一部分上，所述叠层结构设置于所述第二部分上。

在本申请一个实施方式中，所述第一部分包括通过去除绝缘体上硅的基体而保留的所述绝缘体上硅的单晶硅层，其中，所述外围电路直接设置于所述单晶硅层上。

在本申请一个实施方式中，其中所述第一部分和所述第二部分在第一方向相邻，所述第一部分包括沿垂直于所述第一方向的第二方向依次设置的所述单晶硅层、间隔层和控压电容。

在本申请一个实施方式中，所述存储器还包括设置于所述叠层结构远离所述复合衬底的一侧的外围电路芯片，其中，所述外围电路芯片包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

在本申请一个实施方式中，所述外围电路包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

在本申请一个实施方式中，所述叠层结构位于所述外围电路芯片的衬底和所述衬底之间，所述存储器的焊盘引线位于所述衬底远离所述叠层结构的一侧。

在本申请一个实施方式中，所述边界区位于所述第一部分上或所述第二部分上。

在本申请一个实施方式中，所述存储器还包括：所述存储器还包括：形成于所述边界区的所述绝缘介质填充层中，并延伸至所述衬底的外围接触。

根据本申请至少一个实施方式提供的三维存储器及其制备方法，通过将外围电路与三维存储阵列形成同一平面上，即将外围电路分布在存储阵列晶圆上，可在不影响三维存储器结构性能的前提下，减少外围电路晶圆上外围电路的个数，从而有效缩小外围电路晶圆的尺寸，进而缩小了三维存储器的整体尺寸，提高三维存储器的存储密度。

三维存储器的外围电路可包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合，其中外围高压电路所需衬底较厚，且耐受高温，因而，外围高压电路的制备工艺易于与三维存储阵列的制备工艺兼容。作为一种选择，可将外围高压电路和三维存储阵列形成在同一衬底的同一平面上，而将数量相对较多的外围低压电路和外围超低压电路设置于外围电路芯片上，从而有效缩小三维存储器的整体尺寸，提高三维存储器的存储密度。进一步地，通过在上述位于同一平面的外围电路与三维存储阵列之间形成填充有绝缘介质层的边界区，可避免三维存储阵列制备过程中产生或使用到的、诸如氢或其他等离子体等扩散到外围电路中，进而提高了三维存储器的可靠性。

此外，根据本申请的至少一个实施方式，本申请提供的三维存储器及其制备方法，采用绝缘体上硅中超薄的单晶硅层作为外围电路的衬底，以改善诸如高压MOS晶体管等外围电路的闩锁效应、短沟道效应以及抗辐射能力。进一步地，在采用绝缘体上硅制备的、诸如MOS晶体管等器件结构中，通过在衬底正面设置高掺杂的偏置区，可将其背栅极引出并极化，因而能够有效地去除寄生晶体管，提高外围电路的整体性能。

进一步地，根据本申请的至少一个实施方式，本申请提供的三维存储器及其制备方法，通过形成三维存储阵列的沟道结构、栅极间隙结构和台阶结构过程中所产生的热量对位于同一衬底的外围电路中的源区、漏区和偏置区内的导电杂质进行退火，可提高存储器件制备过程中热处理以及热加工的热利用率。

此外，根据本申请的至少一个实施方式，在本申请提供的三维存储器及其制备方法中，外围电路还包括与三维存储阵列的导电层接触的电气隔离结构(例如，外围电路的衬底中的绝缘介质层)，以提高外围高压电路的电气可靠性。

另外，根据本申请一个实施方式提供的三维存储器及其制备方法，通过将三维存储器的外围接触设置在边界区，可减少外围电路与三维存储阵列之间的绕线，提高传压效果。

进一步地，根据本申请一个实施方式提供的三维存储器及其制备方法，通过在外围电路靠近衬底的一侧形成控压电容，可有效控制外围电路的电压，进而提高外围电路的电气可靠性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请一个实施方式的三维存储器的制备方法流程图；以及

图2至图24分别是根据本申请一个实施方式的制备方法的工艺示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一部分也可被称作第二部分，第一区域也可称为第二区域，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

图1是根据本申请一个实施方式的三维存储器的制备方法1000的流程图。如图1所示，本申请提供一种三维存储器的制备方法1000包括：

S1，在复合衬底上限定的第一区域内形成外围电路，并采用第一填充层覆盖第一区域。

S2，在复合衬底和第一填充层上形成叠层结构。

S3，去除叠层结构位于与第一区域相邻的边界区中的部分，以形成暴露出复合衬底的凹槽，并采用绝缘介质填充层填充凹槽。

S4，在叠层结构位于填充后的凹槽远离外围电路的一侧的部分中形成沟道结构和台阶结构。

下面将结合图2至图24详细说明上述制备方法1000的各个步骤的具体工艺。

步骤S1

图2根据本申请一个实施方式制备方法的、形成第一衬底101后所形成的结构的剖面示意图。图3根据本申请一个实施方式制备方法的、第一衬底101与绝缘体上硅102’结合后所形成的结构的剖面示意图。图4根据本申请一个实施方式制备方法的、形成复合衬底100后所形成的结构的剖面示意图。图5根据本申请一个实施方式制备方法的、形成外围高压电路700的浅沟槽隔离结构701后所形成的结构的剖面示意图。图6根据本申请一个实施方式制备方法的、形成外围高压电路700后所形成的结构的剖面示意图。图7根据本申请一个实施方式制备方法的、形成覆盖第一区域01的第一填充层710后所形成的结构的剖面示意图。

下文将以包括形成于同一衬底(复合衬底)的同一平面上的外围高压电路和三维存储阵列的三维存储器为例，描述三维存储器的制备工艺。然而本领域技术人员应理解，本申请所提供的三维存储器包括形成于同一平面上的外围电路和三维存储阵列，该外围电路可包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合，因而在下文中描述的三维存储器的制备工艺涉及的内容和结构可完全或部分地适用于包括同一平面上的外围电路和三维存储阵列的三维存储器，与其相关或相似的内容不再赘述。如图2至图7所示，步骤S1在复合衬底上限定的第一区域内形成外围高压电路，并采用第一填充层覆盖第一区域可例如包括：制备复合衬底100；在复合衬底100上限定的第一区域01内形成外围高压电路700；以及采用第一填充层710覆盖第一区域01。

具体地，在本申请的一个实施方式中，复合衬底100的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。

在本申请的一个实施方式中，用于支撑在其上的器件结构的复合衬底100可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，依次设置多个由不同材料制备的层而形成。

如图4所示，在本申请的一个实施方式中，复合衬底100可包括第一衬底101以及外围高压电路的衬底102。

具体地，如图2所示，第一衬底101可包括基底(未示出)，以及形成在基底表面的衬底牺牲叠层110。作为一种选择，衬底牺牲叠层110可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。此外，衬底牺牲叠层110还可包括高介电常数介质层，作为另一种选择，衬底牺牲叠层110可包括依次设置的衬底阻隔层113、衬底半导体层112和第二阻隔层111，其中衬底阻隔层113和第二阻隔层111可以例如是氧化硅层，衬底半导体层112可以例如是多晶硅层。进一步地，在衬底半导体层112中，可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。

此外，衬底阻隔层113可设置在基底的表面上，并可包括单层、多层或合适的复合层。作为一种选择，在衬底阻隔层113为复合层时，可包括电介质材料、半导体材料和导电材料中的任意一个或多个。

如图3所示，可选择例如绝缘体上硅SOI中的单晶硅层作为外围高压电路的衬底102。绝缘体上硅SOI包括基体和单晶硅层，其中基体可包括相对厚的体型衬底层(例如，硅衬底层)和相对薄的绝缘二氧化硅中间层。基体主要用于提供机械支撑。单晶硅层的厚度相对于基体非常薄，设置于基体的上方，可在单晶硅层形成蚀刻电路。采用绝缘体上硅中超薄的单晶硅层作为外围高压电路的衬底102，可改善诸如高压MOS晶体管等外围高压电路的闩锁效应、短沟道效应以及抗辐射能力。

进一步地，结合图3和图4，可采用例如键合工艺使绝缘体上硅102’中单晶硅层102的表面与第一衬底101的表面结合。在形成例如键合连接后，可采用任何合适的、例如刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)去除绝缘体上硅102’的基体部分，以得到完全独立的单晶硅层102，从而形成复合衬底100。

三维存储器可包括存储阵列和外围电路。三维存储器的阵列结构与外围电路的结构不同，必须分开制造。外围电路可包括高压电路、低压电路以及超低压电路等。其中，外围高压电路的制备工艺易于与三维存储阵列的制备工艺兼容。作为一种选择，可将外围高压电路和三维存储阵列形成在同一衬底的同一平面上，而将数量相对较多的外围低压电路和外围超低压电路设置于外围电路芯片上，从而有效缩小三维存储器的整体尺寸，提高三维存储器的存储密度。如图5所示，复合衬底100可包括用于形成外围高压电路的第一区域01，以及用于形成三维存储阵列的第二区域02，第二区域02具体可包括核心区和台阶区。在后续工艺中，可在叠层结构位于核心区的部分中形成三维存储器的沟道结构、栅极间隙结构等，在叠层结构位于台阶区的部分中形成虚拟沟道、字线接触等。核心区和台阶区在第一方向(X方向)相邻，并且第一区域01在第一方向邻近第二区域02的台阶区。

此外，上述外围电路可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路可通过CMOS技术形成，但不限于此，本申请在此不作赘述。

如图5至图6所示，在本申请的一个实施方式中，复合衬底100具有相对的第一侧和第二侧。在形成复合衬底100之后，可在复合衬底100的第一区域01内形成外围高压电路700。

具体地，外围高压电路700的制备工艺可采用现有的常规工艺，根据实际需要进行制备。可在第一区域01中形成外围高压电路700的浅沟槽隔离结构701，其中浅沟槽隔离结构701贯穿单晶硅层102并延伸至第一衬底101中。浅沟槽隔离结构701可对外围高压电路中邻近的器件之间进行有效隔离。之后，可在浅沟槽隔离结构701之间的区域中形成外围高压电路700的栅极结构702，栅极结构702包括形成在单晶硅层102中的栅介质层(未示出)；在单晶硅层102的、位于栅极结构702的两侧的部分中分别形成源区703、漏区704和偏置区705。

随着外围高压电路中诸如MOS晶体管等器件尺寸的减小，其源极区域、漏极区域、沟道区域以及栅极结构的尺寸也减小。因而需要提供极浅的源极或漏极结，以避免注入的掺杂剂横向扩散进入沟道中，导致漏电流或较差的击穿性能。在绝缘体上硅SOI上形成的外围高压电路可具有高速的浅结，因而可降低寄生结电容，改善诸如高压MOS晶体管等外围高压电路的闩锁效应、短沟道效应以及抗辐射能力。

进一步地，在采用绝缘体上硅制备的、诸如MOS晶体管等器件结构中，通过在衬底正面设置高掺杂的偏置区705，可将其背栅极引出并极化，因而能够有效地去除寄生晶体管，提高外围高压电路的整体性能。

如图7所示，在形成外围高压电路700后，可采用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺制备第一填充层710以覆盖第一区域01，具体地，可通过上述工艺先形成覆盖复合衬底100的表面的初始第一填充层，再通过去除初始第一填充层中除第一区域01之外的部分形成第一填充层710。第一填充层710全面覆盖第一区域01可避免三维存储器件的制造过程中引入的等离子体气体扩散进入外围高压电路，从而提高产品的可靠性。进一步地，可对第一填充层710的表面进行平坦化处理。可选地，第一填充层710可为氧化物、氮化物或氮氧化物等绝缘介质层。此外，第一填充层710还可为复合结构，以更好地将外围高压电路隔离。

步骤S2

图8根据本申请一个实施方式制备方法的、形成初始叠层结构200’后所形成的结构的剖面示意图。图9根据本申请一个实施方式制备方法的、对初始叠层结构200’执行平坦化处理后所形成的结构的剖面示意图。

如图8至图9所示，步骤S2在复合衬底和第一填充层上形成叠层结构可例如包括：在第一填充层710的表面和复合衬底100的第二区域02的表面上形成初始叠层结构200’；以及对初始叠层结构200’执行平坦化处理，形成叠层结构200。

具体地，在本申请的一个实施方式中，如图8所示，在形成第一填充层710后，可在第一填充层710的表面(顶面及侧面)以及复合衬底100的第二区域02(复合衬底100的、除第一区域01之外的部分)的表面上形成初始叠层结构200’。可采用一个或多个薄膜沉积工艺在上述表面形成初始叠层结构200’，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。

初始叠层结构200’可包括多对彼此交替地堆叠的绝缘层210和栅极牺牲层220。例如，初始叠层结构200’可包括64对、128对或多于128对的绝缘层210和栅极牺牲层220。在一些实施方式中，绝缘层210和栅极牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和栅极牺牲层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。

上文中对单个叠层结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在初始叠层结构200’的厚度的方向上依次堆叠的多个子叠层结构形成初始叠层结构200’，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的单个叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。

结合图8和图9，对初始叠层结构200’的、远离复合衬底100的表面执行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)等，以实现平坦化处理，从而形成平坦的表面201’。通过平坦化处理，能够更容易地使初始叠层结构200’中在不同表面形成的部分的高度保持一致，例如使在第一填充层710的表面形成的部分与在第二区域02的表面上形成的部分的高度保持一致，从而有利于后续通过平整的表面201’进行诸如刻蚀等工艺，以形成叠层结构200。

再次参考图8和图9，在复合衬底100的第二区域02形成叠层结构200后，可继续在叠层结构200中形成三维存储阵列，该三维存储阵列与形成于复合衬底100的第一区域01的外围高压电路700(可理解为三维存储阵列的一部分外围电路)形成于同一衬底的同一平面上，可在不影响三维存储器结构性能的前提下，减少外围电路晶圆上外围电路的个数，从而有效缩小外围电路晶圆的尺寸，进而缩小了三维存储器的整体尺寸，提高三维存储器的存储密度。

步骤S3

图10根据本申请一个实施方式制备方法的、在边界区0211中形成凹槽12后所形成的结构的剖面示意图。图11根据本申请一个实施方式制备方法的、采用绝缘介质填充层13填充凹槽12后所形成的结构的剖面示意图。

如图10至图11所示，步骤S3去除叠层结构位于与第一区域相邻的边界区中的部分，以形成暴露出复合衬底的凹槽，并采用绝缘介质填充层填充凹槽可例如包括：在第一方向邻近第二区域02的边界区0211中形成凹槽12；以及采用绝缘介质填充层13填充凹槽12，以分割外围高压电路700和叠层结构的第二部分202。

如图10所示，可通过诸如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他合适的制造工艺，去除叠层结构200中位于边界区0211的部分，直至暴露出复合衬底100(例如，复合衬底100中位于最外侧并邻近叠层结构200的单晶硅层102)，以形成凹槽12。复合衬底100可包括用于形成外围高压电路的第一区域01，以及用于在后续步骤中形成三维存储阵列的第二区域02，并且第一区域01在第一方向邻近第二区域02的边界区0211。凹槽12将叠层结构200在第一方向(X方向)分割成两个部分，第一部分201以及第二部分202，其中第一部分201形成于第一填充层710上，并正对外围高压电路700。

如图11所示，可采用一个或多个薄膜沉积工艺在凹槽12内填充绝缘介质填充层13，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。绝缘介质填充层13可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于绝缘介质填充层13的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料等，本申请对此不作限定。

由于在后续形成三维存储器的存储阵列等结构的过程中，不可避免会采用多个热处理和热加工工艺，并会产生或使用到诸如氢或其他等离子体，因而为防止上述等离子体扩散到同一衬底的外围高压电路中，需在外围高压电路与三维存储阵列之间的边界区中形成用于隔离的绝缘介质填充层。

进一步地，还可改变绝缘介质填充层在第一方向(字线方向)的尺寸或者在垂直于复合衬底100的方向的厚度，或者改变绝缘介质填充层的结构，例如形成复合绝缘介质填充层，以使上述热处理和热加工所产生的热量能够均匀传输至同一衬底的外围高压电路中，并可对外围高压电路中的源区、漏区和偏置区内的导电杂质进行退火。

步骤S4

图12根据本申请一个实施方式制备方法的、形成沟道结构300后所形成的结构的剖面示意图。图13根据本申请一个实施方式制备方法的、形成台阶结构500后所形成的结构的剖面示意图。

如图12至图13所示，步骤S4在叠层结构位于填充后的凹槽远离外围高压电路的一侧的部分中形成沟道结构和台阶结构可例如包括：在第二部分202中形成沟道结构300；以及在第二部分202中形成台阶结构500。

具体地，作为一种选择，在本申请的一个实施方式中，可去除叠层结构200的第一部分201，仅保留叠层结构200的第二部分202，并在第二部分202中形成三维存储阵列(包括沟道结构和台阶结构等)。作为另一种选择，在本申请的另一实施方式中，也可不去除叠层结构200的第一部分201，而将其作为叠层电容，供三维存储器使用。同时，在叠层结构200的第二部分202中形成三维存储阵列(包括沟道结构和台阶结构等)。

如图12和图13所示，三维存储阵列形成于第二区域02，第二区域02具体可包括核心区022和台阶区021。可在核心区022形成三维存储器的沟道结构300、栅极间隙结构等，在台阶区021形成台阶结构500、虚拟沟道以及字线接触等。核心区022和台阶区021在第一方向(X方向)相邻，并且第一区域01在第一方向邻近第二区域02的台阶区021。边界区0211位于台阶区021中，并邻近第一区域01。

可首先在第二部分202中形成沟道孔，沟道孔可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；此外，也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔可具有贯穿第二部分202并延伸至复合衬底100的圆柱形或柱形形状。

进一步地，在采用双堆叠技术或多堆叠技术形成叠层结构后，叠层结构可包括N个子叠层结构，相应地，沟道孔也可包括N×M个子沟道孔，其中每个子叠层结构可包括M个子沟道孔，其中M≥1，且N≥2。采用双堆叠技术或多堆叠技术在叠层结构的第二部分中形成沟道孔可包括：在初始复合衬底的一侧形成第一子叠层结构并形成M个贯穿第一子叠层结构以及延伸至初始复合衬底中的第一子沟道孔；继续形成后续子叠层结构和子沟道孔，直到形成第N子叠层结构和位于第N子叠层结构中的M个子沟道孔，之后在除第N子叠层结构之外的N-1个子叠层结构中相应的子沟道孔内填入填孔牺牲层；以及基于第N子叠层结构的M个子沟道孔去除N-1个子叠层结构中的填孔牺牲层，使得N个子叠层结构中上下相邻的子沟道孔彼此至少部分对准以得到M个沟道孔。

在沟道孔中形成后，可在沟道孔中形成沟道结构300：在沟道孔中依次形成包括功能层320和沟道层330的沟道结构300，其中功能层320包括依次设置在沟道孔中的阻挡层、电荷捕获层及隧穿层；以及在沟道孔中形成沟道插塞和填充介质层。

在本申请的一个实施方式中，可在沟道孔的内壁上依次形成阻挡层、电荷捕获层及隧穿层，以及在隧穿层的表面形成沟道层330。

可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔中形成功能层320和沟道层330。

具体地，功能层320可包括阻挡电荷流出的阻挡层、形成在阻挡层的表面上、以在三维存储器的操作期间存储电荷的电荷捕获层、以及形成在电荷捕获层的表面上的隧穿层。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧穿层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧穿层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料、另一种宽带隙材料等。

在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320可具有不同于ONO配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。

沟道层330能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧穿层的表面形成沟道层330。

在一些实施方式中，沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质包括但不限于P型掺杂的多晶硅。与沟道孔310类似，沟道层330也延伸穿过叠层结构200并进入复合衬底100中。

在本申请的一个实施方式中，包括阻挡层、电荷捕获层、隧穿层的功能层320和沟道层330贯穿第二部分202并延伸至复合衬底100的衬底牺牲叠层110(如图2所示)中。

如图13所示，在第二部分202中形成台阶区500可通过对第二部分202的边缘部分(例如，台阶区021)执行多个“修整-刻蚀”循环以使第二部分202具有一个或多个倾斜的边缘以及比底部(靠近复合衬底100)介电层对(如图8所示的绝缘层210和栅极牺牲层220)要短的顶部(远离复合衬底100)介电层对。阶梯形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。进一步地，还可形成电介质层以覆盖阶梯。第二部分202的台阶区500可形成在靠近外围高压电路700的一侧的边缘部分(台阶区021)中。

结合图12和图13，可选择不去除第一部分201，也可选择去除第一部分201。当选择去除第一部分201时，在本申请的一些实施方式中，可在形成台阶区500之后，去除第一部分201；在一些其他实施方式中，也可在形成台阶区500之前，去除第一部分201；或者，在一些其他实施方式中，也可在形成台阶结构500的过程中，同时去除第一部分201，本申请对此不作限定。

具体地，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成，此外也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等去除第一部分201，直至暴露出外围高压电路700的第一填充层710的顶面。

图14根据本申请一个实施方式制备方法的、形成栅极间隙结构400和栅极层230后所形成的结构的剖面示意图。

在形成台阶结构500后，本申请提供的三维存储器的制备方法还包括：在第二部分202中形成与沟道结构300具有间距的栅极间隙结构400；形成栅极层230；以及通过形成沟道结构300、栅极间隙结构400和台阶结构500过程中所产生的热量对外围高压电路中位于源区703、漏区704和偏置区705内的导电杂质进行退火。

具体地，台阶结构500还包括虚拟沟道结构600，可为后续形成栅极层的过程中去除栅极牺牲层的操作提供结构支撑。其形成工艺与沟道结构300的形成工艺类似，在此不做赘述。

如图14所示，在形成沟道结构300和台阶结构500后，可在第二部分202中形成与沟道结构300在第一方向(X方向)具有间距的栅极间隙410。

栅极间隙410沿垂直于复合衬底100的方向贯穿第二部分202并延伸至复合衬底100中。可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成栅极间隙410。

进一步地，可将栅极间隙410作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除第二部分202中的全部栅极牺牲层220(如图8所示)以形成牺牲间隙。

在形成牺牲间隙后，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。

此外，在形成栅极层230之前，根据本申请的一个实施方式的三维存储器的制备方法1000还包括采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙的内壁以及在栅极间隙410的内侧壁上形成介质层(未示出)，作为一种选择介质层可以是高介电常数介质层。进一步地，还可采用采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在绝缘层210与栅极层230之间或在介质层与栅极层230之间形成粘合层(例如，氮化钛TiN层，未示出)。

栅极层230可作为字线横向(垂直于叠层结构200的厚度方向)地延伸，在叠层结构200的一个或多个台阶结构500处终止。

此外，在本申请的一些实施方式中，在形成栅极层230之后，还可通过填充栅极间隙410，形成栅极间隙结构400。具体地，可采用例如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅极间隙410中填充介质层以形成栅极间隙结构400。

如图6和图14所示，在本申请提供的制备三维存储器的方法1000中，在复合衬底100的一侧形成的沟道结构300、栅极间隙结构400和台阶结构500(包括虚拟沟道结构)过程中，需要大量的热处理和热加工工艺，例如形成沟道孔、栅极间隙以及虚拟沟道孔的深孔刻蚀工艺等。此外，在复合衬底100的另一侧形成的外围高压电路700中，源区703、漏区704和偏置区705内的导电杂质需要快速热退火以实现热激活和修复。因而，通过三维存储阵列与外围高压电路之间的隔离结构，上述热处理和热加工所生产的热量可传输至同一衬底的外围高压电路中，并可对其中的源区、漏区和偏置区内的导电杂质进行退火。进一步地，还可改变隔离结构在第一方向(字线方向)的尺寸或者在垂直于复合衬底100的方向的高度，以使上述热量能够更均匀地传输至同一衬底的外围高压电路中。

图15根据本申请一个实施方式制备方法的、在叠层结构200远离复合衬底100的一侧连接外围电路芯片3000后形成的结构的剖面示意图。

如图15所示，制备三维存储器的方法1000还包括在叠层结构200中形成与栅极层230电连接的字线接触171；以及在叠层结构200中形成与复合衬底100的阱层形成欧姆接触的外围接触172。

具体地，在形成栅线缝隙结构400之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于外围接触172和字线接触171的开口，其中可在台阶结构500在形成字线接触171的开口，以及在边界区0211中形成外围接触172的开口。

然后，通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料填充用于外围接触172和字线接触171的开口。形成外围接触172和字线接触171的导电材料可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合。在一些实施方式中，当制备外围接触和字线接触时，可在沉积另一导电材料之前沉积导电材料(例如，氮化钛TiN)层作为接触层。

此外，可通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于过孔的开口。一些过孔被配置为用于外围接触172和字线接触171。一些其他过孔被配置为用于每一位线触点，这些位线触点电接触对应的存储单元的上端且单独地寻址对应的存储单元。可以类似于过孔的形成工艺，制作开口，然后填充开口以形成用作与外围器件互连的触点。上述触点分别电连接到上述过孔。在形成互连触点后，可在叠层结构200远离复合衬底100的一侧连接外围电路芯片。

根据本申请一个实施方式提供的三维存储器的制备方法，通过将三维存储器的外围接触设置在边界区，可减少外围高压电路与三维存储阵列之间的绕线，提高传压效果。

图16根据本申请一个实施方式制备方法的、去除复合衬底100中的基底后所形成的结构的剖面示意图。图17根据本申请一个实施方式制备方法的、去除部分衬底阻隔层113后所形成的结构的剖面示意图。图18根据本申请一个实施方式制备方法的、去除部分衬底半导体层112后所形成的结构的剖面示意图。图19根据本申请一个实施方式制备方法的、去除除第一衬底叠层110’之外的部分以及部分暴露的功能层320后所形成的结构的剖面示意图。图20根据本申请一个实施方式制备方法的、形成初始导电层120’后所形成的结构的剖面示意图。图21根据本申请一个实施方式制备方法的、形成导电层120后所形成的结构的剖面示意图。

如图15至图21所示，根据本申请的一个实施方式的三维存储器的制备方法1000还包括：在叠层结构200远离复合衬底100的一侧连接外围电路芯片3000；去除复合衬底100的基底，并去除部分衬底牺牲叠层110，以保留第一衬底叠层110’，其中第一衬底叠层110’包括第一衬底半导体层112’，并暴露单晶硅层102和功能层320；去除暴露的功能层320以暴露与其对应的沟道层330；对暴露的沟道层330进行掺杂；以及在暴露的单晶硅层102的表面形成分别与第一衬底半导体层112’，以及暴露的沟道层330接触的导电层120。

再次参考图15，在形成互连触点后，可在叠层结构200远离复合衬底100的一侧连接外围电路芯片3000。外围电路芯片3000可包括外围低压电路和外围超低压电路。然而，本领域技术人员应理解，本申请所提供的三维存储器及其制备方法，其外围电路芯片可包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。换言之，本申请所提供的三维存储器及其制备方法将三维存储器的外围电路分为两部分，一部分与三维存储阵列形成于同一衬底的同一平面上，另一部分设置在外围电路芯片上，并通过诸如键合工艺等与三维存储阵列所在的存储阵列晶圆结合，从而缩小三维存储器的整体尺寸，提高三维存储器的存储密度。

作为一种选择，基于外围高压电路所需衬底较厚，且耐受高温，其制备工艺易于与三维存储阵列的制备工艺兼容。可将外围高压电路和三维存储阵列形成于同一平面上，而将数量相对较多的外围低压电路和外围超低压电路设置于外围电路芯片上。

此外，在本申请的一个实施方式中，还可将三维存储器的焊盘引线设置在复合衬底100远离叠层结构200的一侧，该部分内容将在下文的后续工艺中详细描述。

具体地，可将外围电路芯片3000放置在存储器件设置有触点的顶表面的上方。然后，进行对准步骤并将外围电路芯片3000的一个表面与叠层结构200的顶表面通过例如键合工艺结合在一起。

通过将外围高压电路与三维存储阵列形成在同一衬底的同一平面上，并将外围低压电路和外围超低压电路设置在另一芯片上。可相对减小外围芯片的整体尺寸，提高三维存储器的存储密度和可集成性。

图16为将图15的结构翻转180°后，并去除复合衬底100中的基底后所形成的结构的剖面示意图。如图16所示，可采用例如机械化学研磨(Chemical Mechanical polishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除部分复合衬底100，例如在复合衬底100中位于最外侧的、并远离叠层结构200的基底，以暴露复合衬底100中的衬底阻隔层113。

如图17所示，进一步地，可采用例如机械化学研磨(Chemical Mechanicalpolishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来继续去除部分复合衬底100。在本申请的一个实施方式中，复合衬底100包括衬底牺牲叠层110(如图2所示)，衬底牺牲叠层110包括形成在基底上的衬底阻隔层113(如图2所示)，可采用上述工艺去除部分衬底阻隔层113，并至少保留其位于第一区域01。作为一种选择，可保留正对第一区域01及边界区0211的部分衬底阻隔层113’。部分衬底阻隔层113’可在后续步骤中与边界区0211的绝缘介质填充层共同保护外围高压电路700。

如图18所示，进一步地，可采用例如机械化学研磨(Chemical Mechanicalpolishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来继续去除部分复合衬底100。在本申请的一个实施方式中，复合衬底100包括衬底牺牲叠层110(如图2所示)，衬底牺牲叠层110包括形成在衬底阻隔层113(如图2所示)上的衬底半导体层112(如图2所示)，衬底半导体层112包括第一衬底半导体层112’和第二衬底半导体层，其中第一衬底半导体层112’正对第一区域01及边界区0211。可采用上述工艺去除第二衬底半导体层，并至少第一衬底半导体层112’位于第一区域01的部分。作为一种选择，第一衬底半导体层112’可与部分衬底阻隔层113’具有相同的延伸长度。

结合图4和图19所示，可采用例如机械化学研磨(Chemical Mechanicalpolishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来继续去除部分复合衬底100。在本申请的一个实施方式中，复合衬底100包括衬底牺牲叠层110，衬底牺牲叠层110包括第二阻隔层111、衬底半导体层112和衬底阻隔层113，可采用上述工艺去除部分衬底阻隔层113，并保留其位于第一区域01以及边界区0211的部分113’。作为一种选择，部分衬底阻隔层113’以及第一衬底半导体层112’可与部分第二阻隔层111’具有相同的延伸长度。

通过上述几个步骤，保留了衬底牺牲叠层110(如图2所示)中位于第一区域01以及边界区0211的第一衬底叠层110’，进一步地，在形成保留的第一衬底叠层110’的同时，还可暴露出单晶硅层102以及功能层320。

第一衬底叠层110’正对外围高压电路700和绝缘介质填充层13，因而可在后续步骤中与绝缘介质填充层13共同保护外围高压电路700，例如，可防止后续形成的导电层中的导电杂质进入外围高压电路700中。

进一步地，如图20所示，还可继续采用例如机械化学研磨(Chemical Mechanicalpolishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除暴露的功能层320，以暴露出与其对应的330。

具体地，去除暴露的功能层320以暴露沟道层330可通过采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来去除暴露的功能层320。换言之，可采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合依次去除暴露的功能层320的阻挡层、电荷捕获层、隧穿层，直至暴露出沟道层330的一部分。

在一些实施方式中，包括阻挡层、电荷存储层、隧穿层的功能层320可具有围绕沟道层330的氧化物-氮化物-氧化物(ONO)结构。可执行ONO去除工艺，依次去除暴露的功能层320中的各层，直至暴露出沟道层330的一部分。

此外，在去除暴露的功能层320的过程中，位于第一衬底叠层110’最外侧的部分衬底阻隔层113’也会被去除，从而暴露第一衬底半导体层112’。

结合图19和图20，在暴露单晶硅层102以及沟道层330后，可在暴露的单晶硅层102的表面形成分别与第一衬底半导体层112’，以及暴露的沟道层330接触的导电层120。

具体地，可在暴露的单晶硅层102的表面和第一衬底半导体层112’的表面上形成初始导电层120’，其中初始导电层120’与暴露的沟道层330接触。可采用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)和金属有机化学气相沉积工艺(MOCVD)中的任意一种或其任何组合等薄膜沉积工艺形成初始导电层120’。

作为一种选择，初始导电层120’可以是通过多次薄膜沉积工艺和其它工艺形成的复合结构，例如由半导体层包裹绝缘层形成的复合结构。

作为另一种选择，初始导电层120’也可以是采用例如包括化学气相沉积、物理气相沉积、原子层沉积和金属有机化学气相沉积工艺中的任意一种或组合形成的高掺杂半导体层。半导体层可掺杂有任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。进一步地，初始导电层120’可以是掺杂有例如N型掺杂剂(例如，P、Ar或Sb)的多晶硅层。

如图21所示，可采用例如光刻、干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他合适的制造工艺，去除初始导电层120’中位于第一衬底半导体层112’的表面上的部分；以及采用例如研磨速率较低的化学机械抛光工艺(Buffer CMP)处理剩余的初始导电层120’的表面，使第一衬底半导体层112’与剩余的初始导电层120’的表面齐平，从而形成导电层120。

此外，在本申请的一个实施方式中，为了实现沟道层330与导电层120之间良好稳定的电连接，提高了三维存储器的电性能，可在形成初始导电层120的步骤之前对暴露的沟道层330进行再次高掺杂。可通过例如离子注入IMP等工艺对暴露的沟道层330进行例如N型掺杂。上述N型掺杂可包括任何合适的例如N型掺杂剂(例如，磷(P)、砷(Ar)或锑(Sb))，以贡献自由电子并且增加本征半导体的导电性。如图21所示，在对暴露的沟道层330进行再次高掺杂之后，沟道层330可包括通过二次掺杂工艺形成的第一沟道层331。

图22根据本申请一个实施方式制备方法的、形成导电层120后所形成的结构的剖面示意图。

如图4、图22至图24所示，在本申请的一个实施方式中，三维存储器的制备方法1000还包括形成外围电路的控压电容。例如，复合衬底100包括依次设置的第一衬底101和第二衬底102(第二衬底102可例如为上文提及的单晶硅层)，在第二衬底102中形成有外围高压电路700的源区703、漏区704和偏置区705，在第二衬底102上形成有外围高压电路700的栅极结构702。形成外围电路的控压电容可包括：去除第一衬底101中分别与源区703、漏区704和偏置区705对应的部分以形成第一开口14，并采用绝缘介质层15填充第一开口14；以及形成暴露出第一衬底101中的第一衬底半导体层(例如，第一衬底半导体层112’)的第二开口(未示出)，第二开口正对栅极结构702；以及采用金属层16填充第二开口以形成外围电路的控压电容706。

具体地，在本申请的一个实施方式中，去除第一衬底半导体层112’中分别与外围高压电路700的源区703、漏区704和偏置区705对应的部分以形成第一开口14，并采用绝缘介质层15填充第一开口14；在导电层120的表面和填充后的第一开口14上形成绝缘支撑层130；以及去除绝缘支撑层130的、正对外围高压电路700的栅极结构702的部分，以形成暴露出第一衬底半导体层112’的第二开口；采用金属层16填充第二开口以形成外围高压电路700的控压电容706。

如图22所示，在本申请的一个实施方式中，可采用例如光刻、干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他合适的制造工艺，去除第一衬底半导体层112’中分别与外围高压电路700的源区703、漏区704和偏置区705对应的部分以形成第一开口14。第一开口14可暴露出部分第二阻隔层111’。

如图23所示，可采用一个或多个薄膜沉积工艺在第一开口14(如图22所示)内填充绝缘介质层15，薄膜沉积工艺可包括但不限于CVD、PVD、ALD或其任何组合，本申请对此不作限定。绝缘介质层15可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于绝缘介质层15的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高K电介质材料等，本申请对此不作限定。

进一步地，可在导电层120的表面、剩余的第一衬底半导体层112’的表面以及填充后的第一开口14上形成绝缘支撑层130。可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺形成绝缘支撑层130。作为一种选择，绝缘支撑层130可选择诸如氧化物等绝缘材料制备，例如氧化硅。进一步地，还可采用例如研磨速率较低的化学机械抛光工艺(Buffer CMP)处理绝缘支撑层130，以便于后续形成接触良好的金属层。

如图24所示，可采用例如光刻、干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他合适的制造工艺，去除绝缘支撑层130的、正对外围高压电路700的栅极结构702的部分，以形成暴露出第一衬底半导体层112’的第二开口。作为一种选择，在衬底半导体层112中，可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。因而，第一衬底半导体层112’可具有一定浓度的导电杂质。可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺形成金属层16，以填充第二开口，从而形成外围高压电路700的第一触点707。金属层16可选择例如钨(W)、钴(Co)、铜(Cu)、铝(Al)等。

在最终形成的三维存储器结构中还包括背离叠层结构200且与导电层120接触的源极触点132，以及与外围接触172接触的触点142。

触点142各自可包括一个或多个金属层(例如，例如钨(W)、钴(Co)、铜(Cu)、铝(Al))或粘合层(例如，氮化钛(TiN))。此外，触点142还包括间隔层(例如，电介质层)，以使触点142与导电层120绝缘。

源极触点132可包括一个或多个导电层，例如金属层(例如，例如钨(W)、钴(Co)、铜(Cu)、铝(Al))或粘合层(例如，氮化钛(TiN))。

作为一种选择，在采用金属层16填充第二开口以形成第一触点707的同时，可形成三维存储器的源极触点132和与外围接触172接触的触点142。

再次参考图24，在采用金属层16填充第二开口后，外围高压电路700的栅极结构702、填充在开口15中的金属层16以及位于两者之间的介质层(绝缘介质层15和部分第二阻隔层111’)组成了外围高压电路700的控压电容706。

根据本申请一个实施方式提供的三维存储器的制备方法，通过在外围高压电路靠近衬底的一侧形成控压电容，可有效控制外围高压电路的电压，进而提高外围高压电路的电气可靠性。

如图24所示，本申请的另一方面还提供了一种三维存储器2000。该三维存储器2000可采用上述任一制备方法制备。该三维存储器2000可包括：衬底100’、外围电路700(作为一种选择，可以是外围高压电路700)、叠层结构200以及沟道结构300，其中叠层结构200与外围电路700均设置于衬底100’上，两者之间设置有边界区0211，边界区0211填充有绝缘介质填充层13。叠层结构200包括交替叠置的栅极层230和绝缘层210。

作为一种选择，外围电路700可设置于衬底100’的第一区域01内，并覆盖有第一填充层710。叠层结构200可设置于衬底100’的第二区域02内。第二区域02的边界区0211邻近第一区域01。

根据本申请一个实施方式提供的三维存储器，通过将外围电路与三维存储阵列形成在同一衬底的同一平面上，可在不影响三维存储器结构性能的前提下，有效缩小外围电路晶圆的尺寸，提高三维存储器的存储密度。进一步地，通过在外围电路与三维存储阵列之间形成填充有绝缘介质层的边界区，可避免三维存储阵列制备过程中产生或使用到的、诸如氢或其他等离子体等扩散到外围电路中，进而提高了三维存储器的可靠性。

三维存储器的外围电路可包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合，其中外围高压电路所需衬底较厚，且耐受高温，因而，外围高压电路的制备工艺易于与三维存储阵列的制备工艺兼容。作为一种选择，可将外围高压电路和三维存储阵列形成在同一衬底的同一平面上，而将数量相对较多的外围低压电路和外围超低压电路设置于外围电路芯片上，从而有效缩小三维存储器的整体尺寸，提高三维存储器的存储密度。

然而本领域技术人员应理解，本申请所提供的三维存储器包括形成于同一平面上的外围电路和三维存储阵列，该外围电路可包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。本申请仅以设置于同一平面的外围高压电路和三维存储阵列为例，描述三维存储器的结构及其制备工艺，对于上述设置于同一平面的外围电路的数量、型号以及具体结构等并不作限定。

换言之，本申请所提供的三维存储器的外围电路可包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。在本申请至少一个实施方式提供的三维存储器中，衬底100’包括材质不同的第一部分和第二部分，例如衬底100’的第一区域01和第二区域02，此外，作为一种选择，第一部分和第二部分可在第一方向(X方向)相邻。另外，三维存储器的外围电路分也可分为两部分，其中一部分可与三维存储阵列形成于同一衬底的同一平面上，例如，将外围电路的一部分(例如，外围电路700)设置于衬底100’的第一部分上，而将叠层结构200(包括三维存储阵列)设置于衬底100’的第二部分上；同时将外围电路的另一部分设置在外围电路芯片上，并通过诸如键合工艺等与三维存储阵列所在的存储阵列晶圆结合，从而缩小三维存储器的整体尺寸，提高三维存储器的存储密度。

因而，在本申请的一个实施方式中，三维存储器2000还包括设置于叠层结构200远离衬底100’的一侧的外围电路芯片3000。外围电路芯片3000包括外围高压电路、外围低压电路和外围超低压电路中的任意一种或组合。

此外，在本申请的一个实施方式中，将边界区0211设置在第二区域02中并邻近第一区域01。因而在该实施方式中，边界区0211可与形成叠层结构200(包括三维存储阵列)的衬底100’的第一部分的材质相同。作为另一种选择，也可将边界区设置在第一区域中，并邻近第二区域。边界区可以形成外围电路的衬底的第二部分的材质相同。换言之，衬底100’可包括材质不同的第一部分和第二部分，可将外围电路的一部分(例如，外围电路700)设置于衬底100’的第一部分上，而将叠层结构200(包括三维存储阵列)设置于衬底100’的第二部分上，两者之间设置有边界区0211。边界区0211可设置第一部分上，也可设置在第二部分上，本申请对此不作限定。

本申请提供的三维存储器2000将用于控制信号进出存储阵列的外围电路分别布置在外围电路芯片3000以及衬底100’上。通过将例如外围高压电路与三维存储阵列形成在同一衬底的同一平面上，并将例如外围低压电路和外围超低压电路设置在另一芯片上，可相对减小外围芯片的整体尺寸，提高三维存储器的存储密度和可集成性。

作为一种选择，外围电路和三维存储阵列所在的衬底100’可以是复合衬底，可在该复合衬底100’的第一部分上形成外围电路700。第一部分可包括通过去除绝缘体上硅的基体而保留的绝缘体上硅的单晶硅层，外围电路700可直接形成在单晶硅层上。

具体地，如图5至图7所示，在本申请的一个实施方式中，衬底100’包括单晶硅层102，外围高压电路700直接设置于单晶硅层102上，并包括贯穿单晶硅层的浅沟槽隔离结构701，设置于浅沟槽隔离结构701之间的区域中的栅极结构702，以及设置于单晶硅层102中、并位于栅极结构702的两侧的部分中的源区703、漏区704和偏置区705。

根据本申请的至少一个实施方式提供的三维存储器，采用绝缘体上硅中超薄的单晶硅层作为外围高压电路的衬底，以改善诸如高压MOS晶体管等外围高压电路的闩锁效应、短沟道效应以及抗辐射能力。进一步地，在采用绝缘体上硅制备的、诸如MOS晶体管等器件结构中，通过在衬底正面设置高掺杂的偏置区，可将其背栅极引出并极化，因而能够有效地去除寄生晶体管，提高外围高压电路的整体性能。

进一步地，再次参考图5至图7和图24，在本申请的一个实施方式中，衬底100’中用于形成外围电路700的第一部分可包括沿第二方向(Z方向)依次设置的单晶硅层102、间隔层(绝缘介质层15和部分第二阻隔层111’)和控压电容706，其中第一方向(X方向)和第二方向(Z方向)可大致垂直。

具体地，衬底100’还包括正对栅极结构702的半导体层(第一衬底半导体层112’)、围绕半导体层设置的绝缘支撑层130，以及设置于半导体层与单晶硅层102之间的间隔层。外围高压电路700还包括填充有金属层16的第一触点707，其中第一触点707深入第一衬底半导体层112’中，以与栅极结构702以及间隔层形成外围高压电路的控压电容706。

根据本申请一个实施方式提供的三维存储器，通过在外围高压电路靠近衬底的一侧形成控压电容，可有效控制外围高压电路的电压，进而提高外围高压电路的电气可靠性。

此外，在本申请的一个实施方式中，三维存储器2000还包括导电层120，以及贯穿叠层结构200并与导电层120接触的沟道结构，沟道结构包括沟道孔和依次形成于沟道孔内壁的功能层和沟道层330。沟道层330还包括通过二次掺杂形成的第一沟道层331。换言之，沟道层330的延伸至导电层120内以及临近导电层120的部分通过二次掺杂工艺而使得其掺杂浓度大于沟道层330的其他部分的掺杂浓度。沟道层330包括通过两次掺杂的第一沟道层，可实现沟道层与导电层之间良好稳定的电连接，提高了三维存储器的电性能。

在本申请的一个实施方式中，导电层120分别与沟道层330以及衬底100’的一部分110’接触，其中衬底的一部分112’正对外围高压电路700和边界区0211。作为一种选择，衬底的一部分112’可包括半导体层。例如，衬底的一部分110’为制备三维存储器2000的初始复合衬底中衬底牺牲叠层的一部分，其包括半导体层或绝缘介质层，可构成衬底中的电气隔离结构，以提高外围高压电路的电气可靠性。

此外，在本申请的一个实施方式中，三维存储器200还包括形成于台阶结构500中且与栅极层230连接的字线接触171，以及形成于边界区0211的绝缘介质填充层13中，并延伸至衬底100’的外围接触172。根据本申请至少一个实施方式提供的三维存储器，通过将三维存储器的外围接触设置在边界区，可减少外围电路与三维存储阵列之间的绕线，提高传压效果。

另外，在本申请的一个实施方式中，叠层结构200位于外围电路芯片3000的衬底和衬底100’之间。三维存储器2000的焊盘引线位于衬底100’远离叠层结构200的一侧。例如，焊盘引线可包括位于衬底100’的一侧，背离叠层结构200且与导电层120接触的源极触点132，以及与外围接触172接触的触点142等。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。