存储系统

相关申请的交叉引用

本申请要求于2019年7月3日提交的申请号为No.10-2019-0080189的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

所公开的技术的各种实施例大体上涉及存储系统，且更具体地，涉及具有被抑制的读取干扰和改进的错误校正能力的存储系统。

背景技术

近来，许多努力集中在开发下一代存储设备上，以代替动态随机存取存储器(DRAM)设备和闪存设备。对应于下一代存储设备的电阻存储设备采用可变电阻材料，该可变电阻材料根据施加到该可变电阻材料上的偏压而具有至少两种不同电阻状态中的任何一种状态。电阻存储设备可以包括例如相变随机存取存储器(PCRAM)设备、电阻式随机存取存储器(RRAM)设备、磁性随机存取存储器(MRAM)设备以及铁电随机存取存储器(FRAM)设备。电阻存储设备可以被配置为包括多个存储单元阵列。所述多个存储单元阵列中的每一个可以具有交叉点单元阵列结构。根据所述交叉点单元阵列结构，存储单元可以位于多个行线与多个列线的各个交叉点处，每个所述存储单元包括串联连接的可变电阻元件和开关元件。就电阻存储设备而言，与其他存储设备相比，用于鉴别数据“0”和数据“1”的读取余量可能相对较小。即使电阻存储设备被设计为具有单级单元(single-level cell)，与NAND型闪存设备相比，用作非易失性存储设备的电阻存储设备也可能表现出较高的错误率。

发明内容

根据一个实施例，一种存储系统包括存储介质、行地址加法电路和列地址加法电路。所述存储介质包括多个矩阵和多个数据输入/输出(I/O)端子。所述行地址加法电路将行地址添加值与用于访问所述多个矩阵的存储单元的输入行地址相加。所述列地址加法电路将列地址添加值与用于访问所述多个矩阵的存储单元的输入列地址相加。所述多个矩阵被配置成为多个矩阵子组，其中每个矩阵子组包括通过数据I/O端子中的公共数据I/O端子来访问的矩阵。所述行地址添加值根据所述矩阵子组而彼此不同，并且所述列地址添加值根据所述矩阵子组而彼此不同。

附图说明

参考附图通过各种实施例示出了所公开技术的某些特征，其中：

图1是示出根据本公开的实施例的存储系统中所包括的存储介质的示例的示意图。

图2是示出图1的存储介质中所包括的存储芯片的配置的示意图。

图3是示出根据本公开的实施例的存储系统的存储芯片中包括的存储体的示例的示意图。

图4是示出根据本公开的实施例的存储系统的存储体中所包括的矩阵的示例的示意图。

图5是示出根据本公开的实施例的存储系统的存储体中所包括的矩阵的矩阵子组分组处理的示例的示意图。

图6是示出根据本公开的实施例的存储系统的每个存储芯片中包括的矩阵子组被分配的矩阵的分布的示例的表。

图7是示出根据本公开的实施例的用于存储系统的每个存储芯片中所包括的矩阵子组的行地址添加值的分布的示例的表。

图8是示出根据本公开的实施例的针对存储系统中包括的每个存储体中的矩阵子组的行地址加法处理的示例的示意图。

图9是示出根据本公开的实施例的用于存储系统的每个存储芯片中所包括的矩阵子组的列地址添加值的分布的示例的表。

图10是示出根据本公开的实施例的针对存储系统中包括的每个存储体中的矩阵子组的列地址加法处理的示例的示意图；

图11示出了根据本公开的实施例的存储系统的行地址加法电路的示例。

图12示出了根据本公开的实施例的存储系统的列地址加法电路的示例。

图13是示出根据本公开的实施例的存储系统中包括的存储芯片的矩阵子组中的被选中的存储单元的分布的示例的示意图。

图14是示出根据本公开的实施例的在存储系统中错误校正目标符号的数量被减少的效果的示例的示意图。

图15是示出根据本公开的实施例的存储系统中包括的存储芯片的存储体的另一示例的示意图。

图16是示出根据本公开的实施例的存储系统的存储体中所包括的矩阵的矩阵子组分组处理的另一示例的示意图。

图17是示出根据本公开的实施例的存储系统的每个存储芯片中所包括的矩阵子组被分配的矩阵的分布的另一示例的表。

图18是示出根据本公开的实施例的用于存储系统的每个存储芯片中所包括的矩阵子组的行地址添加值的分布的另一示例的表。

图19是示出根据本公开的实施例的针对存储系统中包括的每个存储体中的矩阵子组的行地址加法处理的另一示例的示意图。

图20是示出根据本公开的实施例的用于存储系统的每个存储芯片中所包括的矩阵子组的列地址添加值的分布的另一示例的表。

图21是示出根据本公开的实施例的针对存储系统中包括的每个存储体中的矩阵子组的列地址加法处理的另一示例的示意图。

图22示出了根据本公开实施例的存储系统的行地址加法电路的另一示例。

图23示出了根据本公开实施例的存储系统的列地址加法电路的另一示例。

图24是示出根据本公开的实施例的存储系统中包括的存储芯片的矩阵子组中的被选中的存储单元的分布的另一示例的示意图。

图25是示出根据本公开的实施例的在存储系统中错误校正目标符号的数量被减少的效果的另一示例的示意图。

具体实施方式

在实施例的以下描述中，将理解的是，术语“第一”和“第二”旨在标识元件，并且不用于定义元件的特定顺序或数量。另外，当元件被称为位于另一元件“上”、“之上”、“上方”、“以下”或“之下”时，其意图是指相对位置关系，但并不用于限制特定的情况，即该元件直接接触另一元件，或者在它们之间存在至少一个中间元件。因此，本文中所使用的诸如“在...上”、“在...之上”、“在...上方”、“在...以下”、“在...之下”、“在...下方”等术语仅出于描述特定实施例的目的，而不旨在限制本公开的范围。此外，当一个元件被称为“连接”或“耦接”到另一元件时，该元件可以直接电气地或机械地连接或耦接到另一元件，或者可以通过在其间替换其他元件而形成连接关系或耦接关系。

图1是示出根据本公开的实施例的存储系统中包括的存储介质10的示例的示意图。参考图1，存储介质10可以包括多个存储芯片，例如，八个存储芯片(即，第一至第八存储芯片100-0、100-1、100-2，…和100-7)。在一个实施例中，存储介质10可以是存储模块，但不限于此。在一个实施例中，对第一至第八存储芯片100-0、100-1、100-2，…和100-7中的每一个的数据访问可以以128比特为单位执行。在这种情况下，对存储介质10的数据访问可以以128字节为单位来执行。

图2是示出图1的存储介质10中包括的存储芯片100的配置的示意图。参考图2，存储芯片100可以对应于第一至第八存储芯片100-0、100-1、100-2，…和100-7中的一个。因此，存储芯片100可以具有与第一至第八存储芯片100-0、100-1、100-2，…和100-7中的每一个相同的配置。存储芯片100可以包括多个存储体，例如，十六个存储体(例如，第一至第十六存储体110-0、110-1，…和110-15)。对第一至第十六存储体110-0、110-1，…和110-15中的每一个的数据访问可以以128比特为单位执行。在一个实施例中，当8比特的数据构成一个ECC符号时，可以从第一至第十六存储体110-0、110-1，…和110-15中的每一个输出十六个符号。在一个实施例中，可以选择第一至第十六存储体110-0、110-1，…和110-15中的一个来执行数据访问。因此，对存储芯片100的数据访问可以以128比特为单位执行。

图3是示出图2的存储芯片100中包括的存储体111的示例的示意图。参考图3，存储体111可以对应于第一至第十六存储体110-0、110-1，…和110-15中的一个。因此，存储体111可以具有与第一至第十六存储体110-0、110-1，…和110-15中的每一个相同的配置。存储体111可以包括沿着行和列排列的多个矩阵MAT。排列在同一行中的矩阵MAT可以构成一个矩阵组MG。例如，排列在第一行中的矩阵MAT可以构成第一矩阵组MG0，并且排列在第二行中的矩阵MAT可以构成第二矩阵组MG1。类似地，排列在第三行中的矩阵MAT可以构成第三矩阵组MG2，并且排列在第四行中的矩阵MAT可以构成第四矩阵组MG3。

在本实施例中，第一矩阵组MG0可以包括128个矩阵，并且第一矩阵组MG0中的矩阵可以用对应的数字表示。例如，在附图中，数字“0”表示第一矩阵组MG0的第一矩阵MAT，以及数字“127”表示第一矩阵组MG0的第一百二十八矩阵MAT。尽管未在附图中示出，但是其余的矩阵组(即，第二矩阵组至第四矩阵组MG1、MG2和MG3)中的每一个都可以包括128个矩阵。对存储体111的数据访问可以以矩阵组MG为单位执行。即，可以针对属于从第一矩阵组MG0至第四矩阵组MG3中选择的任意一个矩阵组的128个矩阵执行数据访问。对这些矩阵MAT中的一个矩阵的数据访问可以以一比特为单位执行。在这种情况下，对第一矩阵组MG0至第四矩阵组MG3之一的数据访问可以以128比特为单位执行。

在一个实施例中，存储体111可以包括左存储体BANK_L和右存储体BANK_R。如果构成第一矩阵组MG0至第四矩阵组MG3中的每一个矩阵组的矩阵MAT的数量是“M”，则左存储体BANK_L和右存储体BANK_R中的每一个可以包括”M/2”个矩阵。在本实施例中，构成第一矩阵组MG0的128个矩阵之中的第一至第六十四矩阵“0”，…和“63”可以属于左存储体BANK_L，而构成第一矩阵组MG0的128个矩阵之中的第六十五至第一百二十八矩阵“64”，…和“127”可以属于右存储体BANK_R。其余的矩阵组(即，第二至第四矩阵组MG1～MG3)中的每一个也可以被配置为包括以相同方式划分的左存储体BANK_L和右存储体BANK_R。在本实施例中，可以通过多个数据输入/输出(I/O)端子DQ来执行对左存储体BANK_L和右存储体BANK_R的数据访问。如果数据I/O端子DQ的数量是“P”(其中“P”是自然数)并且属于每个矩阵组MG的矩阵MAT的数量是“M”(其中“M”是自然数)，则通过每个数据I/O端子DQ的数据访问可以以“M/(2×P)”个矩阵为单位来执行。尽管在一些附图中，左存储体BANK_L和右存储体BANK_R中的每一个都被示为包括八个数据I/O端子DQ(即，第一至第八数据I/O端子DQ0～DQ7)，但是这些附图是仅为更好地理解本公开而示出的。即，左存储体BANK_L和右存储体BANK_R可以彼此物理地共享第一至第八数据I/O端子DQ0～DQ7。在本实施例中，可以通过第一至第八数据I/O端子DQ0～DQ7来执行对左存储体BANK_L和右存储体BANK_R的数据访问。因为被同时执行数据访问的矩阵MAT的数量为128，所以可以通过第一至第八数据I/O端子DQ0～DQ7中的一个来执行对16个矩阵MAT(对应于左存储体BANK_L中的八个矩阵MAT和右存储体BANK_R中的八个矩阵)的数据访问。

在一个实施例中，第一矩阵组MG0至第四矩阵组MG3中的每一个矩阵组中的矩阵MAT可以以8个矩阵为单位排列，并且可以通过第一至第八数据I/O端子DQ0～DQ7中的一个来执行对八个矩阵的数据访问。例如，可以通过第一数据I/O端子DQ0执行对第一矩阵组MG0的矩阵MAT之中的左存储体BANK_L的第一至第八矩阵“0-7”的数据访问。因为对一个矩阵MAT的数据访问以一比特为单位执行，所以可以通过第一数据I/O端子DQ0将8比特的数据输入到左存储体BANK_L或从左存储体BANK_L输出。类似地，可以通过第二数据I/O端子DQ1执行对第一矩阵组MG0的矩阵MAT之中的左存储体BANK_L的第九至第十六矩阵“8-15”的数据访问。以这种方式，可以通过第八数据I/O端子DQ7执行对第一矩阵组MG0的矩阵MAT之中的左存储体BANK_L的第五十七至第六十四矩阵“56-63”的数据访问。

就通过第一至第八数据I/O端子DQ0～DQ7执行的数据访问而言，右存储体BANK_R可以被配置为与左存储体BANK_L对称。在这种情况下，可以通过第一数据I/O端子DQ0执行对第一矩阵组MG0的矩阵MAT之中的右存储体BANK_R的第一百二十一至第一百二十八矩阵“120-127”的数据访问。类似地，可以通过第二数据I/O端子DQ1执行对第一矩阵组MG0的矩阵MAT之中的右存储体BANK_R的第一百一十三至第一百二十矩阵“112-119”的数据访问。以这种方式，可以通过第八数据I/O端子DQ7执行对第一矩阵组MG0的矩阵MAT之中的右存储体BANK_R的第六十五至第七十二矩阵“64-71”的数据访问。

在左存储体BANK_L中，可以通过第一至第八数据I/O端子DQ0～DQ7中的每一个来传送8比特的数据。类似地，即使在右存储体BANK_R中，也可以通过第一至第八数据I/O端子DQ0～DQ7中的每一个来传送8比特的数据。在一个实施例中，在通过数据I/O端子DQ0～DQ7执行对左存储体BANK_L的数据访问之后，可以通过数据I/O端子DQ0～DQ7执行对右存储体BANK_R的数据访问。因此，可以以128比特为单位执行对存储体111的数据访问。在一个实施例中，可以以符号为单位来执行在对存储介质10的数据访问期间执行的错误校正操作。同时输入到左存储体BANK_L和右存储体BANK_R的“M”比特的数据或者同时从左存储体BANK_L和右存储体BANK_R输出的“M”比特的数据可以被配置为包括”2P”个ECC符号，每个ECC符号包括8比特的数据。在本实施例中，同时输入到左存储体BANK_L和右存储体BANK_R的128比特的数据或者同时从左存储体BANK_R和右存储体BANK_R输出的128比特的数据可以被配置为包括第一至第十六符号SB0～SB15，每个符号包括8比特的数据。

因为构成一个符号的数据比特的数量等于通过左存储体BANK_L或右存储体BANK_R中的一个数据I/O端子DQ传送的数据比特的数量，所以可以将符号与数据I/O端子一对一地匹配。在一个实施例中，通过第一数据I/O端子DQ0输入到左存储体BANK_L的或从左存储体BANK_L输出的8比特的数据可以构成第一符号SB0，并且通过第二数据I/O端子DQ1输入到左存储体BANK_L的或从左存储体BANK_L输出的8比特的数据可以构成第二符号SB1。以相同的方式，通过第八数据I/O端子DQ7输入到左存储体BANK_L的或从左存储体BANK_L输出的8比特的数据可以构成第八符号SB7。类似地，通过第一数据I/O端子DQ0输入到右存储体BANK_R的或从右存储体BANK_R输出的8比特的数据可以构成第九符号SB8，并且通过第二数据I/O端子DQ1输入到右存储体BANK_R的或从右存储体BANK_R输出的8比特的数据可以构成第十符号SB9。以相同的方式，通过第八数据I/O端子DQ7输入到右存储体BANK_R的或从右存储体BANK_R输出的8比特的数据可以构成第十六符号SB15。

图4是示出图3的存储体111中包括的矩阵MAT的示例的示意图。参考图4，矩阵MAT可以具有单元阵列结构，该单元阵列结构包括多个字线(例如，第一字线至第八字线WL0～WL7)，多个位线(例如，第一至第八位线BL0～BL7)，多个存储单元，行解码器121和列解码器122。字线WL0～WL7可以被设置为与对应于行方向的第一方向平行。位线BL0～BL7可以被设置为与对应于列方向的第二方向平行。多个存储单元可以分别位于字线WL0～WL7与位线BL0～BL7的交叉点处。在一个实施例中，多个存储单元可以是非易失性存储单元，诸如PCRAM单元、MRAM单元、纳米浮栅存储(NFGM)单元、RRAM单元或聚合物RAM单元。行解码器121可以被配置为响应于行地址来选择字线WL0～WL7之一。列解码器122可以被配置为响应于列地址来选择位线BL0～BL7之一。

可以针对从矩阵MAT所包括的存储单元中的选中的一个存储单元来执行对矩阵MAT的数据访问。可以由行解码器121选择字线WL0～WL7之一，并可以由列解码器122选择位线BL0～BL7之一。可以由行地址和列地址来指定所选择的字线和所选择的位线。在这种情况下，可以选中位于所选字线和所选位线的交叉点处的一个存储单元。在对矩阵MAT的数据访问期间，可以输出储存在所选存储单元中的数据，或者可以将数据储存到所选存储单元中。例如，如果通过行解码器121和列解码器122选择了第七字线WL6和第八位线BL7，则位于第七字线WL6和第八位线BL7的交叉点处的存储单元125可以被选中，并且可以执行对所选存储单元125的数据访问。因此，可以以一比特为单位执行对矩阵MAT的数据访问。

在读取操作期间，电流可以通过单元阵列结构中的所选位线、所选存储单元和所选字线从列解码器122流向行解码器121。在这种情况下，寄生电流也可能流过与选中的存储单元共享所选位线和所选字线的未选中的存储单元。由于寄生电流，对于所述未选中的存储单元中的任何一个，在下一次读取操作期间可能发生读取干扰现象。读取干扰现象也可能由于行解码器121和列解码器122所产生的热量而发生。因此，如图4中的“近单元”所表示的，被设置为与行解码器121和列解码器122相邻的存储单元可能更严重地遭受读取干扰现象。

图5和图6示出了根据本公开的实施例的存储系统中的矩阵的子组分组处理的示例。具体地，图5是示出图3的存储体111中包括的矩阵的子组分组处理的示例的示意图，而图6是示出图1所示的第一至第八存储芯片100-0、100-1，…和100-7中的每一个中包括的矩阵子组被分配的矩阵的分布的示例的表。在图5中，与图3中所使用的相同的附图标记和符号表示相同的元件。首先，参考图5，构成存储体111的矩阵MAT可以被划分为多个矩阵子组SG。矩阵子组SG的数量可以被设置为等于数据I/O端子DQ的数量。每个矩阵子组SG中包括的矩阵MAT的数量可以等于通过每个数据I/O端子DQ传送的数据比特的数量。即，彼此共享一个数据I/O端子DQ的矩阵可以构成一个矩阵子组SG。如本实施例中所述，当数据I/O端子DQ的数量为八时，矩阵MAT可以被划分为八个矩阵子组(即，第一至第八矩阵子组SG0～SG7)。因为在数据访问期间通过一个数据I/O端子DQ传送16比特的数据(左存储体BANK_L的8比特的数据和右存储体BANK_R的8比特的数据)，所以可以为每个矩阵子组SG分配16个矩阵MAT。

具体地，第一矩阵子组SG0可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第一数据I/O端子DQ0的矩阵。因此，第一矩阵子组SG0可以包括第一矩阵组MG0的矩阵之中的第一至第八矩阵“0-7”和第一百二十一至第一百二十八矩阵“120-127”。另外，第一矩阵子组SG0可以被配置为包括第二至第四矩阵组MG1～MG3中的每一个矩阵组的左存储体BANK_L和右存储体BANK_R中的彼此共享第一数据I/O端子DQ0的矩阵。因此，被输入到属于第一矩阵子组SG0的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第一矩阵子组SG0的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第一符号SB0，并且被输入到属于第一矩阵子组SG0的矩阵之中的在右存储体BANK_R中的矩阵的数据或者从属于第一矩阵子组SG0的矩阵之中的在右矩阵BANK_R中的矩阵输出的数据可以构成第九符号SB8。

第二矩阵子组SG1可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第二数据I/O端子DQ1的矩阵。因此，第二矩阵子组SG1可以包括第一矩阵组MG0的矩阵之中的第九至第十六矩阵“8-15”和第一百一十三至第一百二十矩阵“112-119”。另外，第二矩阵子组SG1可以被配置为包括第二至第四矩阵组MG1～MG3中的每一个矩阵组的左存储体BANK_L和右存储体BANK_R中的彼此共享第二数据I/O端子DQ1的矩阵。因此，被输入到属于第二矩阵子组SG1的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第二矩阵子组SG1的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第二符号SB1，并且被输入到属于第二矩阵子组SG1的矩阵之中的在右存储体BANK_R中的矩阵的数据或者从属于第二矩阵子组SG1的矩阵之中的在右矩阵BANK_R中的矩阵输出的数据可以构成第十符号SB9。

第三矩阵子组SG2可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第三数据I/O端子DQ2的矩阵。因此，第三矩阵子组SG2可以包括第一矩阵组MG0的矩阵之中的第十七至第二十四矩阵“16-23”和第一百零五至第一百一十二矩阵“104-111”。另外，第三矩阵子组SG2可以被配置为包括第二至第四矩阵组MG1～MG3中的每一个矩阵组的左存储体BANK_L和右存储体BANK_R中的彼此共享第三数据I/O端子DQ2的矩阵。因此，被输入到属于第三矩阵子组SG2的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第三矩阵子组SG2的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第三符号SB2，并且被输入到属于第三矩阵子组SG2的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第三矩阵子组SG2的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第十一符号SB10。

第四矩阵子组SG3可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第四数据I/O端子DQ3的矩阵。因此，第四矩阵子组SG3可以包括第一矩阵组MG0的矩阵之中的第二十五至第三十二矩阵“24-31”和第九十七至第一百零四矩阵“96-103”。另外，第四矩阵子组SG3可以被配置为包括第二至第四矩阵组MG1～MG3中的每一个矩阵组的左存储体BANK_L和右存储体BANK_R中的彼此共享第四数据I/O端子DQ3的矩阵。因此，被输入到属于第四矩阵子组SG3的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第四矩阵子组SG3的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第四符号SB3，并且被输入到属于第四矩阵子组SG3的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第四矩阵子组SG3的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第十二符号SB11。

第五矩阵子组SG4可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第五数据I/O端子DQ4的矩阵。因此，第五矩阵子组SG4可以包括第一矩阵组MG0的矩阵之中的第三十三至第四十矩阵“32-39”和第八十九至第九十六矩阵“88-95”。另外，第五矩阵子组SG4可以被配置为包括第二至第四矩阵组MG1～MG3中的每一个矩阵组的左存储体BANK_L和右存储体BANK_R中的彼此共享第五数据I/O端子DQ4的矩阵。因此，被输入到属于第五矩阵子组SG4的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第五矩阵子组SG4的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第五符号SB4，并且被输入到属于第五矩阵子组SG4的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第五矩阵子组SG4的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第十三符号SB12。

第六矩阵子组SG5可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第六数据I/O端子DQ5的矩阵。因此，第六矩阵子组SG5可以包括第一矩阵组MG0的矩阵之中的第四十一至第四十八矩阵“40-47”和第八十一至第八十八矩阵“80-87”。另外，第六矩阵子组SG5可以被配置为包括第二至第四矩阵组MG1～MG3中的每一个矩阵组的左存储体BANK_L和右存储体BANK_R中的彼此共享第六数据I/O端子DQ5的矩阵。因此，被输入到属于第六矩阵子组SG5的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第六矩阵子组SG5的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第六符号SB5，并且被输入到属于第六矩阵子组SG5的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第六矩阵子组SG5的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第十四符号SB13。

第七矩阵子组SG6可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第七数据I/O端子DQ6的矩阵。因此，第七矩阵子组SG6可以包括第一矩阵组MG0的矩阵之中的第四十九至第五十六矩阵“48-55”和第七十三至第八十矩阵“72-79”。另外，第七矩阵子组SG6可以被配置为包括第二至第四矩阵组MG1～MG3中的每一个矩阵组的左存储体BANK_L和右存储体BANK_R中彼此共享第七数据I/O端子DQ6的矩阵。因此，被输入到属于第七矩阵子组SG6的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第七矩阵子组SG6的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第七符号SB6，并且被输入到属于第七矩阵子组SG6的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第七矩阵子组SG6的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第十五符号SB14。

第八矩阵子组SG7可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第八数据I/O端子DQ7的矩阵。因此，第八矩阵子组SG7可以包括第一矩阵组MG0的矩阵之中的第五十七至第七十二矩阵“56-71”。另外，第八矩阵子组SG7可以被配置为包括第二至第四矩阵组MG1～MG3中的每一个矩阵组的左存储体BANK_L和右存储体BANK_R中的彼此共享第八数据I/O端子DQ7的矩阵。因此，被输入到属于第八矩阵子组SG7的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第八矩阵子组SG7的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第八符号SB7，并且被输入到属于第八矩阵子组SG7的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第八矩阵子组SG7的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第十六符号SB15。

参考图6，在第一存储芯片(CHIP0)100-0的存储体中属于矩阵组MG0～MG3中的每个矩阵组的矩阵MAT可以被划分为第一至第八矩阵子组SG0～SG7。虽然图6仅示出了针对第一矩阵组MG0中的矩阵子组SG0～SG7的矩阵的分布，但是其余的矩阵组MG1～MG3的每一个矩阵组中的矩阵子组SG0～SG7的矩阵也可以呈现如图6所示的相同的分布。另外，第一存储芯片(CHIP0)100-0中的每个其余存储体的矩阵也可以表现出与图6所示相同的分布。第一存储芯片(CHIP0)100-0中的矩阵子组SG的矩阵可以表现出与参考图5所描述的相同的分布。

在第二存储芯片(CHIP1)100-1的存储体中属于每个矩阵组的矩阵MAT可以被划分为第九至第十六矩阵子组SG8～SG15。例如，第二存储芯片(CHIP1)100-1的第九矩阵子组SG8可以被配置为包括第129至第136矩阵“128-135”(对应于第一存储芯片(CHIP0)中的第一至第八矩阵“0-7”)和第249至第256矩阵“248-255”(对应于第一存储芯片(CHIP0)中的第121至第128矩阵“120-127”)。类似地，在第八存储芯片(CHIP7)100-7的存储体中属于每个矩阵组的矩阵MAT可以被划分为第五十七至第六十四矩阵子组SG56～SG63。例如，第八存储芯片(CHIP7)100-7的第六十四矩阵子组SG63可以被配置为包括第953至第968矩阵“952-967”(对应于第一存储芯片(CHIP0)中的第五十七至第七十二矩阵“56-71”)。

根据上述配置，当存储介质被配置为包括八个存储芯片，每个存储芯片包括多个存储体，并且通过八个数据I/O端子执行对每个存储体的数据访问时，在单个数据访问处理期间访问的矩阵可以被划分为64个矩阵子组(即，第一至第六十四矩阵子组SG0～SG63)。每个矩阵子组可以被配置为包括十六个矩阵。根据本公开的实施例的存储系统可以为矩阵子组中的各个矩阵子组分配不同的行地址和列地址。在这种情况下，在矩阵中被访问的存储单元的位置可以根据通过同一数据I/O端子执行数据访问处理的矩阵(即，根据矩阵子组)而彼此不同。结果，近单元可以集中在一个符号(即，通过一个数据I/O端子DQ访问的数据)上。因此，当以符号为单位执行错误校正操作时，与近单元分散在若干符号中的情况相比，可以更有效地执行错误校正操作。此外，即使当由于数据I/O端子的故障而发生错误时，要校正的符号的数量也可以不增加。

图7是示出用于图1所示的存储芯片100-0，…和100-7中的每一个所包括的矩阵子组SG的行地址添加值的分布的示例的表。参考图7，针对属于第一至第八存储芯片CHIP0～CHIP7所包括的第一至第六十四矩阵子组SG0～SG63的所有矩阵，可以以矩阵子组SG为单位将行地址添加值与被输入到存储芯片的行地址相加。行地址添加值可以被设置为具有针对矩阵子组SG的加权值。即，第一至第六十四矩阵子组SG0～SG63可以具有彼此不同的行地址添加值。在一个实施例中，第一至第六十四矩阵子组SG0～SG63的行地址添加值可以顺序地增大。

第一至第六十四矩阵子组SG0～SG63的行地址添加值的增量可以根据每个矩阵MAT的单元阵列结构而设置得不同。当矩阵MAT包括具有“R”个行地址(“R”表示自然数)的单元阵列结构并且矩阵子组SG的数量为“J”时(“J”表示自然数)时，矩阵子组SG的行地址添加值的增量可以被设置为“R/J”。例如，当矩阵MAT的单元阵列结构被设计为具有4096个行地址并且矩阵子组SG的数量为64时，矩阵子组SG的行地址添加值的增量可以被设置为64，使得所有的单元阵列结构的行地址均等地分布在64个矩阵子组SG中。因此，可以将行地址添加值“+64”与针对第一存储芯片(CHIP0)的第一矩阵子组SG0中的矩阵“0-7”和“120-127”的输入行地址相加，并且可以将行地址添加值“+128”与针对第一存储芯片(CHIP0)的第二矩阵子组SG1中的矩阵“8-15”和“112-119”的输入行地址相加。以这种方式，可以将行地址添加值“+512”与针对第一存储芯片(CHIP0)的第八矩阵子组SG7中的矩阵“56-71”的输入行地址相加。

可以将行地址添加值“+576”与针对第二存储芯片(CHIP1)的第一矩阵子组(对应于第九矩阵子组SG8)中的矩阵“128-135”和“248-255”的输入行地址相加。此外，与针对从第二存储芯片(CHIP1)的第二矩阵子组(对应于第十矩阵子组SG9)到第二存储芯片(CHIP1)的第八矩阵子组(对应于第十六矩阵子组SG15)的矩阵的输入行地址相加的行地址添加值可以被设置为以“64”的增量顺序地增大。用于第三至第八存储芯片的行地址添加值也可以通过与上述相同的方式来设置。例如，可以将行地址添加值“+3648”与针对第八存储芯片(CHIP7)的第一矩阵子组(对应于第57矩阵子组SG56)中的矩阵“896-903”和“1016-1023”的输入行地址相加，并且与针对从第八存储芯片(CHIP7)的第二矩阵子组(对应于第58矩阵子组SG57)到第八存储芯片(CHIP7)的第八矩阵子组(对应于第64矩阵子组SG63)的矩阵的输入行地址相加的行地址添加值可以被设置为顺序地增加“64”。

图8是示出针对图5的存储体111中的矩阵子组SG的行地址加法处理的示例的示意图。参考图8，在对第一存储芯片(CHIP0)的第一矩阵组MG0的数据访问的示例中，第一存储芯片(CHIP0)中被选中的存储体的矩阵之中的通过第一数据I/O端子DQ0访问的左存储体BANK_L的矩阵“0-7”和右存储体BANK_R的矩阵“120-127”可以构成第一矩阵子组SG0。可以将行地址添加值“+64”与针对构成第一矩阵子组SG0的矩阵“0-7”和“120-127”的输入行地址相加。因此，在构成第一矩阵子组SG0的矩阵“0-7”和“120-127”的每个矩阵中被访问的存储单元的行地址可以从输入的行地址被改变“+64”。因为以矩阵子组SG为单位执行对行地址的加法，所以针对构成第一矩阵子组SG0的矩阵“0-7”和“120-127”的行地址可以以相同的增量被改变。

针对构成其余矩阵子组(即第二至第八矩阵子组SG1～SG7)中的每一个矩阵子组的矩阵的行地址变化可以类似于针对构成第一矩阵子组SG0的矩阵的行地址变化而发生。例如，可以将行地址添加值“+512”与针对构成第八矩阵子组SG7的矩阵(即，通过第八数据I/O端子DQ7访问的左存储体BANK_L中的矩阵“56-63”和右存储体BANK_R中的矩阵“64-71”)的输入行地址相加。因此，在构成第八矩阵子组SG7的矩阵“56-71”的每个矩阵中被访问的存储单元的行地址可以从输入行地址被改变“+512”的值。即使在这种情况下，由于以矩阵子组SG为单位执行对行地址的加法，因此针对构成第八矩阵子组SG7的矩阵“56-71”的行地址可以被改变相同的增量。其余每个存储芯片(即，第二至第八存储芯片CHIP1～CHIP7)的行地址变化也可以通过图7所示的行地址添加值以矩阵子组为单位发生。

图9是示出根据本公开的实施例的用于存储系统的每个存储芯片中所包括的矩阵子组的列地址添加值的分布的示例的表。参考图9，针对属于第一至第八存储芯片CHIP0～CHIP7中所包括的第一至第六十四矩阵子组SG0～SG63的所有矩阵，可以将列地址添加值以矩阵子组SG为单位与输入到存储芯片的列地址相加。列地址添加值可以被设置为具有针对矩阵子组SG的加权值。即，第一至第六十四矩阵子组SG0～SG63可以具有彼此不同的列地址添加值。在一个实施例中，第一至第六十四矩阵子组SG0～SG63的列地址添加值可以顺序地增大。

第一至第六十四矩阵子组SG0～SG63的列地址添加值的增量可以根据每个矩阵MAT的单元阵列结构而被设置得不同。当矩阵MAT包括具有“C”个列地址(“C”表示自然数)的单元阵列结构并且矩阵子组SG的数量是“J”(“J”表示自然数)时，可以将矩阵子组SG的列地址添加值的增量设置为“C/J”。例如，当矩阵MAT的单元阵列结构被设计为具有2048个列地址并且矩阵子组SG的数量是64时，可以将矩阵子组SG的列地址添加值的增量设置为32，使得所有的单元阵列结构的列地址均等地分布在64个矩阵子组SG中。因此，可以将列地址添加值“+32”与针对第一存储芯片(CHIP0)的第一矩阵子组SG0中的矩阵“0-7”和“120-127”的输入列地址相加，并且可以将列地址添加值“+64”与针对第一存储芯片(CHIP0)的第二矩阵子组SG1中的矩阵“8-15”和“112-119”的输入列地址相加。以此方式，可以将列地址添加值“+256”与针对第一存储芯片(CHIP0)的第八矩阵子组SG7中的矩阵“56-71”的输入列地址相加。

可以将列地址添加值“+288”与针对第二存储芯片(CHIP1)的第一矩阵子组(对应于第九矩阵子组SG8)中的矩阵“128-135”和“248-255”的输入列地址相加。而且，与针对从第二存储芯片(CHIP1)的第二矩阵子组(对应于第十矩阵子组SG9)到第二存储芯片(CHIP1)的第八矩阵子组(对应于十六矩阵子组SG15)的矩阵的输入列地址相加的列地址添加值可以设置为以”32”的增量顺序地增大。也可以通过与上述相同的方式来设置用于第三存储芯片至第八存储芯片的列地址添加值。例如，可以将列地址添加值“+1824”与针对第八存储芯片(CHIP7)的第一矩阵子组(对应于第57矩阵子组SG56)中的矩阵“896-903”和“1016-1023”的输入列地址相加，并且与针对从第八存储芯片(CHIP7)的第二矩阵子组(对应于第58矩阵子组SG57)到第八存储芯片(CHIP7)的第八矩阵子组(对应于第64矩阵子组SG63)的矩阵的输入列地址相加的列地址添加值可以被设置为以“32”的增量顺序地增大。

图10是示出针对图5的存储体111中的矩阵子组SG的列地址加法处理的示例的示意图。参考图10，在对第一存储芯片(CHIP0)的第一矩阵组MG0的数据访问的示例中，列地址添加值“+32”可以与针对第一存储芯片(CHIP0)中的被选中的存储体的矩阵之中的构成第一矩阵子组SG0的矩阵“0-7”和“120-127”的输入列地址相加。因此，在构成第一矩阵子组SG0的矩阵“0-7”和“120-127”的每个矩阵中被访问的存储单元的列地址可以从输入列地址被改变“+32”。因为对列地址的加法是以矩阵子组SG为单位执行的，所以针对构成第一矩阵子组SG0的矩阵“0-7”和“120-127”的列地址可以以相同的增量改变。

针对构成其余矩阵子组(即，第二至第八矩阵子组SGl～SG7)中的每一个矩阵子组的矩阵的列地址变化可以类似于针对构成第一矩阵子组SG0的矩阵的列地址变化而发生。例如，可以将列地址添加值“+256”与针对构成第八矩阵子组SG7(即，通过第八数据I/O端子DQ7访问的左存储体BANK_L中的矩阵“56-63”和右存储体BANK_R中的矩阵“64-71”)的矩阵的输入列地址相加。因此，在构成第八矩阵子组SG7的矩阵“56-71”中的每一个矩阵中的被访问的存储单元的列地址可以从输入列地址改变“+256”的值。即使在这种情况下，由于以矩阵子组SG为单位执行对列地址的加法，因此针对构成第八矩阵子组SG7的矩阵“56-71”的列地址可以以相同的增量改变。其余的存储芯片(即，第二至第八存储芯片CHIP1～CHIP7)中的每一个存储芯片的列地址变化也可以以矩阵子组为单位通过图9所示的列地址添加值发生。

图11和图12分别示出了根据本公开实施例的存储系统的行地址加法电路210和列地址加法电路220的示例。首先，参考图11，根据实施例的存储系统可以包括行地址加法电路210。行地址加法电路210可以被配置为包括多个行地址加法器，例如，第一至第八行地址加法器210-1，…和210-8。第一至第八行地址加法器210-1，…和210-8可以共同接收输入行地址ADDR_R1。第一行地址加法器210-1可以将第一行添加值(例如，“+64”)与输入行地址ADDR_R1相加，并且可以将相加的结果输出为第一行地址ADDR_R11。从第一行地址加法器210-1输出的第一行地址ADDR_R11可以被输入到构成第一矩阵子组SG0的所有的矩阵。因此，可以在构成第一矩阵组MG0的第一矩阵子组SG0的矩阵(即，通过第一数据I/O端子DQ0访问的矩阵“0-7”和“120-127”)中选择具有与改变后的行地址相对应的第一行地址ADDR_R11的存储单元。在本实施例的情况下，因为第一行地址加法器210-1将“+64”的值与输入行地址ADDR_R1相加，所以在通过第一数据I/O端子DQ0访问的矩阵“0-7”和“120-127”中的被选中的存储单元可以具有第一行地址ADDR_R11，该地址从输入行地址ADDR_R1增加了“+64”。

第二行地址加法器210-2可以将第二行添加值(例如，“+128”)与输入行地址ADDR_R1相加，并且可以将相加的结果输出为第二行地址ADDR_R12。从第二行地址加法器210-2输出的第二行地址ADDR_R12可以被输入到构成第二矩阵子组SG1的所有的矩阵。因此，可以在构成第一矩阵组MG0的第二矩阵子组SG1的矩阵(即，通过第二数据I/O端子DQ1访问的矩阵“8-15”和“112-119”)中选择具有与改变后的行地址相对应的第二行地址ADDR_R12的存储单元。在本实施例的情况下，因为第二行地址加法器210-2将值“+128”与输入行地址ADDR_R1相加，所以在通过第二数据I/O端子DQ1访问的矩阵“8-15”和“112-119”中的被选中的存储单元可以具有第二行地址ADDR_R12，该地址从输入行地址ADDR_R1增加了“+128”。

第三行地址加法器210-3可以将第三行添加值(例如，“+192”)与输入行地址ADDR_R1相加，并且可以将相加的结果输出为第三行地址ADDR_R13。从第三行地址加法器210-3输出的第三行地址ADDR_R13可以被输入到构成第三矩阵子组SG2的所有的矩阵。因此，可以在构成三第一矩阵组MG0的第矩阵子组SG2的矩阵(即，通过第三数据I/O端子DQ2访问的矩阵“16-23”和“104-111”)中选择具有与改变后的行地址相对应的第三行地址ADDR_R13的存储单元。在本实施例的情况下，因为第三行地址加法器210-3将值“+192”与输入行地址ADDR_R1相加，所以在通过第三数据I/O端子DQ2访问的矩阵“16-23”和”104-111”中的被选中的存储单元可以具有第三行地址ADDR_R13，该地址从输入行地址ADDR_R1增加了“+192”。

第四行地址加法器210-4可以将第四行添加值(例如，“+256”)与输入行地址ADDR_R1相加，并且可以将相加的结果输出为第四行地址ADDR_R14。从第四行地址加法器210-4输出的第四行地址ADDR_R14可以被输入到构成第四矩阵子组SG3的所有的矩阵。因此，可以在构成第一矩阵组MG0的第四矩阵子组SG3的矩阵(即，通过第四数据I/O端子DQ3访问的矩阵“24-31”和“96-103”)中选择具有与改变后的行地址相对应的第四行地址ADDR_R14的存储单元。在本实施例的情况下，因为第四行地址加法器210-4将值“+256”与输入行地址ADDR_R1相加，所以在通过第四数据I/O端子DQ3访问的矩阵“24-31”和“96-103”中的被选中的存储单元可以具有第四行地址ADDR_R14，该地址从输入行地址ADDR_R1增加了“+256”。

第五行地址加法器210-5可以将第五行添加值(例如，“+320”)与输入行地址ADDR_R1相加，并且可以将相加的结果输出为第五行地址ADDR_R15。从第五行地址加法器210-5输出的第五行地址ADDR_R15可以被输入到构成第五矩阵子组SG4的所有的矩阵。因此，可以在构成第一矩阵组MG0的第五矩阵子组SG4的矩阵(即，通过第五数据I/O端子DQ4访问的矩阵“32-39”和“88-95”)中选择具有与改变后的行地址相对应的第五行地址ADDR_R15的存储单元。在本实施例的情况下，因为第五行地址加法器210-5将值“+320”与输入行地址ADDR_R1相加，所以在通过第五数据I/O端子DQ4访问的矩阵“32-39”和“88-95”中的被选中的存储单元可以具有第五行地址ADDR_R15，该地址从输入行地址ADDR_R1增加了“+320”。

第六行地址加法器210-6可以将第六行添加值(例如，“+384”)与输入行地址ADDR_R1相加，并且可以将相加的结果输出为第六行地址ADDR_R16。从第六行地址加法器210-6输出的第六行地址ADDR_R16可以被输入到构成第六矩阵子组SG5的所有的矩阵。因此，可以在构成第一矩阵组MG0的第六矩阵子组SG5的矩阵(即，通过第六数据I/O端子DQ5访问的矩阵“40-47”和“80-87”)中选择具有与改变后的行地址相对应的第六行地址ADDR_R16的存储单元。在本实施例的情况下，因为第六行地址加法器210-6将值“+384”与输入行地址ADDR_R1相加，所以在通过第六数据I/O端子DQ5访问的矩阵“40-47”和“80-87”中的被选中的存储单元可以具有第六行地址ADDR_R16，该地址从输入行地址ADDR_R1增加了“+384”。

第七行地址加法器210-7可以将第七行添加值(例如，“+448”)与输入行地址ADDR_R1相加，并且可以将相加的结果输出为第七行地址ADDR_R17。从第七行地址加法器210-7输出的第七行地址ADDR_R17可以被输入到构成第七矩阵子组SG6的所有的矩阵。因此，可以在构成第一矩阵组MG0的第七矩阵子组SG6的矩阵(即，通过第七数据I/O端子DQ6访问的矩阵“48-55”和”72-79”)中选择具有与改变后的行地址相对应的第七行地址ADDR_R17的存储单元。在本实施例的情况下，因为第七行地址加法器210-7将值“+448”与输入行地址ADDR_R1相加，所以在通过第七数据I/O端子DQ6访问的矩阵“48-55”和“72-79”中的被选中的存储单元可以具有第七行地址ADDR_R17，该地址从输入行地址ADDR_R1增加了“+448”。

第八行地址加法器210-8可以将第八行添加值(例如，“+512”)与输入行地址ADDR_R1相加，并且可以将相加的结果输出为第八行地址ADDR_R18。从第八行地址加法器210-8输出的第八行地址ADDR_R18可以被输入到构成第八矩阵子组SG7的所有的矩阵。因此，可以在构成第一矩阵组MG0的第八矩阵子组SG7的矩阵(即，通过第八数据I/O端子DQ7访问的矩阵“56-71”)中选择具有与改变后的行地址相对应的第八行地址ADDR_R18的存储单元。在本实施例的情况下，因为第八行地址加法器210-8将值“+512”与输入行地址ADDR_R1相加，所以在通过第八数据I/O端子DQ7访问的矩阵“56-71”中的被选中的存储单元可以具有第八行地址ADDR_R18，该地址从输入行地址ADDR_R1增加了“+512”。

接下来，参考图12，根据实施例的存储系统可以包括列地址加法电路220。列地址加法电路220可以被配置为包括多个列地址加法器，例如，第一至第八列地址加法器220-1，…和220-8。第一至第八列地址加法器220-1，…和220-8可以共同接收输入列地址ADDR_C1。第一列地址加法器220-1可以将第一列添加值(例如，“+32”)与输入列地址ADDR_C1相加，并且可以将相加的结果输出作为第一列地址ADDR_C11。从第一列地址加法器220-1输出的第一列地址ADDR_C11可以被输入到构成第一矩阵子组SG0的所有的矩阵。因此，可以在构成第一矩阵组MG0的第一矩阵子组SG0的矩阵(即，通过第一数据I/O端子DQ0访问的矩阵“0-7”和“120-127”)中选择具有与改变后的列地址相对应的第一列地址ADDR_C11的存储单元。在本实施例的情况下，因为第一列地址加法器220-1将值“+32”与输入列地址ADDR_C1相加，所以在通过第一数据I/O端子DQ0访问的矩阵“0-7”和“120-127”中的被选中的存储单元可以具有第一列地址ADDR_C11，该地址从输入列地址ADDR_C1增加了“+32”。

第二列地址加法器220-2可以将第二列添加值(例如，“+64”)与输入列地址ADDR_C1相加，并且可以将相加的结果输出为第二列地址ADDR_C12。从第二列地址加法器220-2输出的第二列地址ADDR_C12可以被输入到构成第二矩阵子组SG1的所有的矩阵。因此，可以在构成第一矩阵组MG0的第二矩阵子组SG1的矩阵(即，通过第二数据I/O端子DQ1访问的矩阵“8-15”和“112-119”)中选择具有与改变后的列地址相对应的第二列地址ADDR_C12的存储单元。在本实施例的情况下，因为第二列地址加法器220-2将值“+64”与输入列地址ADDR_C1相加，所以在通过第二数据I/O端子DQ1访问的矩阵“8-15”和“112-119”中的被选中的存储单元可以具有第二列地址ADDR_C12，该地址从输入列地址ADDR_C1增加了“+64”。

第三列地址加法器220-3可以将第三列添加值(例如，“+96”)与输入列地址ADDR_C1相加，并且可以将相加的结果输出作为第三列地址ADDR_C13。从第三列地址加法器220-3输出的第三列地址ADDR_C13可以被输入到构成第三矩阵子组SG2的所有的矩阵。因此，可以在构成第一矩阵组MG0的第三矩阵子组SG2的矩阵(即，通过第三数据I/O端子DQ2访问的矩阵“16-23”和“104-111”)中选择具有与改变后的列地址相对应的第三列地址ADDR_C13的存储单元。在本实施例的情况下，因为第三列地址加法器220-3将值“+96”与输入列地址ADDR_C1相加，所以在通过第三数据I/O端子DQ2访问的矩阵“16-23”和“104-111”中的被选中的存储单元可以具有第三列地址ADDR_C13，该地址从输入列地址ADDR_C1增加了“+96”。

第四列地址加法器220-4可以将第四列添加值(例如，“+128”)与输入列地址ADDR_C1相加，并且可以将相加的结果输出为第四列地址ADDR_C14。从第四列地址加法器220-4输出的第四列地址ADDR_C14可以被输入到构成第四矩阵子组SG3的所有的矩阵。因此，可以在构成第一矩阵组MG0的第四矩阵子组SG3的矩阵(即，通过第四数据I/O端子DQ3访问的矩阵“24-31”和“96-103”)中选择具有与改变后的列地址相对应的第四列地址ADDR_C14的存储单元。在本实施例的情况下，因为第四列地址加法器220-4将值“+128”与输入列地址ADDR_C1相加，所以在通过第四数据I/O端子DQ3访问的矩阵“24-31”和“96-103”中的被选中的存储单元可以具有第四列地址ADDR_C14，该地址从输入列地址ADDR_C1增加了“+128”。

第五列地址加法器220-5可以将第五列添加值(例如，“+160”)与输入列地址ADDR_C1相加，并且可以将相加的结果输出为第五列地址ADDR_C15。从第五列地址加法器220-5输出的第五列地址ADDR_C15可以被输入到构成第五矩阵子组SG4的所有的矩阵。因此，可以在构成第一矩阵组MG0的第五矩阵子组SG4的矩阵(即，通过第五数据I/O端子DQ4访问的矩阵“32-39”和“88-95”)中选择具有与改变后的列地址相对应的第五列地址ADDR_C15的存储单元。在本实施例的情况下，因为第五列地址加法器220-5将值“+160”与输入列地址ADDR_C1相加，所以在通过第五数据I/O端子DQ4访问的矩阵“32-39”和“88-95”中的被选中的存储单元可以具有第五列地址ADDR_C15，该地址从输入列地址ADDR_C1增加了“+160”。

第六列地址加法器220-6可以将第六列添加值(例如，“+192”)与输入列地址ADDR_C1相加，并且可以将相加的结果输出为第六列地址ADDR_C16。从第六列地址加法器220-6输出的第六列地址ADDR_C16可以被输入到构成第六矩阵子组SG5的所有的矩阵。因此，可以在构成第一矩阵组MG0的第六矩阵子组SG5的矩阵(即，通过第六数据I/O端子DQ5访问的矩阵“40-47”和“80-87”)中选择具有与改变后的列地址相对应的第六列地址ADDR_C16的存储单元。在本实施例的情况下，因为第六列地址加法器220-6将值“+192”与输入列地址ADDR_C1相加，所以在通过第六数据I/O端子DQ5访问的矩阵“40-47”和“80-87”中的被选中的存储单元可以具有第六列地址ADDR_C16，该地址从输入列地址ADDR_C1增加了“+192”。

第七列地址加法器220-7可以将第七列添加值(例如，“+224”)与输入列地址ADDR_C1相加，并且可以将相加的结果输出为第七列地址ADDR_C17。从第七列地址加法器220-7输出的第七列地址ADDR_C17可以被输入到构成第七矩阵子组SG6的所有的矩阵。因此，可以在构成第一矩阵组MG0的第七矩阵子组SG6的矩阵(即，通过第七数据I/O端子DQ6访问的矩阵“48-55”和“72-79”)中选择具有与改变后的列地址相对应的第七列地址ADDR_C17的存储单元。在本实施例的情况下，因为第七列地址加法器220-7将值“+224”与输入列地址ADDR_C1相加，所以在通过第七数据I/O端子DQ6访问的矩阵“48-55”和“72-79”中的被选中的存储单元可以具有第七列地址ADDR_C17，该地址从输入列地址ADDR_C1增加了“+224”。

第八列地址加法器220-8可以将第八列添加值(例如，“+256”)与输入列地址ADDR_C1相加，并且可以将相加的结果输出为第八列地址ADDR_C18。从第八列地址加法器220-8输出的第八列地址ADDR_C18可以被输入到构成第八矩阵子组SG7的所有的矩阵。因此，可以在构成第一矩阵组MG0的第八矩阵子组SG7的矩阵(即，通过第八数据I/O端子DQ7访问的矩阵“56-71”)中选择具有与改变后的列地址相对应的第八列地址ADDR_C18的存储单元。在本实施例的情况下，因为第八列地址加法器220-8将值“+256”与输入列地址ADDR_C1相加，所以在通过第八数据I/O端子DQ7访问的矩阵“56-71”中的被选中的存储单元可以具有第八列地址ADDR_C18，该地址从输入列地址ADDR_C1增加了“+256”。

如以上参考图11和图12所述，在构成第一矩阵子组SG0的矩阵中，具有通过将第一行地址添加值(例如，值“+64”)与输入行地址ADDR_R1相加所产生的第一行地址ADDR_R11以及通过将第一列地址添加值(例如，值“+32”)与输入列地址ADDR_C1相加所产生的第一列地址ADDR_C11的存储单元可以被选中。类似地，在构成第二矩阵子组SG1的矩阵中，具有通过将第二行地址添加值(例如，值“+128”)与输入行地址ADDR_R1相加所产生的第二行地址ADDR_R12以及通过将第二列地址添加值(例如，值“+64”)与输入列地址ADDR_C1相加所产生的第二列地址ADDR_C12的存储单元可以被选中。因此，与构成第一矩阵子组SG0的矩阵中的被选中的存储单元相比，构成第二矩阵子组SG1的矩阵中的被选中的存储单元可以具有增加了“+64”的行地址以及增加了“+32”的列地址。即，与构成第(L-1)矩阵子组的矩阵中的被选中的存储单元相比，构成第L矩阵子组的矩阵中的被选中的存储单元可以具有增加了“+64”的行地址以及增加了“+32”的列地址(其中“L”是等于或大于2的自然数)。

图13是示出根据本公开的实施例的存储系统中包括的第一存储芯片(CHIP0)的矩阵子组SG中的被选中的存储单元的分布的示例的示意图。参考图13，在矩阵中被访问(即，被选中)的存储单元的位置可以根据矩阵子组SG而彼此不同。例如，即使在构成第一矩阵子组SG0的矩阵(即，属于第一矩阵组MG0的第一矩阵子组SG0的矩阵“0-7”和“120-127”)中的被选中的存储单元对应于近单元，在属于第二至第八矩阵子组SG1～SG7的矩阵中的被选中的存储单元也可以不被定位为近单元。即，因为与构成第一矩阵子组SG0的矩阵“0-7”和“120-127”中的被访问的存储单元相比，构成第二矩阵子组SG1的矩阵“8-15”和“112-119”中的被访问的存储单元具有增加了“+64”的第二行地址ADDR_R12以及增加了“+32”的第二列地址ADDR_C12，所以构成第二矩阵子组SG1的矩阵“8-15”和“112-119”中的被访问的存储单元“119”可以位于与近单元间隔开“+64”的行地址和“+32”的列地址的位置。类似地，因为与构成第一矩阵子组SG0的矩阵“0-7”和“120-127”中的被访问的存储单元相比，构成第三矩阵子组SG2的矩阵“16-23”和“104-111”中的被访问的存储单元具有增加了“+128”的第三行地址ADDR_R13以及增加了“+64”的第三列地址ADDR_C13，所以构成第三矩阵子组SG2的矩阵“16-23”和“104-111”中的被访问的存储单元可以位于与近单元间隔开“+128”的行地址和“+64”的列地址的位置。尽管本实施例结合了构成第一矩阵子组SG0的矩阵“0-7”和“120-127”中的被访问的存储单元对应于近单元的情况进行描述，但是即使当第二至第八矩阵子组SG1～SG7中的任何一个矩阵子组中的被访问的存储单元对应于近单元时，在所有的矩阵子组中被访问的存储单元的分布也可以与本实施例基本相同。

图14是示出根据本公开的实施例的当由于存储系统中的数据I/O端子DQ的故障而发生错误时错误校正目标符号的数量被减少的效果的示意图。在图14中，与图13中使用的相同的附图标记或符号表示相同的元件。参考图14，当构成第一矩阵组MG0的第一矩阵子组SG0的矩阵“0-7”和“120-127”中的被访问的存储单元是近单元时，在对与所述近单元相对应的存储单元的数据访问期间错误发生的可能性可能增大。在本实施例中，可以假设在对与近单元相对应的存储单元的数据访问期间发生了错误。另外，如图14所示，可以假设第一数据I/O端子DQ0发生故障。在这种情况下，通过第一数据I/O端子DQ0传送的数据的错误可以包括由于近单元而发生的错误和由于第一数据I/O端子DQ0的故障而发生的错误。因为构成其他矩阵子组SG1～SG7的矩阵“8-119”的存储单元不对应于近单元，所以仅第一符号SB0和第九符号SB8可成为错误校正目标。即，因为对特定的矩阵子组的矩阵的数据访问通过特定的数据I/O端子DQ来执行，所以即使该特定矩阵子组中的矩阵的存储单元是近单元并且该特定的数据I/O端子DQ发生故障，错误校正操作也可以仅应用于由通过该特定的数据I/O端子DQ传送的数据所组成的符号。

图15是示出与图3中示出的存储体111的另一示例相对应的存储体112的示意图。参考图15，存储体112可以在数据I/O端子DQ的数量方面不同于参考图3描述的存储体111。即，图3的存储体111被配置为包括八个数据I/O端子(即，第一至第八数据I/O端子DQ0～DQ7)，而图15的存储体112可以被配置为包括四个数据I/O端子(即，第一至第四数据I/O端子DQ0～DQ3)。存储体112可以包括左存储体BANK_L和右存储体BANK_R。尽管在一些附图中左存储体BANK_L和右存储体BANK_R中的每一个都被示为包括第一至第四数据I/O端子DQ0～DQ3，但是这些附图仅是为了更好地理解本公开而示出的。即，左存储体BANK_L和右存储体BANK_R可以彼此物理地共享第一至第四数据I/O端子DQ0～DQ3。第一至第四矩阵组MG0～MG3中的每一个矩阵组的矩阵MAT可以以8个矩阵为单位排列，并且对八个矩阵的数据访问可以通过第一至第四数据I/O端子DQ0～DQ3中的一个来执行。例如，可以通过第一数据I/O端子DQ0执行对第一矩阵组MG0的矩阵MAT之中的左存储体BANK_L的第一至第八矩阵“0-7”和第33至第40矩阵”32-39”的数据访问。因此，在左存储体BANK_L中，在通过第一数据I/O端子DQ0执行对第一至第八矩阵“0-7”的8比特的数据访问之后，可以通过第一数据I/O端子DQ0执行对第33至第40矩阵“32-39”的8比特的数据访问。可以通过第二数据I/O端子DQ1执行对第一矩阵组MG0的矩阵MAT之中的左存储体BANK_L的第九至第十六矩阵“8-15”和第41至第48矩阵“40-47”的数据访问。另外，可以通过第三数据I/O端子DQ2执行对第一矩阵组MG0的矩阵MAT之中的左存储体BANK_L的第十七至第二十四矩阵“16-23”和第49至第56矩阵“48-55”的数据访问。此外，可以通过第四数据I/O端子DQ3执行对第一矩阵组MG0的矩阵MAT之中的左存储体BANK_L的第25至32矩阵“24-31”和第57至64矩阵“56-63”的数据访问。

就通过第一至第四数据I/O端子DQ0～DQ3执行的数据访问而言，右存储体BANK_R可以被配置为与左存储体BANK_L对称。在这种情况下，可以通过第一数据I/O端子DQ0执行对第一矩阵组MG0的矩阵MAT之中的右存储体BANK_R的第89至第96矩阵“88-95”和第121至第128矩阵“120-127”的数据访问，以及通过第二数据I/O端子DQ1执行对第一矩阵组MG0的矩阵MAT之中的右存储体BANK_R的第81至第88矩阵“80-87”和第113至第120矩阵“112-119”的数据访问。类似地，可以通过第三数据I/O端子DQ2执行对第一矩阵组MG0的矩阵MAT之中的右存储体BANK_R的第73至第80矩阵“72-79”和第105至第112矩阵“104-111”的数据访问，并且可以通过第四数据I/O端子DQ3执行对第一矩阵组MG0的矩阵MAT之中的右存储体BANK_R的第65至第72矩阵“64-71”和第97至第104矩阵“96-103”的数据访问。

在左存储体BANK_L中，可以通过第一至第四数据I/O端子DQ0～DQ3中的每一个传送16比特的数据。类似地，即使在右存储体BANK_R中，也可以通过第一至第四数据I/O端子DQ0～DQ3中的每一个传送16比特的数据。因此，可以以128比特为单位执行对存储体112的数据访问。在一个实施例中，可以以符号为单位来执行在对存储介质10的数据访问期间所执行的错误校正操作。一个符号可以被配置为包括8比特的数据。在这种情况下，因为同时将128比特的数据输入到存储体112或从存储体112输出，所以可以由存储体112产生第一至第十六符号SB0～SB15。此外，通过一个数据I/O端子DQ输入到左存储体BANK_L和右存储体BANK_R或从左存储体BANK_L和右存储体BANK_R输出的32比特的数据可以构成四个符号。

因为构成一个符号的数据比特的数量等于通过一个数据I/O端子DQ传送的数据比特的数量，所以这些符号可以与数据I/O端子一对一地匹配。在一个实施例中，通过第一数据I/O端子DQ0输入到左存储体BANK_L或从左存储体BANK_L输出的16比特的数据可以构成第一符号SB0和第五符号SB4，以及通过第二数据I/O端子DQ1输入到左存储体BANK_L或从左存储体BANK_L输出的16比特的数据可以构成第二符号SB1和第六符号SB5。而且，通过第三数据I/O端子DQ2输入到左存储体BANK_L或从左存储体BANK_L输出的16比特的数据可以构成第三符号SB2和第七符号SB6，以及通过第四数据I/O端子DQ3输入到左存储体BANK_L或从左存储体BANK_L输出的16比特的数据可以构成第四符号SB3和第八符号SB7。以相同的方式，可以由右存储体BANK_R产生第九至第十六符号SB8～SB15。

图16示出了图15的存储体112中的矩阵的子组分组处理。在图16中，与图15中所使用的相同的附图标记和符号表示相同的元件。参考图16，构成存储体112的矩阵MAT(即，第一至第512矩阵)可以被划分为多个矩阵子组SG(即，第一至第四矩阵子组SG0～SG3)。由相同的数据I/O端子DQ访问的矩阵可以属于第一至第四矩阵子组SG0～SG3之一。因此，矩阵子组SG的数量可以被设置为等于数据I/O端子DQ的数量。在本实施例中，因为数据I/O端子DQ0～DQ3的数量为四个，所以矩阵子组SG0～SG3的数量也可以为四个。例如，第一矩阵子组SG0可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第一数据I/O端子DQ0的矩阵。因此，第一矩阵子组SG0可以包括第一矩阵组MG0的矩阵之中的第一至第八矩阵“0-7”，第三十三至第四十矩阵“32-39”，第八十九至第九十六矩阵“88-95”以及第一百二十一至第一百二十八矩阵“120-127”。另外，在第二至第四矩阵组MG1～MG3中的每个矩阵组的左存储体BANK_L和右存储体BANK_R中，第一矩阵子组SG0可以被配置为包括彼此共享第一数据I/O端子DQ0的矩阵。因此，被输入到属于第一矩阵子组SG0的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第一矩阵子组SG0的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第一符号SB0和第五符号SB4，以及被输入到属于第一矩阵子组SG0的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第一矩阵子组SG0的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第九符号SB8和第十三符号SB12。

第二矩阵子组SG1可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第二数据I/O端子DQ1的矩阵。因此，第二矩阵子组SG1可以包括第一矩阵组MG0的矩阵之中的第九至第十六矩阵“8-15”，第四十一至第四十八矩阵“40-47”，第八十一至第八十八矩阵“80-87”，以及第一百一十三至第一百二十矩阵“112-119”。另外，在第二至第四矩阵组MG1～MG3中的每个矩阵组的左存储体BANK_L和右存储体BANK_R中，第二矩阵子组SG1可以被配置为包括彼此共享第二数据I/O端子DQ1的矩阵。因此，被输入到属于第二矩阵子组SG1的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第二矩阵子组SG1的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第二符号SB1和第六符号SB5，以及被输入到属于第二矩阵子组SG1的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第二矩阵子组SG1的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第十符号SB9和第十四符号SB13。

第三矩阵子组SG2可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第三数据I/O端子DQ2的矩阵。因此，第三矩阵子组SG2可以包括第一矩阵组MG0的矩阵之中的第十七至第二十四矩阵“16-23”，第四十九至第五十六矩阵“48-55”，第七十三至第八十矩阵“72-79”，以及第一百零五至第一百一十二矩阵“104-111”。另外，在第二至第四矩阵组MG1～MG3中的每个矩阵组的左存储体BANK_L和右存储体BANK_R中，第三矩阵子组SG2可以被配置为包括彼此共享第三数据I/O端子DQ2的矩阵。因此，被输入到属于第三矩阵子组SG2的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第三矩阵子组SG2的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第三符号SB2和第七符号SB6，以及被输入到属于第三矩阵子组SG2的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第三矩阵子组SG2的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第十一符号SB10和第十五符号SB14。

第四矩阵子组SG3可以被配置为包括左存储体BANK_L和右存储体BANK_R中的彼此共享第四数据I/O端子DQ3的矩阵。因此，第四矩阵子组SG3可以包括第一矩阵组MG0的矩阵之中的第二十五至第三十二矩阵“24-31”，第五十七至第六十四矩阵“56-63”，第六十五至第七十二矩阵“64-71”以及第九十七至第一百零四矩阵“96-103”。另外，在第二至第四矩阵组MG1～MG3中的每个矩阵组的左存储体BANK_L和右存储体BANK_R中，第四矩阵子组SG3可以被配置为包括彼此共享第四数据I/O端子DQ3的矩阵。因此，被输入到属于第四矩阵子组SG3的矩阵之中的在左存储体BANK_L中的矩阵的数据或从属于第四矩阵子组SG3的矩阵之中的在左存储体BANK_L中的矩阵输出的数据可以构成第四符号SB3和第八符号SB7，以及被输入到属于第四矩阵子组SG3的矩阵之中的在右存储体BANK_R中的矩阵的数据或从属于第四矩阵子组SG3的矩阵之中的在右存储体BANK_R中的矩阵输出的数据可以构成第十二符号SB11和第十六符号SB15。

图17是示出存储芯片中的每个(即，存储体112)中包括的矩阵子组被分配的矩阵的分布的表。在图17的表中描述的数字表示分配给矩阵子组的矩阵号。参考图17，可以将属于第一存储芯片(CHIP0)100-0的存储体中的每个矩阵组的矩阵MAT划分为第一至第四矩阵子组SG0～SG3。例如，第一存储芯片(CHIP0)的第一矩阵子组SG0可以被配置为包括第一至第八矩阵“0-7”，第三十三至第四十矩阵“32-39”，第八十九至第九十六矩阵“88-95”以及第一百二十一至第一百二十八矩阵“120-127”。虽然图17仅示出了针对第一矩阵组MG0中的矩阵子组SG0～SG3的矩阵的分布，但是其余的矩阵组MG1～MG3中的每一个矩阵组中的矩阵子组SG0～SG3的矩阵也可以表现出与图17中所示的相同的分布。另外，第一存储芯片(CHIP0)100-0中的其余的每一个存储体的矩阵也可以表现出与图17所示的相同的分布。

可以通过与上述相同的方式将属于第二至第八存储芯片(CHIP1-CHIP7)的存储体112中的每个矩阵组的矩阵MAT划分为四个子组。例如，属于第八存储芯片(CHIP7)100-7的存储体(即，存储体112)中的每个矩阵组的矩阵MAT可以被划分为第二十九至第三十二矩阵子组SG28～SG31。在这种情况下，第八存储芯片(CHIP7)100-7的第三十二矩阵子组SG31可以被配置为包括第921至第928矩阵“920-927”，第953至第960矩阵“952-959”，第961至第968矩阵“960-967”、以及第993至第1000矩阵“992-999”。根据上述配置，当存储介质被配置为包括八个存储芯片，每个存储芯片由多个存储体构成并且通过四个数据I/O端子来执行对每个存储体的数据访问时，在单个数据访问处理期间访问的矩阵可以被划分为三十二个矩阵子组(即，第一至第三十二矩阵子组SG0～SG31)。每个矩阵子组可以被配置为包括三十二个矩阵。

图18和图19示出了用于存储体中所包括的矩阵子组SG的行地址添加值的分布，每个存储体对应于参考图15和图16描述的存储体112。首先，参考图18，针对属于第一至第八存储芯片CHIP0～CHIP7中所包括的第一至第三十二矩阵子组SG0～SG31的所有的矩阵，可以以矩阵子组SG为单位将行地址添加值与输入到存储芯片的行地址相加。可以将行地址添加值设置为具有针对矩阵子组SG的加权值。即，第一至第三十二矩阵子组SG0～SG31可以具有彼此不同的行地址添加值。在一个实施例中，第一至第三十二矩阵子组SG0～SG31的行地址添加值可以顺序地增大。

第一至第三十二矩阵子组SG0～SG31的行地址添加值的增量可以根据每个矩阵MAT的单元阵列结构而设置得不同。当矩阵MAT的单元阵列结构被设计为具有4096个行地址并且矩阵子组SG的数量为32时，矩阵子组SG的行地址添加值的增量可以被设置为128，使得所有的单元阵列结构的行地址均等地分布在32个矩阵子组SG中。因此，可以将行地址添加值“+128”与针对第一存储芯片(CHIP0)的第一矩阵子组SG0中的矩阵“0-7”、“32-39”、“88-95”和“120-127”的输入行地址相加，并且可以将行地址添加值“+256”与针对第一存储芯片(CHIP0)的第二矩阵子组SG1中的矩阵“8-15”、“40-47”、“80-87”和“112-119”的输入行地址相加。另外，可以将行地址添加值“+384”与针对第一存储芯片(CHIP0)的第三矩阵子组SG2中的矩阵“16-23”、“48-55”、“72-79”和“104-111”的输入行地址相加，并且可以将行地址添加值”+512”与针对第一存储芯片(CHIP0)的第四矩阵子组SG3中的矩阵“24-31”、“56-71”和“96-103”的输入行地址相加。

以与上述相同的方式，可以将行地址添加值“+3712”与针对第八存储芯片(CHIP7)的第一矩阵子组(即，第二十九矩阵子组SG28)中的矩阵“896-903”、“928-935”、“984-991”和“1016-1023”的输入行地址相加，并且可以将行地址添加值“+3840”与针对第八存储芯片(CHIP7)的第二矩阵子组(即第三十矩阵子组SG29)中的矩阵“904-911”、“936-943”、“976-983”和“1008-1015”的输入行地址相加。另外，可以将行地址添加值“+3968”与针对第八存储芯片(CHIP7)的第三矩阵子组(即，第三十一矩阵子组SG30)中的矩阵“912-919”、“944-951”、“968-975”和“1000-1007”的输入行地址相加，并且可以将行地址添加值“+4096”与针对第八存储芯片(CHIP7)的第四矩阵子组(即，第三十二矩阵子组SG31)中的矩阵“920-927”、“952-959”、“960-967”和“992-999”的输入行地址相加。以此方式，可以以矩阵子组为单位将行地址添加值与针对第二至第七存储芯片(CHIP1～CHIP6)的矩阵的输入行地址相加。

接下来，参考图19，在对第一存储芯片(CHIP0)的第一矩阵组MG0的数据访问的示例中，第一存储芯片(CHIP0)中的被选中存储体的矩阵之中的通过第一数据I/O端子DQ0访问的左存储体BANK_L的矩阵“0-7”和“32-39”以及右存储体BANK_R的矩阵“88-95”和“120-127”可以构成第一矩阵子组SG0。可以将行地址添加值“+128”与针对构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”的输入行地址相加。因此，在构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”的每个矩阵中的被访问的存储单元的行地址可以从输入行地址被改变“+128”。因为以矩阵子组SG为单位执行对行地址的加法，所以针对构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”的行地址可以以相同的增量改变。

针对构成其余矩阵子组(即，第二至第四矩阵子组SGl～SG3)中的每一个矩阵子组的矩阵的行地址变化可以类似于针对构成第一矩阵子组SG0的矩阵的行地址变化而发生。例如，可以将行地址添加值“+512”与针对构成第四矩阵子组SG3(即，通过第四数据I/O端子DQ3访问的左存储体BANK_L中的矩阵“24-31”和“56-63”以及右存储体BANK_R中的矩阵“64-71”和“96-103”)的矩阵的输入行地址相加。因此，构成第四矩阵子组SG3的矩阵“24-31、“56-71”和“96-103”中的每一个矩阵中的被访问的存储单元的行地址可以从输入行地址被改变“+512”的值。即使在这种情况下，因为以矩阵子组SG为单位来执行对行地址的加法，所以构成第四矩阵子组SG3的矩阵“24-31、“56-71”和“96-103”的行地址可以以相同的增量改变。针对其余的存储芯片(即第二至第八存储芯片CHIP1～CHIP7)中的每一个存储芯片的行地址变化也可以以矩阵子组为单位通过图18的表中所示的行地址添加值发生。

图20和图21示出了用于存储体中所包括的矩阵子组SG的列地址添加值的分布，每个存储体对应于参考图15和图16描述的存储体112。首先，参考图20，针对属于第一至第八存储芯片CHIP0～CHIP7中所包括的第一至第三十二矩阵子组SG0～SG31的所有的矩阵，可以以矩阵子组SG为单位将列地址添加值与输入到存储芯片的列地址相加。列地址添加值可以被设置为具有针对矩阵子组SG的加权值。即，第一至第三十二矩阵子组SG0～SG31可以具有彼此不同的列地址添加值。在一个实施例中，第一至第三十二矩阵子组SG0～SG31的列地址添加值可以顺序地增大。

第一至第三十二矩阵子组SG0～SG31的列地址添加值的增量可以根据每个矩阵MAT的单元阵列结构而设置为不同。当矩阵MAT的单元阵列结构被设计为具有2048个列地址并且矩阵子组SG的数量为32时，矩阵子组SG的列地址添加值的增量可以被设置为64，使得所有的单元阵列结构的列地址均等地分布在32个矩阵子组SG中。因此，可以将列地址添加值“+64”与针对第一存储芯片(CHIP0)的第一矩阵子组SG0中的矩阵“0-7”、“32-39”、“88-95”和“120-127”的输入列地址相加，并且可以将列地址添加值“+128”与针对第一存储芯片(CHIP0)的第二矩阵子组SG1中的矩阵“8-15”、“40-47”、“80-87”和“112-119”的输入列地址相加。另外，可以将列地址添加值“+192”与针对第一存储芯片(CHIP0)的第三矩阵子组SG2中的矩阵“16-23”、“48-55”、“72-79”和“104-111”的输入列地址相加，并且可以将列地址添加值“+256”与针对第一存储芯片(CHIP0)的第四矩阵子组SG3中的矩阵“24-31”、“56-71”和“96-103”的输入列地址相加。

以与上述相同的方式，可以将列地址添加值“+1856”与针对第八存储芯片(CHIP7)的第一矩阵子组(即，第二十九矩阵子组SG28)中的矩阵“896-903”、“928-935”、“984-991”和“1016-1023”的输入列地址相加，并且可以将列地址添加值“+1920”与针对第八存储芯片(CHIP7)的第二矩阵子组(即，第三十矩阵子组SG29)中的矩阵“904-911”、“936-943”、“976-983”和“1008-1015”的输入列地址相加。另外，可以将列地址添加值“+1984”与针对第八存储芯片(CHIP7)的第三矩阵子组(即，第三十一矩阵子组SG30)中的矩阵“912-919”、“944-951”、“968-975”和“1000-1007”的输入列地址相加，并且可以将列地址添加值“+2048”与针对第八存储芯片(CHIP7)的第四矩阵子组(即，第三十二矩阵子组SG31)中的矩阵“920-927”、“952-959”、“960-967”和“992-999”的输入列地址相加。以这种方式，可以以矩阵子组为单位将列地址添加值与针对第二至第七存储芯片(CHIP1～CHIP6)的矩阵的输入列地址相加。

接下来，参考图21，在对第一存储芯片(CHIP0)的第一矩阵组MG0的数据访问的示例中，第一存储芯片(CHIP0)中的选中存储体的矩阵之中的通过第一数据I/O端子DQ0访问的左存储体BANK_L的矩阵“0-7”和“32-39”以及右存储体BANK_R的矩阵“88-95”和“120-127”可以构成第一矩阵子组SG0。可以将列地址添加值“+64”与针对构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”的输入列地址相加。因此，构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”中的每一个矩阵中的被访问的存储单元的列地址可以从输入列地址被改变“+64”。因为以矩阵子组SG为单位来执行对列地址的加法，所以针对构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”的列地址可以以相同的增量改变。

针对构成其余矩阵子组(即，第二至第四矩阵子组SG1～SG3)中的每一个矩阵子组的矩阵的列地址变化可以类似于针对构成第一矩阵子组SG0的矩阵的列地址变化而发生。例如，可以将列地址添加值“+256”与针对构成第四矩阵子组SG3(即，通过第四数据I/O端子DQ3访问的左存储体BANK_L中的矩阵“24-31”和“56-63”和右存储体BANK_R中的矩阵“64-71”和“96-103”)的矩阵的输入列地址相加。因此，构成第四矩阵子组SG3的矩阵“24-31”、“56-71”和“96-103”中的每一个矩阵中的被访问的存储单元的列地址可以从输入列地址被改变“+256”的值。即使在这种情况下，由于以矩阵子组SG为单位来执行对列地址的加法，因此针对构成第四矩阵子组SG3的矩阵“24-31”、“56-71”和“96-103”的列地址可以以相同的增量改变。针对其余的存储芯片(即，第二至第八存储芯片CHIP1～CHIP7)中的每一个存储芯片的列地址变化也可以通过图20的表中所示的列地址添加值以矩阵子组为单位发生。

图22和图23示出了分别与图11和图12所示的行地址加法电路210和列地址加法电路220的其他示例相对应的行地址加法电路230和列地址加法电路240的配置，连同参考图15和图16描述的存储体112。首先，参考图22，根据本实施例的存储系统可以包括行地址加法电路230。行地址加法电路230可以被配置为包括多个行地址加法器，例如，第一至第四行地址加法器230-1，…和230-4。第一至第四行地址加法器230-1，…和230-4可以共同接收输入行地址ADDR_R2。第一行地址加法器230-1可以将第一行添加值(例如，“+128”)与输入行地址ADDR_R2相加，并且可以将相加的结果输出为第一行地址ADDR_R21。从第一行地址加法器230-1输出的第一行地址ADDR_R21可以被输入到构成第一矩阵子组SG0的所有的矩阵。因此，可以在构成第一矩阵组MG0的第一矩阵子组SG0的矩阵(即，通过第一数据I/O端子DQ0访问的矩阵“0-7”、“32-39”、“88-95”和“120-127”)中选择具有与改变后的行地址相对应的第一行地址ADDR_R21的存储单元。在本实施例的情况下，因为第一行地址加法器230-1将值“+128”与输入行地址ADDR_R2相加，所以在通过第一数据I/O端子DQ0访问的矩阵“0-7”、“32-39”、“88-95”和“120-127”中的被选中的存储单元可以具有第一行地址ADDR_R21，该地址从输入行地址ADDR_R2增加了“+128”。

第二行地址加法器230-2可以将第二行添加值(例如，“+256”)与输入行地址ADDR_R2相加，并且可以将相加的结果输出为第二行地址ADDR_R22。从第二行地址加法器230-2输出的第二行地址ADDR_R22可以被输入到构成第二矩阵子组SG1的所有的矩阵。因此，可以在构成第一矩阵组MG0的第二矩阵子组SG1的矩阵(即，通过第二数据I/O端子DQ1访问的矩阵“8-15”、“40-47”、“80-87”和“112-119”)中选择具有与改变后的行地址相对应的第二行地址ADDR_R22的存储单元。在本实施例的情况下，因为第二行地址加法器230-2将值“+256”与输入行地址ADDR_R2相加，所以在通过第二数据I/O端子DQ1访问的矩阵“8-15”、“40-47”、“80-87”和“112-119”中的被选中的存储单元可以具有第二行地址ADDR_R22，该地址从输入行地址ADDR_R2增加了“+256”。

第三行地址加法器230-3可以将第三行添加值(例如，“+384”)与输入行地址ADDR_R2相加，并且可以将相加的结果输出为第三行地址ADDR_R23。从第三行地址加法器230-3输出的第三行地址ADDR_R23可以被输入到构成第三矩阵子组SG2的所有的矩阵。因此，可以在构成第一矩阵组MG0的第三矩阵子组SG2的矩阵(即通过第三数据I/O端子DQ2访问的矩阵“16-23”、“48-55”、“72-79”和“104-111”)中选择具有与改变后的行地址相对应的第三行地址ADDR_R23的存储单元。在本实施例的情况下，因为第三行地址加法器230-3将值“+384”与输入行地址ADDR_R2相加，所以在通过第三数据I/O端子DQ2访问的矩阵“16-23”、“48-55”、“72-79”和“104-111”中的被选中的存储单元可以具有第三行地址ADDR_R23，该地址从输入行地址ADDR_R2增加了“+384”。

第四行地址加法器230-4可以将第四行添加值(例如，“+512”)与输入行地址ADDR_R2相加，并且可以将相加的结果输出为第四行地址ADDR_R24。从第四行地址加法器230-4输出的第四行地址ADDR_R24可以被输入到构成第四矩阵子组SG3的所有的矩阵。因此，可以在构成第一矩阵组MG0的第四矩阵子组SG3的矩阵(即，通过第四数据I/O端子DQ3访问的矩阵“24-31”、“56-71”和“96-103”)中选择具有与改变后的行地址相对应的第四行地址ADDR_R24的存储单元。在本实施例的情况下，因为第四行地址加法器230-4将值“+512”与输入行地址ADDR_R2相加，所以在通过第四数据I/O端子DQ3访问的矩阵“24-31”、“56-71”和“96-103”中的被选中的存储单元可以具有第四行地址ADDR_R24，该地址从输入行地址ADDR_R2增加了“+512”。

接下来，参考图23，根据本实施例的存储系统可以包括列地址加法电路240。列地址加法电路240可以被配置为包括多个列地址加法器，例如，第一至第四列地址加法器240-1，…和240-4。第一至第四列地址加法器240-1，…和240-4可以共同接收输入列地址ADDR_C2。第一列地址加法器240-1可以将第一列添加值(例如，“+64”)与输入列地址ADDR_C2相加，并且可以将相加的结果输出为第一列地址ADDR_C21。从第一列地址加法器240-1输出的第一列地址ADDR_C21可以被输入到构成第一矩阵子组SG0的所有的矩阵。因此，可以在构成第一矩阵组MG0的第一矩阵子组SG0的矩阵(即，通过第一数据I/O端子DQ0访问的矩阵“0-7”、“32-39”、“88-95”和“120-127”)中选择具有与改变后的列地址相对应的第一列地址ADDR_C21的存储单元。在本实施例的情况下，因为第一列地址加法器240-1将值“+64”与输入列地址ADDR_C2相加，所以在通过第一数据I/O端子DQ0访问的矩阵“0-7”、“32-39”、“88-95”和“120-127”中的被选中的存储单元可以具有第一列地址ADDR_C21，该地址从输入列地址ADDR_C2增加了“+64”。

第二列地址加法器240-2可以将第二列添加值(例如，“+128”)与输入列地址ADDR_C2相加，并且可以将相加的结果输出为第二列地址ADDR_C22。从第二列地址加法器240-2输出的第二列地址ADDR_C22可以被输入到构成第二矩阵子组SG1的所有的矩阵。因此，可以在构成第一矩阵组MG0的第二矩阵子组SG1的矩阵(即通过第二数据I/O端子DQ1访问的矩阵“8-15”、“40-47”、“80-87”和“112-119”)中选择具有与改变后的列地址相对应的第二列地址ADDR_C22的存储单元。在本实施例的情况下，因为第二列地址加法器240-2将值“+128”与输入列地址ADDR_C2相加，所以在通过第二数据I/O端子DQ1访问的矩阵“8-15”、“40-47”、“80-87”和“112-119”中的被选中的存储单元可以具有第二列地址ADDR_C22，该地址从输入列地址ADDR_C2增加了“+128”。

第三列地址加法器240-3可以将第三列添加值(例如，“+192”)与输入列地址ADDR_C2相加，并且可以将相加的结果输出为第三列地址ADDR_C23。从第三列地址加法器240-3输出的第三列地址ADDR_C23可以被输入到构成第三矩阵子组SG2的所有的矩阵。因此，可以在构成第一矩阵组MG0的第三矩阵子组SG2的矩阵(即，通过第三数据I/O端子DQ2访问的矩阵“16-23”、“48-55”、“72-79”和“104-111”)中选择具有与改变后的列地址相对应的第三列地址ADDR_C23的存储单元。在本实施例的情况下，因为第三列地址加法器240-3将值”+192”与输入列地址ADDR_C2相加，所以在通过第三数据I/O端子DQ2访问的矩阵“16-23”、“48-55”、“72-79”和“104-111”中的被选中的存储单元可以具有第三列地址ADDR_C23，该地址从输入列地址ADDR_C2增加了“+192”。

第四列地址加法器240-4可以将第四列添加值(例如，“+256”)与输入列地址ADDR_C2相加，并且可以将相加的结果输出为第四列地址ADDR_C24。从第四列地址加法器240-4输出的第四列地址ADDR_C24可以被输入到构成第四矩阵子组SG3的所有的矩阵。因此，可以在构成第一矩阵组MG0的第四矩阵子组SG3的矩阵(即，通过第四数据I/O端子DQ3访问的矩阵“24-31”、“56-71”和“96-103”)中选择具有与改变后的列地址相对应的第四列地址ADDR_C24的存储单元。在本实施例的情况下，因为第四列地址加法器240-4将值“+256”与输入列地址ADDR_C2相加，所以在通过第四数据I/O端子DQ3访问的矩阵“24-31”、“56-71”和“96-103”中的被选中的存储单元可以具有第四列地址ADDR_C24，该地址从输入列地址ADDR_C2增加了“+256”。

如以上参考图22和图23所述，在构成第一矩阵子组SG0的矩阵中，具有通过将第一行地址添加值(例如，值“+128”)与输入行地址ADDR_R2相加所产生的第一行地址ADDR_R21和通过将第一列地址添加值(例如，值“+64”)与输入列地址ADDR_C2相加所产生的第一列地址ADDR_C21的存储单元可以被选中。类似地，在构成第二矩阵子组SG1的矩阵中，具有通过将第二行地址添加值(例如，值“+256”)与输入行地址ADDR_R2相加所产生的第二行地址ADDR_R22和通过将第二列地址添加值(例如，值“+128”)与输入列地址ADDR_C2相加所产生的第二列地址ADDR_C22的存储单元可以被选中。因此，与构成第一矩阵子组SG0的矩阵中的被选中的存储单元相比，构成第二矩阵子组SG1的矩阵中的被选中的存储单元可以具有增加了“+128”的行地址以及增加了“+64”的列地址。即，与构成第(L-1)矩阵子组的矩阵中的被选中的存储单元相比，构成第L矩阵子组的矩阵中的被选中的存储单元可以具有增加了“+128”的行地址以及增加了“+64”的列地址(其中“L”是等于或大于2的自然数)。

图24是示出在参考图15和图16描述的存储体112的矩阵子组SG0～SG3中的被选中的存储单元的分布的示意图。参考图24，根据矩阵子组SG，在矩阵中被访问(即，被选中)的存储单元的位置可以彼此不同。例如，即使在构成第一矩阵子组SG0的矩阵(即，属于第一矩阵组MG0的第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”)中的被选中的存储单元对应于近单元，在属于第二至第四矩阵子组SG1～SG3的矩阵中的被选中的存储单元也可以不被定位为近单元。即，因为与在构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”中的被访问的存储单元相比，在构成第二矩阵子组SG1的矩阵“8-15”、“40-47”、“80-87”和“112-119”中的被访问的存储单元具有增加了“+128”的第二行地址ADDR_R22和增加了“+64”的第二列地址ADDR_C22，所以在构成第二矩阵子组SG1的矩阵“8-15”、“40-47”、“80-87”和“112-119”中的被访问的存储单元可以位于与近单元间隔开“+128”的行地址以及“+64”的列地址的位置。类似地，因为与在构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”中的被访问的存储单元相比，在构成第三矩阵子组SG2的矩阵“16-23”、“48-55”、“72-79”和“104-111”中的被访问的存储单元具有增加了“+256”的第三行地址ADDR_R23以及增加了“+128”的第三列地址ADDR_C23，所以在构成第三矩阵子组SG2的矩阵“16-23”、“48-55”、“72-79”和“104-111”中的被访问的存储单元可以位于与近单元间隔开“+256”的行地址和“+128”的列地址的位置。尽管本实施例结合了在构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”中的被访问的存储单元对应于近单元的情况进行描述，但是即使在第二至第四矩阵子组SG1～SG3中的任何一个中被访问的存储单元对应于近单元时，在所有的矩阵子组中被访问的存储单元的分布也可以与本实施例基本相同。

图25是示出当在包括图24的存储体112的存储系统中由于数据I/O端子DQ的故障而发生错误时错误校正目标符号的数量被减少的效果的示意图。参考图25，当构成第一矩阵组MG0的第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”中被访问的存储单元为近单元时，在对与近单元相对应的存储单元进行数据访问期间，错误发生的可能性可能增大。在本实施例中，可以假设在对与近单元相对应的存储单元的数据访问期间发生错误。即使通过第一数据I/O端子DQ0在构成第一矩阵子组SG0的矩阵“0-7”、“32-39”、“88-95”和“120-127”中所访问的存储单元对应于近单元，但是数据错误可能主要分布在由通过第一数据I/O端子DQ0传送的数据所组成的第一符号SB0、第五符号SB4、第九符号SB8和第十三符号SB12中。因此，在以符号为单位来执行错误校正操作的情况下(例如，使用RS ECC执行错误校正操作)，因为近单元主要以符号为单位分布，所以可以仅需要针对比近单元总数相对较少的符号进行错误校正。

同时，可以假设第一数据I/O端子DQ0发生故障，如图25所示。在这种情况下，通过第一数据I/O端子DQ0传送的数据的错误可以包括由于近单元而发生的错误以及由于第一数据I/O端子DQ0的故障而发生的错误。因为构成其他矩阵子组SG1～SG3的矩阵“8-31”、“40-87”和“96-119”的存储单元不对应于近单元，所以在错误校正操作期间仅第一符号SB0、第五符号SB4、第九符号SB8和第十三符号SB12可成为错误校正目标。即，因为通过特定的数据I/O端子DQ执行对特定的矩阵子组的矩阵的数据访问，所以即使该特定的矩阵子组中的矩阵的存储单元是近单元并且该特定的数据I/O端子DQ发生故障，也可以仅对由通过该特定的数据I/O端子传送的数据所组成的符号应用错误校正操作。

以上已经出于说明性目的公开了所公开技术的实施例。本领域普通技术人员将理解，各种修改、加入和替换是可能的。尽管该专利文件包含许多细节，但是这些细节不应被解释为对本教导的范围或可要求保护的范围的限制，而应被解释为对特定发明的特定实施例可能特定的特征的描述。在本专利文件中在单独的实施例的背景中描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的背景中描述的各种特征也可以单独地在多个实施例中实施或以任何合适的子组合来实施。而且，尽管以上可以将特征描述为以某些组合起作用并且甚至最初如此要求保护，但是在某些情况下，可以从所要求保护的组合中排除一个或更多个特征，并且所要求保护的组合可以涉及子组合或子组合的变型。