多偏置电平生成和内插

技术领域

本发明的实施例大体上涉及半导体存储器装置的领域。更具体地，本发明的实施例涉及全局地生成和内插半导体存储器装置的一或多个决策反馈均衡器(DFE)电路的偏置电平。

背景技术

存储器装置的操作速率，包含存储器装置的数据速率，已经随着时间而增加。作为存储器装置的速度增加的副作用，由于失真所致的数据错误可能增加。例如，可能发生发射数据之间的符号间干扰，因此先前接收到的数据影响目前接收到的数据(例如，先前接收到的数据影响且干扰随后接收到的数据)。校正此干扰的一个方式是通过使用决策反馈均衡器(DFE)电路，其可经编程以补偿(即，撤销、减轻或补偿)信道对所发射数据的影响。

另外，校正发射信号的失真仍旧很重要。然而，常规的失真校正技术可能不会充分地校正信号的失真。DFE电路可能需要生成特定输入偏置电平，但正常这些偏置电平的生成会受到不同过程、电压和温度(PVT)的变化的影响，且可能不会针对各种PVT条件极其精确地生成输入偏置电平。因为在针对PVT条件不具有容限的情况下生成的偏置电平而产生的错误可导致最终数据出现额外失真，由此降低了在存储器装置内发射的数据的可靠性。此外，各种信道条件可能需要生成和编程各种输入偏置电平。也就是说，存储器装置可含有多个信道，每个信道可经受它们自身的信道失真条件。

附图说明

在阅读以下详细描述并且参考附图之后可更好地理解本发明的各个方面，在附图中：

图1是根据本发明的实施例的说明存储器装置的某些特征的简化框图；

图2说明根据本发明的实施例的说明图1的I/O接口的数据收发器的框图；

图3说明根据本发明的实施例的图2的数据收发器的实施例的框图；

图4说明根据本发明的实施例的图2的数据收发器的第二实施例的框图；

图5示出根据本发明的实施例的失真校正电路的框图；

图6说明根据本发明的实施例的图5的决策反馈均衡器(DFE)的一部分的电路图；

图7说明根据本发明的实施例的失真校正电路的第二实施例；

图8说明根据本发明的实施例的图7的DFE的一部分的电路图；

图9说明根据本发明的实施例的偏置生成器的实施例的框图；

图10说明根据本发明的实施例的图9的偏置生成器的接收器的实施例；

图11说明根据本发明的实施例的图9的偏置生成器生成偏置电平的方法的实施例的流程图；

图12说明根据本发明的实施例的多电平偏置生成器的实施例的框图；

图13说明根据本发明的实施例的图7的DFE的一部分的第二电路图；

图14说明根据本发明的实施例的偏置生成器的实施例的第二实施例；

图15说明根据本发明的实施例的图14的偏置生成器的接收器的实施例；

图16说明根据本发明的实施例的多电平偏置生成器的第二实施例的框图；以及

图17说明根据本发明的实施例的失真校正电路的第三实施例。

具体实施方式

下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本发明的所属领域的技术人员来说，这些都是设计、构造及制造中的常规任务。

使用存储器装置的决策反馈均衡器(DFE)来执行失真校正技术可为有价值的，例如，以正确地补偿存储器装置的所接收数据中的失真。这确保了精确的值存储在存储器装置的存储器中。DFE可使用先前位数据来产生校正值以补偿由先前位数据产生的失真。举例来说，最近的先前位与在之前几个数据点发射的位相比可具有对当前位的更大的失真作用，从而使得校正值在两个位之间不同。在对这些水平进行校正的情况下，DFE可操作以校正所发射的位的失真。

在一些实施例中，DFE可需要使用偏置电平以便精确生成失真校正因子来充分均衡信道。由于偏置电平可用以直接或间接地从数据移除失真，因此增加偏置电平的可靠性可增加在数据由DFE处理之后从数据移除失真的可靠性。因此，偏置电平生成中的增加精度可增加信道均衡中的精度。

跨越DFE电路的过程、电压和温度(PVT)的改变生成精确偏置电平对于结合变化的操作条件充分均衡信道是有价值的。因为存储器装置可含有可各自包含不同信道条件的多个数据信道，所以可生成不同偏置电平以个别地均衡每一信道。因此，为了高效地生成跨越DFE电路内的不同数据信道和/或不同分接头使用的必要偏置电平，存储器装置可包含全局地生成可预定(例如，经编程或在运行时间选择)的偏置电平的系统和方法。即，替代或补充基于经编程值和/或用户输入在运行时间为每一数据信道局部地生成不同偏置电平，存储器装置可包含若干不同生成的偏置电平，其同时可用于存储器装置的所有必要区以供在运行时间选择。因此，多电平偏置生成器可通过在一组偏置电平生成器的边界条件偏置电平输出之间内插中间偏置电平输出而同时生成多个PVT耐受性偏置电平。即，多电平偏置生成器可将低输入应用于第一单电平偏置生成器，可将高输入应用于第二单电平偏置生成器，且可在第一和第二单电平偏置生成器的偏置电平输出之间内插偏置电平输出以便同时生成在运行时间可用于存储器装置的多个偏置电平。

现在转而参看附图，图1是说明存储器装置10的某些特征的简化框图。具体地说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5SDRAM的各种特征允许与先前各代DDR SDRAM相比减少的功率消耗、更多的带宽以及更多的存储容量。

存储器装置10可以包含若干存储器排组12。存储器排组12可以是例如DDR5SDRAM存储器排组。存储器排组12可以设置在布置于双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每个DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可以包含一或多个存储器排组12。存储器装置10表示具有多个存储器排组12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器排组12可进一步布置成形成排组群。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器排组12，布置成8个排组群，每一排组群包含2个存储器排组。举例来说，对于16GB DDR5 SDRAM，存储器芯片可包含32个存储器排组12，布置成8个排组群，每个排组群包含4个存储器排组。取决于总体系统的应用和设计，可以利用存储器装置10上的存储器排组12的各种其它配置、组织和大小。

存储器装置10可包含命令接口14和经配置以与外部装置交换(例如，接收和发射)信号的输入/输出(I/O)接口16。命令接口14经配置以从例如处理器或控制器等外部装置(未图示)提供若干信号(例如，信号15)。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从其读取的数据的发射和接收。

如将了解，命令接口14可包含若干电路，例如时钟输入电路18和命令地址输入电路20，以保障信号15的恰当处置。命令接口14可以从外部装置接收一或多个时钟信号。一般而言，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿是指上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t和互补时钟信号Clk_c的上升的转变。通常在时钟信号的正边沿上输入命令(例如，读取命令、写入命令等)，且在正和负时钟边沿上发射或接收数据。

时钟输入电路18接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟生成器30，例如延迟锁定回路(DLL)电路。内部时钟生成器30基于所接收内部时钟信号CLK产生相位受控内部时钟信号LCLK。相位受控内部时钟信号LCLK供应到例如I/O接口16，且用作用于确定读取数据的输出时序的时序信号。

内部时钟信号CLK也可以被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可以被提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可经由总线36将命令信号提供到内部时钟生成器30以协调相位受控内部时钟信号LCLK的产生。相位受控内部时钟信号LCLK可用以例如通过I/O接口16对数据进行计时。

此外，命令解码器32可以对例如读取命令、写入命令、模式寄存器集命令、激活命令等命令进行解码，并且经由总线路径40提供对与所述命令相对应的特定存储器排组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如，行解码器和列解码器，以促进对存储器排组12的存取。在一个实施例中，每一存储器排组12包含排组控制块22，其提供必要的解码(例如，行解码器和列解码器)以及例如时序控制和数据控制等其它特征，以促进去往和来自存储器排组12的命令的执行。存储器排组12和排组控制块22可被统称为存储器阵列23。

存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号计时到命令接口14。所述命令接口可包含命令地址输入电路20，其经配置以通过例如命令解码器32而接收和发射命令以提供对存储器排组12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定排组12的存取通过命令编码于CA<13:0>总线上。

另外，命令接口14可经配置以接收若干其它命令信号。例如，可以提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。复位命令(RESET_n)可用以例如在加电期间复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。

命令接口14也可用于针对可以检测的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余检查(CRC)错误的情况下从存储器装置10发射。也可产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可以在某些操作期间被用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。

利用上文所论述的命令和计时信号，借助通过I/O接口16发射和接收数据信号44可将数据发送到存储器装置10以及从其发送数据。更具体来说，数据可经由包含多个双向数据总线的数据总线46发送到存储器排组12或从所述存储器排组检索。一般称为DQ信号的数据I/O信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5SDRAM存储器装置等某些存储器装置，I/O信号可划分成上部和下部字节。举例来说，对于x16存储器装置，I/O信号可划分成例如对应于数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)。

为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常称作DQS信号。DQS信号由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以俘获对应的输入数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置等某些存储器装置，差分对的DQS信号可划分成对应于例如发送到存储器装置10及从所述存储器装置发送的数据的上部和下部字节的上部和下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。

也可以通过I/O接口16将阻抗(ZQ)校准信号提供到存储器装置10。可以将ZQ校准信号提供到参考引脚，且用以通过跨越过程、电压和温度(PVT)值的改变调整存储器装置10的上拉和下拉电阻器而调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调节电阻以将输入阻抗校准到已知值。如将了解，精度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。

另外，环回信号(LOOPBACK)可通过I/O接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设定到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设定存储器装置10以测试存储器装置10的数据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监视在I/O接口16处由存储器装置10捕获的数据。

如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统10中。相应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。

在一些实施例中，存储器装置10可安置于主机装置中(物理上集成到主机装置中或另外连接到主机装置)或另外耦合到主机装置。主机装置可包含台式计算机、膝上计算机、寻呼机、蜂窝电话、个人管理器、便携式音频播放器、控制电路、相机等中的任一者。主机装置也可为网络节点，例如路由器、服务器或客户端(例如，先前所述类型的计算机中的一个)。所述主机装置可为某一其它种类的电子装置，例如复印机、扫描器、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用以描述系统的这些各种实例的术语，例如本文所使用的许多其它术语，可以共享一些提及物，并且因此不应当仅仅借助于列出的其它项目来解释。)

所述主机装置因此可以是基于处理器的装置，其可包含控制主机中的系统功能和请求的处理的处理器，例如微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接地或间接地耦合到主机的额外系统元件，使得主机处理器通过执行可存储在主机内或在主机外部的指令而控制主机的操作。

如上文所论述，数据可例如由主机写入到存储器装置10且从所述存储器装置读取，由此存储器装置10充当易失性存储器，例如双数据速率DRAM(例如，DDR5 SDRAM)。在一些实施例中，主机也可以包含单独非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如，NAND存储器、NOR存储器等)，以及其它类型的存储器装置(例如，存储装置)，例如固态驱动器(SSD)、多媒体媒体卡(MMC)、安全数字(SD)卡、闪存(CF)卡，或任何其它合适的装置。此外，应了解主机可包含一或多个外部接口，例如通用串行总线(USB)、外围组件互连(PCI)、PCI高速(PCI-E)、小型计算机系统接口(SCSI)、IEEE1394(火线)，或任何其它合适的接口，以及用以允许用户将数据输入到主机中的一或多个输入装置，例如，按钮、开关元件、键盘、光笔、触控笔、鼠标和/或语音识别系统。主机可以任选地还包含例如耦合到处理器的显示器的输出装置，以及用于与例如因特网的网络介接的网络接口装置，例如网络接口卡(NIC)。如将了解，取决于主机的应用，主机可包含许多其它组件。

主机可操作以将数据传送到存储器装置10以用于存储，且可从存储器装置10读取数据以在主机处执行各种操作。相应地，为了促进这些数据发射，在一些实施例中，I/O接口16可包含操作以从I/O接口16接收及向所述I/O接口发射DQ信号的数据收发器48。

图2大体上说明存储器装置10的I/O接口16，且更确切地说，说明数据收发器48。如所说明，I/O接口16的数据收发器48可包含DQ连接器50、DQ收发器52和串行器/串并转换器54。应注意在一些实施例中，可利用多个数据收发器48，每一单个数据收发器48可与例如对应于数据信号的上部和下部字节的上部和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)中的每一个中的相应一者结合使用。因此，I/O接口16可包含多个数据收发器48，其各自对应于一或多个I/O信号(例如，包含相应DQ连接器50、DQ收发器52和串行器/串并转换器54)。

DQ连接器50可例如为引脚、衬垫、其组合或另一类型的接口，其操作以接收DQ信号以例如将数据发射到存储器阵列23作为数据写入操作的部分。另外，DQ连接器50可操作以从存储器装置10发射DQ信号，例如以从存储器阵列23发射数据作为数据读取操作的部分。为了促进这些数据读取/写入，DQ收发器52存在于数据收发器48中。在一些实施例中，例如，DQ收发器52可以接收由内部时钟生成器30生成的时钟信号，作为用于确定来自存储器阵列23的数据读取操作的输出时序的时序信号。由内部时钟生成器30发射的时钟信号可基于在时钟连接器56(例如，引脚、衬垫、其组合等)处由存储器装置10接收且经由时钟输入电路18路由到内部时钟生成器30的一或多个计时信号。因此，DQ收发器52可以接收由内部时钟生成器30产生的时钟信号作为时序信号以用于确定从存储器阵列23的数据读取操作的输出时序。

图2的DQ收发器52还可例如接收一或多个DQS信号以在选通数据模式中操作作为数据写入操作的部分。DQS信号可在DQS连接器60(例如，引脚、衬垫、其组合等)处接收且经由DQS收发器60路由到DQ收发器52，所述DQS收发器操作以经由DQS信号到DQ收发器52的选择性发射而控制数据选通模式。因此，DQ收发器52可以接收DQS信号以控制从存储器阵列23的数据写入操作。

如上所述，数据收发器48可在若干模式中操作以促进去往和来自存储器装置10(例如，去往和来自存储器阵列23)的数据的传送。举例来说，为了允许存储器装置10内的较高数据速率，可以发生其中利用DQS信号的数据选通模式。DQS信号可通过外部处理器或控制器发送由DQS连接器58(例如，引脚、衬垫、其组合等)接收的数据(例如，用于写入命令)而驱动。在一些实施例中，DQS信号用作时钟信号以捕获对应输入数据。

另外，如图2中所图示，数据收发器48还包含串行器/串并转换器54，其操作以在存储器装置10的数据写入操作期间将串行数据位(例如，串行位流)转换为并行数据位(例如，并行位流)以用于沿着数据总线46发射。同样地，串行器/串并转换器54用以在存储器装置10的读取操作期间将并行数据位(例如，并行位流)转换为串行数据位(例如，串行位流)。以此方式，串行器/串并转换器54操作以将从例如具有串行格式的主机装置接收的数据转换为适合于存储于存储器阵列23中的并行格式。同样地，串行器/串并转换器54操作以将从例如具有并行格式的存储器阵列23接收的数据转换为适合于发射到主机装置的串行格式。

图3说明数据收发器48为包含耦合到数据传送总线51的DQ连接器50、DQ接收器62、DQ发射器64(其与DQ接收器62组合形成DQ收发器52)、串并转换器66以及串行器68(其与串并转换器66组合形成串行器/串并转换器54)。在操作中，主机(例如，上文描述的主机处理器或其它存储器装置)可操作以跨越数据传送总线51以串行形式发射数据到数据收发器48，作为对存储器装置10的数据写入操作的部分。此数据在DQ连接器50处接收且发射到DQ接收器62。DQ接收器62例如可对数据执行一或多个操作(例如，放大、数据信号的驱动等)和/或可作为用于数据的锁存器而操作直到接收到用以协调(例如，控制)数据到串并转换器66的发射的相应DQS信号为止。作为数据写入操作的部分，串并转换器66可操作以将数据从沿着数据传送总线51发射的格式(例如，串行形式)转换(例如，翻译)成用于数据到存储器阵列23的发射的格式(例如，并行形式)以存储于其中。

同样，在读取操作期间(例如，经由数据传送总线51从存储器阵列23读取数据且发射读取数据到主机)，串行器68可接收以由存储器阵列使用的一个格式(例如，并行形式)从存储器阵列读取的数据，且可将接收的数据转换(例如，翻译)成第二格式(例如，串行形式)以使得数据可与数据传送总线51和/或主机中的一或多个兼容。经转换数据可从串行器68发射到DQ发射器64，由此可发生对数据的一或多个操作(例如，解放大、数据信号的驱动等)。另外，DQ发射器64可作为用于接收的数据的锁存器操作直到例如从内部时钟生成器30接收到相应时钟信号为止，所述相应时钟信号用以协调(例如，控制)数据到DQ连接器50的发射以用于沿着数据传送总线51发射到主机的一或多个组件。

在一些实施例中，在DQ连接器50处接收到的数据可能失真。举例来说，在DQ连接器50处接收到的数据可能受到符号间干扰(ISI)影响，其中先前接收到的数据干扰随后接收到的数据。举例来说，由于增加的数据量跨越数据传送总线51发射到DQ连接器50，因此在DQ连接器50处接收到的数据相对于由主机发射的数据可能失真。减轻(例如，补偿或消除)此失真且有效地反转ISI的影响的一个技术是对数据应用均衡操作。图4说明包含可以用于此均衡操作的均衡器的数据收发器48的实施例。

图4说明包含均衡器、确切地说决策反馈均衡器(DFE)70的数据收发器48的一个实施例。如所说明，DFE 70是多分接(例如，四个分接)DFE 70。然而，与DFE 70结合可利用少于或多于四个分接。同样，DFE 70可与串并转换器66或DQ接收器62分开安置或安置于其内部。在操作中，在一或多个数据锁存器或数据寄存器中捕获二进制输出(例如，从锁存器或决策双削波器)。在本实施例中，这些数据锁存器或数据寄存器可安置在串并转换器66中，且其中存储的值可沿着路径72、74、76和78锁存或发射。

当在DQ接收器62处接收到数据位时，可将其识别为作为位“n”从主机发射，且可在时间t

因此，沿着路径72、74、76和78锁存或发射的值可分别对应于从DQ接收器62发射以存储于存储器阵列23中的最近先前数据值(例如，先前位n-1、n-2、n-3和n-4)。这些先前发射的位沿着路径72、74、76和78反馈到DFE 70，其操作以生成可借助于求和器(例如，求和放大器)从接收到的输入信号(例如，从DQ连接器50接收的数据，例如失真位n)加上或减去的加权分接(例如，电压)。在其它实施例中，经加权分接(例如，电压)可与初始参考值组合以产生补偿，所述补偿对应于或减轻所接收数据的失真(例如，减轻失真位n的失真)。在一些实施例中，分接经加权以反映最近先前所接收数据(例如，位n-1)与在较早时间接收的位(例如，位n-1、n-2和n-3)相比可具有对所接收数据(例如，失真位n)的失真更强的影响。DFE70可操作以由于每一先前位而产生分接(例如，电压)的量值和极性以共同补偿由那些先前所接收位造成的失真。

举例来说，对于本发明的实施例，先前接收到的位n-1、n-2、n-3和n-4中的每一个可能具有两个值中的一个(例如，二进制0或1)，其发射到串并转换器66以用于发射到存储器阵列23，且另外锁存或保存于寄存器中以用于沿着相应路径72、74、76和78的后续发射。在所说明的实施例中，这导致针对位n-1、n-2、n-3和n-4的群组的十六(例如，2

失真校正的使用(例如，DFE 70)可为有益的，以使得从DQ连接器50发射的数据在存储器阵列23中正确地表示而无失真。相应地，可以有用的是存储先前位数据以用于失真校正中。如图5的框图中所说明，可包含失真校正电路80作为DQ接收器62的部分，但可能不需要物理地定位于该处(例如，失真校正电路80可以替代地耦合到DQ接收器62)。在一些实施例中，可操作失真校正电路80以提供先前发射的位数据以校正经由信道84(例如，连接、发射线和/或导电材料)发射的失真位81(例如，已因ISI和/或系统失真而失真的位)。

失真位81可从信道84发射到放大装置82(例如，可变增益放大器)。失真位81可从放大装置82发射到示出为具有单个加权分接86的DFE 70。失真位81可与DQ参考信号83同时发射到DFE 70。DQ参考信号83可表示用于确定由DQ连接50接收的发射位是逻辑低(例如，0)还是逻辑高(例如，1)的阈值(例如，电压电平)。

可对DFE 70进行操作以使用经先前位数据(例如，n-1位数据)加权的分接来校正来自失真位81的失真。用于n-1位的数据(例如，逻辑1或逻辑0)可通过路径72发射。单个加权分接86的量值和极性可经由求和器电路85补偿由n-1位造成的总失真，所述求和器电路作为电流求和器操作，其施加电流到失真位81以补偿由n-1位造成的失真。举例来说，如果在DQ连接50处接收到的位经确定为低于DQ参考信号83，那么将接收到的位81发射到存储器阵列23作为逻辑低。加权分接86的量值和极性可能够校正失真位81和DQ参考信号83。

可将失真位81的经修改版本和DQ参考信号83的经修改版本发射到数据锁存器94。经校正位88可经由数据锁存器94生成且从数据锁存器94发射到串并转换器66，这可在DQS信号96的上升边沿上发生。在其它实施例中，可遵循计时方案的变化以包含额外或替代的数据发射方法。当在串并转换器66中接收经校正位88时，用于新n-1位的值可例如存储于串并转换器66中以用于沿着路径72发射。与DFE 70和放大装置82相关联的失真校正电路可在下文更详细地描述。

图6说明可抵消与失真位81相关联的失真的图5的DFE 70的一部分的电路图。可在对求和器电路85的第一输入102和第二输入104处接收数据位。第一输入102和第二输入104可以通信方式耦合到可经启用或停用的装置(例如，经耦合以供应栅极信号到场效应晶体管106和108)。失真位81可由第一输入102接收且DQ参考信号83可由第二输入104接收。以此方式，两个场效应晶体管106和108可受失真位81和DQ参考信号83控制。

经加权分接86和其反转值(例如，反转加权分接87)可发射到输出110和112以校正失真位81中的失真。用于n-1位的逻辑高通过路径72发射。在此情况下，可实施n-1位以生成经加权分接86和反转加权分接87作为用于两个场效应晶体管116和118的控制信号，从而实现经加权分接值86和87对输出110和112的贡献。

经加权分接值86和87可允许电流施加到输出110和112，由此所供应的电流通过可控制源120(例如，由数/模(DAC)转换器121控制的电流源119)控制。输出110和112可以是DQ参考信号83和失真位81中的一或多个的经修改值，且可发射到数据锁存器94(例如，生成二进制输出的再生锁存器或双削波器)。经校正位88可经由数据锁存器94基于输出110和112生成，且在DQS信号96的上升边沿上发射到串并转换器66。在串并转换器66中存储以用于沿着路径72发射的n-1位信息可以经校正位88更新以用于未来失真校正。

在一些应用中，经校正位88可能需要具有与经加权分接86和87可以其它方式提供的相比更大的调节精度水平。图7说明失真校正电路160的框图，所述失真校正电路可接收四个位的先前数据(例如，n-1位数据、n-2位数据、n-3位数据和n-4位数据)以产生四个经加权分接86、162、164和166以对失真位81执行更精确的失真校正。以与失真校正电路80类似的方式，失真位81可经由信道84发射到放大装置82。DQ参考信号83也可发射到放大装置82。

从放大装置82，失真位81和DQ参考信号83可发射到DFE 70。用于先前位的位数据可通过路径72、74、76和78发射。可操作DFE 70以使用从用于四个先前位的位数据产生的四个经加权分接86、162、164和166从失真位81校正失真。可操作DFE 70以针对沿着路径72、74、76和78发射的先前位中的每一者产生经加权分接86、162、164和166中的每一者的量值和极性，所述DFE可经设计以抵消对由先前接收到的位引起的失真位81的总失真。

失真位81的修改版本和DQ参考信号83的修改版本中的一或多个可发射到数据锁存器94。经校正位88可以在DQS信号96的上升边沿上从数据锁存器94发射到串并转换器66。串并转换器66可以利用n-1位、n-2位、n-3位和n-4位的值来更新，并且值可以存储用于沿着路径72、74、76和78发射。可以在下文更详细地描述与DFE 70相关联的失真校正电路系统。

图8说明可抵消失真的图7的DFE 70的一部分的电路图。如图8中另外示出，DFE70可通过在路径72、74、76和78上发射的数据接收用于n-1位、n-2位、n-3位或n-4位或其中的任何组合的逻辑高或低。在此情况下，可实施沿着路径72、74、76和78发射的数据以生成经加权分接86、162、164和166和反转加权分接87、163、165和167作为用于场效应晶体管116、118、182、184、186、188、190和192的控制信号，以控制从其发射到输出110和112的输出。场效应晶体管116、118、182、184、186、188、190和192可经选择性和可控地激活以反映由先前经校正位的各种组合表示的十六(例如，24)个不同的可能二进制状态(例如，0000、0001、0010、...1111)中的一个。

经加权分接86、87、162、163、164、166和167值可应用于输出110和112，由此通过可控制源120和额外可控制源194、196和198(例如，各自具有受DAC 121、195、197、199控制的相应电流源119、189、191和193)控制供应的电流。输出110和112可发射到数据锁存器94。经校正位88可基于输出110和112经由数据锁存器94生成，且可在DQS信号96的上升边沿上发射到串并转换器66。串并转换器66中经存储用于沿着路径72、74、76和78发射的n-1位、n-2位、n-3位和n-4位信息可以经校正位88更新(例如，n-4位将更新以反映n-3数据，n-3位将更新以反映n-2数据，n-2数据将更新以反映n-1数据，且n-1数据将以新校正位更新)以用于未来失真校正。

在一些实施例中，通过控制相应电流源119、189、191和193，DAC 121可更改和/或控制可控制源120的电流贡献，且额外DAC 195、197和199可更改和/或控制额外可控制源194、196和198的电流贡献。在此类实施例中，DAC 121、195、197和199可包含能够将指定输出(例如，电压)供应到电流源119、189、191和193的固定电路。因此，DAC 121、195、197和199可将相同输出供应到相应电流源119、189、191和193的输入，无论PVT条件如何变化(例如，在标准操作条件之外的操作温度的变化)。在其它实施例中，DAC 121、195、197和199可生成由于PVT条件而改变的输出，然而，改变输出可能未必总是以合适和/或可控的方式变化。即，对于给定一组PVT条件，DAC121、195、197和199的输出与电流源119、189、191和193的输出(例如，可控制源120、194、196和198的所得输出)之间可能不存在直接关系。因此，即使DAC 121、195、197和199的输出和电流源119、189、191和193的所得输出都受PVT条件影响，随着PVT条件改变，合适地控制可控制源以使得其从相应经加权分接(例如，86、162、164、166)贡献合适的电流以准确反映影响DFE 70的条件所需的DAC输出也可能改变。举例来说，为了针对一组PVT条件以指定电流修改输出110和112的电流，可控制源120可利用从DAC121接收的第一输入电平。为了针对不同的一组PVT条件以相同指定电流修改输出110和112的电流，在可控制源120处来自DAC 121的第二输入电平可为合适的。因此，DAC 121、195、197和199可提供固定输出和/或输出，其不能跨越变化的PVT条件合适调整以调整电流源119、189、191和193的输出使得可控制源120、195、197和199正确地操作来补偿影响DFE 70的变化条件。

因此，图9说明无论PVT条件如何都可生成PVT耐受性偏置电平以合适地调整图8的可控制源120、194、196和198的偏置生成器200。即，代替图8中示出的DAC 121、195、197和199，偏置生成器200的输出可以通信方式耦合到例如电流源119、189、191和193的输入以控制其输出，且因此控制可控制源120、194、196和198的输出。

在一些实施例中，偏置生成器200可接受两个输入，DQ参考信号83和经修改DQ参考信号204，且可输出适合于控制可控制源120的偏置电平NBias 202。输入DQ参考信号83可表示输入到图7中的DFE 70的同一信号DQ参考信号83。即，DQ参考信号83可表示用于确定由偏置生成器200接收的位是逻辑低(例如，0)还是逻辑高(例如，1)的阈值(例如，电压电平)。第二输入，经修改DQ参考信号204可表示添加到DQ参考信号83的校正因子“X”(例如，5mV)的组合。校正因子X可表示导致可控制源120、194、196和198的所需输出的校正水平(例如，失真移除)。即，为了以特定量(例如，5mv)调整数据信道上的数据(例如，位)以例如生成经校正位88，校正因子X可匹配此量。因此，校正因子X可以某个水平乘以增益(例如，增益*X)调整求和器电路85的输出110和112，因为输出110和112可具有由例如放大装置82施加的额外增益。此外，在一些实施例中，由求和器电路85中的每一经加权分接86、162、164和166贡献的所期望校正水平可经编程和/或由用户调整以便合适地校准存储器装置10。即，可设定每一经加权分接86、162、164和166以从数据信道充分移除失真，且因为施加于输出110和112的校正可取决于经加权分接86、162、164和166以及可控制源120、194、196和198的组合，所以校正因子X也可基于经编程和/或用户调整的值。

虽然可接收所期望校正水平作为对偏置生成器200的输入(例如，校正因子X)的部分，但在任一组PVT条件下，用于偏置生成器200输入到电流源119、189、191或193以便生成合适量的电流校正的合适偏置电平(例如，NBias 202)可能不是已知的。即，在由偏置生成器200输出的偏置电平NBias 202与由可控制源120生成的所得电流之间可能不存在直接和/或良好定义的关系。因此，在偏置电平NBias 202与由求和器电路85施加的校正之间也可能不存在直接和/或良好定义的关系。因此，在一些实施例中，为了确定合适的偏置电平NBias 202输出，偏置生成器200可首先接收所需校正电平(例如，校正因子X)作为输入且确定产生于此校正电平的偏置电平NBias 202，如将进一步描述。

在此类实施例中，DQ参考信号83和经修改DQ参考信号204可施加于模拟DQ接收器62的接收器206，如下文进一步描述。即，校正因子X可施加于接收器206以使得可确定由对DQ接收器62施加校正因子X产生的表现。因此，按DQ接收器62的表现进行调整，接收器206可输出可对应于输入信号经修改DQ参考信号204和DQ参考信号83的信号OutF 208和Out 210。

在一些实施例中，接收器206的输出(例如，OutF 208和Out 210)可馈送到例如差分放大器等运算放大器(op-amp)212中。运算放大器212可确定OutF 208与Out 210之间的差且将此差乘以增益，然后输出结果，偏置电平NBias 202。在一些实施例中，所得偏置电平NBias 202可反馈到接收器206中，使得Out 210和/或OutF 208信号可经调整直到它们几乎相等(例如，直到运算放大器212使偏置电平NBias 202的值稳定)。因此，偏置生成器200可用以确定合适的偏置电平NBias 202。即，在将校正因子X施加到DQ参考信号83(例如，经修改DQ参考信号204)之后，可比较(例如，由运算放大器212)接收器206的结果(例如，OutF208和Out 210)，且随后调整以确定使OutF 208和Out 210均衡所需的偏置电平NBias 202值。因此，稳定的偏置电平NBias 202可表示合适的偏置电平以用于接收器206将DQ参考信号83校正到经修改DQ参考信号204(例如，用于使Out 210等于OutF 208)，或实施所需的校正电平。

因为偏置生成器200可模拟接收器206中的DQ接收器62的一组PVT条件且可在反馈环路中使用偏置电平NBias 202，所以偏置电平NBias 202可稳定于适合于结合PVT条件控制其耦合到的电流源119、189、191和193中的一个的偏置电平以控制其输出，且因此控制可控制源120、194、196和198的输出。在PVT条件改变时，偏置电平NBias202可稳定于适合于在更新的PVT条件下控制可控制源120的不同偏置电平。此外，由于运算放大器(例如，运算放大器212)的限制，当输出(例如，OutF 208和Out 210)几乎相等时偏置电平NBias 202的值可稳定。因此，可使用具有高增益的运算放大器来减小最终输出(例如，OutF 208和Out210)之间的误差(例如，减少差)。此外，通过高增益，几乎相等的OutF 208和Out 210之间的较小差可以是经倍增为可检测偏置电平NBias202的数字，其可合适地控制可控制源120以使得可在求和器电路85中做出适当电流校正。

现在转而参看图10，提供接收器206的较详细实施例。虽然实施例称为接收器，但应注意接收器206接收在存储器装置10内部生成的数据信号且可用以模拟其它接收器(例如，DQ接收器62)的操作条件，包含PVT条件。在所说明的实施例中，模拟DQ接收器62，且更具体来说，模拟DQ接收器62的求和器电路85。虽然在所说明的实施例中未示出，但在一些实施例中，接收器206可另外含有放大装置以模拟DQ接收器62可含有的放大装置82。

在所说明的实施例中，类似于求和器电路85，接收器206可调整电路的输出210和/或208。接收器可在第一输入236接收DQ参考信号83且在第二输入238接收经修改DQ参考信号204。第一输入236和第二输入238可对场效应晶体管242和244启用或停用(例如，可将栅极信号供应到场效应晶体管242和244)。以此方式，场效应晶体管242和244可受DQ参考信号83和经修改DQ参考信号204控制。

耦合到一对场效应晶体管246和248的可控制源234可在偏置电平NBias 202的控制下将电流施加到输出Out 210和OutF 208。输出Out 210和OutF 208可分别表示DQ参考信号83和经修改DQ参考信号204的经修改值。因此，在一些实施例中，因为经修改DQ参考信号204大于DQ参考信号83(例如，校正因子X mV)，所以对应于经修改DQ参考信号204的输出OutF 208可大于Out 210。因此，接收器206可使用电阻性负载232将Out 210信号上拉(例如，更高)到更接近OutF 208的值的值。在Out 210的值大于OutF 208的值的情况下，接收器206可使用偏置电平NBias 202将Out 210信号下拉(例如，更低)以带来更接近OutF 208的值的值。Out 210和OutF 208的所得值可随后馈送到运算放大器212中，如图9中所图示，其中可确定Out 210与OutF 208之间的最近差以生成所得NBias 202值。由于NBias 202可反馈到接收器206中，因此Out 210与OutF 208值之间的差可连续地更新。此外，Out 210与OutF 208值之间的差可连续地指示接收器206经由偏置电平NBias 202和/或电阻性负载232调整Out 210信号的方式。

通过前述想法，图11说明根据本文所描述的实施例的无论PVT条件如何都生成合适的偏置电平NBias 202来控制可控制源120的方法300的流程图。虽然以表示特定实施例的特定次序描述方法300的以下描述，但应注意可以任何合适的次序执行方法300，且可添加或省略步骤。

在框302处，偏置生成器200可在接收器206处接收输入信号，DQ参考信号83和经修改DQ参考信号204。如图10中所图示，在一些实施例中，可在接收器206中在第一输入236和第二输入238处接收这些输入信号。在框304处，接收器206可随后基于输入信号(例如，DQ参考信号83和经修改DQ参考信号204)和反馈偏置电平NBias 202生成输出Out 210和OutF208。如较早所论述，框304可涉及分别使用电阻性负载232或偏置电平NBias 202上拉或下拉Out 210。此外，上拉或下拉Out 210以及Out 210的值经修改的电平可取决于偏置电平NBias 202，所述偏置电平可控制可控制源234的电流贡献。从接收器206输出的信号(例如，Out 210和OutF 208)可随后在框306处(图9中示出)馈送到运算放大器212中。在框308处，运算放大器212可根据如下方程生成偏置电平NBias 202

NBias＝增益*(Out-OutF)，

其中增益项可表示由使用的运算放大器212的操作特性决定的大数字。在一些实施例中，此计算可与框310同时发生，其中在以上方程中比较Out 210和OutF 208的值以计算偏置电平NBias 202。在框312处，如果Out 210和OutF 208近似相等(例如，运算放大器212已稳定偏置电平NBias 202和/或Out 210与OutF 208之间的差对于运算放大器212在其操作能力下不可辨别)，那么可使用偏置电平NBias 202来控制可控制源120。通过稳定偏置电平NBias 202的控制，可控制源120可在框314处在求和器电路85中生成合适的校正。在一些实施例中，在框312处，如果Out 210和OutF 208不近似相等，那么运算放大器212可在框316处调整偏置电平NBias 202的值以减少Out 210与OutF208之间的差。在框316处调整的NBias 202可随后反馈到接收器206中。因此，在框304处，接收器206可接收经调整偏置电平NBias 202且可基于经调整偏置电平NBias 202和输入信号DQ参考信号83和经修改DQ参考信号204再生输出Out 210和OutF 208，且可继续通过方法300以生成合适的NBias 202来控制可控制源120。

此外，虽然取决于在框312处的比较的结果将偏置电平NBias 202描述为在框316反馈到接收器206或用以控制可控制源120，但本领域技术人员应理解，这些动作可同时发生。此外，无论在框312处的比较的结果如何，这些偏置电平NBias 202动作都可发生。即，在所说明的图9的实施例中，偏置生成器200可能不含有用于在输出到可控制源120时和/或在反馈到接收器206中时选通偏置电平NBias 202的任何电路和/或逻辑。因此，无论Out 210与OutF之间的差如何，接收器206和可控制源120可连续地接收偏置电平NBias 202。即，无论偏置电平NBias 202是否已稳定，接收器206和可控制源120可继续接收偏置电平NBias202。然而，在一些实施例中，运算放大器212可在求和器电路85准备好使用偏置电平NBias202之前稳定偏置电平NBias 202。即，DQS接收器62和/或存储器装置10可包含初始化程序，其可包含某些延迟以允许它们的系统通电且在可以使用之前充分校准(例如，稳定)某些值(例如，偏置电平NBias 202)。

在一些实施例中，每一经加权分接86、162、164和166对输出110和112的贡献可能需要分别对可控制源120、194、196和198中的每一个施加不同偏置电平(例如，NBias 162)。因此，在图8中示出的实施例中，一组不同偏置电平可控制电流源119、189、191和193中的每一个以使得相应可控制源120、194、196和198的输出是不同的。此外，参考图1和4，数据收发器48可包含用于每一数据IO信号(例如，DQ<15:8>和DQ<7:0>内)的DQ连接器50。因此，虽然本文描述的实施例可描绘用于单个可控制源120的偏置电平的局部生成以用于DFE 70接收单个数据IO信号(例如，个别DQ连接器50)，但在一些实施例中，每一数据IO信号可得益于校正。即，每一数据IO信号可连接到不同DQ连接器50。因此，DFE 70电路可减少数据IO信号中的每一个中的失真，这可涉及由偏置生成器200生成的不同偏置电平的使用。

因此，为了跨越DFE求和器85中的不同分接和/或跨越不同数据IO信号高效地生成必要偏置值以供使用，存储器装置10可包含全局地生成偏置电平的系统和方法。即，替代或补充基于经编程值和/或用户输入在运行时间针对每一数据IO信号局部生成不同偏置电平(例如，以单独的偏置生成器200)，存储器装置10可包含将在运行时间选择的全局(例如，对于装置的所有必要区)同时可用的若干不同的生成偏置电平。

因此，图12说明能够同时生成多个偏置电平的多电平偏置生成器319的实施例。在一些实施例中，多电平偏置生成器319可包含耦合于一组两个或更多个偏置生成器200(例如，200和321)的输出之间的分压器320。在此类实施例中，第一偏置生成器200可接收DQ参考信号83和经修改DQ参考信号204作为输入，而第二偏置生成器321可接收DQ参考信号83和额外经修改DQ参考信号322作为输入。对第一偏置生成器200和第二生成器321的输入可表示由偏置生成器200处置的边界条件。即，经修改DQ参考信号204可表示添加到DQ参考信号83的校正因子X(例如，1X)，其中校正因子X可表示可指示用于偏置生成器200的DQ参考信号83与经修改DQ参考信号204之间的最小有意义(例如，以可检测方式影响输出)步长的非零值。此外，额外经修改DQ参考信号322可表示添加到DQ参考信号83的40X(例如，40*X)，其中40X可表示对偏置生成器200有意义(例如，影响)的DQ参考信号83与额外经修改DQ参考信号322之间的最大步长。由于在第一偏置生成器200和第二偏置生成器321的输入处施加的边界条件，第一偏置生成器200的输出NBias1X 202可表示在第一偏置生成器200的操作条件的低端的输出偏置电平，而第二偏置生成器321的输出NBias40X 323可表示在第二偏置生成器321的操作条件的高端的输出偏置电平。因此，来自偏置生成器200的一系列可能偏置电平输出可存在于两个输出(例如，NBias1X 202和NBias40X 323)之间。

虽然边界条件输入(例如，经修改DQ参考信号204和额外经修改DQ参考信号322)的前述描述利用校正因子1X和40X，但应注意可使用任何合适的边界校正因子。在一些实施例中，可涵盖由存储器装置10使用的偏置电平范围的校正因子可为合意的。因此，在一些实施例中，用于边界条件输入的相等值可能不是合意的。此外，0毫伏的校正因子无法表示合适的校正因子，因为如果DQ参考信号83与经修改DQ参考信号204之间不存在差，那么偏置生成器200可断开。然而，本文描述的实施例不应限于明确陈述的实例。

在一些实施例中，分压器320可包含若干电阻性元件324(例如，电阻器、电容器、电感器，或其任何合适的组合)，其可将第一偏置电平输出NBias1X 202和第二偏置电平输出NBias40X 323划分为若干不同偏置电平输出(例如，325-326)。即，分压器320可在第一偏置电平输出NBias1X 202与第二偏置电平输出NBias40X 323之间内插若干偏置电平输出。更具体地，在一些实施例中，分压器320可内插对应于从经修改DQ参考信号204到额外经修改DQ参考信号322的每一偏置生成器200输入值的偏置电平输出，其中步长为X(例如，40个不同偏置电平输出)。

偏置电平输出(例如，202、323、325和326)可从偏置生成器200(例如，200或321)直接输出或在一组电阻元件324(例如，电阻器)之间输出。因此，由电阻元件324施加的电阻可决定偏置电平输出(例如，202、323、325和326)中的每一个的电平。此外，分压器320中的电阻元件324中的每一个的电阻贡献可决定偏置电平输出(例如，202、323、325和326)之间的关系。举例来说，带有具有合适电阻的若干电阻器的分压器320可生成线性地相关的偏置电平输出(例如，202、323、325和326)。

因为偏置电平输出(例如，202、323、325和326)可控制电流源119、189、191和193，这又影响可控制源120、194、196和198对输出110和112贡献的电流，所以在一些实施例中，连续生成的偏置电平输出(例如，325和326)之间的反平方关系可为合意的。即，因为由场效应晶体管116、118、182、184、186、188、190和192供应的电流可基于供应到电流源120、194、196和198的电压的平方函数而调整，所以可基于反平方函数生成偏置电平输出以线性化在偏置电平输出之间对由场效应晶体管116、118、182、184、186、188、190和192供应的电流作出的调整。然而在其它实施例中，通过选择分压器320中的合适电阻性元件324可以使用偏置电平输出之间的线性或任何其它合适的关系。

此外，因为分压器320是在第一偏置生成器200和第二偏置生成器321的输出之间施加的，所以输出偏置电平202、323、325和326中的每一个可得益于由偏置生成器200产生的相同PVT容限。也就是说，因为第一偏置电平输出NBias1X 202和第二偏置电平输出NBias40X 323之间的偏置电平输出通过分压器320从第一偏置电平输出NBias1X202和第二偏置电平输出NBias40X 323内插，所以它们仍然可以表示PVT耐受性电压值。

在一些实施例中，结合上文所描述的求和器电路85的分接校正利用在求和器中形成与设定值成正比的不均衡的晶体管的差分对。不均衡可以是例如基于所需的校正的符号由仅在晶体管的差分对的一侧上启用的下拉晶体管产生。然而，在一些实施例中，由于求和器电路85的共模信号(例如，共模电流)跨越操作条件改变，因此由相应可控制源(例如，受DAC 121、195、197和199控制的电流源)设定的模拟值的影响无法保持恒定，即来自求和器电路85的分接响应变成非线性。因此，在一些实施例中，以预先确定的量(例如，以相等的量度)添加以及减去电流的推挽式求和器方式可用于维持一致的平均共模信号，这允许分接响应为更加线性的。举例来说，如图13中所图示，推挽式求和器350(例如，推挽式求和电路)可用以实现DFE校正。推挽式求和器350包含挽式电路系统376和推式电路系统378以将电流添加到求和器且从求和器减去电流以便维持恒定的平均共模信号。在一些实施例中，推挽式求和器350可以等量减去电流，然而如果导致更线性的分接响应，那么以不等量减去也可能是有用的。

因此，图13说明经由使用推挽式求和器350代替求和器电路85可抵消失真的图7的DFE 70的一部分的电路图。推挽式求和器350含有挽式电路系统376和推式电路系统378。挽式电路系统376大体上类似于上文关于图8所描述的方式操作。然而，推挽式求和器350利用挽式电路系统376和推式电路系统378两者来以预定量(例如，以相等量度)调整电流，且可用以维持一致的平均共模信号，这允许分接响应更加线性。图13的具有推挽式求和器350的DFE 70可通过在路径72、74、76和78上发射的数据接收用于n-1位、n-2位、n-3位或n-4位或其任何组合的逻辑高或低。在此情况下，可实施沿着路径72、74、76和78发射的数据以生成经加权分接86、162、164和166以及反转加权分接87、163、165、167作为用于场效应晶体管116、118、182、184、186、188、190、192的控制信号以及用于场效应晶体管352、354、356、358、360、362、364和366的控制信号，以控制从其发射到输出110、112的输出。场效应晶体管182、184、186、188、190和192是挽式电路系统376的部分，而场效应晶体管352、354、356、358、360、362、364和366是推式电路系统378的部分。推挽式求和器350的场效应晶体管182、184、186、188、190、192、352、354、356、358、360、362、364和366可选择性且可控地经激活以反映由先前经校正位的各种组合表示的十六(例如，2

经加权分接86、87、162、163、164、166和167值可施加于输出110和112，由此通过可控制源120和额外可控制源194、196、198、368、370、372和374(例如，受相应偏置生成器200控制的电流源)控制供应的电流。替代地，每一偏置生成器200可以被DAC代替，例如图8的DAC 121、195、197和199中的任一个。输出110和112可发射到数据锁存器，例如数据锁存器94。可控制源368和120可供应电流到同一经加权分接86和87，然而这可通过不同电路供应(即，120供应电流到挽式电路系统376且368供应电流到推式电路系统378)，由此取决于DFE70的线性响应，供应的电流可具有相等或不等的值。推挽式求和器350可操作以从差分节点(例如，与挽式电路系统376和推式电路系统378的输出110和112的连接点)以相等量度添加和减去供应的电流以便维持恒定的平均共模信号。这可允许各种分接响应具有改进的线性。

举例来说，如果挽式电路系统376单独操作(例如，如果推式电路系统378并不存在)，那么DFE 70可如大体上相对于图8所描述而操作。即，经加权分接86和其反转值(例如，反转加权分接87)可发射到输出110和112以校正失真位81中的失真。用于n-1位的逻辑高通过路径72发射。在此情况下，可实施n-1位以生成经加权分接86和反转加权分接87作为用于两个场效应晶体管116和118的控制信号，从而实现经加权分接值86和87对输出110和112的贡献。举例来说，如果由于n-1位的校正是例如50mV，如果挽式电路系统376单独操作(例如，如果推式电路系统378不存在)，那么相对于经加权分接86和其反转值(例如，反转加权分接87)将施加的所有校正都来自场效应晶体管116和118的差分对。然而，通过与推式电路系统378结合使用挽式电路系统376，如果由于n-1位的校正是例如50mV，那么挽式电路系统376可操作以实现从场效应晶体管116和118的差分对施加25mV的校正且从场效应晶体管352和354的差分对施加25mV的校正。

另外，不等值实际上可以施加在挽式电路系统376以及推式电路系统378中。例如，可以从挽式电路系统376中的场效应晶体管差分对施加25％校正，并且可以从推式电路系统378中对应于挽式电路系统376中的场效应晶体管差分对的场效应晶体管差分对施加75％校正，可以从挽式电路系统376中的场效应晶体管差分对施加20％校正，并且可以从推式电路系统378中对应于挽式电路系统376中的场效应晶体管差分对的场效应晶体管差分对施加80％校正，可以从挽式电路系统376中的场效应晶体管差分对施加75％校正，并且可以从推式电路系统378中对应于挽式电路系统376中的场效应晶体管差分对的场效应晶体管差分对施加25％校正，可以从挽式电路系统376中的场效应晶体管差分对施加80％校正，并且可以从推式电路系统378中对应于挽式电路系统376中的场效应晶体管差分对的场效应晶体管差分对施加20％校正，或者可以视需要利用其它比率，以维持由DFE 70生成的共模信号的一致性。类似地，可以向可控制源194和370、可控制源196和372以及可控制源198和374施加电流的相等比率或不同比率值。校正位88可以基于输出110和112通过数据锁存器94来生成，并且可以在DQS信号96的上升边沿上发射到串并转换器66。串并转换器66中存储用于沿着路径72、74、76和78发射的n-1位、n-2位、n-3位和n-4位信息可以利用校正位88来更新(例如，n-4位将更新成反映n-3数据，，n-3位将更新成反映n-2数据，n-2数据将更新成反映n-1数据，且n-1数据将利用最新校正位更新)以用于未来失真校正。

偏置生成器200可供应PVT耐受性输出以控制推挽式求和器350中的可控制源(例如，可控制源120、194、196、198、368、370、372和374)。此外，因为推挽式求和器可并入挽式电路系统376和推式电路系统378，所以挽式电路系统376中的可控制源的控制可与推式电路系统378中的对应可控制源的控制协调，以便设定来自每一可控制源的合适校正贡献。即举例来说，用于可控制源120的控制可与可控制源368的控制协调，使得挽式电路系统376和推式电路系统378可各自对失真位81施加合适的校正。因此，在一些实施例中，代替偏置生成器200的镜像输出偏置生成器400或例如DAC 121的DAC可用于生成PVT耐受性输出，以合适地调整挽式电路系统376和推式电路系统378中的对应一对可控制源(例如，可控制源120和可控制源368)。

转而参看图14，镜像输出偏置生成器400可包含可彼此镜像的一对镜像输出偏置电平(例如，偏置电平NBias 202和偏置电平PBias 404)。即，在一些实施例中，偏置电平PBias 404可表示适合于致使P型金属氧化物半导体场效应晶体管(PMOS)生成的电流量与镜像偏置电平NBias 202可致使N型金属氧化物半导体场效应晶体管(NMOS)生成的电流量相同(例如，10微安)的偏置电平。镜像偏置电平(例如，偏置电平NBias 202和偏置电平PBias 404)可因此分别控制推挽式求和器350的挽式电路系统376和推式电路系统378中的可控制源。因此，镜像输出偏置生成器400可生成PVT耐受性输出(例如，偏置电平NBias 202和偏置电平PBias 404)，其可致使跨越推挽式求和器350中的推式电路系统378和挽式电路系统376的一对可控制源(例如，可控制源120和可控制源368)对输出信号110和112实现合适的校正。

为了生成镜像偏置电平(例如，偏置电平NBias 202和偏置电平PBias 404)，镜像输出偏置生成器400与图9的偏置生成器200相比可含有额外结构和连接性。在一些实施例中，举例来说，镜像输出偏置生成器400的运算放大器212可连接到电流镜406而不是直接输出到可控制源120。电流镜406可接收偏置电平NBias 202作为输入，且从二极管连接式场效应晶体管408输出相等偏置电平信号用于PMOS(例如，PBias 404)。电流镜406还可以接收启用信号(例如，En 410和EnF 412)作为输入以激活(例如，启用)电流镜406。在一些实施例中，可设定启用信号(例如，En 410和EnF 412)以在DQ接收器62通电时维持电流镜406处于作用状态。即，在DQ接收器62内的电路接收电力时电流镜406可继续起作用。

此外，在一些实施例中，由电流镜406生成的偏置电平PBias 404可反馈到接收器402中。因此，除接收DQ参考信号83和经修改DQ参考信号204作为输入之外，接收器402还可接收两个反馈信号(例如，偏置电平NBias 202和偏置电平PBias 404)。因此，虽然接收器402可将Out 210和OutF 208输出到运算放大器212，但接收器402可以与接收器206不同的方式生成其输出(例如，Out 210和OutF 208)，以便除偏置电平NBias202反馈信号之外还处置偏置电平PBias 404反馈信号。

现在转而参看图15，可说明接收器402的实施例。接收器402可包含接收器206的组件以及耦合到额外一对场效应晶体管413和414的额外可控制源420，其可与由可控制源234和所述对场效应晶体管246和248施加的电流组合而对输出Out 210和OutF208施加电流。此外，接收器402的操作可类似于接收器206。接收器206可根据偏置电平NBias 202的值调节输入信号(例如，DQ参考信号83)的输出信号(例如，Out 210)，而接收器402可根据偏置电平NBias 202和偏置电平PBias 404两者调节Out 210和OutF208两者的值。在一些实施例中，举例来说，因为经修改DQ参考信号204大于DQ参考信号(例如，X mV)，所以对应于经修改DQ参考信号204的输出OutF 208可高于Out210。通过接收器402的结构中包含的耦合到额外一对场效应晶体管413和414的额外可控制源420，除了使用电阻性负载232来上拉Out 210的值之外或作为替代，偏置电平PBias 404可驱动额外可控制源420以将OutF 208的值向下(例如，较低)带到更接近Out 210。在Out 210的值大于OutF 204的值的情况下，可控制源234可将Out 210下拉(例如，较低)以将其值带到更接近OutF 204。另外或替代地，电阻性负载230可将OutF210上拉(例如，较高)以将其值带到更接近Out 210。Out 210和OutF 208的所得值可随后馈送到运算放大器212中，如图14中所图示，且Out 210与OutF 208之间的最近差可用于根据接收器206中使用的相同方法来计算所得偏置电平NBias 202值。

因此，用于以镜像输出偏置生成器400生成偏置电平NBias 202和偏置电平PBias404的镜像偏置电平的方法可大体上遵循可从偏置生成器200生成偏置电平NBias202的方法300。即，可以方法的稍微修改来执行图11中的方法300的所说明实施例中的框和/或路径中的每一个(例如，302、304、306、308、310、314和316)以生成镜像偏置电平(例如，偏置电平NBias 202和偏置电平PBias 404)。即，代替专门使用偏置电平NBias202作为在框302处用于接收器206计算Out 210和OutF 208的反馈值，偏置电平NBias202和偏置电平PBias 404两者可由接收器402使用以计算Out 210和OutF 208。此外，在框308处生成偏置电平NBias 202之后，电流镜406可生成其镜像信号，偏置电平PBias404。基于Out 210和OutF 208的比较，偏置电平PBias 404可反馈到接收器402和/或控制推挽式求和器350的推式电路系统378中的可控制源(例如，可控制源368)，如框310和框312中所描述。偏置电平NBias 202还可反馈到接收器402和/或控制推挽式求和器350的挽式电路系统376中的可控制源(例如，可控制源120)，如框314中所描述。因此，使用偏置电平NBias 202和偏置电平PBias 404作为其接收器402中的反馈，镜像输出偏置生成器400可生成PVT耐受性输出(例如，偏置电平NBias 202和偏置电平PBias404)，其可致使跨越推挽式求和器350中的推式电路系统378和挽式电路系统376的一对可控制源(例如，可控制源120和可控制源368)实现对输出信号110和112的合适校正。

此外，如上文参考图12所描述，存储器装置10可利用多个偏置电平输出。因此，可得益于镜像输出偏置电平的生成(例如，利用镜像输出偏压生成器400)的存储器装置10可利用多个不同镜像输出偏置电平。因此，虽然本文描述的实施例可描绘用于推挽式求和器350的镜像偏置电平(例如，偏置电平NBias 202和偏置电平PBias 404)的局部生成以用于DFE 70接收单个数据IO信号(例如，个别DQ连接器50)，但在一些实施例中，存储器装置10的每一数据IO信号可得益于校正。

因此，为了跨越DFE求和器85中的不同分接和/或跨越不同数据IO信号高效地生成必要偏置值以供使用，存储器装置10可包含全局地生成镜像偏置电平的系统和方法。即，替代或补充基于经编程值和/或用户输入在运行时间针对每一数据IO信号局部生成不同镜像偏置电平，存储器装置10可包含在运行时间将选择的全局(例如，对存储器装置10的所有必要区)同时可用的若干不同的生成镜像偏置电平。

因此，图16说明能够同时生成多个镜像偏置电平的多电平镜像偏置生成器419的实施例。在一些实施例中，多电平镜像输出偏置生成器419可包含耦合于一组两个或更多个镜像输出偏置生成器(例如，400和423)的输出(例如，NBias1X 202和NBias40X 323)之间的分压器320，以及耦合于镜像输出偏置生成器(例如，400和423)的镜像输出(例如，PBias1X404和PBias40X 421)之间的第二分压器422。在此类实施例中，第一镜像输出偏置生成器400可接收DQ参考信号83和经修改DQ参考信号204作为输入，而第二镜像输出偏置生成器423可接收DQ参考信号83和额外经修改DQ参考信号322作为输入。经修改DQ参考信号204可表示添加到DQ参考信号83的校正因子X(例如，1X)，其中校正因子X可表示可指示用于偏置生成器200的DQ参考信号83与经修改DQ参考信号204之间的最小有意义(例如，以可检测方式影响输出)步长的非零值。此外，额外经修改DQ参考信号322可表示添加到DQ参考信号83的40X(例如，40*X)，其中40X可表示对偏置生成器200有意义(例如，影响)的在DQ参考信号83与额外经修改DQ参考信号322之间的最大步长。因此，到第一镜像输出偏置生成器400和第二镜像输出偏置生成器423的输入可表示由镜像输出偏置生成器400(例如，分别为经修改DQ参考信号204和额外经修改DQ参考信号322)处置的边界条件。由于在第一镜像输出偏置生成器400和第二镜像输出偏置生成器423的输入处施加的边界条件，镜像偏置生成器400的输出NBias1X 202和镜像输出PBias1X 404可表示响应于第一镜像偏置生成器400的操作条件的低端上的输入的输出偏置电平，而第二偏置生成器164B的输出NBias40X323和镜像输出PBias40X 421可表示响应于第二镜像输出偏置生成器423的操作条件的高端上的输入的输出偏置电平。因此，来自镜像输出偏置生成器400的一系列可能的偏置电平输出和相等镜像输出可分别存在于NBias1X 202与NBias40X 323之间和PBias1X404与PBias40X421之间。

在一些实施例中，分压器320可包含若干电阻性元件324(例如，电阻器、电容器、电感器，或其任何合适的组合)，其可将第一偏置电平输出NBias1X 202和第二偏置电平输出NBias40X 323划分为若干不同偏置电平输出(例如，325-326)。即，分压器320可在第一偏置电平输出NBias1X 202与第二偏置电平输出NBias40X 323之间内插若干偏置电平输出。更具体地，在一些实施例中，分压器320可内插对应于从经修改DQ参考信号204到额外经修改DQ参考信号的每一偏置生成器164输入值的偏置电平输出，其中步长为X(例如，40个不同偏置电平输出)。此外，第二分压器422可对镜像偏置电平输出(例如，424-425)执行与分压器320相同的功能。即，第二分压器可将第一镜像偏置电平输出PBias1X 404和第二偏置电平输出PBias40X 421内插为若干不同偏置电平输出(例如，424-425)。

偏置电平输出(例如，202、323、325和326)和镜像偏置电平输出(例如，404、424、425和426)可从镜像输出偏置生成器(例如，400或423)直接输出或在一组电阻性元件324(例如，电阻器)之间输出。因此，电阻性元件324的电阻可决定偏置电平输出(例如，202、323、325和326)和镜像偏置电平输出(例如，404、424、425和426)中的每一个的电平。此外，分压器320和第二分压器422中的电阻性元件324中的每一个的电阻贡献可分别决定偏置电平输出(例如，202、323、325和326)之间以及镜像偏置电平输出(例如，404、424、425和426)之间的关系。举例来说，带有各自具有合适电阻的若干电阻器的分压器320可生成线性地相关的偏置电平输出。

在一些实施例中，因为偏置电平输出(例如，202、323、325和326)和镜像偏置电平输出(例如，404、424、425和426)可控制跨越推挽式求和器350的挽式电路系统376的一组可控制源120、194、196和198以及跨越推式电路系统378的一组可控制源368、370、372和374，这又影响输出110和112，所以在连续生成的偏置电平输出之间以及连续生成的镜像偏置电平输出之间的反平方关系可为合意的。即，因为由场效应晶体管(例如，116和118)供应的电流基于供应到电流源(例如，电流源119)的电压的平方函数而调整，所以可基于反平方函数生成偏置电平输出和镜像偏置电平输出以分别线性化对在偏置电平输出之间和镜像偏置电平输出之间供应到输出110和112的电流作出的调整。然而，在其它实施例中，通过分别选择分压器320和第二分压器422中的合适电阻性元件324可以使用在偏置电平输出之间和镜像偏置电平输出之间的线性或任何其它合适的关系。

此外，因为分压器320是在第一镜像输出偏置生成器400和第二偏置生成器423的输出之间施加的，所以输出偏置电平(例如，202、323、325和326)中的每一个可得益于由镜像输出偏置生成器400产生的相同PVT容限。也就是说，因为第一偏置电平输出NBias1X 202和第二偏置电平输出NBias40X 323之间的偏置电平输出通过分压器320从第一偏置电平输出NBias1X 202和第二偏置电平输出NBias40X 323内插，所以它们仍然可以表示PVT耐受性电压值。因此，第二分压器422可用于对经内插镜像偏置电平输出(例如，424-425)中的每一个提供的PVT容限与从镜像输出偏置生成器400和423直接生成的镜像偏置电平输出(例如，PBias1X 404和PBias40X 421)可具有的PVT容限相同。

现在转而参看图17，说明可增加失真校正的处理速度的电路的实例。失真校正电路450可能够在四位失真校正电平下处理四个数据位，且包含类似于图7中描述的失真校正电路160的四个失真校正电路452、454、456和458，对重复部分之间的输入具有修改，且无放大装置82(但相似电路可实际上包含放大装置82)。此外，求和器85、460、462和464可如图13中描述操作。四个失真电路452、454、456和458称为第一电路452、第二电路454、第三电路456和第四电路458。可遵循使接收的失真位81滚动的方法。因而，失真位81可由第一电路452接收，第二失真位466可由第二电路454接收，第三失真位468可由第三电路456接收，第四失真位470可由第四电路458接收，且一旦失真校正的第一迭代完成，则第五失真位可回退以由第一电路接收。

在一些实施例中，第一位流可在t＝0发射到信道84。在时间上在前的n-1位到失真位81(例如，“n位”)的发射之间可能未经过足够时间来允许计算n-1位对失真位81的失真贡献。如果这发生，那么一个解决方案可以是等待n-1位信息完成向串并转换器66的发射，因此其可用于失真计算。然而，可替代地应用另一技术。

在时间t＝1(在时间t＝0之后)，失真位81可能已由信道84接收且对其的DFE计算可能在第二失真位n+1由信道84接收的同时已开始，使得可经过足够时间来允许串并转换器66知道n-1位(例如，存储于其中)，但可能尚未施加n-1经校正位以辅助失真位81的值的校正确定。在第三时间t＝2(在时间t＝1之后)，可在信道84处接收第三失真位n+2，然而，可能未经过足够时间来使失真位81变为经校正位88且接收于串并转换器66中作为用以校正第二失真位280的失真的信息。因此，如同在t＝0接收的失真位81，失真计算必须等待直到经校正位88接收于串并转换器66中且经发射用于第二失真位n+1的失真校正。可存在比等待失真位81、n+1和n+2等的校正更有时间效率的解决方案，而在等待时间期间无需执行任何额外过程。

实际上，可能需要补偿DQ接收器62处的有限发射带宽。解决方案可在于添加重复的均衡器以允许快速计算失真校正值。在一些实施例中，为了增加在DQ接收器62处的带宽，可以利用重复的均衡器(例如，DFE 70中的至少两个利用推挽式求和器350代替求和器电路85)。在图17中说明实施重复均衡器的一个实施例，其中失真校正电路450利用DFE 452、DFE454、DFE 456和DFE 458(例如，作为可允许失真校正值的快速计算的均衡器，其各自通过推挽式求和器350代替图7的求和器电路85操作)。虽然说明了四个均衡器的重复以补偿发射带宽限制，但是应了解两个、三个、五个或更多个均衡器可以类似于本文中相对于图17中说明的四个均衡器所描述的方式的方式来实施。

如所说明，失真校正电路450可能够经由DFE 452、DFE 454、DFE 456和DFE 458各自在四位失真校正电平下处理四个数据位，其类似于图7中描述的具有分别代替求和器电路85使用的推挽式求和器350、460、462和464的DFE 70，如上文相对于图13所描述。以此方式，图17的求和器电路350、460、462和464可相对于图13的推挽式求和电路以上文所描述的方式操作。

为了补偿有限发射带宽，可遵循滚动在DFE 452、DFE 454、DFE 456和DFE 458之间接收到的位流的失真位的方法作为缓解由有限发射带宽引起的失真位的备份的方法。以此方式，当在失真校正的第一迭代中在DFE 452中处理接收到的位流的失真位81时，可在DFE454中接收第二失真位466以开始失真校正的第二迭代。这允许当失真校正的第一迭代完成时发生失真校正的第二迭代。类似地，当在失真校正的第二迭代中在DFE 454中处理接收到的位流的第二失真位466时(其可与在失真校正的第一迭代中在DFE 452中处理第一失真位81一致)，可在DFE 456中接收第三失真位468以开始失真校正的第三迭代。类似地，当在失真校正的第三迭代中在DFE 456中处理接收到的位流的第三失真位468时(其可与在失真校正的第二迭代中在DFE 454中处理第二失真位466一致或可与在失真校正的第二迭代中在DFE 454中处理第二失真位466且在失真校正的第一迭代中在DFE 452中处理失真位81一致)，可在DFE 458中接收第四失真位470以开始失真校正的第四迭代。

在一些实施例中，失真校正的第一迭代可在第五失真位经由信道84接收之前完成，这允许第五失真位回退到DFE 452以用于第五失真校正。类似地，失真校正的第二迭代可在第六失真位经由信道84接收之前完成，这允许第六失真位回退到DFE 454以用于第六失真校正等等。以此方式，可结合滚动DFE校正技术利用DFE 452、DFE 454、DFE456和DFE458。也就是说，一旦失真校正的第一迭代完成，则从信道84接收的位流的失真位81可由DFE452接收，位流的第二失真位466可由DFE 454接收，位流的第三失真位468可由DFE 456接收，位流的第四失真位470可由DFE 458接收，并且第五失真位可回退以由DFE 452接收。

进一步来说，DFE 452可接收失真位81和电压校正信号83(例如，无需已经或由放大器82放大)，且可使用上文关于图7的具有推挽式求和器350的失真校正电路160描述的方法处理失真位81，使用沿着路径72、74、76和78发射的先前位或经加权分接数据(例如，来自n-1位、n-2位、n-3位和n-4位输入)以计算经由推挽式求和器350施加的值。可为重要的是应注意可按任何次序存储先前位用于沿着路径72、74、76和78发射，只要在失真校正期间观察到恰当的先前位次序(例如，n-1位作为最高有效位且n-4位作为最低有效位)。一旦产生，则数据锁存器472的经校正位88可以在DQS信号96的上升边沿上发射到串并转换器66以更新例如串并转换器66的n-1位位置。

另外，如所说明，用于DFE 454的经校正位88的最终决策的输入可不同于用于DFE452的输入。DFE 454可接收第二失真位466并且可在接收到失真位81之后处理所述第二失真位(例如，当失真位81的失真已经在DFE 452中得到校正时)。上文关于具有推挽式求和器350的失真校正电路160所描述的使用沿着路径72、74、76和78发射的先前位或经加权分接数据(例如，来自n-1位、n-2位、n-3位和n-4位输入)计算经由推挽式求和器350施加的值的方法可用于第二失真位466的处理。然而，如所说明，沿着路径72、74、76和78发射的先前位或经加权分接数据可相对于DFE 452的输入移位，以考虑由DFE 452校正为经校正位88的失真位81变成用于DFE 454的n-1位值。一旦生成，就可在DQS信号96的上升边沿上发射数据锁存器474的经校正位88到串并转换器66以更新例如串并转换器66的n-1位位置(例如，将经校正位88从DFE 452移动到n-2位位置)。

同样，用于DFE 456的经校正位88的最终决定的输入可不同于用于DFE 452和DFE454的输入。DFE 456可接收第三失真位468且可在接收失真位81和466之后处理第三失真位(例如，在失真位81和466已分别在DFE 452和DFE 454中校正其失真时)。上文关于具有推挽式求和器350的失真校正电路160描述的使用沿着路径72、74、76和78发射的先前位或经加权分接数据(例如，来自n-1位、n-2位、n-3位和n-4位输入)计算经由推挽式求和器350施加的值的方法可用于第三失真位468的处理。然而，如所说明，沿着路径72、74、76和78发射的先前位或经加权分接数据可相对于DFE 452和DFE 454的输入移位，以考虑由DFE 452和DFE 454校正为相应经校正位88的失真位81和466变为用于DFE 456的n-2位值和n-1位值。一旦生成，就可在DQS信号96的上升边沿上发射数据锁存器476的经校正位88到串并转换器66以更新例如串并转换器66的n-1位位置(例如，将经校正位88从DFE 452移动到n-3位位置且将经校正位88从DFE 454移动到n-2位位置)。

类似地，用于DFE 238的经校正位88的最终决定的输入可不同于用于DFE 232、DFE234和DFE 236的输入。DFE 238可接收第四失真位250，且可在接收失真位81、246和248之后处理第四失真位(例如，在失真位81、246和248已分别在DFE 452、454和456中校正其失真时)。上文关于具有推挽式求和器350的失真校正电路160描述的使用沿着路径72、74、76和78发射的先前位或经加权分接数据(例如，来自n-1位、n-2位、n-3位和n-4位输入)计算经由推挽式求和器350施加的值的方法可用于第四失真位470的处理。然而，如所说明，沿着路径72、74、76和78发射的先前位或经加权分接数据可相对于DFE 452、454和456的输入移位，以考虑由DFE 452、454和456校正为相应经校正位88的失真位81、466和468变为用于DFE 458的n-3位值、n-2位值和n-1位值。一旦生成，就可在DQS信号96的上升边沿上发射数据锁存器478的经校正位88到串并转换器66以更新例如串并转换器66的n-1位位置(例如，将经校正位88从DFE452移动到n-4位位置且将经校正位88从DFE 454移动到n-3位位置，且将经校正位88从DFE 456移动到n-2位位置)。

来自DFE 452、454、456和458的数据锁存器472、474、476和478的输出88可在关于经校正位88的每一最终决定的结论时发送到串并转换器66。如上所述，在串并转换器66中，n-1位、n-2位、n-3位和n-4位可用以根据经校正位88数据更新存储于串并转换器66中的数据以用于沿着路径72-78发射(例如，在接收新经校正位88时，来自DFE 452、454、456和458中的每一个的经校正位88移位)。可注意到DFE校正的此滚动方法可允许接收到较大处理量的位流同时仍然允许位流的接收到的位的失真校正。尽管本发明可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本发明并不希望限于所揭示的特定形式。实际上，本发明旨在涵盖属于由所附权利要求书限定的本发明的精神和范围内的所有修改、等同物和替代方案。

本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象及具体实例，所述实质对象及具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果附加到本说明书的末尾的任何权利要求含有表示为“用于[执行][功能]…的装置”或“用于[执行][功能]…的步骤”的一或多个要素，那么希望在35U.S.C.112(f)下解释此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会在35U.S.C.112(f)下解释此类要素。