包括具有中介桥的垂直层叠的子封装的层叠封装

文献发布时间：2023-06-19 11:21:00

技术领域

本公开涉及封装技术，更具体地，涉及包括具有中介桥(interposer bridge)的垂直层叠的子封装的层叠封装。

背景技术

最近，已开发出用于将多个半导体芯片纳入单个封装中的技术，以提供具有大容量存储器的快速半导体封装。例如，多个半导体芯片可二维地设置在同一平面上，以提供具有平面层叠结构的单个半导体封装。平面层叠结构可导致半导体封装的平面面积和尺寸增加。因此，很多努力集中于在有限的平面面积中三维地层叠多个半导体芯片以减小半导体封装的尺寸。即，已提出了用于垂直地层叠多个半导体芯片的先进技术，以提供紧凑的半导体封装。

发明内容

根据实施方式，一种层叠封装包括设置在封装基板上的第一子封装和垂直地层叠在第一子封装上的第二子封装。第一子封装包括：第一半导体芯片；第一中介桥，其被设置为与第一半导体芯片横向间隔开并且包括第一信号通孔；以及第二中介桥，其设置在第一半导体芯片的与第一中介桥相反的一侧并且包括第一电源通孔。第二子封装包括：第二半导体芯片；第一信号再分布层图案，其包括电连接到第一信号通孔并被设置为与第一信号通孔交叠的第一信号连接部；以及第一电源再分布层图案，其包括电连接到第一电源通孔并被设置为与第一电源通孔交叠的第一电源连接部。

根据另一实施方式，一种层叠封装包括设置在封装基板上的第一子封装以及垂直地层叠在第一子封装上的第二子封装。第一子封装和第二子封装包括：半导体芯片；第一中介桥，其被设置为与半导体芯片横向间隔开并且包括信号通孔和第二电源通孔；第二中介桥，其设置在半导体芯片的与第一中介桥相反的一侧并且包括第一电源通孔；信号再分布层图案，其包括电连接到信号通孔并被设置为与信号通孔交叠的信号连接部；以及电源再分布层图案，其包括电连接到第二电源通孔并被设置为与第二电源通孔交叠的第一电源连接部，并且包括电连接到第一电源通孔并被设置为与第一电源通孔交叠的第二电源连接部。半导体芯片包括：面向第二中介桥的第一边缘；面向第一中介桥的第二边缘；位于第一边缘和第二边缘之间的第一区域；位于第一区域和第一边缘之间的连接区域；设置在第一区域上的第一电源焊盘和信号焊盘；位于第一区域和第二边缘之间的第二区域；以及设置在第二区域上的第二电源焊盘。信号再分布层图案从第一区域延伸到连接区域上以将信号焊盘电连接到信号连接部。电源再分布层图案从第一区域经过第一边缘和第二边缘延伸到第一电源连接部和第二电源连接部，以将第一电源焊盘电连接到第二电源焊盘以及第一电源连接部和第二电源连接部。第二子封装相对于第一子封装旋转，并且经旋转的第二子封装被层叠在第一子封装上，使得第二子封装的信号连接部与第一子封装的信号通孔交叠并且第二子封装的第一电源连接部与第一子封装的第一电源通孔交叠。

根据另一实施方式，一种层叠封装包括设置在封装基板上的第一子封装以及垂直地层叠在第一子封装上的第二子封装。第一子封装和第二子封装包括半导体芯片、第一中介桥、第二中介桥、信号再分布层图案和电源再分布层图案。半导体芯片包括电源焊盘和信号焊盘。第一中介桥被设置为与半导体芯片横向间隔开并且包括信号通孔和第二电源通孔。第二中介桥被设置在半导体芯片的与第一中介桥相反的一侧并且包括第一电源通孔。信号再分布层图案包括电连接到信号通孔并被设置为与信号通孔交叠的信号连接部。信号再分布层图案延伸以将信号焊盘电连接到信号连接部。电源再分布层图案包括电连接到第二电源通孔并被设置为与第二电源通孔交叠的第一电源连接部以及电连接到第一电源通孔并被设置为与第一电源通孔交叠的第二电源连接部。电源再分布层图案延伸以将电源焊盘电连接到第一电源连接部和第二电源连接部。第二子封装相对于第一子封装旋转，并且经旋转的第二子封装被层叠在第一子封装上，使得第二子封装的信号连接部与第一子封装的信号通孔交叠并且第二子封装的第一电源连接部与第一子封装的第一电源通孔交叠。

附图说明

图1和图2是示出根据实施方式的层叠封装的横截面图。

图3是示出图1所示的层叠封装的第一子封装中包括的中介桥的布局的平面图。

图4是示出图1所示的层叠封装的第二子封装中包括的中介桥的布局的平面图。

图5是示出图1所示的层叠封装的第二半导体芯片中包括的芯片焊盘的布局的平面图。

图6是示出图1所示的层叠封装的第二子封装中包括的再分布层图案的布局的平面图。

图7是示出图1所示的层叠封装的第二半导体芯片中包括的单元矩阵区域的布局的平面图。

图8示出图1所示的层叠封装的第一子封装中包括的再分布层图案的布局的平面图。

图9是示出图1所示的层叠封装的信号通道的横截面图。

图10和图11是示出根据实施方式的层叠封装中包括的子封装的横截面图。

图12示出根据实施方式的层叠封装中包括的子封装的层叠工艺。

图13是示出采用包括根据实施方式的层叠封装中的至少一个的存储卡的电子系统的框图。

图14是示出包括根据实施方式的层叠封装中的至少一个的另一电子系统的框图。

具体实施方式

本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词语，术语的含义可被解释为根据实施方式所属领域的普通技术人员而不同。如果详细定义，则可根据定义来解释术语。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。

将理解，尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分，而非用于仅限定元件本身或意指特定顺序。

还将理解，当元件或层被称为在另一元件或层“上”、“上方”、“下面”、“下方”或“外侧”时，该元件或层可与另一元件或层直接接触，或者可存在中间元件或层。用于描述元件或层之间的关系的其它词语应该以类似的方式解释(例如，“在...之间”与“直接在...之间”或者“相邻”与“直接相邻”)。

诸如“在...之下”、“在...下面”、“下”、“上面”、“上”、“顶部”、“底部”等的空间相对术语可用于描述元件和/或特征与另一元件和/或特征的关系，例如，如图中所示。将理解，除了附图中所描绘的取向之外，空间相对术语旨在涵盖装置在使用和/或操作中的不同取向。例如，当附图中的装置翻转时，被描述为在其它元件或特征下面和/或之下的元件将被取向为在其它元件或特征上面。装置可按照其它方式取向(旋转90度或处于其它取向)并且相应地解释本文中所使用的空间相对描述符。

层叠封装可对应于半导体封装，并且半导体封装可包括诸如半导体芯片或半导体管芯的电子器件。半导体芯片或半导体管芯可通过使用划片工艺将诸如晶圆的半导体基板分离成多片来获得。半导体芯片可对应于存储器芯片、逻辑芯片或专用集成电路(ASIC)芯片。存储器芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或可穿戴电子系统中。半导体封装可适用于物联网(IoT)。

贯穿说明书，相同的标号表示相同的元件。即使标号未参照一幅图提及或描述，该标号也可参照另一幅图提及或描述。另外，即使标号未在一幅图中示出，其也可参照另一幅图提及或描述。

图1和图2是示出根据实施方式的层叠封装10的横截面图。图1是沿层叠封装10中包括的第一信号再分布层图案600-2的延伸方向截取的横截面图。图2是沿层叠封装10中包括的第一电源再分布层图案700-2的延伸方向截取的横截面图。

参照图1和图2，层叠封装10可被配置为包括封装基板100和多个子封装200。多个子封装200可包括第一子封装200-1和第二子封装200-2。在实施方式中，第一子封装200-1可设置在封装基板100的第一表面101上，第二子封装200-2可设置在第一子封装200-1的与封装基板100相反的表面上。因此，第一子封装200-1和第二子封装200-2可依次垂直地层叠在封装基板100的第一表面101上。

在实施方式中，子封装200可具有相同的配置。例如，第一子封装200-1和第二子封装200-2可具有基本上相同的组件。第二子封装200-2可具有与第一子封装200-1旋转180度基本上相同的平面图。即，第一子封装200-1可具有与第二子封装200-2旋转180度基本上相同的平面图。

封装基板100可具有彼此相反的第一表面101和第二表面102。外连接器190可设置在第二表面102上以将层叠封装10连接到外部装置或外部系统。外连接器190可以是诸如焊球的连接构件。封装基板100可以是用于将第一子封装200-1和第二子封装200-2电连接到外部电子系统或外部模块板的互连构件。在实施方式中，封装基板100可以是印刷电路板(PCB)。

层叠封装10还可包括覆盖封装基板100的第一表面101并保护第一子封装200-1和第二子封装200-2的层叠结构的第三密封剂180-3。第三密封剂180-3可包括各种密封材料。第三密封剂180-3可由环氧模塑料(EMC)材料形成。

参照图1，第一子封装200-1可被配置为包括第一半导体芯片300-1、第一中介桥400-1、第二中介桥500-1、第一密封剂180-1和第二信号再分布层图案600-1。第一密封剂180-1可被设置为覆盖第一半导体芯片300-1、第一中介桥400-1和第二中介桥500-1。第一密封剂180-1可由环氧模塑料(EMC)材料形成。

参照图2，第一子封装200-1还可包括第二电源再分布层图案700-1。如图1和图2所示，第二子封装200-2可包括第一电源再分布层图案700-2和第一信号再分布层图案600-2。第一子封装200-1的第二信号再分布层图案600-1和第二电源再分布层图案700-1可以是与第二子封装200-2的第一信号再分布层图案600-2和第一电源再分布层图案700-2对应的构件。第二子封装200-2的第一信号再分布层图案600-2可以是具有与第一子封装200-1的第二信号再分布层图案600-1基本上相同的形状的导电图案，第二子封装200-2的第一电源再分布层图案700-2可以是具有与第一子封装200-1的第二电源再分布层图案700-1基本上相同的形状的导电图案。

图3是示出图1和图2所示的层叠封装10的第一子封装200-1中包括的第一中介桥400-1和第二中介桥500-1的布局M1的平面图。

参照图1和图3，第一中介桥400-1和第二中介桥500-1可被设置为彼此横向间隔开。第一半导体芯片300-1可设置在第一中介桥400-1和第二中介桥500-1之间。因此，第一中介桥400-1可位于第一半导体芯片300-1的与第二中介桥500-1相反的一侧，第二中介桥500-1可位于第一半导体芯片300-1的与第一中介桥400-1相反的另一侧。

第一中介桥400-1可被配置为包括第一信号通孔410-1。第一信号通孔410-1可以是导电通孔。第一信号通孔410-1可以是垂直地穿透第一中介桥400-1的主体的硅通孔(TSV)。第一中介桥400-1的主体可具有硅管芯或硅芯片的形状。第一信号通孔410-1可设置在第一中介桥400-1的主体中。

第一信号通孔410-1可由诸如铜材料的导电材料形成。由于第一信号通孔410-1能够使用TSV技术来形成，所以可增加设置在第一中介桥400-1的有限平面区域中的第一信号通孔410-1的数量。为了更多地增加设置在第一中介桥400-1的有限平面区域中的第一信号通孔410-1的数量，第一信号通孔410-1可排列成与第一中介桥400-1的长度方向平行的两列或更多列。

第一信号通孔410-1可以是提供向第二子封装200-2供应电信号的路径的连接构件。第一中介桥400-1可以是使用第一信号通孔410-1在第二子封装200-2和封装基板100之间提供电信号路径的连接构件。

第二中介桥500-1可被配置为包括第一电源通孔420-1。第一电源通孔420-1可使用TSV技术来形成。第一电源通孔420-1可设置在第二中介桥500-1的主体中。第一电源通孔420-1可被分类为一些组，并且第一电源通孔420-1的这些组可被设置为沿着第二中介桥500-1的长度方向彼此间隔开。例如，第一电源通孔420-1的各个组可包括四个第一电源通孔420-1。第一电源通孔420-1可以是提供向第二子封装200-2供应电源电压的电源路径的连接构件。

接地通孔430可另外设置在排列在第二中介桥500-1的长度方向上的第一电源通孔420-1的这些组之间。接地通孔430也可被分类为一些组，并且接地通孔430的各个组可设置在第一电源通孔420-1的两个相邻组之间。接地通孔430可以是提供向第二子封装200-2供应接地电压的接地路径的连接构件。接地通孔430可设置在第二中介桥500-1的主体中。接地通孔430的这些组可被设置为沿着第二中介桥500-1的长度方向彼此间隔开。例如，接地通孔430的各个组可包括四个接地通孔430。第二中介桥500-1可以是提供使用第一电源通孔420-1和接地通孔430向第二子封装200-2供应电源电压和接地电压的电源路径和接地路径的连接构件。

第二电源通孔422-1可另外设置在第一中介桥400-1的主体中。第三电源通孔423-1可另外设置为与第二电源通孔422-1相邻。第二电源通孔422-1和第三电源通孔423-1可包括多个组，并且各个组可包括多个第二电源通孔422-1中的一个以及与这一个第二电源通孔422-1相邻的三个第三电源通孔423-1。第二电源通孔422-1和第三电源通孔423-1的组可被设置为在第一中介桥400-1的长度方向上彼此间隔开。第二电源通孔422-1和第三电源通孔423-1的组以及接地通孔430的组可在第一中介桥400-1的长度方向上交叠地排列。

第一半导体芯片300-1与第二电源通孔422-1的阵列之间的距离可大于第一半导体芯片300-1与第一信号通孔410-1的阵列之间的距离。当从第一中介桥400-1的平面图看时，第一信号通孔410-1可排列成两列，并且当从第一中介桥400-1的平面图看时，第二电源通孔422-1和第三电源通孔423-1以及接地通孔430可排列成两列。在这种情况下，第一信号通孔410-1的阵列可设置在第一半导体芯片300-1与第二电源通孔422-1和第三电源通孔423-1以及接地通孔430的阵列之间。因此，第一信号通孔410-1、第二电源通孔422-1和第三电源通孔423-1以及接地通孔430可设置在第一中介桥400-1的主体中，并且第一电源通孔420-1和接地通孔430可设置在第二中介桥500-1的主体中。

如上所述，设置在第二中介桥500-1的主体中的通孔的数量可不同于设置在第一中介桥400-1的主体中的通孔的数量，并且设置在第二中介桥500-1的主体中的通孔的阵列配置也可不同于设置在第一中介桥400-1的主体中的通孔的阵列配置。因此，第一中介桥400-1和第二中介桥500-1可具有彼此不同的宽度。例如，第二中介桥500-1的宽度可小于第一中介桥400-1的宽度。

再参照图1，第二子封装200-2可被配置为包括第二半导体芯片300-2、第三中介桥400-2、第四中介桥500-2、第二密封剂180-2和第一信号再分布层图案600-2。参照图2，第二子封装200-2可被配置为还包括第一电源再分布层图案700-2。第二密封剂180-2可被设置为覆盖第二半导体芯片300-2、第三中介桥400-2和第四中介桥500-2。第二密封剂180-2可由环氧模塑料(EMC)材料形成。

图4是示出图1和图2所示的层叠封装10的第二子封装200-2中包括的中介桥400-2和500-2的布局M2的平面图。

参照图1和图4，第三中介桥400-2和第四中介桥500-2可被设置为彼此横向间隔开。第二半导体芯片300-2可设置在第三中介桥400-2和第四中介桥500-2之间。因此，第三中介桥400-2可位于第二半导体芯片300-2的与第四中介桥500-2相反的一侧，并且第四中介桥500-2可位于第二半导体芯片300-2的与第三中介桥400-2相反的另一侧。

第三中介桥400-2可被设置为使得第三中介桥400-2的一部分与第一子封装200-1的第二中介桥500-1垂直交叠。第四中介桥500-2可被设置为与第一子封装200-1的第一中介桥400-1的一部分垂直交叠。

第三中介桥400-2可被配置为包括第二信号通孔410-2、第五电源通孔422-2和接地通孔430。第三中介桥400-2的第二信号通孔410-2可以是与第一中介桥400-1的第一信号通孔410-1对应的构件。第三中介桥400-2的第五电源通孔422-2可以是与第一中介桥400-1的第二电源通孔422-1对应的构件。

第四中介桥500-2可被配置为包括第四电源通孔420-2和接地通孔430。第四中介桥500-2的第四电源通孔420-2可以是与第二中介桥500-1的第一电源通孔420-1对应的构件。

第三中介桥400-2可以是具有与第一子封装200-1的第一中介桥400-1基本上相同的配置的构件。第四中介桥500-2可以是具有与第一子封装200-1的第二中介桥500-1基本上相同的配置的构件。

在实施方式中，通过使用第二子封装200-2的中心点作为旋转轴线将图3的第一中介桥400-1和第二中介桥500-1旋转180度而获得的布局可与图4所示的第三中介桥400-2和第四中介桥500-2的布局M2基本上相同。即，如果图3所示的第一中介桥400-1和第二中介桥500-1的布局M1旋转180度，使得布局M1的参考角C1位于图4所示的布局M2的参考角C2处，则可获得图4所示的布局M2。

图5是示出图1所示的层叠封装10的第二半导体芯片300-2中包括的芯片焊盘的布局M3的平面图。

参照图1和图5，第二半导体芯片300-2可具有彼此相反的第一边缘301-2和第二边缘302-2。第二半导体芯片300-2的第二边缘302-2可位于第一边缘301-2的相反侧。第二半导体芯片300-2可具有由第一边缘301-2和第二边缘302-2限定的表面303-2。第二半导体芯片300-2的表面303-2可包括第一区域311-2、第二区域312-2、第三区域313-2和第一连接区域314-2。第一区域311-2、第二区域312-2、第三区域313-2和第一连接区域314-2可被设定为彼此间隔开的单独区域。

第二半导体芯片300-2的第一区域311-2可位于第一边缘301-2和第二边缘302-2之间。第二半导体芯片300-2的第一边缘301-2可被设置为与第一子封装200-1的第一中介桥400-1的一部分交叠。第二半导体芯片300-2的第一边缘301-2可被设置为与第一中介桥400-1的第一信号通孔410-1的阵列与第二电源通孔422-1的阵列之间的区域交叠。即，第二半导体芯片300-2可层叠在第一半导体芯片300-1上，并且可相对于第一半导体芯片300-1横向偏移，使得在平面图中第二半导体芯片300-2的一部分从第一半导体芯片300-1的第四边缘302-1突出。第二半导体芯片300-2可相对于第一半导体芯片300-1横向偏移，使得在平面图中第二半导体芯片300-2的第一边缘301-2从第一半导体芯片300-1的第四边缘302-1突出。第二半导体芯片300-2的第二边缘302-2可被设置为与第一半导体芯片300-1交叠。第二半导体芯片300-2可相对于第一半导体芯片300-1横向偏移以提供台阶结构。

第二半导体芯片300-2的第一区域311-2可以是与第一边缘301-2和第二边缘302-2间隔开相同的距离的中央区域。当第二半导体芯片300-2是DRAM芯片时，第二半导体芯片300-2的第一区域311-2可与DRAM芯片的外围区域交叠。

第二半导体芯片300-2的第二区域312-2可位于第一区域311-2和第二边缘302-2之间。第二半导体芯片300-2的第二区域312-2可被设置为与第一区域311-2间隔开，并且也可被设置为与第二边缘302-2间隔开。第二区域312-2和第二边缘302-2之间的距离可小于第二区域312-2和第一区域311-2之间的距离。

第二半导体芯片300-2的第三区域313-2可位于第一区域311-2和第一边缘301-2之间。第二半导体芯片300-2的第三区域313-2可被设置为与第一区域311-2间隔开，并且也可被设置为与第一边缘301-2间隔开。

第二半导体芯片300-2可包括设置在表面303-2上的芯片焊盘，并且设置在表面303-2上的芯片焊盘可充当用于将第二半导体芯片300-2电连接到另一元件的连接端子。芯片焊盘可设置在全部的第一区域311-2、第二区域312-2和第三区域313-2上。设置在表面303上的芯片焊盘可包括用于将电源电压施加到第二半导体芯片300-2的电源焊盘、用于将各种信号传输到第二半导体芯片300-2的信号焊盘以及用于将接地电压施加到第二半导体芯片300-2的接地焊盘。

芯片焊盘中的第一电源焊盘321-2、第一信号焊盘341-2和接地焊盘331-2可设置在第二半导体芯片300-2的第一区域311-2上。第一电源焊盘321-2、第一信号焊盘341-2和接地焊盘331-2可按照第一电源焊盘321-2、第一信号焊盘341-2、接地焊盘331-2和第一信号焊盘341-2的顺序排列在与第一区域311-2的长度方向平行的第一列中。第一区域311-2的长度方向可以是与第一边缘301-2延伸的方向相同的方向。第二列也可被设置为与第一列平行。其它第一电源焊盘、其它第一信号焊盘和其它接地焊盘也可排列在第一区域311-2上的第二列中。

如上所述，由于第一电源焊盘321-2、第一信号焊盘341-2和接地焊盘331-2彼此相邻设置，所以数据线、电源线和接地线的布线长度可减小。因此，第二半导体芯片300-2的操作速度可改进。第二半导体芯片300-2可包括施加有电源电压、数据信号和接地电压的内部集成电路。由于第一电源焊盘321-2、第一信号焊盘341-2和接地焊盘331-2彼此相邻设置，所以可减小向内部集成电路传输数据的数据线、向内部集成电路供应电源电压的电源线以及向内部集成电路供应接地电压的接地线的布线长度。因此，施加到内部集成电路或从内部集成电路输出的数据信号的延迟时间可减小，以改进内部集成电路的操作速度。

第二电源焊盘322-2可设置在第二半导体芯片300-2的第二区域312-2上。附加接地焊盘331-2也可设置在第二半导体芯片300-2的第二区域312-2上。第二电源焊盘322-2的组和附加接地焊盘331-2的组可沿着第二区域312-2的长度方向交替地排列。

第三电源焊盘323-2可设置在第二半导体芯片300-2的第三区域313-2上。附加接地焊盘331-2也可设置在第二半导体芯片300-2的第三区域313-2上。第三电源焊盘323-2的组和附加接地焊盘331-2的组可沿着第三区域313-2的长度方向交替地排列。

第一连接区域314-2可被定义为第二半导体芯片300-2的表面303-2的一部分。第一连接区域314-2可位于第二半导体芯片300-2的第一区域311-2和第一边缘301-2之间。第一连接区域314-2可包括被设置为与第一信号通孔410-1交叠或连接到第一信号通孔410-1的区域。第二半导体芯片300-2的第一连接区域314-2可以是连接到第一中介桥400-1的区域。第二半导体芯片300-2的第一连接区域314-2可与第一中介桥400-1的一部分交叠。参照图1和图2，第二半导体芯片300-2的第一区域311-2和第三区域313-2可与第一半导体芯片300-1交叠。

第二半导体芯片300-2的第一连接区域314-2可被设置为与第一区域311-2间隔开，使得第一连接区域314-2与第一边缘301-2之间的距离小于第一连接区域314-2与第一区域311-2之间的距离。第一连接区域314-2可位于第一边缘301-2和第三区域313-2之间。第一连接区域314-2与第一边缘301-2之间的距离可小于第一连接区域314-2与第三区域313-2之间的距离。

图6是示出图1和图2所示的层叠封装10的第二子封装200-2中包括的第一信号再分布层图案600-2和第一电源再分布层图案700-2的布局M4的平面图。

参照图1、图2和图6，第二子封装200-2可包括设置在第二半导体芯片300-2的表面303-2上的第一信号再分布层图案600-2。第二子封装200-2还可包括从第二半导体芯片300-2的表面303-2延伸到第三中介桥400-2的表面上的第一电源再分布层图案700-2。第一电源再分布层图案700-2可进一步延伸到第四中介桥500-2的表面上。第二子封装200-2还可包括从第二半导体芯片300-2的表面303-2延伸到第三中介桥400-2的表面上的接地再分布层图案800-2。接地再分布层图案800-2可进一步延伸到第四中介桥500-2的表面上。

第一电源再分布层图案700-2、第一信号再分布层图案600-2的组和接地再分布层图案800-2可按照第一电源再分布层图案700-2、一组第一信号再分布层图案600-2、接地再分布层图案800-2和第一电源再分布层图案700-2的顺序交替地排列。

第一信号再分布层图案600-2可提供向第二半导体芯片300-2施加数据信号的路径，第一电源再分布层图案700-2可提供向第二半导体芯片300-2供应电源电压的路径。接地再分布层图案800-2可提供向第二半导体芯片300-2供应接地电压的路径。

再参照图1和图6，各个第一信号再分布层图案600-2可以是包括焊盘交叠部601-2、第一信号连接部603-2和延伸部602-2的导电图案。第一信号再分布层图案600-2的焊盘交叠部601-2可被设置为与第二半导体芯片300-2的相应第一信号焊盘341-2交叠，并且可电连接到第二半导体芯片300-2的相应第一信号焊盘341-2。

第一信号再分布层图案600-2的第一信号连接部603-2可电连接到第一子封装200-1中所包括的第一中介桥400-1的相应第一信号通孔410-1。第一信号再分布层图案600-2可延伸到位于第一信号通孔410-1上的第一连接区域314-2上，使得第一信号再分布层图案600-2的第一信号连接部603-2与相应第一信号通孔410-1交叠。第一信号再分布层图案600-2的延伸部602-2可从第一区域311-2延伸到第一连接区域314-2上以将焊盘交叠部601-2电连接到相应第一信号连接部603-2。第一信号再分布层图案600-2可延伸以将第一信号焊盘341-2电连接到相应第一信号连接部603-2。

参照图2和图6，各个第一电源再分布层图案700-2可以是包括焊盘交叠部701-2、第一电源连接部703-2、第二电源连接部704-2和延伸部702-2的导电图案。第一电源再分布层图案700-2的焊盘交叠部701-2可被设置为与第二半导体芯片300-2的相应第一电源焊盘321-2交叠，并且可电连接到第二半导体芯片300-2的相应第一电源焊盘321-2。

第一电源再分布层图案700-2的第一电源连接部703-2可电连接到第一子封装200-1中所包括的第二中介桥500-1的第一电源通孔420-1。第一电源再分布层图案700-2的第一电源连接部703-2可被设置为与第一电源通孔420-1交叠。第一电源再分布层图案700-2可从第二半导体芯片300-2的第一区域311-2延伸以与第一电源通孔420-1交叠。第一电源再分布层图案700-2的延伸部702-2可从第一区域311-2延伸以越过第二区域312-2和第二边缘302-2。第一电源再分布层图案700-2的延伸部702-2可进一步延伸以越过第二密封剂180-2的表面，并且可到达并接触第一电源连接部703-2，第一电源连接部703-2电连接到第三中介桥400-2的第五电源通孔422-2。

第一电源再分布层图案700-2的延伸部702-2可越过第二区域312-2以将第一区域311-2中的第一电源焊盘321-2电连接到第二区域312-2中的第二电源焊盘322-2。

第一电源再分布层图案700-2的延伸部702-2可进一步从第一区域311-2朝着第一边缘301-2延伸，使得第一区域311-2中的第一电源焊盘321-2和第二区域312-2中的第二电源焊盘322-2电连接到第三区域313-2中的第三电源焊盘323-2。即，第一电源再分布层图案700-2的延伸部702-2也可从第一区域311-2延伸到第三区域313-2上。

第一电源再分布层图案700-2的延伸部702-2可另外延伸到第四中介桥500-2上，使得第一电源再分布层图案700-2的第二电源连接部704-2与第四中介桥500-2交叠。第一电源再分布层图案700-2的延伸部702-2可另外延伸以越过与第一边缘302-1相邻的第二密封剂180-2的表面并接触第二电源连接部704-2。第一电源再分布层图案700-2的延伸部702-2可延伸以与第四中介桥500-2的第四电源通孔420-2交叠。第一电源再分布层图案700-2的第二电源连接部704-2可电连接到第四中介桥500-2的第四电源通孔420-2。

第一电源再分布层图案700-2的第二电源连接部704-2可被设置为与第四中介桥500-2的第四电源通孔420-2交叠。第一电源再分布层图案700-2的第二电源连接部704-2可被设置为与第一中介桥400-1的第二电源通孔422-1交叠并且可电连接到第一中介桥400-1的第二电源通孔422-1。

第一电源再分布层图案700-2可延伸以使得长度大于第一信号再分布层图案600-2的长度。各个第一电源再分布层图案700-2可由于其较大长度而具有相对高的电阻值和相对高的阻抗值。因此，各个第一电源再分布层图案700-2的至少一部分可被设计为具有大于第一信号再分布层图案600-2的宽度W2的宽度W1，以便减小其电阻值和阻抗值。例如，第一电源再分布层图案700-2的延伸部702-2可被设计为比第一信号再分布层图案600-2的延伸部602-2宽。第一电源再分布层图案700-2的宽部分可减小第一电源再分布层图案700-2的电阻值和阻抗值。第一电源再分布层图案700-2的宽部分可抵消或补偿第一电源再分布层图案700-2的电阻值或阻抗值的增加。因此，第一电源再分布层图案700-2的宽部分可改进输电网络。

第一电源再分布层图案700-2的第二电源连接部704-2可电连接到第一中介桥400-1的第二电源通孔422-1以及第三电源通孔423-1。由于第二电源通孔422-1以及与第二电源通孔422-1相邻的第三电源通孔423-1电连接到第一电源再分布层图案700-2的第二电源连接部704-2，所以与电路径包括第二电源通孔422-1而没有第三电源通孔423-1的情况相比，从第一电源再分布层图案700-2到封装基板100的电路径的电阻值和阻抗值可减小。因此，输电网络可进一步改进。

图3所示的第二中介桥500-1的一些接地通孔430可电连接到图6所示的接地再分布层图案800-2之一。由于至少两个接地通孔430电连接到接地再分布层图案800-2之一，所以与接地通孔430电连接到相应接地再分布层图案800-2的情况相比，从接地再分布层图案800-2到封装基板100的电路径的电阻值和阻抗值可减小。因此，输电网络可进一步改进。

再参照图6，接地再分布层图案800-2可具有与第一电源再分布层图案700-2基本上相同的形状。因此，接地再分布层图案800-2也可具有大于第一信号再分布层图案600-2的长度L2的长度L1。结果，各个接地再分布层图案800-2可由于其较大长度而具有相对高的电阻值和相对高的阻抗值。因此，各个接地再分布层图案800-2的至少一部分可被设计为具有大于第一信号再分布层图案600-2的宽度W1的宽度W3，以便减小其电阻值和阻抗值。接地再分布层图案800-2的宽部分可减小接地再分布层图案800-2的电阻值和阻抗值。接地再分布层图案800-2的宽部分可抵消或补偿接地再分布层图案800-2的电阻值或阻抗值的增加。因此，接地再分布层图案800-2的宽部分可改进输电网络。

再参照图1和图2，第二子封装200-2还可包括第二介电层290-2，第二介电层290-2覆盖包括第一信号再分布层图案600-2和第一电源再分布层图案700-2的再分布层图案以将再分布层图案彼此电绝缘和隔离。第一子封装200-1还可包括第一介电层290-1，第一介电层290-1覆盖包括第二信号再分布层图案600-1和第二电源再分布层图案700-1的再分布层图案以将再分布层图案彼此电绝缘和隔离。

图7是示出图1所示的层叠封装10的第二子封装200-2的第二半导体芯片300-2中包括的单元矩阵区域318的布局M5的平面图。

参照图1、图2、图6和图7，第一核心区域316可设置在第二半导体芯片300-2的第一区域311-2和第一边缘301-2之间，第二核心区域317可设置在第二半导体芯片300-2的第一区域311-2和第二边缘302-2之间。当第二半导体芯片300-2是DRAM芯片时，第一核心区域316和第二核心区域317中的每一个可以是排列有DRAM单元319的区域。第二半导体芯片300-2的第一区域311-2可以是设置有用于控制DRAM单元319的外围电路的外围区域。第一核心区域316和第二核心区域317中的每一个可以是设置有多个单元矩阵区域318的区域。单元矩阵区域318可对应于存储体(memory bank)。图7所示的布局M5可仅是第二半导体芯片300-2的示例。在实施方式中，16个存储体可排列成一列，并且在第一核心区域316中可设置32个存储体。设置在单元矩阵区域318中的各个DRAM单元319可包括晶体管和电容器。

设置在第二半导体芯片300-1的第一区域311-2上的第一电源焊盘321-2可被设置为向位于被设置为与第一区域311-2相邻的第一单元矩阵区域318-1中的第一DRAM单元319-1施加电源电压。设置在第二半导体芯片300-2的第二区域312-2上的第二电源焊盘322-2可被设置为向位于设置在第二区域312-2和第二边缘302-2之间的第二单元矩阵区域318-2中的第二DRAM单元319-2施加电源电压。

由于第二DRAM单元319-2从位于第二区域312-2中的第二电源焊盘322-2接收电源电压，所以与第二DRAM单元319-2从位于第一区域311-2中的第一电源焊盘321-2接收电源电压的情况相比，第二电源焊盘322-2和第二DRAM单元319-2之间的电源线两端的电压降可减小。即，由于第二DRAM单元319-2从位于与第二单元矩阵区域318-2相邻的第二区域312-2中的第二电源焊盘322-2接收电源电压，所以可使施加到第二DRAM单元319-2的电源电压最大化，以改进第二DRAM单元319-2的操作特性。

按照与参照图7所描述的相同方式，除了与外围区域对应的第一区域311-2之外，甚至在第二区域312-2和第三区域313-2上也可均匀地设置附加电源焊盘。因此，可使施加到第二半导体芯片300-2的所有DRAM单元319的电源电压的电平最大化。

图8是示出图1所示的层叠封装10的第一子封装200-1中包括的第二信号再分布层图案600-1和第二电源再分布层图案700-1的布局M6的平面图。

参照图1、图2和图8，除了第二信号再分布层图案600-1和第二电源再分布层图案700-1之外，第一子封装200-1可被配置为还包括接地再分布层图案800-1。第一子封装200-1的第二信号再分布层图案600-1、第二电源再分布层图案700-1和接地再分布层图案800-1可具有分别与第二子封装200-2的第一信号再分布层图案600-2、第一电源再分布层图案700-2和接地再分布层图案800-2对应的图案形状。

图8所示的第一子封装200-1的再分布层图案600-1、700-1和800-1的布局M6可以是与图6所示的第二子封装200-2的再分布层图案600-2、700-2和800-2的布局M4旋转180度基本上相同的形状。即，如果图6所示的布局M4旋转180度，使得布局M4的参考角C3位于图8所示的布局M6的参考角C4处，则可获得图8所示的布局M6。

另外，第一子封装200-1的第一半导体芯片300-1可具有与图5所示的第二半导体芯片300-2的芯片焊盘对应的芯片焊盘布局。第一子封装200-1的第一半导体芯片300-1的芯片焊盘布局可以是与图5所示的第二半导体芯片300-2的芯片焊盘的布局M3旋转180度基本上相同的布局。因此，第一半导体芯片300-1可具有与第二半导体芯片300-2基本上相同的配置。

第一半导体芯片300-1可具有彼此相反的第三边缘301-1和第四边缘302-1。第一半导体芯片300-1的第四边缘302-1可位于第三边缘301-1的相反侧。第一半导体芯片300-1的第三边缘301-1和第四边缘302-1可分别对应于第二半导体芯片300-2的第一边缘301-2和第二边缘302-2。第一半导体芯片300-1可具有由第三边缘301-1和第四边缘302-1限定的表面303-1。第一半导体芯片300-1的第三边缘301-1可以是面向第二中介桥500-1的边缘。第一半导体芯片300-1的第四边缘302-1可以是面向第一中介桥400-1的边缘。

第一半导体芯片300-1的表面303-1可包括第四区域311-1、第五区域312-1、第六区域313-1和第二连接区域314-1。第一半导体芯片300-1的第四区域311-1、第五区域312-1、第六区域313-1和第二连接区域314-1可以是分别与第二半导体芯片300-2的第一区域311-2、第二区域312-2、第三区域313-2和第一连接区域314-2对应的区域。

第一半导体芯片300-1的第四区域311-1可位于第三边缘301-1和第四边缘302-1之间。第一半导体芯片300-1的第五区域312-1可位于第四区域311-1和第四边缘302-1之间。第一半导体芯片300-1的第六区域313-1可位于第四区域311-1和第三边缘301-1之间。

第二连接区域314-1可位于第四区域311-1和第三边缘301-1之间。第二连接区域314-1可以是第一半导体芯片300-1通过其电连接到封装基板100的区域，而在第一半导体芯片300-1和封装基板100之间没有设置任何中介桥。第一半导体芯片300-1的第二连接区域314-1可被设置为与第四区域311-1间隔开，使得第二连接区域314-1与第三边缘301-1之间的距离小于第二连接区域314-1与第四区域311-1之间的距离。第一半导体芯片300-1的第二连接区域314-1可被设置为与第三边缘301-1相邻，使得第二连接区域314-1与第三边缘301-1之间的距离小于第二连接区域314-1与第六区域313-1之间的距离。

第四电源焊盘321-1、第二信号焊盘341-1和接地焊盘331-1可设置在第一半导体芯片300-1的第四区域311-1上。第五电源焊盘322-1可另外设置在第一半导体芯片300-1的第五区域312-1上。第六电源焊盘323-1可另外设置在第一半导体芯片300-1的第六区域313-1上。第一半导体芯片300-1的第四电源焊盘321-1、第二信号焊盘341-1、接地焊盘331-1、第五电源焊盘322-1和第六电源焊盘323-1可以是分别与图6所示的第二半导体芯片300-2的第一电源焊盘321-2、第一信号焊盘341-2、接地焊盘331-2、第二电源焊盘322-2和第三电源焊盘323-2对应的芯片焊盘。

参照图1、图2和图8，第一子封装200-1可包括设置在第一半导体芯片300-1的表面303-1上的第二信号再分布层图案600-1。第一子封装200-1还可包括从第一半导体芯片300-1的表面303-1延伸到第一中介桥400-1的表面上的第二电源再分布层图案700-1。第二电源再分布层图案700-1可进一步延伸到第二中介桥500-1的表面上。第一子封装200-1还可包括从第一半导体芯片300-1的表面303-1延伸到第一中介桥400-1的表面上的接地再分布层图案800-1。接地再分布层图案800-1可进一步延伸到第二中介桥500-1的表面上。

再参照图1和图8，各个第二信号再分布层图案600-1可以是包括焊盘交叠部601-1、第二信号连接部603-1和延伸部602-1的导电图案。各个第二信号再分布层图案600-1的焊盘交叠部601-1、第二信号连接部603-1和延伸部602-1可分别对应于各个第一信号再分布层图案600-2的焊盘交叠部601-2、第一信号连接部603-2和延伸部602-2。第二信号再分布层图案600-1的焊盘交叠部601-1可被设置为与第一半导体芯片300-1的相应第二信号焊盘341-1交叠，并且可电连接到第一半导体芯片300-1的相应第二信号焊盘341-1。第二信号再分布层图案600-1的第二信号连接部603-1可电连接到封装基板100。第二信号再分布层图案600-1可延伸以将第二信号焊盘341-1电连接到相应第二信号连接部603-1。

参照图2和图8，各个第二电源再分布层图案700-1可以是包括焊盘交叠部701-1、第三电源连接部703-1、第四电源连接部704-1和延伸部702-1的导电图案。各个第二电源再分布层图案700-1的焊盘交叠部701-1、第三电源连接部703-1、第四电源连接部704-1和延伸部702-1可分别对应于各个第一电源再分布层图案700-2的焊盘交叠部701-2、第一电源连接部703-2、第二电源连接部704-2和延伸部702-2。

第三电源连接部703-1可被设置为与第一中介桥400-1的第二电源通孔422-1交叠。第二电源再分布层图案700-1可从第一半导体芯片300-1的第四区域311-1延伸以越过第四边缘302-1，并且可到达并接触第三电源连接部703-1以将第四电源焊盘321-1电连接到第三电源连接部703-1。

第二电源再分布层图案700-1可进一步延伸以将第四电源焊盘321-1电连接到第五电源焊盘322-1和第六电源焊盘323-1。第二电源再分布层图案700-1可进一步延伸以将第四电源焊盘321-1和第三电源连接部703-1电连接到第一电源通孔420-1和第四电源连接部704-1。第二电源再分布层图案700-1可进一步延伸以越过第五区域312-1和第六区域313-1。

再参照图1和图2，层叠封装10还可包括第一内连接器170-1、第二内连接器170-2和外连接器190。第一子封装200-1可通过第一内连接器170-1电连接到封装基板100。第二子封装200-2可通过第二内连接器170-2电连接到第一子封装200-1。第一内连接器170-1和第二内连接器170-2可以是诸如导电凸块的连接构件。

图9是示出图1所示的层叠封装10的第一信号通道P1和第二信号通道P2的横截面图。

参照图9，第二半导体芯片300-2可通过第二信号通道P2与外部装置通信。第二信号通道P2可被配置为包括第一信号再分布层图案600-2、第二内连接器170-2、第一中介桥400-1的第一信号通孔410-1、封装基板100和外连接器190中的第二外连接器190-2。第一半导体芯片300-1可通过第一信号通道P1与外部装置通信。第一信号通道P1可被配置为包括第二信号再分布层图案600-1、第一内连接器170-1、封装基板100和外连接器190中的第一外连接器190-1。第一半导体芯片300-1和第二半导体芯片300-2可通过独立地且单独地提供的相应第一信号通道P1和第二信号通道P2与外部装置通信。

图10和图11是示出根据实施方式的子封装200的横截面图。图10是沿着子封装200中包括的信号再分布层图案600的延伸方向截取的横截面图。图11是沿着子封装200中包括的电源再分布层图案700的延伸方向截取的横截面图。

参照图10和图11，子封装200可用作构成图1的层叠封装10的第一子封装200-1和第二子封装200-2。子封装200可以是包括垂直层叠的两个子封装的单元模块。在这种情况下，两个层叠的子封装中的每一个可具有与子封装200相同的配置。在实施方式中，子封装200可具有与第一子封装200-1基本上相同的配置。在实施方式中，子封装200可具有与第二子封装200-2基本上相同的配置。

子封装200可被配置为包括半导体芯片300、第一中介桥400、第二中介桥500、密封剂180、信号再分布层图案600、电源再分布层图案700和介电层290。半导体芯片300、第一中介桥400、第二中介桥500、密封剂180、信号再分布层图案600、电源再分布层图案700和介电层290可对应于图1和图2所示的第一半导体芯片300-1、第一中介桥400-1、第二中介桥500-1、第一密封剂180-1、第二信号再分布层图案600-1、第二电源再分布层图案700-1和第一介电层290-1。在实施方式中，半导体芯片300、第一中介桥400、第二中介桥500、密封剂180、信号再分布层图案600、电源再分布层图案700和介电层290可对应于图1和图2所示的第二半导体芯片300-2、第三中介桥400-2、第四中介桥500-2、第二密封剂180-2、第一信号再分布层图案600-2、第一电源再分布层图案700-1和第二介电层290-2。

半导体芯片300可具有面向第二中介桥500的第一边缘301以及面向第一中介桥400的第二边缘302。第一区域311可位于第一边缘301和第二边缘302之间，并且连接区域314可位于第一区域311和第一边缘301之间。第二区域312可位于第一区域311和第二边缘302之间，并且第三区域313可位于第一区域311和第一边缘301之间。第一电源焊盘321和信号焊盘341可设置在第一区域311上。第二电源焊盘322可设置在第二区域312上。第三电源焊盘323可设置在第三区域313上。

第一中介桥400可被配置为包括信号通孔410和第二电源通孔422。第二电源通孔422的阵列与半导体芯片300之间的距离可大于信号通孔410的阵列与半导体芯片300之间的距离。第二中介桥500可被配置为包括第一电源通孔420。

各个信号再分布层图案600可以是包括焊盘交叠部601、信号连接部603和延伸部602的导电图案。信号再分布层图案600可从第一区域311延伸到连接区域314上以将信号再分布层图案600的信号连接部603电连接到相应信号焊盘341。

各个电源再分布层图案700可以是包括焊盘交叠部701、第一电源连接部703、第二电源连接部704和延伸部702的导电图案。电源再分布层图案700的第一电源连接部703可电连接到第二电源通孔422，并且可被设置为与第二电源通孔422交叠。电源再分布层图案700的第二电源连接部704可电连接到第一电源通孔420，并且可被设置为与第一电源通孔420交叠。电源再分布层图案700可将第一电源焊盘321电连接到第二电源焊盘322和第三电源焊盘323，并且还可延伸以将第一电源焊盘321电连接到第一电源连接部703和第二电源连接部704。电源再分布层图案700可从第一区域311延伸以越过第一边缘301和第二边缘302并到达第一电源连接部703和第二电源连接部704。

图12示出根据实施方式的子封装200的层叠工艺。

参照图12，可提供具有与子封装200相同的配置的第一子封装200-1和第二子封装200-2。第二子封装200-2可相对于第一子封装200-1旋转180度，并且经旋转的第二子封装200-2可层叠在第一子封装200-1上。在这种情况下，第二子封装200-2可旋转180度，使得第二子封装200-2的第二边缘202与第一子封装200-1的第一边缘201垂直对准。各个子封装200的第一边缘201和第二边缘202可彼此相反或者可彼此面对。图1和图2所示的层叠封装10可使用上述旋转和层叠工艺来制造。

图13是示出包括采用根据实施方式的层叠封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的层叠封装中的至少一个。

存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。

图14是示出包括根据实施方式的层叠封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出单元8712和存储器8713。控制器8711、输入/输出单元8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。

在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的层叠封装中的至少一个。输入/输出单元8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。

存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。

电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。

电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。

如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。

如上所述结合一些实施方式公开了构思。本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，本说明书中所公开的实施方式不应从限制性角度考虑，而是应从例示性角度考虑。构思的范围不限于以上描述，而是由所附权利要求限定，等同范围内的所有不同特征应被解释为被包括在内。