制作集成电路的方法

技术领域

本公开涉及一种制作集成电路的方法。

背景技术

集成电路制作方法包括为了在集成电路中增加晶体管与其他电路元件的数量，以减少单元面积为目标的集成电路(IC)设计操作。晶体管与其他电路元件增加的数量增长了集成电路功能性，并与每个晶体管制造成本的减少有关。IC设计操作包括单元面积测量操作，以及互连结构导线绕线调整。

基板上晶体管与其他电路元件的单元面积，限制了以减少集成电路面积为目标的IC设计操作。当布局中的单元开始直接接触，之后对基板上各层集成电路布局的改变不会进一步减少集成电路的面积。

发明内容

本公开关于制作集成电路的方法的范围，包括以下操作：从电子设计自动化(EDA)系统中的单元数据库，为了集成电路布局选择第一单元与第二单元，其中第一单元具有第一单元主动区、第一栅极电极、第一组鳍片的至少一鳍片和第一单元边界区域，第一单元主动区具有第一暴露侧，且第二单元具有第二单元主动区、第二栅极电极、第二组鳍片的至少一鳍片和第二单元边界区域，第二单元主动区具有第二暴露侧；以及将第一暴露侧紧贴第二暴露侧放置在单元边界。方法也包括对齐排列第一组鳍片中至少一鳍片和第二组鳍片中至少一鳍片的操作。

附图说明

图1是根据本公开至少一实施例的半导体装置的方块图；

图2A是根据一些实施例的集成电路的俯视图；

图2B至图2C是根据一些实施例的集成电路的截面图；

图3是根据一些实施例的修改集成电路布局的方法流程图；

图4是根据一些实施例的集成电路布局的俯视图；

图5是根据一些实施例的集成电路布局的俯视图；

图6是根据一些实施例的集成电路布局的俯视图；

图7是根据一些实施例的集成电路布局的俯视图；

图8是根据一些实施例的集成电路布局的俯视图；

图9是根据一些实施例的集成电路布局的截面图；

图10是根据一些实施例的电子设计自动化(EDA)系统的方块图；

图11是根据一些实施例，集成电路制造系统和与其相关的集成电路制造流程方块图。

【符号说明】

100:半导体装置

101:集成电路

102:巨集

104A:第一配置

104B:第二配置

200:集成电路

202:第一单元

204:第二单元

205:集成电路

206:基板

207A:第一边界区域

207B:第二边界区域

208:井

209:缓冲区域

210:单元边界

215:集成电路

220:第一单元主动区

221:井顶面

222:第二单元主动区

223A:鳍片顶面

223B:绝缘材料顶面

225A:鳍片顶面

225B:绝缘材料顶面

227:基板顶面

240:鳍片

240A:鳍片部

240B:鳍片部

242:绝缘材料

244:多晶硅导线

246A:多晶硅导线

246B:多晶硅导线

248A:源极/漏极区域

248B:源极/漏极区域

248C:源极/漏极区域

248D:源极/漏极区域

249:绝缘材料

250A:第一单元通道

250B:第二单元通道

298:第一方向

299:第二方向

300:方法

302:操作

303:操作

304:操作

305:操作

306:操作

307:操作

308:操作

309:操作

310:操作

312:操作

314:操作

316:操作

400:集成电路布局

401A:轨道位置

401B:轨道位置

401C:轨道位置

401D:轨道位置

401E:轨道位置

401F:轨道位置

402:第一单元

404:第二单元

406:基板

408:井

410:单元边界

412:间距间隔

414:半间距间隔

420:第一单元主动区

422:第二单元主动区

424A:主动区区域

424B:主动区区域

424C:主动区区域

424D:主动区区域

424E:主动区区域

424E1:主动区子区域

424E2:主动区子区域

424F1:主动区区域

424F2:主动区区域

426:第一单元栅极电极

428:第二单元栅极电极

430A:多晶硅导线

430B:多晶硅导线

430C:多晶硅导线

430D:多晶硅导线

498:第一方向

499:第二方向

500:集成电路布局

501A:轨道位置

501B:轨道位置

501C:轨道位置

501D:轨道位置

501E:轨道位置

502:第一单元

504:第二单元

506:基板

508:井

510:单元边界

512:间距间隔

520:主动区

522:主动区

524A:源极/漏极区域

524B:源极/漏极区域

524C:源极/漏极区域

524D:源极/漏极区域

524F1:通道区

524F2:通道区

526:第一单元栅极电极

528:第二单元栅极电极

530A:多晶硅导线

530B/C:多晶硅导线

530D:多晶硅导线

598:第一方向

599:第二方向

600:集成电路布局

601A:轨道位置

601B:轨道位置

601C:轨道位置

601D:轨道位置

602:第一单元

604:第二单元

606:基板

608:井

610:单元边界

612:间距间隔

614:半间距间隔

620:主动区

622:主动区

624A:源极/漏极区域

624D:源极/漏极区域

624E:源极/漏极区域

624E1:第一部分

624E2:第二部分

624F1:通道区

624F2:通道区

626:第一单元栅极电极

628:第二单元栅极电极

630A:多晶硅导线

630D:多晶硅导线

698:第一方向

699:第二方向

700:集成电路布局

701A:轨道位置

701B:轨道位置

701C:轨道位置

701D:轨道位置

701E:轨道位置

701F:轨道位置

702:第一单元

704:第二单元

706:基板

708:井

710:单元边界

712:间距间隔

714:半间距间隔

720:主动区

722:主动区

724A:源极/漏极区域

724B:源极/漏极区域

724C:源极/漏极区域

724D:源极/漏极区域

724E:缓冲区域

724F1:主动区区域

724F2:主动区区域

726:第一单元栅极电极

728:第二单元栅极电极

730A:多晶硅导线

730B:多晶硅导线

730C:多晶硅导线

730D:多晶硅导线

742A:接触

742B:接触

798:第一方向

799:第二方向

800:集成电路布局

801A:轨道位置

801B:轨道位置

801C:轨道位置

801D:轨道位置

801E:轨道位置

801F:轨道位置

802:第一单元

804:第二单元

806:基板

808:井

810:单元边界

812:间距间隔

814:半间距间隔

820:第一单元主动区

822:第二单元主动区

824A:源极/漏极区域

824B:源极/漏极区域

824C:源极/漏极区域

824D:源极/漏极区域

824E:缓冲区域

824E1:缓冲区域部分

824E2:缓冲区域部分

824F1:主动区区域

824F2:主动区区域

826:第一单元栅极电极

828:第二单元栅极电极

830A:多晶硅导线

830D:多晶硅导线

850A:沟槽隔离结构

850B:沟槽隔离结构

898:第一方向

899:第二方向

900:集成电路

902:第一单元

904:第二单元

906:基板

908:井

910:单元边界

920:第一单元主动区

922:第二单元主动区

924:顶面

926:顶面

927:顶面

928:顶面

940:鳍片

940A1:第一鳍片部分

940A2:第二鳍片部分

940B1:第三鳍片部分

940B2:第四鳍片部分

950A:沟槽隔离结构

950B:沟槽隔离结构

1000:系统

1002:处理器

1004:储存媒体

1006:计算机程序码

1007:数据库

1008:总线

1010:I/O接口

1012:网络接口

1014:网络

1042:使用者界面

1100:制造系统

1120:设计厂

1122:IC设计布局图

1130:遮罩厂

1132:遮罩数据准备

1144:遮罩制造

1145:遮罩

1150:IC制造厂

1152:晶圆制造

1153:晶圆

1160:IC装置

A-A′:截面线

B-B′:截面线

C-C′:截面线

具体实施方式

为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、数值、操作、材料、配置等等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。其他组件、数值、操作、材料、配置等等也在考虑中。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，本文可以使用空间相对术语，诸如“在…下面”、“在…下方”、“偏低”、“在…上面”、“偏上”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。

当判定布局是否产生时，集成电路布局会考量到集成电路元件之间的估计空间。选择集成电路布局以减少集成电路单元之间的空间，以及增加合并在相同半导体晶圆面积尺寸的单元数量。然而，减少单元间空间会增加电路元件之间的影响，例如干扰或漏电流。控制漏电流造成的能量流失是一设计考量，尤其是对于具有小于14纳米通道长度的晶体管。

通过增加电路元件之间的空间让集成电路元件彼此孤立，或是通过对电路设计增加元件以减少漏电流。漏电流的减少降低集成电路花费的总能量，并延长可携式半导体装置的电池寿命。在集成电路的晶体管层中，通过增加集成电路单元(或例如单元中的晶体管)之间的空间，减少施加在邻近集成电路单元的磁场或电场强度。然而，晶体管之间额外的空间增加整体的单元面积，会减少制程中符合基板的晶体管整体数量。

根据本公开至少一实施例，图1是半导体装置100的方块图。图1中，除了其他东西外，半导体装置100包括内部具有电路巨集(之后称为巨集)102的集成电路101。在一些实施例中，巨集102是晶体管。在一些实施例中，巨集102是晶体管巨集以外的巨集。除了其他东西外，巨集102包括第一配置104A和第二配置104B。造成第一配置104A和第二配置104B的布局图示例包括图3至图9各图。在一些实施例中，第一配置104A和第二配置104B包括电路元件，例如晶体管的布植井和鳍片。布植井是加入掺杂原子的半导体基板区域，以减少漏电流和/或集成电路相邻单元中晶体管之间的干扰。集成电路单元的鳍片是半导体基板的偏上部分。布植井是半导体基板的偏低部分。在一些实施例中，布植井在鳍片整体下方。在一些实施例中，鳍片的较低部分包括布植井的较高部分(例如切割或蚀刻鳍片以达到足够高度，使鳍片较低部分包括半导体基板布植区域的较高部分，其中布植区域在先前的制程中形成。)。

在一些实施例中，制作集成电路布局之前，基板材料从侧向环绕标准单元数据库的一些单元主动区全部四个侧面。在一些实施例中，制作集成电路布局之前，掺杂井从侧向环绕集成电路单元数据库的一些单元主动区全部四个侧面，井也延伸到主动区下方。在一些实施例中，集成电路布局包括主动区直接接触相邻或邻接单元主动区的单元。

根据一些实施例，图2A是集成电路200的俯视图。集成电路200包括第一单元202和第二单元204。集成电路200在基板206中。第一单元202包括在基板206中的井208。第二单元204不包括井。鳍片240从第一单元202延伸，跨越单元边界210进入第二单元204。鳍片240分割成第一单元202中鳍片部240A和第二单元204中鳍片部240B。第一单元202在第一单元主动区220包括至少一鳍片部240A。第二单元204在第二单元主动区222包括至少一鳍片部240B。第一单元主动区220中和第二单元主动区222中鳍片数量是相同的。在一些实施例中，第二单元主动区拥有与第一单元主动区不同数量的鳍片。第一单元202与第二单元204之间的单元边界210在垂直第二方向299的第一方向298上延伸。第一单元202的鳍片部240A和第二单元204的鳍片部240B的长边在第二方向299上。第一单元主动区220在单元边界210直接接触第二单元主动区222。鳍片240以连续方式延伸跨越单元边界210。

鳍片240是半导体材料。在集成电路200中，鳍片半导体材料与基板206的半导体材料相同。在一些实施例中，鳍片半导体材料与基板206的半导体材料是不同的。在一些集成电路中，基板包括轻度掺杂P型掺杂剂的半导体材料。在一些集成电路的实施例中，通过增加集成电路单元之间的分隔距离减少漏电流。未掺杂或轻度掺杂的基板材料抑制流过基板的电流，因为电流在轻度掺杂或未掺杂的基板材料流过较大的距离，造成基板材料电阻的增加。

在俯视图中，第一边界区域207A环绕第一单元主动区220三个侧面。在俯视图中，第二边界区域207B环绕第二单元主动区222三个侧面。在第一单元202中，第一边界区域207A是三面(在第一方向298和第二方向299上)环绕第一单元主动区220的井208，并且延伸到第一单元主动区220下方(参照图2B和图2C中井208)。井208是掺杂的半导体材料。集成电路中部分晶体管包括井以减少从单元源极到其他单元或到其他基板中结构的漏电流。在一些实施例中，井208具有与集成电路基板中掺杂剂相反的掺杂剂类型。例如，在非限制的实施例中，基板是P型掺杂基板，井是N型掺杂井。在一些实施例中，井中掺杂剂与集成电路基板是相同类型。井208中掺杂剂用来减少集成电路单元之间或单元与其他电路元件之间经过基板的漏电流。

在第二单元204中，第二边界区域207B是缓冲区域209。缓冲区域209是基板的未修饰区(例如未加入掺杂剂等等)，提供第二单元主动区222与非第一单元202的集成电路单元元件之间热和/或电隔离。第二边界区域207B(例如缓冲区域209)延伸环绕第二单元主动区222的侧边与下方(参照图2B与图2C中第二边界区域207B)。

在第一单元202中，鳍片部240A通过绝缘材料242彼此分离。在一些实施例中，单元中绝缘材料是介电材料，透过例如化学气相沉积(chemical vapor deposition,CVD)或其他材料成长或沉积方法，在集成电路主动区鳍片之间的沟槽中沉积。鳍片部240A在第二方向299上延伸。绝缘材料242也在第二方向299上延伸，因为绝缘材料242排列在鳍片部240A的侧边。在一些实施例中，绝缘材料是沿着主动区鳍片整体侧壁延伸的单层介电材料。在一些实施例中，绝缘材料包括沿着主动区鳍片侧壁延伸的至少两层介电材料(参照图2C中绝缘材料242和绝缘材料249)。

在图2A中，第一截面线A-A′在第二方向299上延伸，跨越第一单元主动区220和第二单元主动区222并穿透鳍片(鳍片部240A和鳍片部240B)。图2B是沿着截面线A-A′的截面图。截面线B-B′在第二方向299上平行第一截面线A-A′延伸，穿透绝缘材料(绝缘材料242)。图2C是沿着截面线B-B′的截面图。在集成电路200中，多晶硅导线244延伸跨越鳍片部240A和240B以及跨越绝缘材料242。多晶硅导线246A是第一单元202的栅极电极，且多晶硅导线246B是第二单元204的栅极电极。虽然在本公开中栅极电极描述成多晶硅导线，其他材料也考量在本公开的范围中。例如在一些实施例中，栅极电极是未掺杂的半导体材料。在一些实施例中，栅极电极是双材料电路元件，其中栅极电极的上部是硅化金属且栅极电极的下部是未掺杂半导体材料或掺杂的半导体材料。在一些实施例中，栅极电极是导电材料，例如金属。在一些实施例中，栅极电极是另一种材料，例如金属合金。就本实施例而言，“多晶硅导线(poly line)”用来指称掺杂的多晶硅材料，其沉积在栅极介电层上方以形成栅极电极。

根据一些实施例，图2B是集成电路205的截面图。集成电路205的截面图相应于沿着截面线A-A′的集成电路200。对与集成电路200元件类似的集成电路205元件给予相同的参考数字。本领域技术人员能理解图2B中集成电路205是不受限的，且其他集成电路和IC布局的实施例也在本公开范围中。

集成电路205有基板206和嵌入基板中的井208。井208在第一单元主动区220延伸到第一单元202的鳍片部240A下方。井208也沿着鳍片部240A的侧壁，延伸到基板206的顶面。第二单元主动区222中鳍片部240B接合且物理上接续第一单元主动区220中鳍片部240A。鳍片部240A在单元边界210转变成鳍片部240B。鳍片部240A包括源极/漏极区域248A和248B，且鳍片部240B包括源极/漏极区域248C和248D。源极/漏极区域坐落在相邻的多晶硅导线244之间。

鳍片部240A的鳍片顶面223A和鳍片部240B的鳍片顶面225A实质上共平面。鳍片顶面223A和鳍片顶面225A实质上共平面于井208的井顶面221和基板206的基板顶面227。源极/漏极区域248B和248C是相同类型(源极或漏极)的区域。源极/漏极区域248A和248D是相同类型的区域，与源极/漏极区域248B和248C不同。在一些实施例中，源极/漏极区域248B和248C是源极区域，且源极/漏极区域248A和248D是漏极区域。在一些实施例中，源极/漏极区域248B和248C是漏极区域，且源极/漏极区域248A和248D是源极区域。

源极/漏极区域248A至248D透过对鳍片(鳍片部240A和240B)加入掺杂原子形成。在一些实施例中，透过从游离原子源布植掺杂原子，将掺杂原子加入到鳍片材料中。在一些实施例中，将掺杂原子加入到鳍片材料中，是透过沉积一层掺杂材料在相应是源极/漏极区域的鳍片一部分上方，并退火集成电路以迁移沉积材料进入鳍片材料中。在一些实施例中，鳍片中掺杂剂的加入当作用于成长源极/漏极区域248A至248D的磊晶过程的一部分。在一些实施例中，源极/漏极区域248A至248D中至少一顶面延伸到基板顶面227上方。

多晶硅导线244紧贴鳍片顶面223A和鳍片顶面225A。多晶硅导线244延伸跨越鳍片部240A和240B的顶部(如图2C所示，和至少部分鳍片侧壁)。多晶硅导线246A是第一单元202的栅极电极，且多晶硅导线246B是第二单元204的栅极电极。多晶硅导线246A在第一单元通道250A正上方。多晶硅导线246B在第二单元通道250B正上方。

根据一些实施例，图2C是集成电路215的截面图。集成电路215的截面图相应于沿着截面线B-B′的集成电路200。对与集成电路200元件类似的集成电路215元件给予相同的参考数字。本领域技术人员能理解图2C中集成电路215是不受限的，且其他集成电路和IC布局的实施例也在本公开范围中。

集成电路215有第一单元202和第二单元204以及基板206。第一边界区域207A环绕第一单元202三侧面和下方。第二边界区域207B环绕第二单元204三侧面和下方。第一边界区域207A是透过掺杂基板206形成的掺杂井208。第二边界区域207B是缓冲区域209，其包括未掺杂基板材料。第一边界区域207A和第二边界区域207B在单元边界210接合。

绝缘材料249填充鳍片部240A和鳍片部240B(图2C未示出，参照图2B)隔壁体积的下部。多晶硅导线244从绝缘材料顶面223B(第一单元202中)和绝缘材料顶面225B(第二单元204中)上方，向下延伸到绝缘材料249。绝缘材料242是绝缘材料249顶面上的绝缘材料。多晶硅导线244从绝缘材料242顶面，向下延伸到单元主动区鳍片之间的空间。在集成电路215中，多晶硅导线244部分沿着鳍片侧壁延伸，且绝缘材料249填充鳍片隔壁空间整体的下部体积。

绝缘材料249和绝缘材料242是沉积在鳍片240之间空间的介电材料。在一些实施例中，介电材料包括二氧化硅、氮氧化硅、或其他适合沉积在晶体管结构上或环绕源极/漏极表面或晶体管栅极的介电材料。绝缘材料透过例如化学气相沉积或其他适合沉积绝缘材料的技术沉积。在一些实施例中，绝缘材料完全覆盖鳍片沉积，然后蚀刻以暴露基板的顶面和鳍片的上部，留下鳍片下部通过下部之间绝缘材料剩余的部分彼此隔离。

在一些实施例中，多晶硅导线244沿着鳍片整体高度延伸到主动区鳍片之间或隔壁的体积底部。在一些实施例中，当鳍片240沿着鳍片整体高度垂直延伸，鳍片240之间的绝缘材料242沿着鳍片整体高度，垂直延伸到主动区鳍片之间或隔壁的体积底部。

根据一些实施例，图3是制作集成电路布局方法的流程图。

在操作302中，如以下图10中所示，使用电子设计自动化(electronic designautomation，EDA)系统为集成电路布局选择第一单元和第二单元。根据一些实施例，在集成电路布局中配置之前，从标准单元数据库选择第一单元和第二单元。在一些实施例中，从具有边界区域(井或缓冲区域)的集成电路单元数据库选择第一单元和第二单元，其中边界区域只环绕单元主动区三侧面(留下在一个单元边界“暴露”的主动区)。第一单元包括第一单元主动区、第一栅极电极和环绕第一单元主动区的边界区域。第二单元包括第二单元主动区、第二栅极电极和环绕第二单元主动区的边界区域。如上所描述，在一些实施例中，边界区域是集成电路基板中的井区域。如上所描述，在一些实施例中，边界区域是环绕主动区的基板缓冲区域，亦是环绕单元主动区没有加入掺杂剂的基板。在一些实施例中，边界区域是环绕主动区三侧面的一部分介电材料，留下沿着一单元边界“暴露”的主动区。在一些实施例中(例如绝缘体上硅集成电路)，介电材料也环绕主动区底部以隔离主动区与基板。

在一些实施例中，操作302包括操作303，在选择第一单元与第二单元之前，模拟候选第一单元与第二单元组合的电子性能。在一些实施例中，单元组合的电子性能包括评估切换速度和/或单元主动区之间的漏电流。在一些实施例中，透过以下图10进一步所示EDA系统软件，执行来自单元数据库的单元组合的电子性能模拟。在一些实施例中，在电路模型程序中模拟单元组合的漏电流或其他电性参数，且在为集成电路布局挑选单元之前，将性能参数存在EDA系统软件中。

在一些实施例中，当漏电流或其他电性参数超过设计规格，重复单元选择过程以包括具有减少单元中漏电流的结构的标准单元。在一些实施例中，基于空间或过程考量，方法包括操作304，其中选择一种减少漏电流的结构包含在集成电路布局中。判定包括选自如以下描述操作305、操作306和操作307至少一操作。

在操作305中，判定是在单元选择操作302之中，包括无电性隔离结构在第一单元和第二单元中。在操作306中，至少一单元的内部多晶硅导线替换成沟槽隔离结构，其切穿单元鳍片的地方即沟槽隔离结构坐落的地方。在操作307中，第一栅极电极和第二栅极电极之间的多晶硅导线透过通孔或其他互连结构，电性连接电源轨或其他集成电路电压源或地面。通过相邻单元(例如单元具有主动区于接合在单元共享的单元边界)栅极电极之间的多晶硅导线与电压源连接，施加到多晶硅导线的电位从多晶硅导线相邻或下方的鳍片部分，排斥鳍片区域(例如最靠近多晶硅导线的源极或漏极区域)的电子。电荷载体从单元边界排斥，减少或消除跨越单元边界的漏电流。

在操作307的一些实施例中，电源轨是V

在一些实施例中，为集成电路布局选择的单元包括延伸跨越单元的不同鳍片数量。在一些实施例中，为集成电路布局选择的单元包括延伸跨越单元的相同鳍片数量。第一单元与第二单元的一特征是第一单元与第二单元的每个鳍片在垂直鳍片纵轴的第一方向上，具有相同的鳍片间距(或鳍片分隔距离、或鳍片分隔间隔)。

在操作308中，判定在操作302选择的第一单元和第二单元的第一单元主动区与第二单元主动区，是否由边界区域整体地环绕。在一实施例中，边界区域整体地环绕第一单元或第二单元的主动区，方法前进到操作310。在一实施例中，边界区域没有整体地环绕第一单元或第二单元的主动区，方法前进到操作314。

在操作310中，评估集成电路布局以选择第一单元的第一栅极电极和第二单元的第二栅极电极之间的栅极电极分隔距离。栅极电极分隔距离选择是基于集成电路设计规格，和/或所选单元中减少漏电流结构的存在。栅极电极分隔距离是基于集成电路中单元的多晶硅导线间距间隔。多晶硅导线间距间隔是集成电路单元的多晶硅导线之间的分隔距离(例如所选栅极电极和与所选栅极电极相同单元中多晶硅导线最近可能位置之间的分隔距离)。在一非限制性示例中，基于各个加入集成电路布局单元的单元尺寸和栅极电极位置，个别选择一个多晶硅导线间距间隔、两个多晶硅导线间距间隔或三个多晶硅导线间距间隔做为栅极电极分隔距离。在一些实施例中，栅极电极分隔距离(第一单元栅极电极与第二单元栅极电极之间的距离)范围从至少四个多晶硅导线间距间隔到不超过十个多晶硅导线间距间隔。其他初始的栅极电极分隔距离也设想在本公开范围中。

图4和图7至图9描述集成电路的一些实施例，其中栅极电极分隔距离是三个多晶硅导线间距间隔。图5描述集成电路的一些实施例，其中栅极电极分隔距离是两个多晶硅导线间距间隔。图6描述集成电路的一些实施例，其中栅极电极分隔距离是一个多晶硅导线间距间隔。

根据一些实施例，具有三个多晶硅导线间距间隔做为栅极电极分隔距离的集成电路在各单元中，拥有外部多晶硅导线、栅极电极多晶硅导线和内部多晶硅导线。一对单元的内部多晶硅导线是位于为集成电路布局所选两个单元的栅极电极之间的多晶硅导线(参照例如图4，第一单元402的多晶硅导线430B和第二单元404多晶硅导线430C)。一对单元的外部多晶硅导线是位于两个单元中，具有栅极电极多晶硅导线在外部多晶硅导线(参照例如图4，第一单元402的多晶硅导线430A和第二单元404多晶硅导线430D)之间。

根据一些实施例，具有两个多晶硅导线间距间隔做为栅极电极分隔距离的集成电路在各单元中，拥有外部多晶硅导线、栅极电极多晶硅导线和一部分共享内部多晶硅导线(或一共享内部多晶硅导线)。以下图5描述集成电路布局500的一非限制性示例，其中最终栅极电极分隔距离是两个多晶硅导线间距间隔。

根据一些实施例，具有一个多晶硅导线间距间隔做为栅极电极分隔距离的集成电路在各单元中，拥有外部多晶硅导线、栅极电极多晶硅导线，没有多晶硅导线在第一单元栅极电极和第二单元栅极电极之间。以下图6描述集成电路布局600的一非限制性示例，其中最终栅极电极分隔距离是一个多晶硅导线间距间隔。

在一些实施例中，栅极电极分隔距离与所选集成电路第一与第二单元主动区之间的模拟漏电流有关，如以上操作303所述。

在一些实施例中，栅极电极分隔距离判定是基于第一单元与第二单元外部多晶硅导线之间的分隔(参照例如图4的第一外部多晶硅导线分隔距离或第三分隔距离436，和第二外部多晶硅导线分隔距离或第四分隔距离438)。

选择栅极电极分隔距离后，方法前进到操作312，其中切割或截断单一单元布局的边界区域以将单元主动区带到单元边界。

在操作312中，切割或截断加入集成电路布局至少一单元的边界区域。边界区域是单元的井或缓冲区域两者其一。切割单元的边界区域，使得主动区的鳍片垂直于单元的切割或截断边缘，且执行切割或截断之后单元主动区“暴露”于单元边界。操作312完成后，方法接续到操作314。

在操作314中，第一单元与第二单元的鳍片彼此对齐排列以对应最终集成电路布局。第一单元与第二单元的鳍片对齐包括安排第一单元与第二单元，使得各单元主动区彼此相邻或在第一单元与第二单元之间的单元边界连接。第一单元与第二单元的鳍片对齐会减少开发光罩的复杂度，其中光罩是为移转相应于鳍片的图案(例如在光微影步骤期间)。鳍片对齐是由第一单元各个鳍片中央线在第一方向上的位置与第二单元各个鳍片中央线在第一方向上的位置的比较判定。当第一单元鳍片中央线(1)平行于对应的第二单元鳍片中央线，且(2)与其他单元鳍片中央线的偏差不超过第一单元鳍片宽度的四分之一或第二单元鳍片宽度的四分之一时，鳍片对齐成立。

在一些实施例中，第一单元与第二单元有相同鳍片数量，且第一单元中各鳍片对齐于第二单元的各鳍片。在一些实施例中，第一单元与第二单元其中之一有比第一单元与第二单元另一者较少的鳍片数量，且具有较少鳍片数量的单元各鳍片对齐于另一单元的鳍片，同时具有较多鳍片数量的单元中至少一鳍片截断于单元之间的单元边界。第一单元与第二单元的鳍片对齐会减少不伤害或损害单元下的蚀刻鳍片复杂度，且沿着一鳍片或多鳍片不会有多种鳍片宽度。具有单一宽度的鳍片更容易制造。

在操作316中，根据以上方法300中描述的操作所准备集成电路的层或元件制造集成电路。制造集成电路包括为集成电路布局储存指示(计算机运算码)到储存媒体，且在集成电路制程中为布局存取指示。

根据一些实施例，图4是集成电路布局400的示意图。集成电路布局400包括第一单元402和第二单元404。第一单元402和第二单元404包括集成电路的基板406。

第一单元402包括在基板406中的井408(做为第一单元边界区域的一部分)，其中井408具有与基板406中第一类型掺杂剂相反的掺杂剂类型。井408延伸到基板406中并且环绕第一单元402的其他元件。第一单元402和第二单元404之间的单元边界410由最靠近第二单元404的井408边缘做区分。

第一单元402包括第一单元主动区420，且第二单元404包括第二单元主动区422。在一些实施例中，第一单元主动区420包括半导体材料的至少一鳍片，且第二单元主动区422包括半导体材料的至少一鳍片。在一些实施例中，在例如第一单元主动区420与第二单元主动区422的单元主动区中半导体材料鳍片，从制作集成电路的基板蚀刻而成。第一单元主动区420和第二单元主动区422是连续的主动区，其中各单元主动区直接接触另一单元的主动区。

在一些实施例中，连续主动区包括从跨越第一单元一部分、跨越单元边界且跨越第二单元一部分而延伸的半导体材料鳍片。例如，第一单元主动区420延伸跨越第一单元402一部分、跨越单元边界410，且在主动区之间无缝接入第二单元主动区422。在第一单元402中，主动区区域424A是集成电路布局400的漏极区域，主动区区域424B是集成电路布局400的源极区域，且主动区区域424F1是第一单元栅极电极426下方的通道区域。在第二单元404中，主动区区域424C是源极区域，主动区区域424D是漏极区域，且主动区区域424F2是第二单元栅极电极428下方的通道区域。在集成电路布局400中，源极区域(主动区区域424B和424C)彼此比漏极区域(主动区区域424A和424D)彼此更靠近。在一些实施例中，漏极区域彼此比源极区域彼此更靠近。

主动区区域424E是主动区缓冲区域，做为非源极区域、漏极区域，也非通道区域。主动区的缓冲区域是分隔源极区域(或在一些实施例中是漏极区域)彼此的一部分主动区，以保留集成电路单元的功能性。通过减少集成电路单元之间的漏电流以保留集成电路单元的功能性，使得能量消耗维持在低程度、可携式半导体装置的电池寿命增加，且单元独立运作，而不是电流从单元源极抵达相邻单元漏极，从集成电路晶体管区域触发错误逻辑信号。

主动区区域424E分割成两子区域：第一单元402中的主动区子区域424E1，以及第二单元404中的主动区子区域424E2。第一单元402中井408(参照图2A和图2B，第一单元202)、主动区区域424B和第二单元404中主动区子区域424E2环绕主动区子区域424E1。主动区子区域424E2在第二单元404中以基板406、主动区区域424C和(在第一单元402中)主动区子区域424E1为界。在集成电路布局400中，基板406、井408和主动区区域424E(例如主动区子区域424E1和4124E2)在描述成井408边缘的单元边界410接合。

第一单元栅极电极426和第二单元栅极电极428是多晶硅导线，其形成是在第一单元402与第二单元404的第一单元主动区420与第二单元主动区422上方沉积毯覆多晶硅层，并蚀刻毯覆多晶硅层而留下导线以触发经过第一单元402主动区区域424F1与第二单元404主动区区域424F2的电流。在一些实施例中，其他导电材料(例如纳米导线或其他适合的导电股线)用来触发电流经过集成电路布局单元的通道区域。延伸跨越第一单元主动区420与第二单元主动区422的多晶硅导线由整数倍数的多晶硅导线间距间隔彼此分离。多晶硅导线间距间隔是集成电路单元中相邻多晶硅导线(或其他导线)之间的分隔距离。

第一单元402与第二单元404包括连接源极与漏极和当作栅极电极的多晶硅导线。多晶硅导线(包括此处描述的栅极电极与源极/漏极连接多晶硅导线)位于多晶硅导线轨道位置(多晶硅导线轨道或轨道位置)。在集成电路布局400中，第一单元栅极电极426位于轨道位置401B，且第二单元栅极电极428位于轨道位置401E。第一单元402含有在轨道位置401A的多晶硅导线430A、在轨道位置401B的第一单元栅极电极426和在轨道位置401C的多晶硅导线430B。第二单元404含有在轨道位置401D的多晶硅导线430C、在轨道位置401E的第二单元栅极电极428和在轨道位置401F的多晶硅导线430D。在轨道位置401C与401D的多晶硅导线是“内部”多晶硅导线，因为在多晶硅导线位于的单元中，该多晶硅导线最靠近另一单元的栅极电极。相反地，在轨道位置401A与401F的多晶硅导线是“外部”多晶硅导线，因为在多晶硅导线位于的单元中，该多晶硅导线最远离另一单元的栅极电极。

轨道位置401A至401F中，各轨道位置与轨道位置401A至401F之中的相邻轨道位置由多晶硅导线间距间隔412分离。单元边界410和轨道位置401C与轨道位置401D相隔半间距间隔414。在一些实施例中，具有井的第一单元和不具有井的第二单元之间的边界是相邻的轨道位置之间，但不是轨道位置之间的中间位置(例如不是在轨道位置之间的半间距间隔)。

在一些实施例中，集成电路基板是半导体材料，例如四族半导体材料(例如本质硅)、二元四族半导体材料(例如锗化硅(SiGe)等等)、三五族半导体(例如砷化镓(GaAs))或其他用于制作集成电路的基板。在一些实施例中，半导体材料是具有第一型掺杂剂掺杂的半导体材料。在一些实施例中，第一型掺杂剂是P型掺杂剂。在一些实施例中，第一型掺杂剂是N型掺杂剂。

根据一些实施例，图5是集成电路布局500的俯视图。相应于集成电路布局400元件的集成电路布局500元件具有相同的参考数字加上100。集成电路布局500具有第一单元502和第二单元504，其中第一单元栅极电极526和第二单元栅极电极528由两个多晶硅导线间距间隔512分离。位于第一单元502与第二单元504之间单元边界510的多晶硅导线530B/C是共享的多晶硅导线(例如单元边界510在第一方向598上延伸经过多晶硅导线530B/C)。源极/漏极区域524B和源极/漏极区域524C是第一类型(源极或漏极)区域，且源极/漏极区域524A和源极/漏极区域524D是第二类型区域。在一些实施例中，第一类型区域是源极区域。在一些实施例中，第一类型区域是漏极区域。

源极/漏极区域524A至524D配置成接收主动区上方集成电路层的接触以执行逻辑功能使用集成电路。在一些实施例中，从主动区520和522上方移除多晶硅导线530A至530D以提供额外空间接触源极/漏极区域524A至524D。第一单元栅极电极526和第二单元栅极电极528在通道区524F1和524F上方保留，以在操作集成电路期间切换主动区520和522的晶体管开与关。除了在第一单元502和第二单元504接合的单元边界510以外，井508在第一方向598和第二方向599上侧向限制主动区520。

根据一些实施例，图6是集成电路布局600的俯视图。相应于集成电路布局400元件的集成电路布局600元件具有相同的参考数字加上200。集成电路布局600具有第一单元602和第二单元604，其中第一单元栅极电极626和第二单元栅极电极628由一个多晶硅导线间距间隔612分离。集成电路布局600不包括内部多晶硅导线。源极/漏极区域624E是第一单元栅极电极626和第二单元栅极电极628之间的共享区域。源极/漏极区域624E的第一部分624E1在第一单元602中，且源极/漏极区域624E的第二部分624E2在第二单元604中。第一部分624E1和第二部分624E2接合在第一单元602与第二单元604之间的单元边界610。源极/漏极区域624A和源极/漏极区域624D是第一类型区域，且源极/漏极区域624E是第二类型区域。在一些实施例中，第一类型区域是源极区域。在一些实施例中，第一类型区域是漏极区域。

源极/漏极区域624A、624D和624E配置成接收主动区上方集成电路层的接触以执行逻辑功能使用集成电路。在一些实施例中，从主动区620和622上方移除多晶硅导线630A和630D以提供额外空间接触源极/漏极区域624A、624D和624E。第一单元栅极电极626和第二单元栅极电极628在通道区624F1和624F上方保留，以在操作集成电路期间切换主动区620和622的晶体管开与关。除了在第一单元602和第二单元604接合的单元边界610以外，井608在第一方向698和第二方向699上侧向限制主动区620。

根据一些实施例，图7是集成电路布局700的俯视图。相应于集成电路布局400元件的集成电路布局700元件具有相同的参考数字加上300。在集成电路布局700中，内部多晶硅导线730B和730C电性连接电源轨740。电源轨740位于第一单元702和第二单元704上方的层。在一些实施例中，电源轨740的一些部分(未示出)延伸到一些第一单元702与第二单元704的源极/漏极区域724A至724E上方，以容纳经过主动区720和/或主动区722的电流。接触742A电性连接电源轨740到多晶硅导线730B。接触742B电性连接电源轨740到多晶硅导线730C。在集成电路布局实施例中，其中主动区区域724F1(例如第一单元通道区域)和主动区区域724F2(例如第二单元通道层)之间的模拟漏电流超过漏电流阈值时，将选为集成电路布局的单元更换成包括隔离缓冲区域724E和源极/漏极区域724B与724C、主动区区域724F1与724F2的结构。偏压传送结构(或漏电流减少结构)通过透过接触输送电压到第一单元栅极电极与第二单元栅极电极之间的多晶硅导线，减少第一单元和第二单元之间的漏电流。输送的偏压排斥单元边界(例如单元边界710)的电荷载体，减少或消除漏电流。在一非限制性的实施例中，源极/漏极区域724B与724C是源极区域，且源极/漏极区域724A与724D是漏极区域，且电源轨740是V

根据一些实施例，图8是集成电路布局800的俯视图。相应于集成电路布局400元件的集成电路布局800元件具有相同的参考数字加上400。第一单元802包括源极/漏极区域824A与824B，以及主动区区域824F1(例如第一单元通道区域)。第二单元804包括源极/漏极区域824C与824D，以及主动区区域824F2(例如第二单元通道区域)。在集成电路布局实施例中，其中主动区区域824F1(例如第一单元通道区域)和主动区区域824F2(例如第二单元通道层)之间的漏电流超过漏电流阈值时，因为含有沟槽隔离结构850A和850B，缓冲区域824E跟源极/漏极区域824B与824C以及主动区区域824F1与824F2电性隔离。主动区缓冲区域824E具有第一缓冲区域部分824E1和第二缓冲区域部分824E2。第一缓冲区域部分824E1是第一单元802中第一单元主动区820的区域且在沟槽隔离结构850A和沟槽隔离结构850B之间。第二缓冲区域部分824E2是第二单元804中第二单元主动区822的区域且在沟槽隔离结构850A和沟槽隔离结构850B之间。第一缓冲区域部分824E1和第二缓冲区域部分824E2在单元边界810共享边界。截面线C-C′延伸穿越第一单元802与第二单元804的鳍片(未示出)。下方图9是具有相应于集成电路布局800所述结构的集成电路900非限制性实施例的截面图。

沟槽隔离结构850A与850B位于轨道位置801C与801D。沟槽隔离结构850A延伸经过第一单元主动区820的鳍片和绝缘材料(未示出)，且沟槽隔离结构850B延伸经过第二单元主动区822的鳍片和绝缘材料(未示出)。沟槽隔离结构透过在轨道位置(参照轨道位置801C与801D)蚀刻出沟槽形成，以切穿鳍片上方的多晶硅导线、主动区的鳍片以及进入基板。在第一单元802中，沟槽隔离结构850A延伸经过井808，进到在第一单元主动区820下方的基板806。在一些实施例中，具有井的单元拥有进到井的沟槽隔离结构，但没有进入井下方的基板。在一些实施例中，在具有井的单元中和不具有井的单元中，沟槽隔离结构是一样的深度。在一些实施例中，在具有井的单元中和不具有井的单元中，沟槽隔离结构拥有不一样的深度。

在一些实施例中，沟槽隔离结构位于集成电路的单一单元中。在具有单一沟槽隔离结构集成电路的非限制性示例中，沟槽隔离结构位于第一单元且切穿第一单元主动区的整体和第一井，进到第一井、在沟槽隔离结构一侧的第一单元主动区第一部分、以及在沟槽隔离结构相反侧且与第二单元主动区在单元边界直接接触的第一单元主动区第二部分下方的基板。在具有单一沟槽隔离结构集成电路的非限制性示例中，沟槽隔离结构位于第二单元且切穿第二单元主动区的整体，进到第二单元主动区、在沟槽隔离结构一侧的第二单元主动区第一部分、以及在沟槽隔离结构相反侧且与第一单元主动区在单元边界直接接触的第二单元主动区第二部分下方的基板。在一些实施例中，单一沟槽隔离结构位于第一单元主动区与第二单元主动区之间且沿着单元边界，第一单元主动区和第二单元主动区各自和与另一单元主动区相反的沟槽隔离结构一侧接触。

根据一些实施例，透过在集成电路主动区上方沉积图案化材料层，且图案化该图案化材料层以形成对应单元轨道位置的开口，让沟槽隔离结构在集成电路单元中形成。在从开口往下延伸向开口下方基板的第三方向上，主动区暴露的部分包括单元主动区的至少一鳍片、主动区至少一鳍片隔壁的绝缘材料，以及在一些实施例中侧向位于至少一鳍片与绝缘材料隔壁的掺杂井材料。在一些实施例中，图案化材料中的开口进一步暴露图案化材料沉积在上的基板顶面。在制程的操作中，执行蚀刻制程以移除至少一鳍片的一部分、至少一鳍片隔壁的绝缘材料和图案化材料沉积在上且具有至少一鳍片与邻近绝缘材料的一部分基板。在一些具有掺杂井的单元实施例中，配置蚀刻制程以移除除了鳍片材料、绝缘材料和基板材料以外的掺杂井材料。在一些制程的实施例中，蚀刻制程是安排成更换蚀刻化学、电浆压力、偏压电压、基板温度或其他蚀刻制程参数的多步骤蚀刻制程，以调控基板中材料的移除并且在基板中形成具有垂直侧壁与足够深度的开口，让在沟槽隔离结构一侧的鳍片材料可以与沟槽隔离结构另一侧的鳍片材料电性隔离。

在一些制程的实施例中，从集成电路层的顶面移除图案化材料，且蚀刻制程形成的沟槽隔离开口用沉积材料填充。在一些实施例中，沉积材料是介电材料，例如二氧化硅、氮化硅或氮氧化硅。在一些实施例中，沉积材料是半导体材料，例如多晶硅或在组成上类似于集成电路单元形成在上的基板的半导体材料。在一些实施例中，多层的沉积材料加进到沟槽隔离开口中。在一些实施例中，半导体材料层和绝缘材料层交替沉积到沟槽隔离开口中，以形成电容结构。在一些实施例中，沟槽隔离结构电性连接地面或集成电路的电源轨，以修改相邻单元栅极或通道之间基板的电场，减少单元之间的漏电流。

根据一些实施例，图9是集成电路900的截面图。集成电路900相应于图8集成电路布局800的结构。集成电路900包括第一单元902和第二单元904。第一单元902包括由基板906侧向限制的井908。井908延伸到第一单元主动区920的下方。第一单元902和第二单元904接合在单元边界910。第一单元902包括沟槽隔离结构950A，且第二单元904包括沟槽隔离结构950B。沟槽隔离结构950A从鳍片940的顶面926和井908的顶面928，向下延伸穿越鳍片940的整体与井908的整体。沟槽隔离结构950A将鳍片940分割成第一单元902中第一鳍片部分940A1和第二鳍片部分940A2。沟槽隔离结构950B在第二单元604中从鳍片940的顶面924和基板906的顶面927向下延伸。沟槽隔离结构950B将鳍片940分割成第二单元904中第三鳍片部分940B1和第四鳍片部分940B2。顶面924、926、927和928实质上和彼此在同一平面。

根据一些实施例，图10是电子设计自动化(EDA)系统1000的方块图。

在一些实施例中，EDA系统1000是通用计算装置包括硬件处理器1002和非暂态计算机可读取储存媒体1004。除了其他之外，储存媒体1004用计算机程序码1006(亦即，可执行指令组合)编码(亦即，储存)。计算机程序码1006透过硬件处理器1002的执行代表(至少一部分)实现一部分或全部根据例如一或多个本文描述方法(此处之后指提过的制程和/或方法)的EDA工具。

处理器1002通过总线1008电性耦接计算机可读取储存媒体1004。处理器1002也通过总线1008电性耦接I/O接口1010。网络接口1012也通过总线1008电性连接处理器1002。网络接口1012连接网络1014，使得处理器1002和计算机可读取储存媒体1004可以通过网络1014连结外部元件。处理器1002配置成执行编码在计算机可读取储存媒体1004中的计算机程序码1006，使EDA系统1000可用来执行一部分或全部提过的制程和/或方法。在一或多个实施例中，处理器1002是中央处理器(central processing unit，CPU)、多元处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit，ASIC)和/或适合的处理器。

在一或多个实施例中，计算机可读取储存媒体1004是电子、磁性、光学、电磁、红外线和/或半导体系统(或设备、装置)。例如，计算机可读取储存媒体1004包括半导体或固态记忆体、磁带、可移动计算机软盘、随机存取记忆体(random access memory，RAM)、只读记忆体(read-only memory，ROM)、硬磁盘和/或光盘。在一或多个使用光盘的实施例中，计算机可读取储存媒体1004包括只读记忆光盘(compact disk-read only memory，CD-ROM)、可重复录写光盘(compact disk-read/write，CD-R/W)和/或数字视频光盘(digital videodisc，DVD)。

在一或多个实施例中，储存媒体1004储存计算机程序码1006，计算机程序码1006配置成让EDA系统1000(其执行代表(至少部分)EDA工具)可用来执行一部分或全部提过的制程和/或方法的。在一或多个实施例中，储存媒体1004也储存促进执行一部分或全部提过的制程和/或方法的信息。在一或多个实施例中，储存媒体1004储存包括本文公开标准单元的标准单元的数据库1007。

EDA系统1000包括I/O接口1010。I/O接口1010耦接外部元件。在一或多个实施例中，I/O接口1010包括和处理器1002沟通信息与指令的键盘、小键盘、鼠标、轨迹球、触控板、触控屏幕和/或游标方向键。

EDA系统1000也包括网络接口1012耦接到处理器1002。网络接口1012允许EDA系统1000跟连接一或多台计算机系统的网络1014通信。网络接口1012包括无线网络接口(例如蓝牙、WIFI、WIMAX或WCDMA)或有线网络接口(例如以太网络、USB或IEEE-1364)。在一或多个实施例中，一部分或全部提过的制程和/或方法在两个或更多EDA系统1000中实现。

EDA系统1000配置成经过I/O接口1010接收信息。经过I/O接口1010接收的信息包括一或多个指示、数据、设计规则、标准单元数据库和/或其他由处理器1002处理的参数。信息通过总线1008传输到处理器1002。EDA系统1000配置成经过I/O接口1010接收与使用者界面相关的信息。信息做为使用者界面(user interface，UI)1042储存在计算机可读取储存媒体。

在一些实施例中，一部分或全部提过的制程和/或方法做为由处理器执行的独立软件应用实现。在一些实施例中，一部分或全部提过的制程和/或方法做为额外软件应用一部分的软件应用实现。在一些实施例中，一部分或全部提过的制程和/或方法做为软件应用的外挂程序实现。在一些实施例中，至少一提过的制程和/或方法做为EDA工具一部分的软件应用实现。在一些实施例中，一部分或全部提过的制程和/或方法做为由EDA系统1000所用的软件应用实现。在一些实施例中，使用例如可向益华电脑股份有限公司购买的

在一些实施例中，制程做为储存在非暂态计算机可读取记录媒体中程序的功能实现。非暂态计算机可读取记录媒体的示例包括但不限于外部/可移动式和/或内部/内建储存或记忆单元，例如一或多个光盘(例如DVD)、磁盘(例如硬盘)、半导体记忆体(例如ROM、RAM、记忆卡)等。

根据一些实施例，图11是集成电路制造系统1100方块图和与其相关的集成电路制造流程。在一些实施例中，基于布局图，至少一(A)一或多个半导体遮罩或(B)半导体集成电路层的至少一组成是使用制造系统1100制造的。

在图11中，制造系统1100包括在有关制造IC装置1160的设计、研发与制造循环和/或服务跟另一实体互动的实体，例如设计厂1120、遮罩厂1130和IC制造/制作(fab)1150。制造系统1100的实体由通信网络连接。在一些实施例中，通信网络是单一网络。在一些实施例中，通信网络是多种不同的网络，例如内联网络和互联网络。通信网络包括有线和/或无线通信通道。各实体与一或多个其他实体互动，并提供服务给和/或接收服务来自其他一或多个其他实体。在一些实施例中，单一较大的公司拥有两个或更多设计厂1120、遮罩厂1130和IC制造厂1150。在一些实施例中，两个或更多设计厂1120、遮罩厂1130和IC制造厂1150共存在共用设施且使用共用资源。

设计厂(或设计团队)1120产生IC设计布局图1122。IC设计布局图1122包括为了IC装置1160的各种几何图案设计。几何图案对应于做成即将制造的IC装置1160各种组件的金属、氧化物或半导体层的图案。结合各种层以形成各种IC特征。例如，部分的IC设计布局图1122包括形成在半导体基板(例如硅晶圆)与沉积在半导体基板上各种材料层的各种IC特征，例如主动区域、栅极电极、源极与漏极、金属线或层间互连的通孔和接合垫的开口。设计厂1120实现适当的设计程序以形成IC设计布局图1122。设计程序包括一或多个逻辑设计、物理设计或布局与布线。由一或多个具有几何图案信息的数据档案代表IC设计布局图1122。例如，GDSII档案格式或DFII档案格式可以表现IC设计布局图1122。

遮罩厂1130包括遮罩数据准备1132和遮罩制造1144。遮罩厂1130使用IC设计布局图1122制作一或多个遮罩1145，而遮罩1145用于制造根据IC设计布局图1122而成的IC装置1160各种层。遮罩厂1130执行遮罩数据准备1132，其中IC设计布局图1122转档成代表性数据档案(representative data file，RDF)。遮罩数据准备1132提供RDF给遮罩制造1144。遮罩制造1144包括遮罩曝写机台。遮罩曝写机台将RDF转变成基板上图案，例如遮罩(光罩)1145或半导体晶圆1153。遮罩数据准备1132操纵IC设计布局图1122，以依从遮罩曝写机台和/或IC制造厂1150需求的特定特征。在图11中，遮罩数据准备1132和遮罩制造1144绘示成分离的元件。在一些实施例中，遮罩数据准备1132和遮罩制造1144可以集体表示成遮罩数据准备。

在一些实施例中，遮罩数据准备1132包括使用微影增强技术以补偿图案错误的光学邻近修正(optical proximity correction，OPC)，例如可源自绕射、干涉、其他制程效应等。OPC调整IC设计布局图1122。在一些实施例中，遮罩数据准备1132包括进一步解析度增强技术(resolution enhancement technique，RET)，例如偏轴照明(off-axisillumination)、亚解析度辅助图形(sub-resolution assist feature)、相移遮罩(phase-shifting mask)、其他适合技术等或该些技术的组合。在一些实施例中，也使用将OPC当作逆向图案问题的逆向微影技术(inverse lithography technology，ILT)。

在一些实施例中，遮罩数据准备1132包括检查IC设计布局图1122的遮罩规则检查(mask rule checker，MRC)，IC设计布局图1122经过具有特定几何和/或连接限制的遮罩塑造规则的OPC制程，以确认足够的边缘、负责半导体制造过程的变化性等。在一些实施例中，MRC修改IC设计布局图1122以补偿遮罩制造1144期间的限制(为了符合遮罩塑造规则可能未做OPC执行修改的一部分)。

在一些实施例中，遮罩数据准备1132包括检查IC制造厂1150实现制造IC装置1160的模拟制程的微影制程检查(lithography process checking，LPC)。LPC模拟基于IC设计布局图1122的该制程，以创造模拟制成装置，例如IC装置1160。在LPC模拟中的制程参数可包括有关各种IC制作循环制程的参数、有关用于制作IC的工具参数和/或制程的其他方面。LPC考量到各种因素，例如虚像对比(aerial image contrast)、焦点深度(depth offocus，DOF)、遮罩错误增强因素(mask error enhancement factor，MEEF)、其他适合因素等，或这些因素的组合。在一些实施例中，LPC塑造模拟制成装置之后，如果模拟装置在外型上不够接近满足设计规则，会重复OPC和/或MRC以进一步改良IC设计布局图1122。

应理解，为了清楚的目的，以上遮罩数据准备1132的描述已简化。在一些实施例中，遮罩数据准备1132包括额外特征，例如根据制作规则修改IC设计布局图1122的逻辑操作(logic operation，LOP)。另外，在遮罩数据准备1132期间应用到IC设计布局图1122的制程可依照各种不同的顺序执行。

遮罩数据准备1132之后和遮罩制造1144期间，以IC设计布局图1122为基础制造一遮罩1145或一组遮罩1145。在一些实施例中，遮罩制造1144包括执行一或多个基于IC设计布局图1122的微影曝光。在一些实施例中，使用电子束(e-beam)或多电子束机器以基于修改后IC设计布局图1122形成遮罩(光罩)1145上图案。遮罩1145可由各种技术形成。在一些实施例中，使用二元技术形成遮罩1145。在一些实施例中，遮罩图案包括不透明区域和透明区域。用来曝光涂布在晶圆上影像敏感材料层(例如光阻)的辐射束(例如紫外(UV)光束)，由不透明区域阻挡且穿透透明区域。在一示例中，遮罩1145的二元遮罩版本包括透明基板(例如熔融石英)和涂布在二元遮罩不透明区的不透明材料(例如铬)。在另一示例中，使用相移技术形成遮罩1145。在遮罩1145的相移遮罩(phase shift mask，PSM)版本中，形成在相移遮罩上的图案中各种特征配置成具有适当相位差，以加强解析度和影像品质。在各种示例中，相移遮罩可以是减光型PSM或交替型PSM。遮罩制造1144产生的遮罩用于各种制程中。例如，这样的遮罩用于离子布植制程以形成半导体晶圆1153中各种掺杂区域、用于蚀刻制程以形成半导体晶圆1153中各种蚀刻区域和/或其他适合的制程中。

IC制造厂1150包括晶圆制造1152。IC制造厂1150是包括一或多个制造各种不同IC产品的生产设备的IC制造企业。在一些实施例中，IC制造厂1150是半导体专工厂。例如，可以有为了许多IC产品前段(front-end-of-line，FEOL)制造的生产设备，同时第二生产设备可以为了IC产品互连和包装提供后段(back-end-of-line，BEOL)制造，且第三生产设备可以为了专工厂业务提供其他服务。

IC制造厂1150使用遮罩厂1130制造的遮罩1145来制造IC装置1160。因此，IC制造厂1150至少间接使用IC设计布局图1122来制造IC装置1160。在一些实施例中，由IC制造厂1150使用遮罩1145制造半导体晶圆1153以形成IC装置1160。在一些实施例中，IC制造包括执行至少间接基于IC设计布局图1122的一或多个微影曝光。半导体晶圆1153包括具有材料层形成在上的硅基板或其他适当基板。半导体晶圆1153进一步包括一或多个各种掺杂区域、介电特征、多层互连等(在后续制造步骤形成)。

本公开的集成电路包括集成电路中相邻单元栅极电极之间修改或减少的空间，使得主动区之间的缓冲空间或隔离空间总量渐少或消除，且单元的主动区间接接触相邻单元的主动区。主动区包括延伸连续跨越单元之间单元边界的鳍片。

本公开关于制作集成电路的方法的范围，包括以下操作：从电子设计自动化(EDA)系统中的单元数据库，为了集成电路布局选择第一单元与第二单元，其中第一单元具有第一单元主动区、第一栅极电极、第一组鳍片的至少一鳍片和第一单元边界区域，第一单元主动区具有第一暴露侧，且第二单元具有第二单元主动区、第二栅极电极、第二组鳍片的至少一鳍片和第二单元边界区域，第二单元主动区具有第二暴露侧；以及将第一暴露侧紧贴第二暴露侧放置在单元边界。方法也包括对齐排列第一组鳍片中至少一鳍片和第二组鳍片中至少一鳍片的操作。

在一些实施例中，方法进一步包括基于具有所选第一单元与所选第二单元的集成电路布局的集成电路制造。

在一些实施例中，方法进一步包括使用EDA系统模拟第一单元与第二单元的电子参数，并为了基于第一单元与第二单元总结电子参数的单元，选择漏电流减少结构的类型。

在一些实施例中，基于漏电流减少结构的类型选择，选择第一单元和/或第二单元进一步包括从单元数据库选择在单元边界与第一栅极电极和/或第二栅极电极之间具有沟槽隔离结构的单元。

在一些实施例中，修改布局进一步包括排列第一单元鳍片部分与第二单元鳍片部分，以形成延伸跨越第一单元与第二单元之间单元边界的鳍片。

在一些实施例中，基于漏电流减少结构的类型选择，选择第一单元和/或第二单元进一步包括从单元数据库选择在单元边界与单元栅极电极之间的鳍片组上方具有多晶硅导线的单元，多晶硅导线电性连接集成电路的电压源。在一些实施例中，方法包括选择第二分隔距离，进一步包括将第二分隔距离设定成至少一个多晶硅导线间距间隔且不超过四个多晶硅导线间距间隔。

本公开关于集成电路的范围，包括具有基板中井的第一单元、井中的第一单元主动区和延伸跨越第一单元主动区的第一栅极电极；具有基板中第二单元主动区的第二单元和延伸跨越第二单元主动区的第二栅极电极，其中第一单元主动区和第二单元主动区接合在单元边界。

在一些集成电路的实施例中，第一单元主动区包括第一鳍片部分，第二单元主动区包括第二鳍片部分，且第一鳍片部分和第二鳍片部分是跨越单元边界的连续鳍片。

在一些集成电路的实施例中，第一栅极电极和第二栅极电极由至少一个多晶硅导线间距间隔且不超过四个多晶硅导线间距间隔的栅极分隔距离分隔开来。

在一些集成电路的实施例中，第一沟槽隔离结构在第一单元中将第一鳍片部分截断成两片。

在一些集成电路的实施例中，第二沟槽隔离结构在第二单元中将第二鳍片部分截断成两片。

在一些集成电路的实施例中，第一鳍片部分和第二鳍片部分中至少一者由电性连接集成电路电压源的多晶硅导线覆盖。

在一些集成电路的实施例中，电压源是集成电路的V

在一些集成电路的实施例中，电压源是集成电路的V

在一些集成电路的实施例中，第一栅极电极和第二栅极电极由三个多晶硅导线间距间隔分离，在第一栅极电极与第二栅极电极之间有第一鳍片部分上方的第一多晶硅导线和第二鳍片部分上方的第二多晶硅导线，第一鳍片部分跨越单元边界连续延伸进第二鳍片部分。

本公开关于集成电路的范围，包括具有N型井的第一单元和具有第一栅极电极与第一漏极区域的第一单元主动区；具有第二单元主动区的第二单元，第二单元主动区具有第二栅极电极与第二漏极区域；第一栅极电极与第二栅极电极之间的共享源极区域；延伸经过共享源极区域的第一单元与第二单元的单元边界。

在一些集成电路的实施例中，第一栅极电极在第一单元漏极区域和单元边界之间，且第二栅极电极在第二单元漏极区域和单元边界之间，且第一栅极电极与第二栅极电极由一个多晶硅导线间距间隔分离。

在一些集成电路的实施例中，第一单元在第一单元主动区中具有鳍片的第一数量，第二单元在第二单元主动区中具有鳍片的第二数量，且鳍片的第一数量和鳍片的第二数量是相同的。

在一些集成电路的实施例中，第一单元在第一单元主动区中具有鳍片的第一数量，第二单元在第二单元主动区中具有鳍片的第二数量，且鳍片的第一数量和鳍片的第二数量是不同的。

在一些集成电路的实施例中，第一单元主动区中鳍片的第一数量之中除了一个之外的鳍片，皆对齐于第二单元主动区鳍片的第二数量的鳍片，且第二单元的全部鳍片延伸跨越单元边界。

前面概述一些实施例的特征，使得本领域技术人员可更好地理解本公开的观点。本领域技术人员应该理解，他们可以容易地使用本公开作为设计或修改其他制程和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在进行各种改变、替换和变更。