存储器装置的半导体结构及其形成方法

技术领域

本发明实施例涉及存储器装置的半导体结构及其形成方法。

背景技术

非易失性存储器(NVM)通常用于例如计算机的各种装置中。NVM是即使其不被供电也可保存数据的类型的存储器储存器。NVM可电寻址或机械寻址。电寻址NVM的实例包含快闪存储器、EPROM及EEPROM。NVM的功能性包含使信息编程到其、使信息从其读取及使信息从其擦除。

常见类型的快闪存储器装置包含堆叠栅极快闪存储器装置及分裂栅极快闪存储器装置。分裂栅极快闪存储器装置具有相较于堆叠栅极快闪存储器装置的若干优点，例如较低电力消耗、较高注入效率、不易受短沟道效应影响及过擦除免疫性。分裂栅极快闪存储器装置的实例包含硅-氧化物-氮化物-氧化物-硅(SONOS)分裂栅极快闪存储器装置、金属-氧化物-氮化物-氧化物-硅(MONOS)分裂栅极快闪存储器装置及第三代SUPERFLASH(ESF3)存储器装置。

发明内容

本发明的实施例涉及一种用于存储器装置的存储器结构，其包括：第一栅极结构；及第二栅极结构，其相邻于所述第一栅极结构，其中所述第二栅极结构包括第一层及第二层，所述第一层介于所述第二层与所述第一栅极结构之间，所述第一层及所述第二层包括相同半导体材料及相同掺杂物，所述第一层具有第一掺杂物浓度，且所述第二层具有不同于所述第一掺杂物浓度的第二掺杂物浓度。

本发明的实施例涉及一种存储器装置，其包括：衬底；第一栅极结构，其位于所述衬底上；第一掺杂区域，其位于所述衬底中；及第二栅极结构，其位于所述衬底上且相邻于所述第一栅极结构，其中所述第一栅极结构安置于所述第二栅极结构与所述第一掺杂区域之间；且其中所述第二栅极结构包括具有第一掺杂物浓度的第一层及具有不同于所述第一掺杂物浓度的第二掺杂物浓度的第二层。

本发明的实施例涉及一种用于形成半导体结构的方法，其包括：接收衬底，所述衬底包括形成于其上的第一栅极结构；使具有第一掺杂物浓度的第一半导体层形成于所述衬底及所述第一栅极结构上；使具有第二掺杂物浓度的第二半导体层形成于所述第一半导体层上；执行回蚀操作以使用蚀刻剂来去除所述第二半导体层的一部分及所述第一半导体层的一部分，其中暴露于所述蚀刻剂之后的所述第一半导体层的蚀刻速率大于暴露于所述蚀刻剂之后的所述第二半导体层的蚀刻速率；使硬掩模间隔物形成于所述第一半导体层及所述第二半导体层上，其中通过所述硬掩模间隔物暴露所述第二半导体层的一部分；及通过所述硬掩模间隔物去除所述第二半导体层的所述部分及所述第一半导体层的一部分以形成第二栅极结构且暴露所述衬底的一部分。

附图说明

从结合附图来解读的以下详细描述最好理解本发明实施例的方面。应注意，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。

图1是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。

图2是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。

图3是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。

图4是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。

图5是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。

图6是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。

图7是表示根据本发明实施例的方面的用于制造存储器装置的半导体结构的方法的流程图。

图8A到图8K说明根据一或多个实施例中的本发明实施例的方面所构造的不同制造阶段中的存储器装置的半导体结构的剖面图。

图9A到图9D说明根据一或多个实施例中的本发明实施例的方面所构造的不同制造阶段中的存储器装置的半导体结构的剖面图。

图10A到图10D说明根据一或多个实施例中的本发明实施例的方面所构造的不同制造阶段中的存储器装置的半导体结构的剖面图。

图11说明根据一或多个实施例中的本发明实施例的方面所构造的制造阶段中的存储器装置的半导体结构的剖面图。

图12A及图12B说明根据一或多个实施例中的本发明实施例的方面所构造的不同制造阶段中的存储器装置的半导体结构的剖面图。

具体实施方式

以下揭露提供用于实施所提供的标的的不同特征的许多不同实施例或实例。下文将描述组件及布置的特定实例以简化本发明实施例。当然，此类仅为实例且不意在限制。例如，在以下描述中，“使第一构件形成于第二构件上方或第二构件上”可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本发明实施例可在各种实例中重复元件符号及/或字母。此重复是为了简化及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。

说明性实施例的此描述希望结合被视为整个书面描述的部分的附图来阅读。在本文所揭露的实施例的描述中，任何方向或定向参考仅希望便于描述且绝不意在限制本发明实施例的范围。例如“下”、“上”、“水平”、“垂直”、“上方”、“下方”、“向上”、“向下”、“顶部”及“底部”及其衍生词(例如“水平地”、“向下地”、“向上地”等等)的相对术语应被解释为是指接着所描述或讨论中的图式中所展示的定向。此类相对术语仅为了便于描述且无需依特定定向构造或操作设备。除非另有明确描述，否则例如“附接”、“附装”、“连接”及“互连”的术语是指其中结构彼此直接或通过介入结构间接固定或附接的关系及两者可移动或刚性附接或关系。此外，通过参考实施例来说明本发明实施例的特征及优点。因此，本发明实施例不应明确受限于说明可单独或以其它特征组合存在的特征的一些非限制性可能组合的实施例，且本发明实施例的范围由所附权利要求书界定。

尽管阐述本发明实施例的广泛范围的数值范围及参数是近似值，但应尽可能精确报告特定实例中所阐述的数值。然而，任何数值固有地含有由相应测试测量中所见的偏差必然所致的某些误差。另外，如本文所使用，术语“大体上”、“约”或“将近”一般意味着在可由所属领域的一般技术人员预期的值或范围内。替代地，术语“大体上”、“约”或“将近”意味着在所属领域的一般技术人员所考量的平均值的可接受标准误差内。所属领域的一般技术人员应了解，可接受标准误差可根据不同技术变化。除在操作/工作实例中之外或除非另有明确规定，否则本文所揭露的所有数值范围、数量、值及百分比(例如材料数量、持续时间、温度、操作条件、数量比及其类似者的数值范围、数量、值及百分比)应被理解为在所有例子中由术语“大体上”、“约”或“将近”修饰。因此，除非指示相反，否则本发明实施例及所附权利要求书中所阐述的数值参数是可根据需要变化的近似值。最后，至少应鉴于所报告的有效数位且通过应用一般舍入技术来解释每一数值参数。在本文中，范围可被表示为从端点到另一端点或介于两个端点之间。除非另有规定，否则本文所揭露的所有范围包含端点。

快闪存储器包含快闪存储器装置阵列及支持快闪存储器装置的操作的逻辑装置。为集成快闪存储器装置阵列及逻辑装置，开发嵌入式快闪存储器方法。在一些实施例中，嵌入式快闪存储器装置可经形成有由二氧化硅绝缘的多晶硅栅极及逻辑装置，例如(例如)位址解码器或读取/写入电路。

在形成嵌入式快闪存储器装置时，栅极堆叠可形成于衬底上，且用于形成多晶硅栅极的多晶硅层(即，快闪存储器的选择栅极或SONOS存储器的控制栅极)沉积于衬底上且填充栅极堆叠之间的间隙。随后，回蚀多晶硅层且使硬掩模层形成于薄化多晶硅层上。通过硬掩模层图案化多晶硅层以形成选择栅极或控制栅极。可发现，当填充栅极堆叠之间的间隙时，接缝或空隙可形成于多晶硅层中。接缝在回蚀操作之后变成凹槽且凹槽由硬掩模层填充。填充凹槽的硬掩模层指称掩模残留物，且掩模残留物妨碍多晶硅层的图案化。因此，硅残留物留在衬底上且产生不利地影响良率的缺陷。

本发明实施例提供一种半导体结构及其形成方法以减轻硅残留物缺陷。根据本发明的一些实施例，形成具有不同掺杂物浓度的多晶硅层以填充栅极结构之间的间隙，且因此提供不同蚀刻速率。归因于蚀刻速率的差异，在回蚀操作期间修改多晶硅层的轮廓。在一些实施例中，即使在形成多晶硅层期间形成接缝或空隙，但可在回蚀操作之后减轻凹槽问题。因此，减轻掩模残留物问题且减轻硅残留物缺陷，且因此提高良率。

图1是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。在一些实施例中，提供半导体结构100a。半导体结构100a包含衬底102，且存储器区域104a及外围区域104b界定于衬底102上。在一些实施例中，衬底102可包含硅、锗或III族或V族元素的块状衬底。在其它实施例中，衬底102可包含绝缘体上覆半导体(SOI)衬底，但本发明实施例不受限于此。半导体结构100a包含位于存储器区域104a中的存储器装置110及位于逻辑区域104b中的装置112a/112b。在一些实施例中，装置112a可为电力装置，而装置112b可为核心装置，但本发明实施例不受限于此。半导体结构100a可进一步包含安置于衬底102中的隔离结构106a及106b。隔离结构106a可位于存储器区域104a与外围区域104b之间以使存储器区域104a及外围区域104b彼此电隔离，而隔离结构106b可位于外围区域104b中以使装置112a及112b彼此电隔离。另外，虚设结构113可安置于衬底102及/或隔离结构106a上，如图1所示，但本发明实施例不受限于此。

参考图1，每一存储器装置110可包含衬底102上的第一栅极结构120、相邻于第一栅极结构120的第二栅极结构130及相邻于第一栅极结构120的第三栅极结构140。如图1中所展示，第一栅极结构120安置于第二栅极结构130与第三栅极结构140之间。在一些实施例中，第一栅极结构120包含衬底102上的浮动栅极122、浮动栅极122上的控制栅极124及浮动栅极122与控制栅极124之间的电介质结构126。此外，浮动栅极122通过电介质层128来与衬底102电隔离。第二栅极结构130是选择栅极且通过电介质层134来与衬底102电隔离。第三栅极结构140是擦除栅极且通过隔离物144来与衬底102电隔离。第一掺杂区域150a及第二掺杂区域150b安置于衬底102中。第三栅极结构140安置于第一掺杂区域150a上且通过隔离物144来与第一掺杂区域150a电隔离。第一栅极结构120及第二栅极结构130安置于第一掺杂区域150a与第二掺杂区域150b之间。此外，第一栅极结构120安置于第二栅极结构130与第一掺杂区域150a之间，而第二栅极结构130安置于第二掺杂区域150b与第一栅极结构120之间。在一些实施例中，第一掺杂区域150a指称存储器装置110中的源极区域且第二掺杂区域150b指称存储器装置110中的漏极区域。在一些实施例中，两个存储器装置110共享一个源极区域150a，如图1中所展示。

在一些实施例中，第二栅极结构130及第三栅极结构140可包含类似组合物，如以下描述中将详述。在其它实施例中，第二栅极结构130及第三栅极结构140可包含不同组合物，如以下描述中将详述。

仍参考图1，第二栅极结构130(即，选择栅极)包含第一层132a及第二层132b。如图1中所展示，第一层132a安置于第一栅极结构120与第二层132b之间及衬底102与第二层132b之间。在一些实施例中，第一层132a可包含L形状，但本发明实施例不受限于此。第三栅极结构140(即，擦除栅极)包含第一层132a及第二层132b。如上文所提及，第三栅极结构140可包含类似于第二栅极结构130的组合物的组合物。在一些实施例中，第三栅极结构140的第一层132a及第二层132b的组合物与第二栅极结构的第一层132a及第二层132b的组合物相同；因此，为简洁起见，描述中省略第一层132a及第二层132b的细节。在一些实施例中，可在第三栅极结构140的第一层132a与第二栅极结构130的第一层132a之间观察到差异。即，第二栅极结构130的第一层132a可包含L形状，但第三栅极结构140的第一层132a可包含U形状，但本发明实施例不受限于此。

第二栅极结构130的第一层132a及第二层132b可包含相同半导体材料，例如(但不限于)多晶硅。此外，第二栅极结构130的第一层132a及第二层132b可包含相同掺杂物。在一些实施例中，当第二栅极结构130是n型栅极结构时，第一层132a及第二层132b可包含相同n型掺杂物(例如磷(P)、砷(As)或锑(Sb))，但本发明实施例不受限于此。在一些替代实施例中，当第二栅极结构130是p型栅极结构时，第一层132a及第二层132b可包含相同p型掺杂物(例如硼(B))，但本发明实施例不受限于此。明显地，尽管第一层132a及第二层132b包含相同掺杂物，但第一层132a的掺杂物浓度不同于第二层132b的掺杂物浓度。应注意，当第二栅极结构130是n型栅极结构时，第二层132b的掺杂物浓度小于第一层132a的掺杂物浓度。例如(但不限于)，就n型栅极结构来说，第一层132a中的P的掺杂物浓度大于约1E19cm

随着半导体构件大小变得越来越小，此类嵌入式存储器装置的逻辑装置达到其性能极限。因此，在一些实施例中，采用高k金属栅极(HKMG)技术。HKMG技术使用通过高电介质常数(相对于二氧化硅)材料来与下伏衬底分离的金属栅极。高k材料减少泄漏电流且增加费米能级钉扎的效应且允许栅极以较低阈值电压操作。此外，高k材料及金属栅极一起减少电力消耗。

参考图1，逻辑装置112a及112b可各自包含金属栅极114、栅极电介质层116及源极/漏极区域118。另外，电力装置112a可具有比核心装置112b的栅极电介质层厚的栅极电介质层116。金属栅极114可包含p型或n型功函数金属层及间隙填充金属层。在一些实施例中，尽管图中未展示，但金属栅极114可包含障壁层或蚀刻停止层。

应注意，存储器区域104a中的衬底102的顶面及逻辑区域104b中的衬底102的顶面处于不同位阶。换句话说，存储器装置110的第一掺杂区域150a及第二掺杂区域150b的顶面可低于逻辑装置112a及112b的源极/漏极区域118的顶面。在一些实施例中，第一掺杂区域150a/第二掺杂区域150b的顶面与源极/漏极区域118的顶面之间的阶梯高度可介于约

在一些实施例中，间隔物152可形成于每一栅极结构120、130、140及114的侧壁上。在一些实施例中，金属硅化物154可形成于第二栅极结构130、第三栅极结构140、第二掺杂区域150b及源极/漏极区域118的顶面上，如图1中所展示。在一些实施例中，层间电介质(ILD)层160可形成于衬底102上以覆盖存储器装置110及逻辑装置112a及112b。在一些实施例中，连接结构162可形成于ILD层160中。连接结构162经形成以将存储器装置110的第二掺杂区域150b电连接到互连结构170及将逻辑装置112a及112b的源极/漏极区域118电连接到互连结构170。在一些实施例中，互连结构170可包含电介质层172及导电构件174，导电构件174包含金属层及通路。

图2是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。在一些实施例中，提供具有存储器装置110的半导体结构100b。应注意，图1及图2中的相同元件由相同元件符号描绘，且为简洁起见，描述中省略图1及图2中所展示的相同元件的细节。此外，为简洁起见，图2中省略逻辑区域104b。在一些实施例中，在第二栅极结构130中，第一层132a的厚度小于第二层132b的厚度。然而，通过第二栅极结构130的顶面所暴露的第一层132a的宽度可与通过第二栅极结构130的顶面所暴露的第二层132b的宽度相同，如图2中所展示。在一些实施例中，第三栅极结构140的第一层132a可包含与第二栅极结构130的第一层132a相同的组合物，且第三栅极结构140的第二层132b可包含与第二栅极结构130的第二层132b相同的组合物。与第二栅极结构130相比，在第三栅极结构140中，第一层132a的厚度及第二层132b的厚度可相同，如图2中所展示。另外，第二栅极结构130的第一层132a的厚度与第三栅极结构140的第一层132a的厚度大体上相同，而第二栅极结构130的第二层132b的厚度大于第三栅极结构140的第二层132b的厚度。

图3是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。在一些实施例中，提供具有存储器装置110的半导体结构100c。应注意，图1及图3中的相同元件由相同元件符号描绘，且为简洁起见，描述中省略图1及图3中所展示的相同元件的细节。此外，为简洁起见，图3中省略逻辑区域104b。在一些实施例中，在第二栅极结构130中，第一层132a的厚度大于第二层132b的厚度。在一些实施例中，在第二栅极结构130中，第一层132a的最上表面的宽度还大于第二层132b的最上表面的宽度，如图3中所展示。在一些实施例中，第三栅极结构140可包含第一层132a，其包含与第二栅极结构130的第一层132a的组合物相同的组合物。

图4是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。在一些实施例中，提供具有存储器装置110的半导体结构100d。应注意，图1及图4中的相同元件由相同元件符号描绘，且为简洁起见，描述中省略图1及图4中所展示的相同元件的细节。此外，为简洁起见，图4中省略逻辑区域104b。在一些实施例中，第二栅极结构130进一步包含安置于第一层132a与第二层132b之间的第三层132c。类似地，第三栅极结构140包含安置于第一层132a与第二层132b之间的第三层132c，第二栅极结构130的第三层132c包含与第二栅极结构130的第一层132a及第二层132b的半导体材料及掺杂物相同的半导体材料及掺杂物。类似地，第三栅极结构140的第三层132c包含与第三栅极结构140的第一层132a及第二层132b的半导体材料及掺杂物相同的半导体材料及掺杂物。明显地，第二栅极结构130及第三栅极结构140的第三层132c的掺杂物浓度介于第二栅极结构130及第三栅极结构140的第一层132a的掺杂物浓度与第二层132b的掺杂物浓度之间。第二栅极结构130的第三层132c的掺杂物浓度与第三栅极结构140的第三层132c的掺杂物浓度相同。在一些实施例中，在第二栅极结构130中，第一层132a、第二层132b及第三层132c之间的厚度比是1:1:1，但本发明实施例不受限于此。在一些实施例中，第二栅极结构130的第二层132b的厚度大于第二栅极结构130的第一层132a及第三层132c的厚度，如图4中所展示。第三栅极结构140的第一层132a、第二层132b及第三层132c的厚度可类似于第二栅极结构130的第一层132a、第二层132b及第三层132c的厚度，但本发明实施例不受限于此。在一些实施例中，第二栅极结构130的第一层132a及第三层132c具有L形状，而第三栅极结构140的第一层132a及第三层132c具有U形状，但本发明实施例不受限于此。

图5是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。在一些实施例中，提供具有存储器装置110的半导体结构100e。应注意，图4及图5中的相同元件由相同元件符号描绘，且为简洁起见，描述中省略图4及图5中所展示的相同元件的细节。此外，为简洁起见，图5中省略逻辑区域104b。在一些实施例中，第二栅极结构130进一步包含安置于第一层132a与第二层132b之间的第三层132c及第四层132d。类似地，第三栅极结构140包含安置于第一层132a与第二层132b之间的第三层132c及第四层132d。第二栅极结构130的第三层132c及第四层132d包含与第二栅极结构130的第一层132a及第二层132b的半导体材料及掺杂物相同的半导体材料及掺杂物。类似地，第三栅极结构140的第三层132c及第四层132d包含与第三栅极结构140的第一层132a及第二层132b的半导体材料及掺杂物相同的半导体材料及掺杂物。第二栅极结构130的第四层132d相邻于第二栅极结构130的第三层132c，且第三栅极结构140的第四层132d相邻于第三栅极结构140的第三层132c。在第二栅极结构130及第三栅极结构140两者中，第四层132d的掺杂物浓度大于第三层132c的掺杂物浓度，但介于第一层132a的掺杂物浓度与第二层132b的掺杂物浓度之间。第二栅极结构130的第四层132d的掺杂物浓度与第三栅极结构140的第四层132d的掺杂物浓度相同。在一些实施例中，第二栅极结构130及第三栅极结构140的第一层132a、第二层132b、第三层132c及第四层132d之间的厚度比是1:1:1:1，但本发明实施例不受限于此。在一些实施例中，尽管图中未展示，但第二栅极结构130及第三栅极结构140的第四层132d可安置于第三层132c与第二层132b之间。在一些替代实施例中，第二栅极结构130及第三栅极结构140的第四层132d可安置于第三层132c与第一层132a之间，如图5中所展示。

在一些实施例中，就n型栅极结构来说，掺杂物浓度可从第一层132a、第四层132d及第三层132c逐渐降低到第二层132b。在一些实施例中，就n型栅极结构来说，在四个层中具有最高掺杂物浓度的第一层132a安置成最靠近第一栅极结构120及衬底102。就n型栅极结构来说，在四个层中具有最低掺杂物浓度的第二层132b安置成最远离第一栅极结构120及衬底102。不管在所描绘的实施例中两个层的布置如何，第三层132c及第四层132d的布置不受限制。第三栅极结构140的第一层132a、第二层132b、第三层132c及第四层132d的布置可与第二栅极结构130的第一层132a、第二层132b、第三层132c及第四层132d的布置相同。在一些实施例中，就p型栅极结构来说，掺杂物浓度可从第一层132a、第四层132d及第三层132c逐渐升高到第二层132b。在一些实施例中，就p型栅极结构来说，在四个层中具有最低掺杂物浓度的第一层132a安置成最靠近第一栅极结构120及衬底102。就p型栅极结构来说，在四个层中具有最高掺杂物浓度的第二层132b安置成最远离第一栅极结构120及衬底102。不管在所描绘的实施例中两个层的布置如何，第三层132c及第四层132d的布置不受限制。第三栅极结构140的第一层132a、第二层132b、第三层132c及第四层132d的布置可与第二栅极结构130的第一层132a、第二层132b、第三层132c及第四层132d的布置相同。在一些实施例中，第二栅极结构130的第一层132a、第三层132c及第四层132d具有L形状，而第三栅极结构140的第一层132a、第三层132c及第四层132d具有U形状，但本发明实施例不受限于此。

图6是说明根据本发明实施例的方面的用于存储器装置的半导体结构的剖面图的示意图。在一些实施例中，提供具有存储器装置110的半导体结构100f。应注意，图1及图6中的相同元件由相同元件符号描绘，且为简洁起见，描述中省略图1及图6中所展示的相同元件的细节。此外，为简洁起见，图6中省略逻辑区域104b。在一些实施例中，半导体结构100f的存储器装置110可为SONOS存储器装置。因此，第一栅极结构120指称选择栅极且第二栅极结构130指称控制栅极。第一栅极结构120通过电介质层128来与衬底102电隔离，而第二栅极结构130通过ONO结构136来与衬底102及第一栅极结构120电隔离。第一栅极结构120可包含半导体材料。在一些实施例中，第二栅极结构130可包含可类似于上述层的第一层132a及第二层132b。在一些实施例中，第二栅极结构130可包含可类似于上述层的第一层132a、第二层132b及第三层132c。在一些其它实施例中，第二栅极结构130可包含可类似于上述层的第一层132a、第二层132b、第三层132c及第四层132d。在一些实施例中，金属硅化物154形成于第一栅极结构120、第二栅极结构130、第一掺杂区域150a及第二掺杂区域150b的顶面上，如图6中所展示。

图7是表示根据本发明实施例的方面的用于制造存储器装置的半导体结构的方法10的流程图。方法10包含若干操作(11、12、13、14、15及16)。将根据一或多个实施例来进一步描述用于制造半导体装置的半导体结构的方法10。应注意，用于制造半导体装置的半导体结构的方法10的操作可在各种方面的范围内重新布置或否则修改。应进一步注意，可在方法10之前、方法10期间及方法10之后提供额外工艺，且本文中可仅简要描述一些其它工艺。因此，其它实施方案可在本文所描述的各种方面的范围内。

在操作11中，接收衬底。在一些实施例中，衬底包含形成于其上的第一栅极结构。

在操作12中，使第一半导体层形成于衬底及第一栅极结构上。在一些实施例中，第一半导体层具有第一掺杂物浓度。

在操作13中，使第二半导体层形成于第一半导体层上。在一些实施例中，第二半导体层具有第二掺杂物浓度。

在操作14中，执行回蚀操作以使用蚀刻剂来去除第二半导体层的一部分及第一半导体层的一部分。在一些实施例中，相对于蚀刻剂的第一半导体层的蚀刻速率大于相对于蚀刻剂的第二半导体层的蚀刻速率。

在操作15中，使硬掩模间隔物形成于第一半导体层及第二半导体层上。在一些实施例中，通过硬掩模间隔物暴露第二半导体层的一部分。

在操作16中，通过硬掩模间隔物去除第二半导体层的部分及第一半导体层的一部分以形成第二栅极结构且暴露衬底的一部分。

参考图8A，在一些实施例中，接收衬底102。应注意，衬底102可包含通过隔离结构106a来彼此分离的存储器区域104a及逻辑区域104b。存储器区域104a、逻辑区域104b及隔离结构106a的布置可类似于图1中所展示的存储器区域104a、逻辑区域104b及隔离结构106a的布置；因此，为简洁起见，图8A中省略存储器区域104a、逻辑区域104b及隔离结构106a、106b。多个栅极结构120安置于衬底102上。在一些实施例中，栅极结构120中的每一者包含通过电介质层128来与衬底102分离及电隔离的第一栅极电极122，即，浮动栅极(FG)。栅极结构120中的每一者包含通过电介质结构126来与第一栅极电极122分离及电隔离的第二栅极电极124，即，控制栅极(CG)。插入于浮动栅极122与衬底102之间的电介质层128充当浮动栅极电介质，且插入于浮动栅极122与控制栅极124之间的电介质结构126充当多晶硅间电介质(IPD)隔离物。浮动栅极122及控制栅极124可包含多晶硅、掺杂多晶硅及其组合，但本发明实施例不受限于此。电介质层128可包含氧化物(例如氧化硅(SiO))，但还可接受其它材料。电介质结构126可包含复合膜(例如氧化物-氮化物-氧化物(ONO)膜)，但本发明实施例不受限于此。图案化掩模结构127经形成以界定栅极结构120的位置及大小。在一些实施例中，图案化掩模结构127可为多层结构(如图8A中所展示)，但可接受其它材料。栅极结构120可成对分组，例如群组1G1及群组2G2。在一些实施例中，每一群组G1、G2中的两个栅极结构120(对应于两个存储器装置)彼此分离达间距S1，如图8A中所展示。在一些实施例中，间距S1大体上等于待形成的源极线的宽度。可根据不同产品要求来设计间距S1及源极线的宽度。例如，间距S1介于约30纳米到约800纳米之间，但本发明实施例不受限于此。此外，两个群组G1及G2可彼此分离达间距S2，如图8A中所展示。在一些实施例中，群组G1与G2之间之间距S2大于间距S1。可根据不同产品要求来设计间距S2。在一些实施例中，间距S2介于约50纳米到约2000纳米之间，但本发明实施例不受限于此。

在一些实施例中，间隔物152可形成于每一栅极结构120的侧壁上。间隔物152可经形成以覆盖控制栅极124及电介质结构126的侧壁。间隔物152还形成于图案化掩模结构127及浮动栅极122的部分上，如图8A中所展示。在本发明的一些实施例中，间隔物152分别包含由多个操作工艺形成的多层结构。例如(但不限于)，间隔物152可为氧化物-氮化物-氧化物(ONO)多层结构。在一些实施例中，第一掺杂区域150a形成于每一群组G1、G2中的两个栅极结构120中。在一些实施例中，第一掺杂区域150a充当源极区域且由群组G1或G2中的两个栅极结构120共享。在形成第一掺杂区域150a之后，隔离物144形成于第一掺杂区域150a上。在一些实施例中，形成于群组G1或G2中的两个栅极结构120之间的隔离物144迫使相邻栅极结构120倾斜。因此，栅极结构120与衬底102之间的夹角θ可减小到小于90°。

参考图8B，在一些实施例中，使电介质层(图中未展示)形成于衬底102上且使第一半导体层132a形成于电介质层上。使第一半导体层132a形成于衬底102及栅极结构120上。在一些实施例中，在形成第一掺杂区域150a及形成隔离物144之后形成第一半导体层132a。第一半导体层132a可包含半导体材料，例如硅。在一些实施例中，可通过化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)或其类似者来形成第一半导体层132a。此外，第一半导体层132a包含n型掺杂物(例如As、Sb或P)或p型掺杂物(例如B)。在一些实施例中，可通过原位掺杂工艺来将n型掺杂物及p型掺杂物引入到第一半导体层132a中。在一些实施例中，当第一半导体层132a用于形成n型栅极时，第一半导体层132a的(例如)P的掺杂物浓度大于约1E19cm

参考图8C，在一些实施例中，使第二半导体层132b形成于第一半导体层132a上。第二半导体层132b可包含与包含于第一半导体层132a中的半导体材料相同的半导体材料。在一些实施例中，还可通过CVD、LPCVD或其类似者来形成第二半导体层132b。在一些实施例中，第二半导体层132b可包含未掺杂半导体材料。在其它实施例中，第二半导体层132b包含n型掺杂物(例如As、Sb或P)或p型掺杂物(例如B)。在一些实施例中，可通过原位掺杂工艺来将n型掺杂物及p型掺杂物引入到第二半导体层132b中。明显地，当第二半导体层132b用于形成n型栅极时，第二半导体层132b的掺杂物浓度小于第一半导体层132a的掺杂物浓度。在一些实施例中，第二半导体层132b的n型掺杂物(例如P)的掺杂物浓度小于约5E18cm

另外，在一些实施例中，因为群组G1或G2中的两个栅极结构120之间的未用空间由第一半导体层132a填充，所以群组G1或G2中的两个栅极结构120之间不存在第二半导体层132b。

仍参考图8C，在一些实施例中，使牺牲层135形成于第二半导体层132b上。牺牲层135可包含光阻剂材料，但本发明实施例不受限于此。牺牲层135经形成以实现用于后续蚀刻工艺的平坦顶面。在一些实施例中，可通过涂布技术(例如旋涂)来形成牺牲层135。所形成的牺牲层135的顶面大体上呈平面。

参考图8D，执行回蚀操作以使用蚀刻剂来去除牺牲层135、第二半导体层132b的一部分及第一半导体层132a的一部分。如图8D中所展示，使用蚀刻剂来完全去除牺牲层135。此外，蚀刻剂去除第二半导体层132b的一部分及第一半导体层132a的一部分，使得栅极结构120的上部分被暴露。在一些实施例中，归因于第一半导体层132a及第二半导体层132b的不同掺杂物浓度，暴露于蚀刻剂之后的第一半导体层132a的蚀刻速率不同于暴露于蚀刻剂之后的第二半导体层132b的蚀刻速率。明显地，暴露于蚀刻剂之后的第一半导体层132a的蚀刻速率大于暴露于蚀刻剂之后的第二半导体层132b的蚀刻速率。在一些实施例中，当第一半导体层132a及第二半导体层132b包含n型掺杂物时，第一半导体层132a的蚀刻速率大于第二半导体层132b的蚀刻速率，因为第一半导体层132a的掺杂物浓度大于第二半导体层132b的掺杂物浓度。在一些替代实施例中，当第一半导体层132a及第二半导体层132b包含p型掺杂物时，第一半导体层132a的蚀刻速率大于第二半导体层132b的蚀刻速率，因为第一半导体层132a的掺杂物浓度小于第二半导体层132b的掺杂物浓度。

仍参考图8D，因为第一半导体层132a的蚀刻速率大于第二半导体层132b的蚀刻速率，所以去除第一半导体层132a的更大部分。在一些实施例中，在回蚀操作之后，第二半导体层132b的顶面与第一半导体层132a的顶面之间形成阶梯高度Hs。阶梯高度Hs介于约0埃到约200埃之间，但本发明实施例不受限于此。在一些实施例中，可通过回蚀操作来去除第一半导体层132a中的空隙或接缝133a及第二半导体层132b中的空隙或接缝133b。

在一些比较实施例中，当第二半导体层132b的蚀刻速率等于或大于第一半导体层132a的蚀刻速率时，可通过回蚀操作来使空隙或接缝133b的一部分留在半导体层上以形成凹槽。在一些比较实施例中，可通过回蚀操作来扩大此凹槽。

参考图8E，可使硬掩模层138形成于衬底102上。在一些实施例中，硬掩模层138可经保形形成使得硬掩模层138覆盖栅极结构120的侧壁、第一半导体层132a的顶面及第二半导体层132b的顶面。在一些实施例中，硬掩模层138包含氮化硅，但本发明实施例不受限于此。硬掩模层138的厚度可用于界定待形成的选择栅极的宽度。在一些实施例中，硬掩模层138的厚度介于约

参考图8F，回蚀硬掩模层138以去除其横向部分且使硬掩模间隔物139形成于栅极结构120的侧壁上。此外，通过硬掩模间隔物139暴露两个群组G1与G2之间的第二半导体层132b的一部分。然而，群组G1、G2中的两个栅极结构120之间的第一半导体层132a仍由硬掩模间隔物139覆盖。

参考图8G，通过硬掩模间隔物139去除通过硬掩模间隔物139所暴露的两个群组G1与G2之间的第二半导体层132b的部分及第一半导体层132a的一部分以形成栅极结构130且暴露衬底102的一部分。在一些实施例中，使用蚀刻剂来去除第二半导体层132b的部分及第一半导体层132a的部分。在一些实施例中，蚀刻剂具有针对第一半导体层132a及第二半导体层132b的类似蚀刻速率。应注意，因为在回蚀操作期间去除接缝或空隙133b，所以在形成硬掩模间隔物139之后硬掩模层138不留在第二半导体层132b上；因此，可去除两个群组G1与G2之间的第一半导体层132a及第二半导体层132b且可减轻半导体材料残留物问题。另外，在形成栅极结构130期间，由硬掩模间隔物139保护群组G1、G2中的两个栅极结构120之间的第一半导体层132a。

在一些比较实施例中，当在回蚀操作之后形成上述凹槽时，凹槽可由硬掩模层填充。无法在形成硬掩模间隔物139期间去除硬掩模层，且硬掩模残留物会妨碍在形成栅极结构130期间去除半导体层。因此，出现半导体残留物问题。

仍参考图8G，第一半导体层132a通过隔离物144来与第一掺杂区域150a电隔离且第一半导体层132a可指称栅极结构140。在一些实施例中，栅极结构130充当选择栅极(SG)且栅极结构140充当擦除栅极(EG)。此外，选择栅极130的宽度可由硬掩模间隔物139的宽度界定。在一些实施例中，选择栅极130及擦除栅极140可包含不同组合物。例如，选择栅极130包含第一半导体层132a及第二半导体层132b，而擦除栅极140包含第一半导体层132a。

在一些实施例中，在形成选择栅极130及擦除栅极140之后，可使包含界面电介质(IL)、高k栅极电介质层及半导体层的牺牲栅极结构(图中未展示)形成于逻辑区域104b中的衬底102上且可使间隔物形成于逻辑区域104b中的衬底102上。

参考图8H，使多个第二掺杂区域150b形成于暴露于两个栅极结构130的对之间的衬底102的部分中。在一些实施例中，第二掺杂区域150b充当漏极区域。另外，在一些实施例中，第一掺杂区域150a及/或第二掺杂区域150b可为外延层(例如通过外延处理所形成的硅外延层)的部分。如上文所提及，嵌入于两个栅极结构120之间的第一掺杂区域150a充当共源极区域，而嵌入于两个栅极结构130之间的两个第二掺杂区域150b充当位线。换句话说，栅极结构120的对及共源极区域150a布置于两个位线150b之间。此外，沟道区域界定于位线150b与共源极区域150a之间。在一些实施例中，逻辑装置的源极/漏极区域118(如图1中所展示)可同时形成于逻辑区域104b中的衬底102中。

参考图8I，可使电介质结构160形成于衬底102上。在一些实施例中，尽管图中未展示，但电介质结构160可包含接触蚀刻停止层(CESL)。电介质结构160可进一步包含衬底102上的层间电介质(ILD)层。在一些实施例中，ILD层经形成以将所有装置嵌入于衬底102上。

参考图8J，执行平坦化操作以去除ILD层的过剩部分、图案化掩模结构127的一部分、硬掩模间隔物139的一部分及间隔物152的一部分。因此，暴露栅极结构130及140的顶面。在一些实施例中，金属硅化物154可形成于栅极结构130及140的顶面上。另外，金属硅化物154可形成于第二掺杂区域150b的顶面上。金属硅化物154经形成以减小接触电阻。因此，即使栅极结构130具有两个不同层(即，第一半导体层132a及第二半导体层132b)，但接触电阻不会成为问题。此外，第二掺杂区域150b的顶面上的金属硅化物154可为接触垫，但本发明实施例不受限于此。另外，金属硅化物154可包含硅化镍、硅化钴或硅化钛，但本发明实施例不受限于此。在一些实施例中，可通过平坦化来暴露虚设栅极结构的顶面。在一些实施例中，保护层(图中未展示)可形成于存储器区域104a中，且去除虚设栅极结构以使栅极沟槽形成于逻辑区域104b中。随后，形成金属栅极以填充栅极沟槽。在形成金属栅极之后，使电介质层形成于衬底102上。在一些实施例中，电介质层指称电介质结构160的一部分，如图8I中所展示。

参考图8K，可使电介质结构161形成于衬底102上，可使连接结构162形成于电介质结构161中。其后，使包含电介质层172及导电构件174(其包含金属层及通路)的互连结构170形成于电介质结构161上。如图8K中所展示，导电构件174可电连接到连接结构162。因此，可获得具有半导体装置的半导体结构，如图3中所展示。

根据由本发明的一些实施例提供的方法，提供具有不同蚀刻速率的第一半导体层132a及第二半导体层132b。因此，可在回蚀操作期间去除接缝或空隙133b。因此，可减轻硬掩模残留物问题及半导体材料残留物问题，且可提高制造操作良率。

请参考图9A到图9D，其是根据一或多个实施例中的本发明实施例的方面所构造的不同制造阶段中的存储器装置的半导体结构的剖面图。应注意，图8A到图8K及图9A到图9D中的相同元件由相同元件符号描绘，且为简洁起见，描述中省略8A到图8K及图9A到图9D中所展示的相同元件的细节。在一些实施例中，栅极结构120之间的未用空间未由第一半导体层132a填充。如图9A中所展示，第一半导体层132a保形形成于衬底102及栅极结构120上。因此，第一半导体层132a覆盖衬底102的顶面、栅极结构120的顶面、电介质层134的顶面及栅极结构120的侧壁。

在形成第一半导体层132a之后，使第二半导体层132b形成于第一半导体层132a上。第二半导体层132b的厚度大于第一半导体层132a的厚度。在一些实施例中，通过调整第一半导体层132a及第二半导体层132b的厚度，每一群组G1、G2中的栅极结构120之间的未用空间及两个群组G1及G2之间的未用空间可由第二半导体层132b填充。在一些实施例中，接缝或空隙133b可形成于第二半导体层132b内，如图9A中所展示。此外，牺牲层135形成于第二半导体层132b上以实现用于后续蚀刻工艺的平坦顶面。因此，所形成的牺牲层135的顶面大体上呈平面。

参考图9B，执行回蚀操作以使用蚀刻剂来去除牺牲层135、第二半导体层132b的一部分及第一半导体层132a的一部分，使得栅极结构120的上部分被暴露。在一些实施例中，归因于第一半导体层132a及第二半导体层132b的不同掺杂物浓度，暴露于蚀刻剂之后的第一半导体层132a的蚀刻速率大于暴露于蚀刻剂之后的第二半导体层132b的蚀刻速率，且因此去除第一半导体层132a的更大部分。在一些实施例中，阶梯高度Hs形成于第二半导体层132b的顶面与第一半导体层132a的顶面之间。阶梯高度Hs介于约0埃到约200埃之间，但本发明实施例不受限于此。在一些实施例中，可通过回蚀操作来去除第二半导体层132b中的空隙或接缝133b。

参考图9C，可使硬掩模层(图中未展示)形成于衬底102上。随后，回蚀硬掩模层以去除其横向部分且使硬掩模间隔物139形成于栅极结构120的侧壁上。此外，通过硬掩模间隔物139暴露两个群组G1与G2之间的第二半导体层132b的一部分。然而，每一群组G1、G2中的两个栅极结构120之间的第一半导体层132a及第二半导体层132b的部分由硬掩模间隔物139覆盖。

参考图9D，通过硬掩模间隔物139去除通过硬掩模间隔物139所暴露的两个群组G1与G2之间的第二半导体层132b及第一半导体层132a的部分以形成栅极结构130且暴露衬底102的一部分。在一些实施例中，使用蚀刻剂来去除第二半导体层132b的部分及第一半导体层132a的部分。在一些实施例中，蚀刻剂具有针对第一半导体层132a及第二半导体层132b的类似蚀刻速率。如上文所提及，因为在回蚀操作期间去除接缝或空隙133b，所以在形成硬掩模间隔物139之后硬掩模层138不留在第二半导体层132b上；因此，可去除两个群组G1与G2之间的第一半导体层132a及第二半导体层132b且可减轻半导体材料残留物问题。然而，在形成栅极结构130期间，每一群组G1、G2中的两个栅极结构120之间的第一半导体层132a及第二半导体层132b的部分由硬掩模间隔物139保护。如图9D中所展示，第一半导体层132a通过隔离物144来与第一掺杂区域150a电隔离且第一半导体层132a可指称栅极结构140。在一些实施例中，栅极结构130充当选择栅极且栅极结构140充当擦除栅极。在一些实施例中，选择栅极130及擦除栅极140可包含类似组合物。例如，选择栅极130及擦除栅极140两者包含第一半导体层132a及第二半导体层132b。然而，选择栅极130中的第一半导体层132a具有L形状，而擦除栅极140中的第一半导体层132a具有U形状。

此外，可执行上述操作以形成图1或图2中所展示的具有存储器装置的半导体结构；因此，为简洁起见，描述中省略此类细节。

请参考图10A到图10D，其是根据一或多个实施例中的本发明实施例的方面所构造的不同制造阶段中的存储器装置的半导体结构的剖面图。应注意，图8A到图8K及图10A到图10D中的相同元件由相同元件符号描绘，且为简洁起见，描述中省略8A到图8K及图10A到图10D中所展示的相同元件的细节。如图10A中所展示，使第一半导体层132a保形形成于衬底102及栅极结构120上。因此，第一半导体层132a覆盖衬底102的顶面、栅极结构120的顶面、电介质层的顶面及栅极结构120的侧壁。在形成第一半导体层132a之后，使第二半导体层132b形成于第一半导体层132a上。在一些实施例中，可在形成第二半导体层132b之前形成第三半导体层132c，如图10A中所展示。第三半导体层132c形成于第一半导体层132a与第二半导体层132b之间。在一些实施例中，第一半导体层132a、第二半导体层132b及第三半导体层132c之间的厚度比可为1:1:1，但本发明实施例不受限于此。例如，在其它实施例中，第二半导体层132b的厚度大于第一半导体层132a的厚度及第三半导体层132c的厚度。在一些实施例中，两个群组G1与G2之间的空间由第二半导体层132b填充。在一些实施例中，每一群组G1、G2中的两个栅极结构120之间的未用空间可由第一半导体层132a、第二半导体层132b或第三半导体层132c填充，其取决于两个栅极结构120之间的间距S1及第一半导体层132a、第二半导体层132b及第三半导体层132c的厚度。

三个半导体层132a、132b及132c可包含相同半导体材料，例如硅。在一些实施例中，当待形成的栅极结构是n型栅极结构时，第一半导体层132a、第二半导体层132b及第三半导体层132c可包含n型掺杂物，例如As、Sb或P。当待形成的栅极结构是p型栅极结构时，第一半导体层132a、第二半导体层132b及第三半导体层132c可包含p型掺杂物，例如B。然而，第三半导体层132c的掺杂物浓度介于第一半导体层132a的掺杂物浓度与第二半导体层132b的掺杂物浓度之间。在一些实施例中，当三个半导体层132a、132b及132c用于形成n型栅极时，第一半导体层132a中的(例如)P的掺杂物浓度大于约1E19cm

此外，使牺牲层135形成于第二半导体层132b上以实现用于后续蚀刻工艺的平坦顶面。因此，所形成的牺牲层135的顶面大体上呈平面。

仍参考图10A，在一些实施例中，接缝或空隙133a可形成于第一半导体层132a或群组G1及/或G2中的两个栅极结构120之间的第三半导体层132c中。在一些实施例中，接缝或空隙133b可形成于群组G1与G2之间的第二半导体层132b中。

参考图10B，执行回蚀操作以使用蚀刻剂来去除牺牲层135、第二半导体层132b的一部分、第三半导体层132c的一部分及第一半导体层132a的一部分，使得栅极结构120的上部分被暴露。在一些实施例中，因为第一半导体层132a的蚀刻速率大于第三半导体层132c的蚀刻速率且第三半导体层132c的蚀刻速率大于第二半导体层132b的蚀刻速率，所以阶梯高度可形成于第三半导体层132c的顶面与第一半导体层132a的顶面之间且另一阶梯高度可形成于第三半导体层132c的顶面与第二半导体层132b的顶面之间。在一些实施例中，两个群组G1与G2之间的半导体层132a、132b及132c可具有角锥配置，但本发明实施例不受限于此。在一些实施例中，可通过回蚀操作来去除第一半导体层132a或第三半导体层132c中的接缝或空隙133a及第二半导体层132b中的接缝或空隙133b。

参考图10C，可使硬掩模层(图中未展示)形成于衬底102上。随后，回蚀硬掩模层以去除其横向部分且使硬掩模间隔物139形成于栅极结构120的侧壁上。此外，通过硬掩模间隔物139暴露两个群组G1与G2之间的第二半导体层132b的一部分。在一些实施例中，还可通过硬掩模间隔物139暴露两个群组G1与G2之间的第三半导体层132c的一部分。然而，每一群组G1、G2中的两个栅极结构120之间的三个半导体层132a、132b及132c的部分由硬掩模间隔物139覆盖。

参考图10D，通过硬掩模间隔物139去除介于两个群组G1与G2之间且通过硬掩模间隔物139暴露的第二半导体层132b、第三半导体层132c及第一半导体层132a的部分以形成栅极结构130且暴露衬底102的一部分。在一些实施例中，使用蚀刻剂来去除第二半导体层132b的部分、第三半导体层132c的部分及第一半导体层132a的部分。在一些实施例中，蚀刻剂具有针对第一半导体层132a、第二半导体层132b及第三半导体层132c的类似蚀刻速率。如上文所提及，因为在回蚀操作期间去除接缝或空隙133b，所以在形成硬掩模间隔物139之后硬掩模层138不留在第二半导体层132b上；因此，可去除两个群组G1与G2之间的第一半导体层132a及第二半导体层132b且可减轻半导体材料残留物问题。然而，在形成栅极结构130期间，每一群组G1、G2中的两个栅极结构120之间的半导体层由硬掩模间隔物139保护。如图10D中所展示，第一半导体层132a通过隔离物144来与第一掺杂区域150a电隔离且第一半导体层132a可指称栅极结构140。在一些实施例中，栅极结构130充当选择栅极且栅极结构140充当擦除栅极。在一些实施例中，选择栅极130及擦除栅极140可包含类似组合物。例如，选择栅极130及擦除栅极140两者包含第一半导体层132a及第三半导体层132c。然而，选择栅极130中的第一半导体层132a具有L形状，而擦除栅极140中的第一半导体层132a具有U形状。

图11是根据一或多个实施例中的本发明实施例的方面所构造的制造阶段中的存储器装置的半导体结构的剖面图。应注意，图10D及图11中的相同元件由相同元件符号描绘，且为简洁起见，描述中省略相同元件的细节。如上文所提及，栅极结构130的宽度可由硬掩模间隔物139的厚度调整。此外，栅极结构的组合物可由第一半导体层132a、第二半导体层132b及第三半导体层132c的厚度调整。在一些实施例中，通过调整半导体层132a、132b及132c的厚度及调整硬掩模间隔物139的厚度，第二半导体层132b可留在衬底102上的适当位置中。在一些实施例中，栅极结构130及栅极结构140可包含类似组合物。在此类实施例中，栅极结构130及栅极结构140两者可包含第一半导体层132a、第三半导体层132c及第二半导体层132b，如图11中所展示。然而，尽管栅极结构130中的第一半导体层132a及第三半导体层132c具有L形状，但栅极结构140中的第一半导体层132a及第三半导体层132c具有U形状。在其它实施例中，栅极结构130及栅极结构140可包含不同组合物。例如，栅极结构140可包含第一半导体层132a及第三半导体层132c，而选择栅极130可包含第一半导体层132a、第三半导体层132c及第二半导体层132b。

另外，选择栅极130中的第一半导体层132a及第三半导体层132c两者具有L形状，而擦除栅极140中的第一半导体层132a及第三半导体层132c具有U形状。

此外，可执行上述操作以形成图4中所展示的具有存储器装置的半导体结构；因此，为简洁起见，描述中省略此类细节。

请参考图12A及图12B，其是根据一或多个实施例中的本发明实施例的方面所构造的不同制造阶段中的存储器装置的半导体结构的剖面图。应注意，图8A到图8K及图12A到图12B中的相同元件由相同元件符号描绘，且为简洁起见，描述中省略8A到图8K及图12A到图12B中所展示的相同元件的细节。在一些实施例中，四个半导体层132a、132b、132c及132d形成于栅极结构120之间。如图12A中所展示，使第一半导体层132a保形形成于衬底102及栅极结构120上。因此，第一半导体层132a覆盖衬底102的顶面、栅极结构120的顶面、电介质层134的顶面及栅极结构120的侧壁。在形成第一半导体层132a之后，使第二半导体层132b形成于第一半导体层132a上。在一些实施例中，可在形成第二半导体层132b之前形成第三半导体层132c及第四半导体层132d，如图12A中所展示。即，第三半导体层132c及第四半导体层132d形成于第一半导体层132a与第二半导体层132b之间。在一些实施例中，第四半导体层132d可形成于第一半导体层132a与第三半导体层132c之间。在一些替代实施例中，第四半导体层132d可形成于第三半导体层132c与第二半导体层132b之间，如图12A中所展示。

在一些实施例中，第一半导体层132a、第二半导体层132b、第三半导体层132c及第四半导体层132d之间的厚度比可为1:1:1:1，但本发明实施例不受限于此。在一些实施例中，第二半导体层132b的厚度大于第一半导体层132a的厚度、第三半导体层132c的厚度及第四半导体层132d的厚度。在一些实施例中，每一群组G1及G2中的两个栅极结构120之间的空间可由第一半导体层132a、第二半导体层132b、第三半导体层132c或第四半导体层132d填充，其取决于每一群组G1及G2中的两个栅极结构120之间之间距S1及第一半导体层132a、第二半导体层132b、第三半导体层132c及第四半导体层132d的厚度。

四个半导体层132a、132b、132c及132d可包含相同半导体材料，例如硅。在一些实施例中，当待形成的栅极结构是n型栅极结构时，四个半导体层132a、132b、132c及132d可包含n型掺杂物，例如As、Sb或P。当待形成的栅极结构是p型栅极结构时，四个半导体层132a、132b、132c及132d可包含p型掺杂物，例如B。然而，第一半导体层132a、第二半导体层132b、第三半导体层132c及第四半导体层132d的掺杂物浓度彼此不同。掺杂物浓度的差异引起四个层的蚀刻速率的差异。因此，四个层的蚀刻速率彼此不同。

此外，使牺牲层(图中未展示)形成于第二半导体层132b上以实现用于后续蚀刻工艺的平坦顶面。因此，所形成的牺牲层的顶面大体上呈平面。

在一些实施例中，接缝或空隙(图中未展示)可形成于群组G1或G2中的两个栅极结构120之间的第一半导体层132a、第三半导体层132c或第四半导体层132d中。在一些实施例中，接缝或空隙(图中未展示)可形成于两个群组G1与G2之间的第二半导体层132b中。

仍参考图12A，执行回蚀操作以使用蚀刻剂来去除牺牲层、第二半导体层132b的一部分、第四半导体层132d的一部分、第三半导体层132c的一部分及第一半导体层132a的一部分，使得栅极结构120的上部分被暴露。在一些实施例中，因为第一半导体层132a、第三半导体层132c、第四半导体层132d及第二半导体层132b的蚀刻速率彼此不同，所以可形成阶梯高度，如图12A中所展示。明显地，可通过回蚀操作来去除形成于半导体层中的接缝或空隙。

参考图12B，可使硬掩模层(图中未展示)形成于衬底102上。随后，回蚀硬掩模层以去除其横向部分且使硬掩模间隔物139形成于栅极结构120的侧壁上。此外，通过硬掩模间隔物139暴露两个群组G1与G2之间的第二半导体层132b的一部分。随后，通过硬掩模间隔物139去除通过硬掩模间隔物139所暴露的两个群组G1与G2之间的第二半导体层132b、第四半导体层132d、第三半导体层132c及第一半导体层132a的部分以形成栅极结构130且暴露衬底102的一部分。在一些实施例中，使用蚀刻剂来去除半导体层132a、132b、132c及132d的部分。在一些实施例中，蚀刻剂具有针对第一半导体层132a、第二半导体层132b、第三半导体层132c及第四半导体层132d的类似蚀刻速率。如上文所提及，因为在回蚀操作期间去除接缝或空隙，所以在形成硬掩模间隔物139之后硬掩模层不留在第二半导体层132b上；因此，可去除两个群组G1与G2之间的四个半导体层132a、132b、132c及132d的部分且可减轻半导体材料残留物问题。然而，在形成栅极结构130期间，每一群组中的两个栅极结构120之间的半导体层仍由硬掩模间隔物139保护。

如图12B中所展示，第一半导体层132a通过隔离物144来与第一掺杂区域150a电隔离且第一半导体层132a可指称栅极结构140。在一些实施例中，栅极结构130充当选择栅极且栅极结构140充当擦除栅极。在一些实施例中，选择栅极130及擦除栅极140可包含不同组合物。例如，擦除栅极140可包含第一半导体层132a、第三半导体层132c及第四半导体层132d，而选择栅极130可包含第一半导体层132a、第二半导体层132b、第三半导体层132c及第四半导体层132d。然而，在一些实施例中，擦除栅极140及选择栅极130可包含类似配置。在此类实施例中，选择栅极130及擦除栅极140两者可包含第一半导体层132a、第二半导体层132b、第三半导体层132c及第四半导体层132d，但选择栅极130中的第一半导体层132a、第三半导体层132c及第四半导体层132d可具有不同于擦除栅极140中的第一半导体层132a、第三半导体层132c及第四半导体层132d的形状，尽管图中未展示。

此外，可执行上述操作以形成图5中所展示的具有存储器装置的半导体结构；因此，为简洁起见，描述中省略此类细节。

在一些实施例中，可执行操作以形成图6中所展示的SONOS分裂栅极快闪存储器。

应了解，在上述方法中，形成具有不同掺杂物浓度的半导体来以填充栅极结构之间的间隙，且因此提供不同蚀刻速率。归因于蚀刻速率的差异，在回蚀操作期间修改薄化多晶硅层的轮廓。在一些实施例中，即使在形成多晶硅层期间形成接缝或空隙，但可在回蚀操作之后减轻凹槽问题。因此，减少硅残留物缺陷且因此提高良率。

根据本发明的实施例，提供一种用于存储器装置的存储器结构。所述半导体结构包含第一栅极结构及相邻于所述第一栅极结构的第二栅极结构。所述第二栅极结构包含第一层及第二层，所述第一层介于所述第二层与所述第一栅极结构之间。在一些实施例中，所述第一层及所述第二层包含相同半导体材料及相同掺杂物。在一些实施例中，所述第一层具有第一掺杂物浓度，且所述第二层具有不同于所述第一掺杂物浓度的第二掺杂物浓度。

根据另一实施例，提供一种存储器装置。所述存储器装置包含：衬底；第一栅极结构，其位于所述衬底上；第一掺杂区域，其位于所述衬底中；及第二栅极结构，其位于所述衬底上且相邻于所述第一栅极结构。在一些实施例中，所述第一栅极结构安置于所述第二栅极结构与所述第一掺杂区域之间，且所述第二栅极结构位于所述衬底上且相邻于所述第一栅极结构。在一些实施例中，所述第二栅极结构包含具有第一掺杂物浓度的第一层及具有不同于所述第一掺杂物浓度的第二掺杂物浓度的第二层。

根据本发明的实施例，提供一种用于形成半导体结构的方法。所述方法包含以下操作。提供衬底，所述衬底包含形成于其上的第一栅极结构。使具有第一掺杂物浓度的第一半导体层形成于所述衬底及所述第一栅极结构上。使具有第二掺杂物浓度的第二半导体层形成于所述第一半导体层上。执行回蚀操作以使用蚀刻剂来去除所述第二半导体层的一部分及所述第一半导体层的一部分。在一些实施例中，暴露于所述蚀刻剂之后的所述第一半导体层的蚀刻速率大于暴露于所述蚀刻剂之后的所述第二半导体层的蚀刻速率。使硬掩模间隔物形成于所述第一半导体层及所述第二半导体层上。在一些实施例中，通过所述硬掩模间隔物暴露所述第二半导体层的一部分。通过所述硬掩模间隔物去除所述第二半导体层及所述第一半导体层的所述部分以形成第二栅极结构且暴露所述衬底的一部分。

上文已概述若干实施例的特征，使得所属领域的技术人员可较好理解本发明实施例的方面。所属领域的技术人员应了解，其可易于使用本发明实施例作为设计或修改用于实施相同目的及/或实现本文所引入的实施例的相同优点的其它工艺及结构的基础。所属领域的技术人员还应认识到，此类等效构造不应背离本发明实施例的精神及范围，且其可在不背离本发明实施例的精神及范围的情况下对本文作出各种改变、取代及更改。

10:方法

11:操作

12:操作

13:操作

14:操作

15:操作

16:操作

100a:半导体结构

100b:半导体结构

100c:半导体结构

100d:半导体结构

100e:半导体结构

100f:半导体结构

102:衬底

104a:存储器区域

104b:外围区域/逻辑区域

106a:隔离结构

106b:隔离结构

110:存储器装置

112a:逻辑装置/电力装置

112b:逻辑装置/核心装置

113:虚设结构

114:金属栅极

116:栅极电介质层

118:源极/漏极区域

120:第一栅极结构

122:浮动栅极/第一栅极电极

124:控制栅极/第二栅极电极

126:电介质结构

127:图案化掩模结构

128:电介质层

130:第二栅极结构/选择栅极(SG)

132a:第一层/第一半导体层

132b:第二层/第二半导体层

132c:第三层/第三半导体层

132d:第四层/第四半导体层

133a:接缝/空隙

133b:接缝/空隙

134:电介质层

135:牺牲层

136:氧化物-氮化物-氧化物(ONO)结构

138:硬掩模层

139:硬掩模间隔物

140:第三栅极结构/擦除栅极(EG)

144:隔离物

150a:第一掺杂区域/源极区域

150b:第二掺杂区域/位线

152:间隔物

154:金属硅化物

160:层间电介质(ILD)层/电介质结构

161:电介质结构

162:连接结构

170:互连结构

172:电介质层

174:导电构件

G1:群组1

G2:群组2

Hs:阶梯高度

S1:间距

S2:间距

θ:夹角