半导体结构及其制作方法

技术领域

本揭露实施例是有关于一种半导体结构及其制作方法，且具体来说涉及用于半导体结构的深沟槽(deep trench)(或称深沟沟槽(moat trench))隔离结构及其形成方法。

背景技术

双极/互补金属氧化物半导体/双扩散金属氧化物半导体(Bipolar/CMOS/DMOS，BCD)器件包括：双极(bipolar)区，执行模拟功能；互补金属氧化物半导体(complementarymetal oxide semiconductor，CMOS)区，执行数字功能；以及双扩散金属氧化物半导体(double diffused metal oxide semiconductor，DMOS)区，包括提供电力的电力与高电压元件。BCD器件用于通信应用中(例如，用于智能电话及平板计算机中)，且用于汽车应用中例如以进行镜像定位、座椅调整等。通过将三种不同类型的组件集成在单个裸片上，BCD技术可减少材料清单(bill of material，BoM)中的组件数目。BoM中芯片组件的减少进一步减小板上的面积，因此降低成本。然而，集成在不同电压下运作的不同类型的组件可能在电隔离上遇到挑战。

发明内容

本揭露实施例提供一种半导体结构包括至少一个第一半导体器件、至少一个第二半导体器件、第一深沟沟槽隔离结构以及第二深沟沟槽隔离结构。至少一个第一半导体器件位于第一半导体衬底材料部分上，所述第一半导体衬底材料部分位于高电压区中。至少一个第二半导体器件位于第二半导体衬底材料部分上，所述第二半导体衬底材料部分位于所述高电压区之外。第一深沟沟槽隔离结构使所述第一半导体衬底材料部分与所述第二半导体衬底材料部分电绝缘。第二深沟沟槽隔离结构使所述第一半导体衬底材料部分与所述第二半导体衬底材料部分电绝缘，并且在侧向上环绕所述第一半导体衬底材料部分且在侧向上被所述第一深沟沟槽隔离结构环绕。

本揭露实施例提供一种半导体结构包括至少一个第一半导体器件、至少一个第二半导体器件以及一组至少两个嵌套式深沟沟槽隔离结构。至少一个第一半导体器件位于第一半导体衬底材料部分上，所述第一半导体衬底材料部分位于高电压区中。至少一个第二半导体器件位于第二半导体衬底材料部分上，所述第二半导体衬底材料部分位于低电压区中。一组至少两个嵌套式深沟沟槽隔离结构在侧向上环绕所述高电压区且使所述高电压区与所述低电压区电绝缘。其中，所述至少两个嵌套式深沟沟槽隔离结构中的第一深沟沟槽隔离结构填充有至少一种介电材料且所述至少两个嵌套式深沟沟槽隔离结构中的第二深沟沟槽隔离结构包括内侧介电性侧壁间隔件、外侧介电性侧壁间隔件及位于所述内侧介电性侧壁间隔件与所述外侧介电性侧壁间隔件之间的导电性深沟填充材料部分。

本揭露实施例提供一种制作半导体结构的方法，包括：在衬底的半导体器件层之上形成图案化刻蚀掩模层；通过使用各向异性刻蚀工艺将所述图案化刻蚀掩模层中的图案转移到所述半导体器件层中而在所述半导体器件层中形成至少两个深沟沟槽，其中所述至少两个深沟沟槽环绕所述半导体器件层的第一半导体衬底材料部分且在侧向上被所述半导体器件层的第二半导体衬底材料部分环绕；在第一深沟沟槽的多个侧壁上形成多个绝缘侧壁间隔件并且同时使用所述多个绝缘侧壁间隔件的材料填充第二深沟沟槽；以及使用导电性深沟填充材料填充所述第一深沟沟槽中的剩余的空的空间。

附图说明

结合附图阅读以下详细说明，能最好地理解本公开的各方面。注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为论述的清晰起见，可任意地增大或减小各种特征的尺寸。

图1A是根据一些实施例的包括双深沟沟槽隔离结构的第一示例性结构的局部透视俯视图。为简洁起见，未说明半导体结构的细节及其介电材料层。

图1B是图1A的第一示例性结构的垂直剖视图。

图2A是根据一些实施例的包括三深沟沟槽隔离结构的第二示例性结构的局部透视俯视图。为简洁起见，未说明半导体结构的细节及其介电材料层。

图2B是图2A的第二示例性结构的垂直剖视图。

图3是根据一些实施例的包括深沟沟槽隔离结构的半导体结构的平面图。

图4是图3的半导体结构的示意性图式。

图5是根据一些实施例的深沟沟槽隔离结构的制作方法的流程图。

图6A到图6H是根据一些实施例的深沟沟槽隔离结构的制作方法的说明示意图。

[符号的说明]

10：第一示例性半导体结构

15：第二示例性半导体结构

100：处理衬底

102：埋入式绝缘体层

104A：半导体衬底材料部分/第一半导体衬底材料部分

104B：半导体衬底材料部分/第二半导体衬底材料部分

104C：半导体衬底材料部分/第三半导体衬底材料部分

104L：半导体器件层

106：第一深沟沟槽隔离结构/深沟沟槽隔离结构

108：第二深沟沟槽隔离结构/深沟沟槽隔离结构

110：介电性侧壁间隔件

110a：内侧介电性侧壁间隔件/内侧(绝缘)介电性侧壁间隔件

110b：外侧介电性侧壁间隔件/外侧(绝缘)介电性侧壁间隔件

110L：连续绝缘材料层

111：介电性深沟沟槽填充结构

112A：第一扩散阻挡层/扩散阻挡层/第一(共形)扩散阻挡层

112B：第二扩散阻挡层/扩散阻挡层/第二(共形)扩散阻挡层

112L：连续扩散阻挡层

113：导电性深沟填充材料部分

114：高电压区

115：接触通孔结构

118：第三深沟沟槽隔离结构

300：半导体结构

302：较低电压区/低电压模拟区

304：较低电压区/低电压数字区

402：双极模拟器件

404：数字互补金属氧化物半导体器件

406：高电压双扩散金属氧化物半导体器件

500：方法

502、504、506、507、508、510、512、514：步骤

610：氧化硅接垫层

611：刻蚀掩模层

612：氮化硅硬掩模层

710：第一半导体器件

720：第二半导体器件

760：接触层级介电层

w1：第一宽度

w2：第二宽度

w3：第三宽度

具体实施方式

以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以使本公开简明。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括额外特征可形成在第一特征与第二特征之间以使得第一特征与第二特征不可直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号及/或字母。此重复是出于简明及清晰目的，本质上并不规定所述的各种实施例及/或配置之间的关系。

此外，为便于说明起见，本文中可使用例如“在…之下(beneath)”、“在…下方(below)”、“下部(lower)”、“在…上方(above)”、“上部(upper)”等空间相对用语来阐述一个元件或特征与另外的元件或特征之间的关系，如图中所说明。除了图中所绘示的定向之外，所述空间相对用语还旨在囊括结构在使用或操作中的不同定向。可以其他方式对设备进行定向(旋转90度或处于其他定向)，且同样地可据此对本文中所使用的空间相对描述符加以解释。

本公开的结构及方法可用于提供半导体芯片中在不同电压下运作的区域之间的电隔离。10纳米(nm)晶体管的开发已导致摩尔定律被打破。作为回应，半导体芯片设计者正在将其努力聚焦在将不同类型的多个半导体器件集成在单个芯片上。举例来说，单个半导体芯片(例如，BCD芯片)可具有：模拟区，包括双极结(bipolar junction)晶体管；数字逻辑区，包括互补金属氧化物半导体(CMOS)晶体管；及电力区，包括双扩散金属氧化物半导体(DMOS)晶体管。通过将先前在单独芯片上的功能性组合到单个集成芯片中，可减小芯片的数目。因此，由于可需要的芯片变少，因此可将电路板上的基板面(real estate)空出来。因此，也可降低组装成本。

然而，紧邻于彼此而放置的各种半导体器件在操作中可利用不同的电压。举例来说，在一些实施例中，DMOS晶体管可具有在50伏(volt，V)到1,000伏范围内的操作电压。相比之下，双极晶体管器件或CMOS晶体管器件可具有小于50V、及/或小于24V、及/或小于12V、及/或小于6V的操作电压。由于紧邻于低电压器件而放置高电压器件，因此低电压器件可出现严重损坏。因此，可采用使高电压器件与低电压器件隔离的结构来保护所述低电压器件。

参考图1A及图1B，公开包括根据一些实施例的双深沟沟槽隔离结构的第一示例性半导体结构10。在一个实施例中，所述第一示例性结构10包括处理衬底100、埋入式绝缘体层102及包括各种半导体衬底材料部分(104A、104B、104C)的半导体器件层。可形成至少两个嵌套式(nested)深沟沟槽以在侧向上(laterally)(水平方向上)分割各种半导体衬底材料部分(104A、104B、104C)。所述至少两个嵌套式深沟沟槽包括位于外侧的第一深沟沟槽及位于内侧的第二深沟沟槽。在一个实施例中，第一深沟沟槽可具有第一宽度w1，且第二深沟沟槽可具有第二宽度w2。第一宽度w1可大于第二宽度w2。在一个实施例中，第一宽度w1可大于第二宽度w2的两倍。

各种半导体衬底材料部分(104A、104B、104C)可包括：在侧向上被第二深沟沟槽环绕的第一半导体衬底材料部分104A、位于所述第一深沟沟槽之外的第二半导体衬底材料部分104B及位于所述第一深沟沟槽与所述第二深沟沟槽之间的第三半导体衬底材料部分104C。当进行俯视时，第一深沟沟槽及第二深沟沟槽中的每一者可具有任何环形形状，例如矩形环形状、修圆的矩形环形状、圆环形形状、椭圆环形状或任何二维环形形状。埋入式绝缘体层102可包括绝缘体材料，例如氧化硅、氮化硅或氧化铝。也可使用在本公开的涵盖范畴内的其他适合的材料。可提供处理衬底100、埋入式绝缘体层102及半导体衬底材料部分(104A、104B、104C)的堆叠作为绝缘体上有硅(silicon-on-insulator)衬底。埋入式绝缘体层102可具有在50nm到500nm范围内的厚度，但也可使用更大及更小的厚度。

包括第一半导体衬底材料部分104A的区域可用作半导体芯片(即第一示例性半导体结构10)的高电压区。第一半导体衬底材料部分104A可在侧向上被填充第一深沟沟槽的第一深沟沟槽隔离结构106及填充第二深沟沟槽的第二深沟沟槽隔离结构108环绕。在一个实施例中，第二深沟沟槽隔离结构108可具有第二宽度w2，第二宽度w2小于第一深沟沟槽隔离结构106的第一宽度w1的一半。

在一个实施例中，第一深沟沟槽隔离结构106可包括具有绝缘材料的多个介电性侧壁间隔件110。介电性侧壁间隔件110可包括在侧向上被导电性深沟填充材料部分113环绕的内侧介电性侧壁间隔件110a及在侧向上环绕导电性深沟填充材料部分113的外侧介电性侧壁间隔件110b。适合的绝缘材料包括但不限于氧化硅。也可使用在本公开的涵盖范畴内的其他适合的材料。外侧介电性侧壁间隔件110b与内侧介电性侧壁间隔件110a可具有相同的侧向宽度。导电性深沟填充材料部分113位于第一深沟沟槽隔离结构106中的具有绝缘材料的介电性侧壁间隔件110之间。外侧介电性侧壁间隔件110b、内侧介电性侧壁间隔件110a及导电性深沟填充材料部分113中的每一者可拓扑同形地(topologicallyisomorphic)成为圆环面(torus)，即具有可在不在其任何表面中形成孔或者不破坏其任何表面中的孔的情况下变形成圆环面的相应形状。

在一个实施例中，第二深沟沟槽隔离结构108包括介电性深沟沟槽填充结构111。介电性深沟沟槽填充结构111可与外侧介电性侧壁间隔件110b及内侧介电性侧壁间隔件110a包含相同的材料。根据本公开的实施例，第二深沟沟槽隔离结构108可具有侧向宽度大于外侧介电性侧壁间隔件110b及内侧介电性侧壁间隔件110a中的每一者的侧向宽度，且可小于外侧介电性侧壁间隔件110b及内侧介电性侧壁间隔件110a中的每一者的侧向宽度的两倍。在一个实施例中，介电性深沟沟槽填充结构111、外侧介电性侧壁间隔件110b及内侧介电性侧壁间隔件110a可本质上由氧化硅组成。外侧介电性侧壁间隔件110b的侧向厚度及内侧介电性侧壁间隔件110a的侧向厚度可处于50nm到300nm的范围内，但也可使用更小及更大的厚度。

在一个实施例中，可在内侧及外侧(绝缘)介电性侧壁间隔件110a、110b中的每一者与第二半导体衬底材料部分104B的侧壁及第三半导体衬底材料部分104C的侧壁之间可选地设置第一扩散阻挡层112A。可在沉积内侧及外侧介电性侧壁间隔件110a、110b的绝缘材料之前，通过在第一深沟沟槽及第二深沟沟槽中共形地沉积介电性扩散阻挡材料(例如，氮化硅)来形成可选的第一扩散阻挡层112A。

如果第一扩散阻挡层112A设置在第一深沟沟槽隔离结构106中，则第二扩散阻挡层112B可设置在第二深沟沟槽中作为第二深沟沟槽隔离结构108的组件。第二扩散阻挡层112B可以是连续(continuous)材料层，其具有与第一扩散阻挡层112A相同的材料组成及相同的厚度。第一扩散阻挡层112A及第二扩散阻挡层112B包含阻扩散(diffusion-blocking)介电材料(例如，氮化硅)，且可具有在4nm到30nm范围内的厚度，但也可采用更小及更大的厚度。

多个第一半导体器件710可形成在第一半导体衬底材料部分104A的一些部分之上及/或之内。多个第二半导体器件720可形成在第二半导体衬底材料部分104B的一些部分之上及/或之内。在一个实施例中，第一半导体器件710包括至少一个双极/互补金属氧化物半导体/双扩散金属氧化物半导体(BCD)器件。在一个实施例中，第一半导体器件710中的至少一者可具有在50伏到1,000伏范围内的操作电压。第一半导体器件710的区域可以是高电压区，所述高电压区可包括含有电力半导体器件的电力区(power region)。第二半导体器件720的区域可以是包括数字区(digital region)及模拟区(analog region)的低电压区。在一个实施例中，所有的第二半导体器件720可具有小于50V、及/或小于24V、及/或小于12V、及/或小于6V的操作电压。

接触层级(contact-level)介电层760可形成在第一半导体器件710及第二半导体器件720之上。多个接触通孔结构115可穿过接触层级介电层760而形成，从而接触第一深沟沟槽隔离结构106中的导电性深沟填充材料部分113的顶表面。

参考图2A及图2B，公开包括根据一些实施例的三深沟沟槽隔离结构的第二示例性半导体结构15。虽然第二示例性结构说明不使用扩散阻挡层(112A、112B)的实施例，但将扩散阻挡层(112A、112B)与第二示例性结构相对于第一示例性结构的变化结合使用的实施例明显涵盖在本文中。

正如在第一示例性半导体结构10中，第二示例性半导体结构15包括使半导体芯片的高电压区与较低电压区电隔离的第一深沟沟槽隔离结构106及第二深沟沟槽隔离结构108。然而，在此实施例中，在第二深沟沟槽隔离结构108之内另外设置有第三深沟沟槽隔离结构118。与第二深沟沟槽隔离结构108类似，第三深沟沟槽隔离结构118具有第三宽度w3，第三宽度w3可小于第一深沟沟槽隔离结构106的第一宽度w1的一半。第三深沟沟槽隔离结构118的第三宽度w3可与第二深沟沟槽隔离结构108的第二宽度w2相同或可不同，即更大或更小。换句话说，第一深沟沟槽隔离结构106的宽度可以是至少两个深沟沟槽隔离结构中的第二深沟沟槽隔离结构108的宽度及/或第三深沟沟槽隔离结构118的宽度的至少两倍。添加第三深沟沟槽隔离结构118能相对于图1A及图1B中所说明的实施例提供额外电隔离。在此实施例的一方面，可视需要提供另外的额外深沟沟槽隔离结构。

图3说明包括根据一些实施例的深沟沟槽隔离结构的半导体结构300(例如，BCD器件)的实施例。半导体结构300可具有至少一个高电压区114以及至少一个较低电压区302、304。高电压区114可含有在大于10V(例如大于50V、例如大于100V、例如大于200V)的电压下运作的器件。较低电压区302、304具有在小于10V的电压下运作的器件。在一个实施例中，半导体结构300包括：较低电压区(或称低电压模拟区)302，通常包括双极结晶体管；及较低电压区(或称低电压数字区)304，包括CMOS场效晶体管。所述高电压区可包括被设计成将电力分配到半导体芯片的其他区的DMOS场效晶体管。两个深沟沟槽隔离结构106、108环绕高电压区，所述两个深沟沟槽隔离结构106、108使低电压模拟区302及低电压数字区304与所述高电压区电隔离。

图4是根据图3的具有更多细节的半导体结构300的示意性说明。图4的顶部部分说明单独的双极模拟器件402、单独的数字CMOS器件404及单独的高电压DMOS器件406。如图4的底部部分中所说明，单独的双极模拟器件402、数字CMOS器件404及高电压DMOS器件406可集成到具有低电压模拟区302、低电压数字区304及高电压区114的单个芯片中。如上文所论述，低电压模拟区302可包括具有基极B、射极E及集电极C的双极结晶体管。低电压数字区304可包括具有源极S、漏极D及栅极G的pnp-npn互补金属氧化物半导体晶体管。所述高电压区114可包括具有源极S、漏极D及栅极G的双扩散金属氧化物半导体晶体管。

图5是制作深沟沟槽隔离结构的实施例方法500的流程图。图6A到图6G说明在使用实施例方法500的示例性制造工艺期间示例性结构的顺序垂直剖视图。

在图6A中所说明的方法的步骤502中，可使用刻蚀掩模层611覆盖包括半导体器件层104L的衬底。所述衬底可包括处理衬底100、埋入式绝缘体层102及半导体器件层104L。在一个实施例中，刻蚀掩模层611可包括层堆叠，所述层堆叠从底部到顶部包括氧化硅接垫层610及氮化硅硬掩模层612。氧化硅接垫层610可具有在5nm到50nm范围内的厚度，且氮化硅硬掩模层612可具有在50nm到300nm范围内的厚度，但氧化硅接垫层610及氮化硅硬掩模层612中的每一者可使用更小及更大的厚度。另一选择为，刻蚀掩模层611可包括光刻胶层。

在步骤504中，可将刻蚀掩模层611图案化，如图6B中所说明。如果刻蚀掩模层611包括氧化硅接垫层610及氮化硅硬掩模层612的堆叠，则可在刻蚀掩模层611之上施加光刻胶层，并可以光刻方式将所述光刻胶层图案化以形成具有多个开口的图案，所述具有多个开口的图案具有与图1A、图1B、图2A及图2B中所说明的深沟沟槽的图案相同的图案。可通过各向异性刻蚀工艺来刻蚀所述氮化硅硬掩模层612的未被掩蔽部分。可随后例如通过灰化来移除所述光刻胶层。在刻蚀掩模层611为光刻胶层的实施例中，可通过光刻曝光及显影来将刻蚀掩模层611图案化。

在步骤506中，可使用经图案化的刻蚀掩模层611作为刻蚀掩模来刻蚀半导体器件层104L及埋入式绝缘体层102。可穿过半导体器件层104L及埋入式绝缘体层102形成至少包括第一深沟沟槽及第二深沟沟槽的深沟沟槽。可通过各向异性刻蚀工艺(例如，反应性离子刻蚀工艺)将半导体器件层104L分割成多个半导体衬底材料部分(104A、104B、104C)。

在图6D中所说明的可选的步骤507中，可使用共形沉积工艺沉积可选的连续(continuous)扩散阻挡层112L。举例来说，可通过低压化学气相沉积工艺(low pressurechemical vapor deposition process)沉积连续扩散阻挡层112L。连续扩散阻挡层112L包括阻扩散介电材料(例如，氮化硅)，且可具有在4nm到40nm范围内的厚度，但也可使用更小及更大的厚度。

在步骤508中，可使用共形沉积工艺沉积连续绝缘材料层110L。举例来说，可通过低压化学气相沉积工艺沉积连续(continuous)绝缘材料层110L。连续绝缘材料层110L可填充第二深沟沟槽的全部未经填充容积及任何额外深沟沟槽的全部未经填充容积(如果存在的话)，但不完全填充第一深沟沟槽。第一深沟沟槽中的连续绝缘材料层110L的厚度可处于50nm到300nm的范围内，但也可使用更小及更大的厚度。连续绝缘材料层110L包含绝缘材料，例如氧化硅。根据本公开的一方面，由于第二深沟沟槽的第二宽度w2及任何额外深沟沟槽的宽度等于或小于第一深沟沟槽的第一宽度w1的一半，因此可使用连续绝缘材料层110L的绝缘材料来填充第二深沟沟槽及任何额外深沟沟槽以形成介电性深沟沟槽填充结构(即介电性深沟沟槽填充结构111)。

在图6E中所说明的步骤510中，可执行各向异性刻蚀工艺以移除上覆在经图案化的刻蚀掩模层611上的连续绝缘材料层110L的水平部分(在经图案化的刻蚀掩模层611包括氧化硅接垫层610及氮化硅硬掩模层612的层堆叠的实施例中)。可移除位于连续绝缘材料层110L的内侧垂直延伸部分与连续绝缘材料层110L的外侧垂直延伸部分之间的连续绝缘材料层110L的环形水平部分。此外，各向异性刻蚀工艺可移除连续扩散阻挡层112L的实体暴露部分。

第一深沟沟槽中的连续扩散阻挡层112L的每一剩余部分构成第一(共形)扩散阻挡层112A，且第二深沟沟槽中的连续扩散阻挡层112L的剩余部分构成第二(共形)扩散阻挡层112B。第一(共形)扩散阻挡层112A包括：内侧共形扩散阻挡层，接触第三半导体衬底材料部分104C的侧壁及处理衬底100的顶表面；及外侧共形扩散阻挡层，接触第二半导体衬底材料部分104B的侧壁及处理衬底100的顶表面。第二(共形)扩散阻挡层112B可形成为无任何开口从中穿过的单个连续层，且可接触第一半导体衬底材料部分104A的侧壁、第三半导体衬底材料部分104C的侧壁及处理衬底100的顶表面。

第一深沟沟槽中的连续绝缘材料层110L的每一剩余部分构成介电性侧壁间隔件110，且第二深沟沟槽中的连续绝缘材料层110L的剩余部分构成介电性深沟沟槽填充结构111。介电性侧壁间隔件110包括内侧介电性侧壁间隔件110a，位于第一深沟沟槽中的环形空腔之内；及外侧介电性侧壁间隔件110b，位于第一深沟沟槽中的环形空腔之外。介电性深沟沟槽填充结构111可形成为连续环形结构。处理衬底100的环形顶表面可在内侧介电性侧壁间隔件110a与外侧介电性侧壁间隔件110b之间的第一深沟沟槽的底部处实体地暴露出来。

在图6F中所说明的步骤512中，可在第一深沟沟槽之内的环形空腔中、直接在处理衬底100的实体暴露的环形表面上沉积导电性深沟填充材料。在一个实施例中，处理衬底100可包含半导体材料，例如单晶硅。导电性深沟填充材料可包括经掺杂半导体材料(例如，经掺杂多晶硅)，或可包括至少一种金属材料，例如导电金属氮化物(例如TiN、TaN及/或WN)及导电金属填充材料(例如钨)的组合。也可使用在本公开的涵盖范畴内的其他适合的材料。可从经图案化的刻蚀掩模层611的顶表面上方移除导电性深沟填充材料的多余部分。可使用凹槽刻蚀(recess etch)以使导电性深沟填充材料垂直地凹陷。可执行过刻蚀(over-etch)以使第一深沟沟槽之内的导电性深沟填充材料的剩余部分垂直地凹陷，使得第一深沟沟槽中的导电性深沟填充材料的剩余部分具有环形顶表面，所述环形顶表面位于经图案化的刻蚀掩模层611的最顶表面下方且位于包括第一半导体衬底材料部分104A的顶表面的水平面处或所述水平面上方。另一选择为或额外地，可使用化学机械平坦化工艺来使导电性深沟填充材料凹陷。第一深沟沟槽中的导电性深沟填充材料的剩余环形部分构成导电性深沟填充材料部分113。导电性深沟填充材料部分113可拓扑同胚地(topologicallyhomeomorphic)成为圆环面。第一深沟沟槽中的所有材料部分的组构成第一深沟沟槽隔离结构106，且第二深沟沟槽中的所有材料部分的组构成第二深沟沟槽隔离结构108。

在下一步骤514中且参考图6G，可相对于半导体衬底材料部分(104A、104B、104C)及深沟沟槽隔离结构(106、108)选择性地移除经图案化的刻蚀掩模层611。举例来说，可使用热磷酸(hot phosphoric acid)通过湿式刻蚀工艺移除氮化硅硬掩模层612。可使用氟氢酸(hydrofluoric acid)通过湿式刻蚀工艺移除氧化硅接垫层610。可在第一半导体衬底材料部分104A的上方及/或一部分中形成多个第一半导体器件710，且可在第二半导体衬底材料部分104B的上方及/或一部分中形成多个第二半导体器件720。

参考图6H，可在第一半导体器件710及第二半导体器件720之上形成接触层级介电层760。可穿过接触层级介电层760直接在第一深沟沟槽隔离结构106中的导电性深沟填充材料部分113的顶表面上形成多个接触通孔结构115。接触通孔结构115可用于对导电性深沟填充材料部分113及处理衬底100进行电加偏压，以提供适合的电偏压，且将第一半导体器件710电隔离。

以上结构及方法的实施例提供在同一芯片上的高电压区与低电压区之间的更大电隔离。这容许将不同类型的半导体器件集成在同一芯片上。通过将先前在单独芯片上的功能性组合到单个集成芯片中，可减小给定应用的芯片数目。因此，由于可需要的芯片变少，因此可将电路板上的基板面空出来。因此，也可降低组装成本。

根据本公开的实施例，可提供一种半导体结构，所述半导体结构包括：至少一个第一半导体器件710，位于第一半导体衬底材料部分104A上，第一半导体衬底材料部分104A位于高电压区中；至少一个第二半导体器件720，位于第二半导体衬底材料部分104B上，第二半导体衬底材料部分104B位于所述高电压区之外；第一深沟沟槽隔离结构106，使第一半导体衬底材料部分104A与第二半导体衬底材料部分104B电绝缘；以及第二深沟沟槽隔离结构108，使第一半导体衬底材料部分104A与第二半导体衬底材料部分104B电绝缘，并且在侧向上环绕第一半导体衬底材料部分104A且在侧向上被第一深沟沟槽隔离结构106环绕。

根据本公开的另一实施例，可提供一种半导体结构，所述半导体结构包括：至少一个第一半导体器件710，位于第一半导体衬底材料部分104A上，第一半导体衬底材料部分104A位于高电压区中；至少一个第二半导体器件720，位于第二半导体衬底材料部分104B上，第二半导体衬底材料部分104B位于低电压区中；一组至少两个嵌套式深沟沟槽隔离结构(106、108)，在侧向上环绕所述高电压区且使所述高电压区与所述低电压区电绝缘。所述至少两个深沟沟槽隔离结构(106、108)中的一者填充有至少一种介电材料，且所述至少两个深沟沟槽隔离结构(106、108)中的另一者包括内侧介电性侧壁间隔件110a、外侧介电性侧壁间隔件110b及位于内侧介电性侧壁间隔件110a与外侧介电性侧壁间隔件110b之间的导电性深沟填充材料部分113。

根据本公开的又一实施例，提供一种制作半导体结构的方法，所述方法包括：在衬底(100、102、104L)的半导体器件层104L之上形成经图案化的刻蚀掩模层611；通过使用各向异性刻蚀工艺将经图案化的刻蚀掩模层611中的图案转移到半导体器件层104L中而在半导体器件层104L中形成至少两个深沟沟槽，其中所述至少两个深沟沟槽环绕半导体器件层(104A、104B、104C)的第一半导体衬底材料部分104A且在侧向上被半导体器件层(104A、104B、104C)的第二半导体衬底材料部分104B环绕；在使用绝缘侧壁间隔件材料填充第二深沟沟槽的同时，在第一深沟沟槽的侧壁上形成绝缘侧壁间隔件110a、110b；以及使用导电性深沟填充材料部分113填充第一深沟沟槽中的剩余的空的空间。

根据一些实施例，提供一种半导体结构。所述半导体结构包括至少一个第一半导体器件、至少一个第二半导体器件、第一深沟沟槽隔离结构以及第二深沟沟槽隔离结构。所述至少一个第一半导体器件位于第一半导体衬底材料部分上，所述第一半导体衬底材料部分位于高电压区中。所述至少一个第二半导体器件位于第二半导体衬底材料部分上，所述第二半导体衬底材料部分位于所述高电压区之外。所述第一深沟沟槽隔离结构使所述第一半导体衬底材料部分与所述第二半导体衬底材料部分电绝缘。所述第二深沟沟槽隔离结构使所述第一半导体衬底材料部分与所述第二半导体衬底材料部分电绝缘，并且在侧向上环绕所述第一半导体衬底材料部分且在侧向上被所述第一深沟沟槽隔离结构环绕。

根据一些实施例，所述半导体结构还包括与所述第一半导体衬底材料部分的底表面、所述第二半导体衬底材料部分的底表面、所述第一深沟沟槽隔离结构的底表面及所述第二深沟沟槽隔离结构的底表面接触的埋入式绝缘体层。根据一些实施例，所述半导体结构还包括位于所述埋入式绝缘体层之下的处理衬底，其中所述埋入式绝缘体层包含氧化硅且具有处于50nm到500nm范围内的厚度。根据一些实施例，在所述半导体结构中，其中所述第一深沟沟槽隔离结构包括多个介电性侧壁间隔件及位于所述多个介电性侧壁间隔件之间的导电性填充材料部分。根据一些实施例，所述半导体结构还包括位于所述第一深沟沟槽隔离结构的多个侧壁与所述多个介电性侧壁间隔件中的相应一个介电性侧壁间隔件之间的多个第一共形扩散阻挡层。根据一些实施例，在所述半导体结构中，其中所述第二深沟沟槽隔离结构填充有至少一种介电材料。根据一些实施例，在所述半导体结构中，其中所述第二深沟沟槽隔离结构包括介电性深沟沟槽填充结构，所述介电性深沟沟槽填充结构具有与所述多个介电性侧壁间隔件相同的材料组成并且具有比所述多个介电性侧壁间隔件的侧向厚度大且比所述多个介电性侧壁间隔件的所述侧向厚度的两倍小的侧向厚度。根据一些实施例，在所述半导体结构中，其中所述至少一个第一半导体器件包括双极-互补金属氧化物半导体-双扩散金属氧化物半导体器件且具有处于50伏到1,000伏范围内的操作电压。

根据一些实施例，提供一种半导体结构。所述半导体结构包括至少一个第一半导体器件、至少一个第二半导体器件以及一组至少两个嵌套式深沟沟槽隔离结构。所述至少一个第一半导体器件位于第一半导体衬底材料部分上，所述第一半导体衬底材料部分位于高电压区中。所述至少一个第二半导体器件位于第二半导体衬底材料部分上，所述第二半导体衬底材料部分位于低电压区中。所述一组至少两个嵌套式深沟沟槽隔离结构在侧向上环绕所述高电压区且使所述高电压区与所述低电压区电绝缘。其中，所述至少两个嵌套式深沟沟槽隔离结构中的第一深沟沟槽隔离结构填充有至少一种介电材料且所述至少两个嵌套式深沟沟槽隔离结构中的第二深沟沟槽隔离结构包括内侧介电性侧壁间隔件、外侧介电性侧壁间隔件及位于所述内侧介电性侧壁间隔件与所述外侧介电性侧壁间隔件之间的导电性深沟填充材料部分。

根据一些实施例，在所述半导体结构中，其中所述导电性深沟填充材料部分包含多晶硅。根据一些实施例，在所述半导体结构中，其中所述至少两个嵌套式深沟沟槽隔离结构中的所述第二深沟沟槽隔离结构的宽度为所述至少两个嵌套式深沟沟槽隔离结构中的所述第一深沟沟槽隔离结构的宽度的至少两倍。根据一些实施例，在所述半导体结构中，其中所述高电压区包括电源区，且所述低电压区包括数字区及模拟区。

根据一些实施例，提供一种制作半导体构造的方法。所述方法包括：在衬底的半导体器件层之上形成图案化刻蚀掩模层；通过使用各向异性刻蚀工艺将所述图案化刻蚀掩模层中的图案转移到所述半导体器件层中而在所述半导体器件层中形成至少两个深沟沟槽，其中所述至少两个深沟沟槽环绕所述半导体器件层的第一半导体衬底材料部分且在侧向上被所述半导体器件层的第二半导体衬底材料部分环绕；在第一深沟沟槽的多个侧壁上形成多个绝缘侧壁间隔件并且同时使用所述多个绝缘侧壁间隔件的材料填充第二深沟沟槽；以及使用导电性深沟填充材料填充所述第一深沟沟槽中的剩余的空的空间。

根据一些实施例，在所述方法中，其中所述衬底包括处理衬底、上覆在所述处理衬底上的埋入式绝缘体层以及上覆在所述埋入式绝缘体层上的所述半导体器件层；以及所述至少两个深沟沟槽被形成为向下穿过所述半导体器件层及所述埋入式绝缘体层到达所述处理衬底的顶表面。根据一些实施例，所述方法还包括移除上覆在所述半导体器件层的顶表面上的所述导电性深沟填充材料的多个部分，其中所述导电性深沟填充材料的剩余部分构成与所述处理衬底的所述顶表面接触的导电性填充材料部分。根据一些实施例，所述方法还包括在所述导电性填充材料部分的顶表面上形成多个接触通孔结构。根据一些实施例，所述方法还包括在所述第一深沟沟槽及所述第二深沟沟槽中共形地沉积绝缘材料，其中所述绝缘材料填充所述第二深沟沟槽中的空腔，且在沉积所述绝缘材料之后，在所述第一深沟沟槽内存在在侧向上环绕所述第一深沟沟槽的多个内侧侧壁的连续空腔。根据一些实施例，所述方法还包括对所述绝缘材料进行各向异性刻蚀，其中：与所述第一深沟沟槽的所述多个内侧侧壁接触的所述绝缘材料的部分构成内侧介电性侧壁间隔件；且与所述第二深沟沟槽的多个外侧侧壁接触的所述绝缘材料的部分构成外侧介电性侧壁间隔件。根据一些实施例，所述方法还包括在沉积所述绝缘材料之前，沉积共形扩散阻挡层；以及在形成所述内侧介电性侧壁间隔件及所述外侧介电性侧壁间隔件之后，在实体上移除所述处理衬底的所述顶表面。根据一些实施例，所述方法还包括在所述第一半导体衬底材料部分上形成多个第一半导体器件；以及在所述第二半导体衬底材料部分上形成多个第二半导体器件，其中：所述多个第一半导体器件包括双极-互补金属氧化物半导体-双扩散金属氧化物半导体器件，且所述多个第一半导体器件中的至少一者具有处于50伏到1,000伏范围内的操作电压。

上述内容概述了数个实施例的特征，以使所属领域的技术人员能够更好地理解本公开的各方面。所属领域的技术人员应了解，其可容易地使用本公开作为设计或修改其他工艺及结构以实现与本文中所介绍的实施例相同的目的及/或达成相同的优势的基础。所属领域的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下在本文中做出各种变化、替代及更改。