芯片失效模式的确定方法、终端

技术领域

本发明涉及芯片制造和测试技术领域，具体地涉及一种芯片失效模式的确定方法、终端。

背景技术

大数据时代存储芯片的需求数量有了爆发式的增长。目前，存储芯片根据存储机理不同可以分为很多种，如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、采用NAND技术的存储器、采用NOR技术的存储器以及只读存储器(Read-OnlyMemory，简称ROM)等。以SRAM为例，SRAM在逻辑芯片领域有非常广泛的应用，当前大部分逻辑产品的内嵌存储器都是采用SRAM实现的。此外，SRAM由于其失效分析方便、制造工艺和逻辑芯片的一致性等特点，被逻辑芯片制造工厂作为新工艺节点的标准研发工具。也就是说，SRAM会被用作所有新逻辑工艺节点研发的工具“产品”，并在量产后继续作为该工艺节点的产线监控工具。因此，SRAM测试以及基于测试结果进行失效分析的准确度，对于产品研发测试具有非常重要的意义。

现阶段，SRAM测试时会用测试程序对SRAM的所有比特(bit)进行各个设计电压(以下称为测试电压)下的测试，如对存储容量为32兆比特(Mbit)的SRAM中的每一个比特、存储容量为64Mbit的SRAM中的每一个比特或者存储容量为128Mbit的SRAM中的每一比特在各测试电压下进行测试，最终可以得到每个测试电压下的所有失效比特。

在对测试结果进行失效分析时，通常用分析工具对所有失效比特进行失效模式(fail mode)运算分类，并对失效比特进行软失效(soft fail)和硬失效(hard fail)的运算判断。经过前述失效分析得到的运算结果可以用于接下来的数据分析，指导根因(rootcause)分析。

但是，现有技术所采用的失效模式分类以及硬/软失效判别逻辑存在缺陷，导致对芯片的失效分析准确度低。

发明内容

本发明解决的技术问题是如何提高芯片失效分析的准确度。

为解决上述技术问题，本发明实施例提供一种芯片失效模式的确定方法，包括：获取芯片在多个测试电压下的失效比特；对所获取到的失效比特进行失效模式运算，获得至少一个失效比特组以及每一个失效比特组的失效模式，其中，所述失效比特组包括至少一个测试电压下的失效比特；基于所述失效比特组的失效模式，确定所述失效比特组中失效比特的失效模式。

可选的，所述基于所述失效比特组的失效模式，确定所述失效比特组中失效比特的失效模式包括：对于所述失效比特组中的每一失效比特，建立所述失效比特在所述芯片上的位置与所述失效比特组的失效模式之间的对应关系；基于所述对应关系，确定所述失效比特组中失效比特的失效模式。

可选的，在建立所述失效比特在所述芯片上的位置与所述失效比特组的失效模式之间的对应关系之后，还包括：根据所述对应关系建立数据表，其中，所述数据表中基于失效模式标识来区分失效比特组，所述数据表还记录所述失效比特组和失效模式之间的关联关系；所述基于所述对应关系，确定所述失效比特组中失效比特的失效模式包括：通过查找所述数据表，获得所述失效比特组中失效比特对应的失效模式。

可选的，所述确定方法还包括：根据所述失效比特组的失效比特在所述多个测试电压下的失效情况，确定所述失效比特组中失效比特的失效类型。

可选的，所述根据所述失效比特组的失效比特在所述多个测试电压下的失效情况，确定所述失效比特组中失效比特的失效类型包括：若所述失效比特组的失效比特在所述多个测试电压下均失效，则确定所述失效比特组中各失效比特为硬失效；若所述失效比特组中任一失效比特在至少一个测试电压下未失效，则确定所述失效比特组中各失效比特为软失效。

可选的，所述根据所述失效比特组的失效比特在所述多个测试电压下的失效情况，确定所述失效比特组中失效比特的失效类型包括：对于所述多个测试电压中的每一测试电压，对芯片在所述测试电压下的失效比特进行失效模式运算，得到所述失效比特组中失效比特在测出该失效比特的测试电压下的候选失效模式；比较所述失效比特组中失效比特在所有测出该失效比特的测试电压下的候选失效模式是否一致；若比较结果为一致，则确定所述失效比特组中各失效比特为硬失效；若比较结果为不一致，则确定所述失效比特组中失效比特为软失效。

可选的，所述多个测试电压选取自预设测试电压集合，在获取芯片在多个测试电压下的失效比特之前，所述确定方法还包括：接收叠加指示信息，其中，所述叠加指示信息用于指示需要叠加的所述多个测试电压。

可选的，所述芯片包括多个存储块，其中每一存储块包括多个比特；所述获取芯片在多个测试电压下的失效比特包括：获取每一存储块在多个测试电压下的失效比特；基于每一存储块所获得失效比特，获取芯片在多个测试电压下的失效比特。

可选的，所述获取芯片在多个测试电压下的失效比特包括：获取芯片在每一个测试电压下的失效比特；将所获取的失效比特进行叠加，获取所述芯片在多个测试电压下的失效比特。

可选的，所述对所获得到的失效比特进行失效模式运算，获得至少一个失效比特组以及每一个失效比特组的失效模式包括：按判断优先级由高到低的顺序遍历预设失效模式集合中的失效模式，将所获取到的失效比特归类成至少一个失效比特组，并确定各失效比特组的失效模式，其中，所述预设失效模式集合包括多个失效模式及判断优先级。

可选的，所述芯片为存储芯片。

为解决上述技术问题，本发明实施例还提供一种芯片失效模式的确定装置，包括：获取模块，用于获取芯片在多个测试电压下的失效比特；处理模块，用于对所获取到的失效比特进行失效模式运算，获得至少一个失效比特组以及每一个失效比特组的失效模式，其中，所述失效比特组包括至少一个测试电压下的失效比特；确定模块，基于所述失效比特组的失效模式，确定所述失效比特组中失效比特的失效模式。

为解决上述技术问题，本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质为非易失性存储介质或非瞬态存储介质，其上存储有计算机程序，所述计算机程序被处理器运行时执行上述方法的步骤。

为解决上述技术问题，本发明实施例还提供一种终端，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行上述方法的步骤。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提供一种芯片失效模式的确定方法，包括：获取芯片在多个测试电压下的失效比特；对所获取到的失效比特进行失效模式运算，获得至少一个失效比特组以及每一个失效比特组的失效模式，其中，所述失效比特组包括至少一个测试电压下的失效比特；基于所述失效比特组的失效模式，确定所述失效比特组中失效比特的失效模式。

较之现有在每个测试电压下单独进行失效分析的处理方式，本实施方案通过将所有测试电压的失效比特叠加后一起进行失效模式运算，能够有效避免误判，提高芯片失效分析的准确度。具体而言，将多个测试电压下的失效比特整合起来一起进行失效模式运算，从而将所有测试电压下的失效比特统一划分成至少一个失效比特组。由于失效比特组是全测试电压叠加层面的分组结果，因而针对失效比特组的失效模式运算结果不会受到单一测试电压下测试结果的影响。相应的，失效比特组的失效模式即为该组中各失效比特的失效模式，且该失效模式为所有测试电压共用，从而更精准地体现失效比特的实际失效原因，便于后续失效分析。

进一步，根据所述失效比特组的失效比特在所述多个测试电压下的失效情况，确定所述失效比特组中失效比特的失效类型。较之现有以比特级别进行失效类型判别的技术方案，本实施方案以失效模式级别进行失效类型判别，其中，所述失效类型包括硬失效和软失效。具体而言，通过引入“组”概念，不再是逐个失效比特的统计在所有测试电压下的出现次数，而是以失效比特组为单位，根据该组中的失效比特在各自测试电压下的失效情况来区分失效比特组整体属于硬失效还是软失效。由此，能够得到每个失效比特在所属失效模式下的具体失效类型的准确归属。

附图说明

图1至图4是现有技术中芯片失效模式运算的示意图；

图5是本发明实施例一种芯片失效模式的确定方法的流程图；

图6是本实施方案一种芯片失效模式运算的示意图；

图7是本发明实施例一种失效比特的失效类型确定过程的流程图；

图8是本发明实施例一种芯片失效模式的确定装置的结构示意图。

具体实施方式

如背景技术所言，现有技术所采用的失效模式分类以及硬/软失效判别逻辑存在缺陷，导致对芯片的失效分析准确度低。

具体而言，在工艺研发阶段，一片晶圆的失效比特数量动辄千万比特级别。现有技术对这些千万级别的失效比特进行失效模式运算分类的具体方法如下：

将每个测试电压下的所有失效比特根据失效模式的定义，分别对每个测试电压的失效比特进行失效模式运算。其中，失效模式可以包括单比特(即单个失效比特，SingleBit，简称SBit)、单条字线(Single Wordline，简称WL，也称Single Column)、单条位线(即单条位线上出现超过指定比例的失效比特，Single Bitline，简称BL)、行方向连续两个失效比特(即单条字线上出现连续两个失效比特，Double Bit Row，简称DBR)以及列方向连续两个失效比特(Double Bit Column，简称DBC)等多种分类。

假设失效模式运算时采用的判断优先级从高到低依次为：BL、WL、DBR、DBC和SBit。每个测试电压的失效比特按此判断优先级依次进行判断，直到失效比特可归属到某一种失效模式结束，即每个失效比特会被运算归属到唯一的一种失效模式。每个测试电压下的千万级别数量的失效比特通过上述运算就被归类为十万级别数量的失效模式。后续工程师可以对这些失效模式进行数据分析。

图1至图3示出按现有技术分别对0.72V、0.9V和1.08V测试电压下的失效比特进行失效模式运算的结果。图1示出的是芯片包括的多个存储块(memory block)中单个存储块在各测试电压下的测试结果比特图，图中每一方格代表一个比特，粗线框出的方格为存储块在对应测试电压下的失效比特，按失效比特在存储块中的位置进行标号，横轴为字线纵轴为位线(反之亦可)。

例如，按前述判断优先级进行失效模式运算可以得到，图1所示0.72V测试电压下，失效比特b1和b2的失效模式为DBC，失效比特b5的失效模式为SBit，失效比特b8和b9的失效模式为DBC。

同样，按前述判断优先级进行失效模式运算可以得到，图2所示0.9V测试电压下，失效比特b1和b2的失效模式为DBC，失效比特b3,b5,b7-b9的失效模式为Single Column。

同样，按前述判断优先级进行失效模式运算可以得到，图3所示1.08V测试电压下，失效比特b1的失效模式为SBit，失效比特b3-b9的失效模式为Single Column。

也就是说，现有的失效模式运算最终会在每个测试电压下分别得到一套失效模式运算结果。但是，这样的失效模式运算方法存在较大的误判风险。

以图1至图3中失效比特b1和失效比特b2为例，失效比特b1在三个测试电压下均失效，虽然失效比特b2在1.08V测试电压下通过(pass)了，但实际上这两个失效比特极有可能是由于某些共性原因而失效的，只不过失效比特b2出于某些因素正巧通过了1.08V的测试。则现有技术在每个测试电压下分别计算失效模式时，会将这种共性问题导致的失效误判呈单个比特的问题对应的失效模式，如图3所示1.08V测试电压下就将失效比特b1的失效模式错误的分类为SBit。这样的误判会影响后续失效模型的推导，使得工程师无法准确分析芯片失效原因。

另一方面，现有技术对这些千万级别的失效比特进行软失效和硬失效的运算判断方法如下：

计算测试结果的每一个失效比特在每个测试电压的出现次数，假设共有3个测试电压，则在3个测试电压中出现3次的失效比特为硬失效，在3个测试电压出现次数少于3次(即1次或2次)的失效比特为软失效。然后，把判断为软失效的所有失效比特按前述失效模式运算方法分类得到软失效的失效比特的所有失效模式。把判断为硬失效的所有失效比特按前述失效模式运算方法分类得到硬失效的失效比特的所有失效模式。

例如，将图1至图3所示三种测试电压下的测试结果按比特级别(bit level)叠加得到图4所示结果，每一失效比特上的数字代表该失效比特在三个测试电压下的出现次数。

参见图4，失效比特b1在三个测试电压下均失效因而为硬失效，按前述判断优先级可以确定其失效模式为SBit。因此，失效比特b1在硬/软失效的失效类型判别结果为SBithard。

同样，失效比特b2在三个测试电压中的出现次数为2次因此为软失效，按前述判断优先级可以确定其失效模式为SBit。因此，失效比特b2在硬/软失效的失效类型判别结果为SBit soft。

以此类推，可以确定失效比特b3和b4为DBC soft，失效比特b5为SBit hard，失效比特b6和b7为DBC soft，失效比特b8和b9为DBC hard。

也就是说，针对图1至图3示出的芯片在三个测试电压下的失效比特，采用现有技术一共会运算得到图4所示的软失效/硬失效分类及其对应的6种失效模式。

但是，现有技术在对硬失效和软失效的运算及其失效模式的分类会出现错误。以失效比特b1和b2为例，从图1和图2所示的测试结果可以发现，这两个失效比特极有可能是因为某些共性原因而失效的。但由于失效比特b2在图3所示测试电压下通过了，导致按图4叠加结果进行硬/软失效分类时将这两个失效比特独立地确定为两种失效模式。也即，参考图4，失效比特b1和失效比特b2真正的失效模式分类结果应当为DBC soft，而非按现有技术所得到的一个SBit hard和一个SBit soft。

类似的，图4中失效比特b3-b9的真正的失效模式分类结果应当为Single Columnsoft，而非现有技术所得到的DBC soft、SBit hard、DBC soft和DBC hard。

本申请发明人经过分析发现，造成上述问题的原因之一在于，现有技术是以比特级别进行硬/软失效分类的，也即在判断硬/软失效时完全依据失效比特在所有测试电压中的出现次数进行，这就导致如图4中失效比特b1和b2这样的情况会被误判成一个硬失效和一个软失效。并且，按硬失效和软失效分别进行失效模式分类也进一步割裂了失效比特之间的联系，导致一些原本为多个失效比特共同对应的失效模式被误判成单个失效比特对应的失效模式，如图4中失效比特b3-b9。

造成上述问题的原因之二在于，现有技术在进行失效模式运算是每个测试电压单独运算的，这同样会导致一些原本为多个失效比特共同对应的失效模式被误判成单个(或部分)失效比特对应的失效模式，如图3中失效比特b1。

为解决上述技术问题，本发明实施例提供一种芯片失效模式的确定方法，包括：获取芯片在多个测试电压下的失效比特；对所获取到的失效比特进行失效模式运算，获得至少一个失效比特组以及每一个失效比特组的失效模式，其中，所述失效比特组包括至少一个测试电压下的失效比特；基于所述失效比特组的失效模式，确定所述失效比特组中失效比特的失效模式。

本实施方案通过将所有测试电压的失效比特叠加后一起进行失效模式运算，能够有效避免误判，提高芯片失效分析的准确度。具体而言，将多个测试电压下的失效比特整合起来一起进行失效模式运算，从而将所有测试电压下的失效比特统一划分成至少一个失效比特组。由于失效比特组是全测试电压叠加层面的分组结果，因而针对失效比特组的失效模式运算结果不会受到单一测试电压下测试结果的影响。相应的，失效比特组的失效模式即为该组中各失效比特的失效模式，且该失效模式为所有测试电压共用，从而更精准地体现失效比特的实际失效原因，便于后续失效分析。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5是本发明实施例一种芯片失效模式的确定方法的流程图。

本实施方案可以应用于芯片设计、制造场景。该确定方法可以由执行或辅助测试的设备执行，如可以由自动测试设备(Automatic Test Equipment，简称ATE)或者与ATE本地或者远程耦接的计算设备执行。

具体地，本实施方案可以用于确定存储芯片的失效模式，如SRAM芯片的失效模式运算。在实际应用中，还可以根据需要将本实施方案应用至其他类型芯片的失效分析场景。

更为具体地，参考图5，本实施例所述芯片失效模式的确定方法可以包括如下步骤：

步骤S101，获取芯片在多个测试电压下的失效比特；

步骤S102，对所获取到的失效比特进行失效模式运算，获得至少一个失效比特组以及每一个失效比特组的失效模式，其中，所述失效比特组包括至少一个测试电压下的失效比特；

步骤S103，基于所述失效比特组的失效模式，确定所述失效比特组中失效比特的失效模式。

进一步，芯片可以包括多个存储块(memory block)，其中每一存储块可以包括多个比特。例如，图6四幅图中左边三幅示出的就是单个存储块在不同测试电压下的测试结果示意图，图中每个测试电压下仅示例性的展示10个左右的失效比特，在实际应用中每个测试电压下的失效比特是千万数量级的。需要指出的是，图6是为了方便理解而将失效比特以比特图的形式进行展示，在实际应用中，芯片在测试电压下的失效比特可以是以数据列表(list)的形式体现的。

本实施例是以单个存储块上失效比特的失效模式运算为例进行具体阐述的。相应的，步骤S101中可以是以存储块为单位叠加芯片在多个测试电压下的失效比特。例如，对于每一存储块，将该存储块在多个测试电压下的所有失效比特相叠加，以得到叠加结果。相应的，步骤S101可以包括步骤：获取每一存储块在多个测试电压下的失效比特；基于每一存储块所获得失效比特，获取芯片在多个测试电压下的失效比特。

在一个具体实施中，多个测试电压可以是芯片实际测试的所有测试电压。也即，将所有测试电压的所有失效比特叠加，得到叠加结果。如图6左边三幅三个测试电压的所有失效比特，叠加可以得到图6右边那副图例所示的叠加结果，图6右侧图例的叠加结果与图4的区别在于，图6叠加得到的叠加结果不会叠加每个失效比特在三种测试电压下的出现次数。

在一个变化例中，多个测试电压可以选取自预设测试电压集合，所述预设测试电压集合可以是芯片所需进行测试的所有测试电压。例如，用户可以指定仅叠加所有测试电压中的部分测试电压的失效比特，以得到叠加结果。由此，能够减小计算量和运算复杂度，还能排除有些肯定会失效的测试电压下的测试结果对失效分析的干扰。

相应的，在本变化例中，在步骤S101之前，还可以包括步骤：接收叠加指示信息，其中，所述叠加指示信息用于指示需要叠加的所述多个测试电压。例如，叠加指示信息可以是由用户发出的，用户可以为工程师。相应的，步骤S101可以包括步骤：获取芯片在叠加指示信息中指示的多个测试电压里每一个测试电压下的失效比特；将所获取的失效比特进行叠加，获取所述芯片在多个测试电压下的失效比特。

在一个变化例中，可以根据各测试电压下失效比特的差异选取需要叠加的测试电压。例如，对于所有测试电压，可以仅选取测试结果(即失效比特的分布)不同的测试电压进行叠加，以兼顾叠加结果全面性和低运算量。

在一个具体实施中，步骤S102可以包括步骤：按判断优先级由高到低的顺序遍历预设失效模式集合中的失效模式，以将获取得到的失效比特归类成至少一个失效比特组，并确定各失效比特组的失效模式，其中，所述预设失效模式集合包括多个失效模式及判断优先级。

具体地，预设失效模式集合可以包括前述判断优先级(priority)，以及按判断优先级排序的各失效模式的设置(configuration)。

进一步，根据预设失效模式集合对叠加结果中的失效比特进行数学判断，从而将所有失效比特依次归类到满足特定设置条件的失效模式。

例如，参考图6，执行步骤S102可以得到三个失效比特组和对应的失效模式：失效比特组1包括失效比特b1和b2，对应失效模式为DBC；失效比特组2包括失效比特b3和b4，对应失效模式为DBC；失效比特组3包括失效比特b5-b11，对应失效模式为Single Column。

由此，叠加全测试电压(或指定的部分测试电压)下的测试结果并进行失效模式运算，得到每一组失效比特组及该组失效比特组的失效模式，本实施方案所述失效比特组是全测试电压叠加层面的分组结果。

针对每一组失效比特组，通过步骤S101和步骤S102即可得到该失效比特组的失效模式。而失效比特组的失效模式即为该组失效比特组中每一失效比特最终的失效模式，对应步骤S103(此时不考虑测试电压)。换言之，基于本实施方案，各失效比特在多个测试电压下最终确定得到唯一的失效模式。

在一个具体实施中，步骤S103可以包括步骤：对于所述失效比特组中的每一失效比特，建立所述失效比特在所述芯片上的位置与所述失效比特组的失效模式之间的对应关系；基于所述对应关系，确定所述失效比特组中失效比特的失效模式。

具体而言，可以建立失效模式ID和其对应失效比特的数据表，所述失效模式ID可以唯一标识失效比特组，优选地可以用于唯一标识同一失效模式下的不同失效比特组。由于同一芯片不同的失效比特组可能归属于同一种失效模式，本实施方案以失效模式ID来区分同一失效模式下的不同失效比特组。

以图6示出的失效比特b1和b2为例，这两个失效比特是执行步骤S102时第一组被分类的失效比特，因而可以将这组失效比特组的失效模式ID(Fail_mode_ID)记为1，运算得到的失效模式为DBC。通过批次号(Lot_ID)、晶圆号(Wafer_No)、所属芯片在晶圆上的x轴坐标(Die_X)、所属芯片在晶圆上的y轴坐标(Die_Y)以及存储ID(Memory_ID)可以确定这组失效比特组的归属信息。其中，存储ID用于唯一标识摆放在芯片不同位置的独立的存储块。起始行(Start_Row)、起始列(Start_Col)、结束行(End_Row)和结束列(End_Col)可以描述这组失效比特组在存储ID里的位置信息，即该DBC的失效Bit组为存储ID“M15”里第3列第103行和第104行的两个比特。用VDD列的“All”字段来表达这组失效比特组为所有测试电压叠加得到的失效比特。由此，可以形成数据表中的一行数据。

依次类推，图6所示芯片的被分类的第二组失效比特(包括失效比特b3和b4)的失效模式ID为2，对应的失效模式也是DBC。被分类的第三组失效比特(包括失效比特b5-b11)的失效模式ID为3，对应的失效模式为Single Column。由此，通过失效模式ID可以区分同为DBC的失效比特组1和失效比特组2。

在实际应用中，不同失效模式下的失效比特组的失效模式ID可以均从1开始编号。

进一步，步骤S103中，每个测试电压的失效比特通过脚本在上述数据表中搜寻得到对应的失效模式ID，将失效模式ID对应的失效模式作为该测试电压下该失效比特的失效模式增加写入所述数据表。

仍然以图6中失效比特b1和b2组成的失效比特组1为例，在0.72V测试电压下的所有失效比特中搜寻失效比特组1范围内的失效比特，并将搜寻到的0.72V对应的失效比特(即0.72V测试电压下失效比特b1和b2)的信息(即前述归属信息和位置信息)分别写入数据表。新写入的两行数据中，“VDD”列均为0.72V，失效模式ID均为1，“VDD”为all时失效模式ID1对应的失效模式“DBC”作为0.72V这组两个失效比特的失效模式记录到新写入的两行数据中。

同理，对其他测试电压，即0.9V和1.08V落入失效比特组1范围内的所有失效比特也做上述处理，得到每一测试电压下每一失效比特的失效模式。需要注意的是，1.08V的数据，从图6中1.08V的失效比特示意图可以看到，对应左上角位置只有一个失效比特(即只有失效比特b1)，反映在写入数据表中的Start_Row为“104”，而其他测试电压的这组失效比特组1的Start_Row为“103”。

虽然从1.08V本身的失效比特来看，失效比特组1只有一个失效比特，失效模式应为SBit。但根据本实施方案其失效模式实际为DBC。因为事实上1.08V的这个失效比特就应该是DBC两个失效比特中的其中一个失效比特，其正确的失效模式就应该是DBC而非SBit。

由此，遍历每组失效比特组的失效模式运算结果，能够建立全测试电压下每一组失效比特组的失效模式和该组中各失效比特在芯片上的位置关系之间的对应关系，进而建立数据表。然后，遍历每一测试电压的每一失效比特，在数据表中查找特定测试电压下的特定失效比特在前述对应关系中对应的失效模式。由此，每一失效比特都能够对应到所属失效模式，且通过失效比特组确定的失效模式能够更为准确地体现失效比特的真实失效情况。

在一个具体实施中，在步骤S103之后，还可以包括步骤：根据所述失效比特组的失效比特在所述多个测试电压下的失效情况，确定所述失效比特组中失效比特的失效类型。

具体地，失效类型可以包括软失效和硬失效，两者代表的物理失效含义不同，对后续物理失效模型的推导非常重要。示例性的，硬失效可以是硬缺陷导致的失效，如接线完全断开或不同接线间短路连接导致的缺陷，软缺陷可以是软缺陷导致的失效，如高阻、器件性能满足不了要求等缺陷。

进一步，若所述失效比特组包括的失效比特在所述多个测试电压下均失效，则确定所述失效比特组中各失效比特为硬失效。

进一步，若所述失效比特组中任一失效比特在至少一个测试电压下未失效，则确定所述失效比特组中各失效比特为软失效。

在一个具体实施中，参考图7，以失效比特组级别确定失效比特的失效类型的具体过程可以包括如下步骤：

步骤S201，对于所述多个测试电压中的每一测试电压，对芯片在所述测试电压下的失效比特进行失效模式运算，得到所述失效比特组中失效比特在测出该失效比特的测试电压下的候选失效模式；

步骤S202，比较所述失效比特组中失效比特在所有测出该失效比特的测试电压下的候选失效模式是否一致；

若比较结果为一致，则执行步骤S203，确定所述失效比特组中各失效比特为硬失效；

若比较结果为不一致，则执行步骤S204，确定所述失效比特组中各失效比特为软失效。

具体地，步骤S201中，每个测试电压的失效比特分别遍历预设失效模式集合进行失效模式运算，分别得到各测试电压的各失效比特的候选失效模式(Fail_mode_VDD)。

进一步，候选失效模式可以用于表征失效比特在特定测试电压下的失效模式运算结果。

例如，参考图6，失效模式ID为1的失效比特组1的失效模式为DBC，而1.08V测试电压下单独针对失效比特组1范围内的失效比特运算得到的候选失效模式为SBit。

同理，单独看图6中0.72V测试电压下最右侧那一列的3个失效比特(即失效比特b3、b10和b11)，不满足失效模式为Single Column的设置条件“一列包含过半数失效比特(1Column with>＝50％fail bits)”，而满足失效模式为Single_Dash_Column的设置条件“一列包含至少1％的失效比特(1Column with>＝1％fail bits)”。因此，从0.72V本身的失效比特来看，失效比特组3的失效模式运算结果为Single_Dash_Column，将Single_Dash_Column写入数据表中该组失效比特组在0.72V对应行数据的“Fail_mode_VDD”中。同时，0.72V中的失效比特b4、b1和b11为失效模式ID为3的失效比特组3范围内的失效比特，即图6中“叠加”示意图的最右侧那一列。叠加示意图中的失效比特组3满足Single_Column的设置条件“1Column with>＝50％fail bits”，因此在步骤S102中被运算判定为属于失效模式Single Column。因此事实上，0.72V这三个失效比特应该是失效模式Single_Column的一部分，其正确的失效模式就应该是Single_Column而非Single_Dash_Column。

进一步，步骤S202中，判断同一失效模式ID是否所有测试电压的候选失效模式都相同。

例如，继续参考图6，失效模式ID为1的失效比特组1范围内的失效比特b1和b2，在0.72V和0.9V测试电压下的候选失效模式为DBC，在1.08V测试电压下的候选失效模式为SBit。由于不是所有测试电压的候选失效模式都相同，因而失效比特组1为软失效，失效模式为步骤S102确定得到的DBC，记作DBC soft。而现有技术以比特级别的角度，用每一个失效比特在每个测试电压的出现次数作为软/硬失效的判断标准，将失效比特组1的soft DBC错误地判断成了一个SBit hard和一个SBit soft，如图4所示。

又例如，继续参考图6，失效模式ID为2的失效比特组2范围内的失效比特b3和b4，在三个测试电压下的候选失效模式均为DBC。由于在所有测试电压的候选失效模式都相同，因而失效比特组2为硬失效，失效模式为步骤S102确定得到的DBC，记作DBC hard。

再例如，继续参考图6，失效模式ID为3的失效比特组3在0.72V测试电压下的候选失效模式为Single Dash Column，在0.9V和1.08V测试电压下的候选失效模式为SingleColumn。由于不是所有测试电压的候选失效模式都相同，因而失效比特组3为软失效，失效模式为步骤S102确定的Single_Column，记作Single Column soft。而现有技术将失效比特组3错误地判断成了4个失效模式，如图4所示。

由此，针对每一组失效比特组中的每一失效比特，对测出该失效比特的每个测试电压分别得出一个结果(Fail_mode_VDD)，然后比较同一组内的这些结果是否一致，一致则硬失效，不一致则软失效。也就是说，通过建立失效比特和失效模式ID的对应关系，用不同测试电压的失效模式相同与否，而不是失效比特出现次数来判断软失效和硬失效。

由上，采用本实施方案，通过将所有测试电压的失效比特叠加后一起进行失效模式运算，能够有效避免误判，提高芯片失效分析的准确度。具体而言，将多个测试电压下的失效比特整合起来一起进行失效模式运算，从而将所有测试电压下的失效比特统一划分成至少一个失效比特组。由于失效比特组是全测试电压叠加层面的分组结果，因而针对失效比特组的失效模式运算结果不会受到单一测试电压下测试结果的影响。相应的，失效比特组的失效模式即为该组中各失效比特的失效模式，且该失效模式为所有测试电压共用，从而更精准地体现失效比特的实际失效原因，便于后续失效分析。

进一步，本实施方案以失效模式级别进行失效类型判别，其中，所述失效类型包括硬失效和软失效。具体而言，通过引入“组”概念，不再是逐个失效比特的统计在所有测试电压下的出现次数，而是以失效比特组为单位，根据该组中的失效比特在各自测试电压下的失效情况来区分失效比特组整体属于硬失效还是软失效。由此，能够得到每个失效比特在所属失效模式下的具体失效类型的准确归属。

图8是本发明实施例一种芯片失效模式的确定装置的结构示意图。本领域技术人员理解，本实施例所述芯片失效模式的确定装置3可以用于实施上述图5至图7所述实施例中所述的方法技术方案。

具体地，参考图8，本实施例所述芯片失效模式的确定装置3可以包括：获取模块31，用于获取芯片在多个测试电压下的失效比特；处理模块32，用于对所获取到的失效比特进行失效模式运算，获得至少一个失效比特组以及每一个失效比特组的失效模式，其中，所述失效比特组包括至少一个测试电压下的失效比特；确定模块33，基于所述失效比特组的失效模式，确定所述失效比特组中失效比特的失效模式。

关于所述芯片失效模式的确定装置3的工作原理、工作方式的更多内容，可以参照上述图5至图7中的相关描述，这里不再赘述。

进一步地，本发明实施例还公开一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器运行时执行上述图5至图7所示实施例中任一所述的方法技术方案。优选地，所述计算机可读存储介质可以包括诸如非挥发性(non-volatile)存储器或者非瞬态(non-transitory)存储器等计算机可读存储介质。所述计算机可读存储介质可以包括ROM、RAM、磁盘或光盘等。

进一步地，本发明实施例还公开一种终端，包括存储器和处理器，所述存储器上存储有能够在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行上述图5至图7所示实施例中任一所述的方法技术方案。具体地，所述终端可以为计算机、服务器等设备。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。