存储单元及其数据读写方法、存储阵列

技术领域

本发明实施例涉及存储器技术领域，尤其涉及一种存储单元及其数据读写方法、存储阵列。

背景技术

非挥发性的磁性随机存储器(Magnetic Random Access Memory，MRAM)是一种以存储器的电阻性质来存储数据的随机存储器，其采用磁化方向不同所导致的存储器电阻值不同来记录存数据。但是，随着科技的发展，存储密度的逐渐增大，如何在保证MRAM写入(或编程)驱动能力的情况下，进一步提高MRAM的综合性能、提高集成度为当前亟待解决的技术难题。

发明内容

针对上述存在问题，本发明实施例提供一种存储单元及其数据读写方法、存储阵列，以减小存储单元的尺寸，提高包括该存储单元的存储阵列的集成度。

第一方面，本发明实施例提供了一种存储单元，包括：位线、隧道结和四个存取晶体管；

各所述存取晶体管的源极均与所述隧道结的第一端电连接；所述隧道结的第二端与所述位线电连接；所述位线沿第一方向延伸；

各所述存取晶体管对应的有源区相互隔离；各所述存取晶体管对应的有源区的长边延伸方向相同，且所述有源区的长边延伸方向与所述第一方向具有第一夹角θ；其中，θ为非直角。

第二方面，本发明实施例还提供了一种存储单元的数据读写方法，所述存储单元的各存取晶体管的有源区还包括漏极和沟道区，且所述源极和所述漏极分别位于所述沟道区的相对两侧；各所述存取晶体管还包括栅极；

所述数据读写方法包括数据写入阶段；

所述隧道结的第二端接收所述位线传输的高电平信号，所述存取晶体管的漏极接收低电平信号，以及各所述存取晶体管的栅极接收栅极控制信号，控制各所述存取晶体管的源极和漏极导通，以进行第一写入操作；

和/或，所述隧道结的第二端接收所述位线传输的低电平信号，所述存取晶体管的漏极接收高电平信号，以及各所述存取晶体管的栅极接收栅极控制信号，控制各所述存取晶体管的源极和漏极导通，以进行第二写入操作。

第三方面，本发明实施例还提供一种存储阵列，包括：多个上述存储单元；各所述存储单元的隧道结阵列排布；

其中，第一方向为各所述存储单元的隧道结的列方向，第二方向为各所述存储单元的隧道结的行方向。

本发明实施例提供的存储单元及其数据读写方法、存储阵列，通过将存储单元中各存取晶体管的有源区的长边延伸方向设置为与位线的延伸方向具有第一夹角θ，且θ为非直角，即各存取晶体管的有源区倾斜设置，以使各存取晶体管能够密集排布，有利于减小存储单元的尺寸，从而将该存储单元用于存储阵列中时，能够提高存储阵列的集成度。

附图说明

图1是本发明实施例提供的一种存储单元的等效电路结构示意图；

图2是本发明实施例提供的一种存储单元的俯视结构示意图；

图3是本发明实施例提供的又一种存储单元的俯视结构示意图；

图4是图3中A-A'截面的一个膜层结构示意图；

图5是本发明实施例提供的一种存储单元的数据读写方法的流程图；

图6是本发明实施例提供的一种存储单元的数据读写方法的时序图；

图7是本发明实施例提供的一种存储阵列的结构示意图；

图8是本发明实施例提供的又一种存储阵列的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

本发明实施例提供了一种存储单元，该存储单元为非挥发性的磁性存储单元，可设置于MRAM中。图1是本发明实施例提供的一种存储单元的等效电路结构示意图，图2是本发明实施例提供的一种存储单元的俯视结构示意图。结合图1和图2所示，存储单元100包括位线BL、隧道结20和四个存取晶体管(11、12、13和14)；该存储单元100还包括有源区(111、121、131和141)，即存取晶体管11位于有源区111，存取晶体管12位于有源区121，存取晶体管13位于有源区131，存取晶体管14位于有源区141；各存取晶体管(11、12、13、14)的源极均与隧道结20的第一端电连接；隧道结20的第二端与位线BL电连接。如此，可通过分别向隧道结20的两端输入相应的电信号，控制隧道结20中的自由层的磁化方向发生变化，以使数据信号写入该存储单元；或者，通过向隧道结20的第二端输入相应的电信号，并控制各存取晶体管(11、12、13、14)导通，以读取存储单元100中存储的数据。同时，由于存储单元100包括四个存取晶体管(1、12、13和14)，且各存取晶体管(11、12、13、14)的源极均与隧道结20的第一端电连接，能够在写入数据信号时同时控制四个存取晶体管(11、12、13、14)导通，使得四个存取晶体管(11、12、13、14)均能够传输电信号至隧道结20的第一端，以使隧道结20的第一端能够接收到较强的电信号，增加驱动(写入或编程)能力，有利于数据信号的存储。其中，该存取晶体管(11、12、13、14)还可以包括栅极。

继续结合参考图1和图2，存储单元100的位线BL沿第一方向Y延伸；此时，各存取晶体管(11、12、13、14)对应的有源区(111、121、131、141)相互隔离，即存取晶体管11对应的有源区111、存取晶体管12对应的有源区121、存取晶体管13对应的有源区131以及存取晶体管14对应的有源区141相互隔离；同时，存取晶体管11对应的有源区111、存取晶体管12对应的有源区121、存取晶体管13对应的有源区131以及存取晶体管14对应的有源区141的长边延伸方向相同，且存取晶体管11对应的有源区111、存取晶体管12对应的有源区121、存取晶体管13对应的有源区131以及存取晶体管14对应的有源区141的长边延伸方向P与第一方向Y具有第一夹角θ；其中，θ≠n(π/2)，n为自然数，即θ为非直角。如此，通过将各存取晶体管的有源区的长边延伸方向与位线的延伸方向之间的第一夹角θ设置为非90°的整数倍，以使隧道结和四个存取晶体管的密排，从而能够减少存储单元的尺寸，有利于提高存储单元在存储阵列中的集成度。

示例性的，继续结合参考图1和图2，当四个存取晶体管分别为第一存取晶体管11、第二存取晶体管12、第三存取晶体管13和第四存取晶体管14时，第一存取晶体管11的有源区111的长边可与第二存取晶体管12的有源区121的长边相对设置，第三存取晶体管13的有源区131和第四存取晶体管14的有源区141均位于第一存取晶体管11的有源区111与第二存取晶体管12的有源区121之间；第三存取晶体管13的有源区131的短边与第四存取晶体管14的有源区141的短边相对设置。

可选的，继续结合参考图1和图2，当四个存取晶体管分别为第一存取晶体管11、第二存取晶体管12、第三存取晶体管13和第四存取晶体管14时，隧道结20在各存取晶体管的有源区所在膜层的正投影至少覆盖第一存取晶体管11的有源区111和第二存取晶体管12的有源区121之间至少部分区域，且至少覆盖第三存取晶体管13的有源区131和第四存取晶体管14的有源区141之间至少部分区域，从而能够有利于各存取晶体管(11、12、13、14)与隧道结的第一端之间的电连接。

可选的，继续结合参考图1和图2，存储单元100中还可以设置有连接结构30；该连接结构30在各存取晶体管的有源区的正投影与四个存取晶体管的有源区均具有交叠；各存取晶体管的源极均通过该连接结构30与隧道结20的第一端电连接。

具体的，当四个存取晶体管分别为第一存取晶体管11、第二存取晶体管12、第三存取晶体管13和第四存取晶体管14时，连接结构30在存取晶体管的有源区的正投影与第一存取晶体管11的有源区、第二存取晶体管12的有源区、第三存取晶体管13的有源区和第四存取晶体管14的有源区均具有交叠；此时，可通过插塞等电接触结构使连接结构30的一侧分别与第一存取晶体管11的源极、第二存取晶体管12的源极、第三存取晶体管13的源极和第四存取晶体管14的源极电连接，连接结构30的另一侧可直接或间接与隧道结20的第一端电连接。如此，能够使第一存取晶体管11的源极、第二存取晶体管12的源极、第三存取晶体管13的源极和第四存取晶体管14的源极均通过连接结构30与隧道结20的第一端电连接，从而能够简化设计，降低成本，提高产品良率。

可选的，存储单元还包括至少一条字线和至少一条源极线，且字线沿第二方向延伸；其中，第一方向与第二方向交叉；此时，各存取晶体管还包括沟道区和漏极，且源极和漏极分别位于沟道区相对的两侧；各存取晶体管的栅极与字线电连接；各存取晶体管的漏极与源极线电连接。

在本具体实施例中，将所述存取晶体管中通过所述连接结构30与所述隧道结20电连接的称之为源极、并将与所述源极线电连接的称之为漏极，只是为了便于区分所述存取晶体管中的两个电极，以更清楚地描述本具体实施例所提供的存储单元的结构，并不因此限定保护范围。本领域技术人员也可以根据实际需要，将将所述存取晶体管中通过所述连接结构30与所述隧道结20电连接的称之为漏极、相应将与所述源极线电连接的称之为源极。

示例性的，图3是本发明实施例提供的又一种存储单元的俯视结构示意图。结合图1和图3所示，存储单元100的四个存取晶体管分别为第一存取晶体管11、第二存取晶体管12、第三存取晶体管13和第四存取晶体管14；存储单元100的至少一条字线可以包括第一字线WL1、第二字线WL2和第三字线WL3，且第一字线WL1、第二字线WL2以及第三字线WL3沿第一方向依次排列，即第一字线WL1、第二字线WL2以及第三字线WL3沿位线BL的延伸方向排列。其中，第三存取晶体管13的栅极与第一字线WL1电连接；第一存取晶体管11的栅极和第二存取晶体管12的栅极均与第二字线WL2电连接；第四存取晶体管14的栅极与第三字线WL3电连接。

此时，第一字线WL1在各存取晶体管的有源区的正投影与第一存取晶体管11的有源区111和第三存取晶体管13的有源区131具有交叠；第二字线WL2在各存取晶体管的有源区的正投影与第一存取晶体管11的有源区111和第二存取晶体管12的有源区121具有交叠；第三字线WL3在各存取晶体管的有源区的正投影与第四存取晶体管14的有源区141和第二存取晶体12管的有源区121具有交叠。

如此，第一字线WL1传输的栅极控制信号能够控制第三存取晶体管13的源极和漏极导通，第二字线WL2传输的栅极控制信号能够控制第一存取晶体管11的源极和漏极以及控制第二存取晶体管12的源极和漏极导通，第三字线WL3传输的栅极控制信号能够控制第四存取晶体管14的源极和漏极导通，使得数据信号能够通过导通的存取晶体管传输至隧道结20的第一端，或者隧道结20中存储的数据信号能够通过导通的存取晶体管输出。其中，四个存取晶体管的沟道掺杂类型可以相同，以使第一字线WL1、第二字线WL2和第三字线WL3传输相同的栅极控制信号，能够同时控制第一存取晶体管11、第二存取晶体管12、第三存取晶体管13和第四存取晶体管14的源极和漏极导通。同时，位线BL和字线(WL1、WL2、WL3)均可以为直线，且位线BL可以沿第一方向Y延伸，字线(WL1、WL2、WL3)可以沿与第一方向Y垂直的第二方向X延伸。

相应的，存储单元100的至少一条源极线可以包括第一源极线SL1、第二源极线SL2和第三源极线SL3，且第一源极线SL1、第二源极线SL2和第三源极线SL3具有相同的延伸方向，第一源极线SL1、第二源极线SL2以及第三源极线SL3沿第一方向Y依次排列，即第一源极线SL1、第二源极线SL2以及第三源极线SL3与第一字线WL1、第二字线WL2和第三字线WL3的排列方向相同。当存储单元100中存取晶体管的源极为该存取晶体管的源极，存取晶体管的漏极为该存取晶体管漏极时，第三存取晶体管13的漏极可与第一源极线SL1电连接，第一存取晶体管11的漏极和第二存取晶体管12的漏极均可与第二源极SL2线电连接；第四存取晶体管14的漏极与可第三源极线SL3电连接。

此时，第一源极线SL1在各存取晶体管的有源区的正投影与第三存取晶体13管的漏极具有交叠；第二源极线SL2在各存取晶体管的有源区的正投影与第一存取晶体管11的漏极和12第二存取晶体管的漏极均具有交叠；且第二源极线SL2在各存取晶体管的有源区所在膜层的正投影还与隧道结20在各存取晶体管的有源区所在膜层的正投影具有交叠；第三源极线SL3在各存取晶体管的有源区的正投影与第四存取晶体管14的漏极具有交叠。

如此，当控制第三存取晶体管13的源极和漏极导通时，第一源极线SL1传输的数据信号能够依次通过第三存取晶体管13的漏极和源极传输至隧道结20的第一端，或者隧道结20中存储的数据信号能够依次通过第三存取晶体管13的源极和漏极以及第一源极线SL1输出；当控制第一存取晶体管11的源极和漏极导通时，第二源极线SL2传输的数据信号能够依次通过第一存取晶体管11的漏极和源极传输至隧道结20的第一端，或者隧道结20中存储的数据信号能够依次通过第一存取晶体管11的源极和漏极以及第二源极线SL2输出；当控制第二存取晶体管12的源极和漏极导通时，第二源极线SL2传输的数据信号能够依次通过第二存取晶体管12的漏极和源极传输至隧道结20的第一端，或者隧道结20中存储的数据信号能够依次通过第二存取晶体管12的源极和漏极以及第二源极线SL2输出；当控制第四存取晶体管14的源极和漏极导通时，第三源极线SL3传输的数据信号能够依次通过第四存取晶体管14的漏极和源极传输至隧道结20的第一端，或者隧道结20中存储的数据信号能够依次通过第四存取晶体管14的源极和漏极以及第三源极线SL3输出。

可选的，当存储单元中包括存取晶体管、隧道结、位线、字线和源极线时，可以在衬底上形成相应的功能膜层，该衬底例如可以为硅衬底等。例如，图4是图3中A-A'截面的一个膜层结构示意图。如图4所示，存储单元100可以包括衬底110，该衬底110例如可以为硅基衬底，通过在对该衬底110中的特定区域形成浅沟槽隔离(STI)1010，以使各存取晶体管的有源区相互隔离，需要注意的是，图4中STI仅是示意图，实际结构、尺寸本领域技术人员可根据需要自行设置；存取晶体管的有源区(111和121)中设置有沟槽，且部分字线(WL2)位于存取晶体管的有源区(111和121)的沟槽内，使得位于沟槽内的字线可作为存取晶体管的栅极；此时，沟槽侧壁可设置相应的绝缘材料，即栅极绝缘层，以使存取晶体管的栅极与其有源区的沟道区相互隔离，需要注意的是，图中的栅极仅为示意图，栅极在沟槽中的实际高度会因实际需要做不同设计，本实施例对此不做任何限定，且也并不限定为埋栅晶体管形式，也可为非埋栅形式，比如平面晶体管形式、垂直栅晶体管形式等；源极线(SL2)位于字线(WL2)背离衬底110的一侧，该源极线(SL2)可通过相应的连接通孔与存取晶体管的漏极电连接；连接结构30位于源极线(SL2)背离衬底110的一侧，此时连接结构30可以通过相应的插塞或连接通孔等与存取晶体管的源极电连接；隧道结20位于连接结构30背离衬底110的一侧，即隧道结20的第一端可与连接结构30直接接触，以能够通过该连接结构与各存取晶体管的源极电连接，图4显示的为隧道结20的第一端与连接结构30直接接触的情形，本具体实施例也不限定于此，本领域技术人员可根据需要自行设置间接电连接的形式；位线BL位于隧道结20背离衬底110的一侧，即位线BL可与隧道结20的第二端直接接触，以使位线CL直接与隧道结20的第二端电连接，同理，位线BL与隧道结20也可间接电连接，本具体实施例不做任何限定。

本发明实施例还提供一种存储单元的数据读写方法，该数据读写方法可采用本发明实施例提供的存储单元执行，因此该存储单元的数据读写方法具备本发明实施例提供的存储单元的有益效果，相同之处可参照上述对本发明实施例提供的存储单元的描述，在此不再赘述。

相应的，存储单元至少包括位线、隧道结和四个存取晶体管；且各存取晶体管包括源极、漏极和沟道区，且源极和漏极分别位于沟道区的相对两侧；各存取晶体管还包括栅极。图5是本发明实施例提供的一种存储单元的数据读写方法的流程图。如图5所示，存储单元的数据读写方法包括：数据写入阶段S110和数据读取阶段S120；其中，数据写入阶段包括第一写入操作和/或第二写入操作；

S110、隧道结的第二端接收位线传输的高电平信号，存取晶体管的漏极接收低电平信号，以及各存取晶体管的栅极接收栅极控制信号，控制各存取晶体管的源极和漏极导通，以进行第一写入操作；和/或，隧道结的第二端接收位线传输的低电平信号，存取晶体管的漏极接收高电平信号，以及各存取晶体管的栅极接收栅极控制信号，控制各存取晶体管的源极和漏极导通，以进行第二写入操作。

S120、隧道结的第二端接收位线传输的高电平信号，存取晶体管的漏极接收低电平信号，以及各存取晶体管的栅极接收栅极控制信号，控制存取晶体管的源极和漏极导通，以进行读取操作。

示例性的，以图1和图3所示的存储单元为例，此时存储单元的四个存取晶体管的沟道掺杂类型相同，例如四个存取晶体管的沟道掺杂类型均为N型，此时各存取晶体管会接收相同的栅极控制信号。图6是本发明实施例提供的一种存储单元的数据读写方法的时序图。结合图1、图3和图6所示，数据写入阶段包括数据“1”的写入阶段和数据“0”的写入阶段；在数据“1”的写入阶段t1，各字线WL1、WL2和WL3传输的高电平的栅极控制信号W1、W2和W3均分别传输至存取晶体管11、12、13和14的栅极，以使各存取晶体管的源极和漏极导通；此时，各源极线SL1、SL2和SL3传输的低电平信号S1、S2和S3分别通过存取晶体管11、12、13和14的源极和漏极传输至隧道结20的第一端；同时，隧道结20的第二端会接收位线BL传输的高电平的读写信号B，使得隧道结20的第一端与第二端之间的自由层和固定层的磁化方向平行，隧道结呈现为低阻状态。在数据“0”的写入阶段t3，各字线WL1、WL2和WL3传输的高电平的栅极控制信号W1、W2和W3均分别传输至存取晶体管11、12、13和14的栅极，以使各存取晶体管的源极和漏极导通；此时，各源极线SL1、SL2和SL3传输的高电平信号S1、S2和S3分别通过存取晶体管11、12、13和14的源极和漏极传输至隧道结20的第一端；同时，隧道结20的第二端会接收位线BL传输的低电平的读写信号B，使得隧道结20的第一端与第二端之间的自由层和固定层的磁化方向反平行，隧道结呈现为高阻状态。当然，本领域技术人员应当理解，本实施例不限定“1”与低阻态对应，“0”与高阻态对应，也可反过来对应。

相应的，在数据读取阶段t5，各字线WL1、WL2和WL3传输的高电平的栅极控制信号W1、W2和W3均分别传输至存取晶体管11、12、13和14的栅极，以使各存取晶体管的源极和漏极导通；同时，隧道结20的第二端会接收位线BL传输的高电平的读写信号B，源极线(SL1、SL2、SL3)施加低电平信号，使得电流从隧道结20的第二端流向隧道结20的第一端；通过检测隧道结20的电阻大小即可读取相应的存储状态。

此外，在存储单元的保持阶段t2、t4和t6，各字线WL1、WL2和WL3传输的低电平的信号，是的使各存取晶体管11、12、13和14均处于断开状态；同时，位线BL上的信号也为低电平的信号，此时即不进行数据写入，也不执行数据读取。

需要注意的是，本具体实施例所称高电平、低电平均为相对的概念(即高电平的电压值高于与其对应的低电平的电压值)，不限定高电平的具体电压值，也不限定低电平的具体电压值。并且也并不限定本具体实施例中不同信号线上施加的高电平均相等，例如所述位线上的高电平与所述字线上的高电平可以为不同电压，也不限定特定信号线在不同阶段的高电平相等，例如所述位线在写“1”时和读取操作时所施加的高电平可以为不同电压值。本领域内技术人员应该理解，根据工艺结点、速度要求、可靠性要求等可自行设置相应高电平和低电平的值。

本发明实施例还提供一种存储阵列，该存储阵列包括本发明实施例提供的存储单元，且各存储单元的隧道结阵列排布；其中，第一方向为各存储单元的隧道结的列方向，第二方向为各存储单元的隧道结的行方向。由于本发明实施例提供的存储阵列包括本发明实施例提供的存储单元，因此可在保证写入或编程能力情况下，具有较高的集成度，提高存储阵列的综合性能。

可选的，图7是本发明实施例提供的一种存储阵列的结构示意图。如图7所示，当每个存储的单元的四个存取晶体管分别为第一存取晶体管、第二存取晶体管、第三存取晶体管和第四存取晶体管时，位于不同行且相邻的两个存储单元中，位于前一行的存储单元为第i行的存储单元1001，位于后一行的存储单元为第i+1行的存储单元1002；其中，第i行的存储单元1001的第四存取晶体管有源区与第i+1行的存储单元1002的第一存取晶体管有源区为一体结构；第i行的存储单元1001的第二存取晶体管的有源区与第i+1行的存储单元1002的第三存取晶体管的有源区为一体结构。如此，位于不同行且相邻的两个存储单元中存取晶体管的有源区设置为一体结构，以进一步节省各存储单元的占用空间，从而能够进一步提高存储阵列的集成度。

可选的，每一存储单元可以包括至少一条字线、至少一条源极线以及位线；位于同一行的存储单元共用字线和源极线；位于同一列的存储单元共用位线。

示例性的，图8是本发明实施例提供的又一种存储阵列的结构示意图。如图8所示，每个存储的单元的四个存取晶体管分别为第一存取晶体管、第二存取晶体管、第三存取晶体管和第四存取晶体管时，每一存储单元100可以包括三条字线、三条源极线和一条位线，三条字线分别为第一字线WL1、第二字线WL2和第三字线WL3，三条源极线分别为第一源极线SL1、第二源极线SL2和第三源极线SL3。其中，各字线(WL1、WL2和WL3)均为沿第二方向X延伸的直线，且各字线(WL1、WL2和WL3)沿第一方向Y排列；各源极线(SL1、SL2和SL3)均为折线，且各源极线(SL1、SL2和SL3)沿第一方向Y排列。位于同一行的各存储单元100的第一存取晶体管和第三存取晶体管共用第一字线WL1，以使该第一字线WL1传输的栅极控制信号能够控制同一行的各存储单元的第一存取晶体管和第三存取晶体管的源极和漏极导通；位于同一行的各存储单元100的第一存取晶体管和第二存取晶体管共用第二字线WL2，以使该第二字线WL2传输的栅极控制信号能够控制同一行的各存储单元的第一存取晶体管和第二存取晶体管的源极和漏极导通；位于同一行的各存储单元100的第四存取晶体管和第二存取晶体管共用第三字线WL3，以使该第三字线WL3传输的栅极控制信号能够控制同一行的各存储单元的第四存取晶体管和第二存取晶体管的源极和漏极导通。

位于同一行的各存储单元100的第三存取晶体管共用第一源极线SL1，以使同一行的各存储单元100的第三存取晶体管的漏极能够接收同一条第一源极线SL1传输的数据信号，或者通过同一条第一源极线SL1能够读取同一行的各存储单元100存储的数据信号；位于同一行的各存储单元100的第一存取晶体管和第二存取晶体管共用第二源极线SL2，以使同一行的各存储单元100的第一存取晶体管和第二存取晶体管的漏极能够接收同一条第二源极线SL2传输的数据信号，或者通过同一条第二源极线SL2能够读取同一行的各存储单元100存储的数据信号；位于同一行的各存储单元100的第四存取晶体管共用第三源极线SL3，以使同一行的各存储单元100的第四存取晶体管的漏极能够接收同一条第三源极线SL3传输的数据信号，或者通过同一条第三源极线SL3能够读取同一行的各存储单元100存储的数据信号。

此外，位于同一列的各存储单元100共用位线BL，以使同一列的存储单元的隧道结的第二端能够接收同一条位线BL传输的读写信号，以使相应的数据信号写入至相应的存储单元100，或者读取相应存储单元100中存储的数据信号。

如此，同一行的各存储单元的能够共用字线和源极线，而同一列的存储单元能够共用位线，能够通过字线传输的栅极控制信号控制定位存储单元所在的行，以及通过位线定位存单元所在的列，从而能够一一对应的向各存储单元中写入数据信号，或者一一对应地读取各存储单元中存储的数据信号。同时，当同一行的各存储单元的能够共用字线和源极线，以及同一列的存储单元共用位线，能够进一步提高存储阵列的集成度。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。