易失性存储器装置及其操作方法以及存储装置

相关申请的交叉引用

本专利文件要求于2020年11月20日提交的、申请号为10-2020-0157128的韩国专利申请的优先权和权益，该韩国专利申请通过引用整体并入本文。

技术领域

本专利文件中公开的技术和实施方案总体涉及一种电子装置，并且更特别地，涉及一种易失性存储器装置、存储装置以及易失性存储器装置的操作方法。

背景技术

存储装置是指被配置成以永久的或临时的方式存储数据的电子组件。每个存储装置可以包括存储数据并且基于来自主机的请求而操作的一个或多个存储介质。存储装置可以包括用于存储数据的存储介质，并且可以进一步包括用于控制存储介质以存储或检索数据的存储器控制器。用作存储介质的存储器装置被分类为易失性存储器装置和非易失性存储器装置。

易失性存储器装置可以仅在供应电力时存储数据。因此，这种易失性存储器装置在没有电力的情况下会丢失数据。易失性存储器装置的示例包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。

非易失性存储器装置可以在没有电力的情况下保持其数据。非易失性存储器装置可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)或闪速存储器。

发明内容

实施例提供一种能够减小单元电容器中生成的漏电流并且降低作为有源待机电流的IDD3N的易失性存储器装置、存储装置以及易失性存储器装置的操作方法。

根据所公开技术的一方面，提供了一种易失性存储器装置，包括：多个存储器单元，按行和列布置并且结构被设计成存储数据；字线，联接到存储器单元，每个字线在行方向上并且联接到按行布置的存储器单元；位线，联接到存储器单元，每个位线在列方向上并且联接到按列布置的存储器单元；行解码器，联接到字线，并且被配置成选择连接到多个存储器单元中的一些存储器单元的字线；列解码器，联接到位线，并且被配置成选择与待存储数据的第一存储器单元的行连接的位线的第一位线组和与已经存储数据的第二存储器单元连接的位线的第二位线组；以及控制逻辑，联接以与行解码器和列解码器通信，并且被配置成在激活时段向行解码器提供第一命令并且向列解码器提供第二命令，该第一命令用于指示易失性存储器装置激活行解码器，该第二命令用于指示易失性存储器装置对多个存储器单元中的一些存储器单元执行操作，其中，行解码器被进一步配置成：从提供第一命令时起到激活行解码器时，将高于接地电压的第一字线电压施加到选择的字线；并且在行解码器被激活的持续时间内，将低于第一字线电压的第二字线电压施加到选择的字线或不对选择的字线施加电压。

根据所公开技术的另一方面，提供了一种存储装置，包括：易失性存储器装置，被配置成临时存储数据；以及存储器控制器，与易失性存储器装置通信，并且被配置成将数据、地址和命令提供到易失性存储器装置，其中易失性存储器装置包括：多个存储器单元；行解码器，被配置成选择连接到多个存储器单元中的一些存储器单元的字线；列解码器，被配置成选择与待存储数据的第一存储器单元连接的第一位线组和与已经存储数据的第二存储器单元连接的第二位线组；以及控制逻辑，被配置成在激活时段将第一命令提供到行解码器并将第二命令提供到列解码器，该第一命令用于指示易失性存储器装置激活行解码器，该第二命令用于指示易失性存储器装置对多个存储器单元中的一些存储器单元执行操作，并且其中行解码器被进一步配置成：在第一时段期间，将高于接地电压的第一字线电压施加到选择的字线，第一时段从提供第一命令时开始并且在行解码器被激活时结束；并且在第二时段期间，将低于第一字线电压的第二字线电压施加到选择的字线，第二时段从第一时段结束时开始并且在激活时段结束时结束。

根据所公开技术的又一方面，提供了一种操作易失性存储器装置的方法，该方法包括：在激活时段中的第一时段期间，将高于接地电压的第一字线电压施加到选择的字线，选择的字线从与易失性存储器装置中包括的存储器单元联接的多个字线之中选择，第一时段从发出激活行解码器的第一命令时开始并且在激活行解码器时结束；并且在激活时段中的第二时段期间，将低于第一电压电平的第二字线电压施加到选择的字线，第二时段从第一时段结束时开始；在激活时段之后的预充电时段中，将第一字线电压施加到选择的字线；并且在预充电时段中，将与接地电压相等的第三字线电压施加到选择的字线。

附图说明

现在将参照附图描述示例实施例。

图1是示出根据所公开技术的实施例的存储系统的示图。

图2是示出根据所公开技术的实施例的易失性存储器装置的示图。

图3是示出图2中所示的存储器单元和感测放大器的实施例的示图。

图4是示出根据所公开技术的实施例的易失性存储器装置的状态的示图。

图5和图6是示出根据所公开技术的实施例的字线电压和位线电压的波形图。

图7是示出根据所公开技术的实施例的易失性存储装置的操作方法的流程图。

图8是示出根据所公开的技术的实施例的存储器控制器的示图。

图9是示出根据所公开技术的实施例的非易失性存储器装置的示图。

图10是示出根据所公开技术的实施例的应用了存储装置的存储卡系统的框图。

图11是示出根据所公开技术的实施例的应用了存储装置的固态驱动器(SSD)系统的框图。

图12是示出根据所公开技术的实施例的应用了存储装置的用户系统的框图。

具体实施方式

出于描述根据所公开技术的构思的实施例的目的，本文公开的特定结构或功能描述仅是说明性的。所公开技术的实施例可以以各种形式实施，并且不能被解释为受限于本文阐述的实施例。

图1是示出根据所公开技术的实施例的存储系统的示图。

参照图1，存储系统可以被实施为个人计算机(PC)、数据中心、以及企业型数据存储系统、包括直连式存储装置(DAS)的数据处理系统，包括存储区域网络(SAN)的数据处理系统，包括网络连接存储的数据处理系统等。

存储系统可以包括存储装置1000和主机400。

存储装置1000可以基于诸如以下的主机400的请求来存储数据：移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。

根据作为主机400与存储装置1000之间的通信接口的主机接口，存储装置1000可以被制造为各种类型的存储装置中的任意一种。例如，存储装置1000可以利用诸如以下的各种类型的存储装置中的任意一种来实施：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)、微型MMC(micro-MMC)、安全数字(SD)卡、迷你SD卡、微型SD卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体卡(SMC)、记忆棒等。

存储装置1000可以被制造为各种封装类型中的任意一种。例如，存储装置1000可以被制造为诸如以下的各种封装类型中的任意一种：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级堆叠封装(WSP)。

存储装置1000可以包括非易失性存储器装置100、存储器控制器200和易失性存储器装置300。

非易失性存储器装置100可以基于存储器控制器200的控制而操作。具体地，非易失性存储器装置100可以从存储器控制器200接收命令和地址，并且访问存储器单元(未示出)之中的由该地址选择的存储器单元。非易失性存储器装置100可以对由该地址选择的存储器单元执行与该命令相对应的操作。

例如，命令可以包括编程命令、读取命令和/或擦除命令，并且可以对应于编程命令、读取命令和擦除命令分别执行编程操作(或写入操作)、读取操作和擦除操作。

编程操作可以是非易失性存储器装置100基于存储器控制器200的控制存储从主机400提供的数据的操作。

例如，非易失性存储器装置100可以接收编程命令、地址和数据，并且将数据编程在由该地址选择的存储器单元中。可以将待编程在选择的存储器单元中的数据定义为写入数据。

读取操作可以是非易失性存储器装置100在存储器控制器200的控制下读取非易失性存储器装置100中存储的读取数据的操作。

例如，非易失性存储器装置100可以接收读取命令和地址，并且从存储器单元阵列(未示出)中由该地址选择的区域读取数据。可以将非易失性存储器装置100中存储的数据之中的待从选择的区域读取的数据定义为读取数据。

擦除操作可以是非易失性存储器装置100在存储器控制器200的控制下擦除非易失性存储器装置100中存储的数据的操作。

例如，非易失性存储器装置100可以接收擦除命令和地址，并且擦除由该地址选择的区域中存储的数据。

在一些实施方案中，非易失性存储器装置100可以被实施为以下任意一种：电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)或闪速存储器。

例如，闪速存储器可以包括NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器等。

在本专利文件中，可以假设非易失性存储器装置100是NAND闪速存储器来解释一些实施方案，但是其它实施方案也是可能的。

存储器控制器200可以通过将命令/地址信号提供到非易失性存储器装置100，基于来自用户/主机的请求来访问非易失性存储器装置100。在一些实施方案中，非易失性存储器装置100可以基于存储器控制器200的控制存储写入数据，或者读取所存储的数据并将所读取的数据提供到存储器控制器200。

非易失性存储器装置100可以包括多个管芯。一个管芯可以包括至少一个平面。一个平面可以包括存储器单元阵列(未示出)，该存储器单元阵列(未示出)包括用于存储写入数据的存储器单元。

存储器单元阵列可以包括多个存储块(未示出)。在一些实施方案中，存储块可以是用于执行擦除数据的擦除操作的单位。

存储块可以包括多个页面(未示出)，每个页面对应于多个存储器单元。在一些实施方案中，基于页面执行读取操作和编程(写入)操作。

存储块可以包括多个存储器单元。每个存储器单元可以具有目标状态，该目标状态是基于待对相应存储器单元执行的操作的擦除状态或多个编程状态之中的任意一个状态。

在一些实施方案中，基于待对相应存储器单元执行的操作，存储器单元可以具有作为擦除状态或多个编程状态之中的任意一个状态的目标状态。

存储器控制器200可以控制存储装置1000的全部操作。

当向存储装置1000施加电力时，存储器控制器200可以运行固件。当非易失性存储器装置100是闪速存储器装置时，该固件可以包括主机接口层、闪存转换层或闪存接口层中的至少一个。

主机接口层可以控制主机400与存储器控制器200之间的操作。

闪存转换层可以将从主机400提供的逻辑地址转换成物理地址。

闪存接口层可以控制存储器控制器200与非易失性存储器装置100之间的通信。

存储器控制器200可以响应于主机400的写入请求、读取请求和擦除请求而控制非易失性存储器装置100以分别执行编程操作、读取操作和擦除操作。

在编程操作中，存储器控制器200可以向非易失性存储器装置100提供编程命令、物理地址和写入数据。

在读取操作中，存储器控制器200可以向非易失性存储器装置100提供读取命令和物理地址。

在擦除操作中，存储器控制器200可以向非易失性存储器装置100提供擦除命令和物理地址。

存储器控制器200可以自主地生成命令、地址和数据，而不考虑从主机400提供的任何请求。存储器控制器200可以将自主地生成的命令、地址和数传输到非易失性存储器装置100。

例如，存储器控制器200可以生成用于执行后台操作的命令、地址和数据。而且，存储器控制器200可以向非易失性存储器装置100提供该命令、地址和数据。

后台操作可以是损耗均衡、读取回收或垃圾收集中的至少一种。

例如，损耗均衡可以是静态损耗均衡、动态损耗均衡等。静态损耗均衡可以存储擦除存储块的次数，并且将几乎不发生擦除操作或写入操作的冷数据移动到被擦除最大次数的存储块。动态损耗均衡可以指存储擦除存储块的次数并且将数据编程到被擦除最小次数的存储块中的操作。

读取回收可以指在存储块中存储的数据中出现不可校正的错误之前将该存储块中存储的数据移动到另一存储块的操作。

垃圾收集可以指将存储块之中的坏块中包括的有效数据复制到空闲块并且擦除坏块中包括的无效数据的操作。将坏块中包括的有效数据复制到空闲块可以指将坏块中包括的有效数据移动到空闲块。

存储器控制器200可以控制两个或更多个非易失性存储器装置100。存储器控制器200可以根据交错技术来控制非易失性存储器装置100，以便提高操作性能。

交错技术可以是控制对两个或更多个非易失性存储器装置100的操作彼此重叠的技术。

存储器控制器200可以提供主机400与易失性存储器装置300之间的接口。

在实施例中，存储控制器200可以将从主机400提供的数据存储在易失性存储器装置300中。而且，存储器控制器200可以将从非易失性存储器装置100提供的读取数据存储在易失性存储器装置300中。例如，存储器控制器200可以向易失性存储器装置300提供写入命令、地址和数据，该写入命令指示易失性存储器装置300存储从主机400或非易失性存储器装置100提供的数据。

在实施例中，存储器控制器200可以向主机400提供易失性存储器装置300中临时存储的数据。存储器控制器200可以向易失性存储器装置300提供读取命令和地址，读取命令指示易失性存储器装置300读取数据。

易失性存储器装置300可以临时存储数据。具体地，易失性存储器装置300可以仅在供应外部电源的电力时存储数据。当电力的供应暂停时，易失性存储器装置300中存储的数据可能消失。

在实施例中，如图1所示，易失性存储器装置300可能不包括在存储器控制器200中。然而，所公开技术不受限于此，易失性存储器装置300也可以包括在存储器控制器200中。

示例性地，易失性存储器装置300可以被实施为以下中的任意一种：双倍数据速率同步动态随机存取存储器(DDR SDRAM)、第四代低功率双倍数据速率(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)。

在易失性存储器装置300中，基于命令提供预定义电流。在DDR2SDRAM的示例中，可以设置IDD0、IDD1、IDD2P、IDD2Q、IDD2N、IDD3P、IDD3N、IDD4W、IDD4R、IDD5B、IDD6、IDD7等。IDD0是用于操作一个存储体的有源预充电电流。IDD1是用于操作一个存储体的有源读取预充电电流。IDD2P是预充电断电电流(所有存储体处于空闲)。IDD2Q是预充电静置待机电流(所有存储体处于空闲)。IDD2N是预充电待机电流(所有存储体处于空闲)。IDD3P是有源断电电流(所有存储体打开(all banks open))。IDD3N是有源待机电流(所有存储体打开)。IDD4W是操作突发写入电流(所有存储体打开、持续突发写入)。IDD4R是操作突发读取电流(所有存储体打开、持续突发读取)。IDD5B是突发自动刷新电流。IDD6是自刷新电流。IDD7是操作存储体交错读取电流(所有存储体处于交错读取)。

主机400可以通过接口(未示出)与存储装置1000通信。

接口可以被实施为串行高级技术附件(SATA)接口、高速SATA(SATAe)接口、串列小型计算机系统接口(SAS)接口、高速外围组件互连(PCIe)接口、高速非易失性存储器(NVMe)接口、高级主机控制器接口(AHCI)接口或多媒体卡接口。然而，所公开的技术不限于此。

主机400可以将写入数据存储在存储装置1000中，或者与存储装置1000通信以获取存储装置1000中存储的读取数据。

在实施例中，主机400可以向存储装置1000提供写入请求，该写入请求用于请求存储装置1000存储写入数据。而且，主机400可以向存储装置1000提供写入请求、写入数据以及用于识别写入数据的逻辑地址。

响应于从主机400提供的写入请求，存储装置1000可以将由主机400提供的写入数据存储在非易失性存储器装置100中，并且向主机400提供写入数据的存储已经完成的响应。

在实施例中，主机400可以向存储装置1000提供读取请求，该读取请求用于请求存储装置1000将存储装置1000中存储的数据提供到主机400。而且，主机400可以将读取请求和读取地址提供到存储装置1000。

响应于从主机400提供的读取请求，存储装置1000可以从非易失性存储器装置100读取与由主机400提供的读取地址相对应的读取数据，并且向主机400提供读取数据作为对读取请求的响应。

图2是示出根据所公开技术的实施例的易失性存储器装置的示图。

参照图2，易失性存储器装置300可以包括存储器单元阵列310、行解码器320、列解码器330、感测放大器340、地址缓冲器350、控制逻辑360、命令解码器370和输入/输出电路380。

存储器单元阵列310可以包括多个存储器单元MC、在行方向上的一组字线(WL)以及在列方向上的一组位线(BL)，每个字线连接在存储器单元阵列310的行上的存储器单元，每个位线连接在存储器单元阵列310的列上的存储器单元。多个存储器单元MC中的每一个可以连接到该单元的相应字线WL和相应位线BL。如图2所示，WL和BL布置在行方向和列方向上，并且存储器单元位于WL和BL的交叉处并且联接到其相应的WL和BL。

行解码器330可以基于从存储器控制器200输入的地址ADD选择连接到多个存储器单元MC之中的待被访问的存储器单元的字线。行解码器320可以对从地址缓冲器350输出的地址ADD中的行地址进行解码，并且基于经解码的行地址激活字线。在自刷新操作模式下，行解码器320可以对从地址计数器(未示出)生成的行地址进行解码，并且基于经解码的行地址激活字线。行解码器320可以将字线电压施加到选择的字线。在一些实施方案中，行解码器320可以不将选择的字线连接到地面，而是可以通过在控制逻辑360的控制下将电压施加到选择的字线或者通过不对选择的字线施加电压来使选择的字线“浮置”。

列解码器330可以基于从存储器控制器200输入的地址ADD在多个位线BL之中选择连接到存储数据的存储器单元的位线。连接到待存储数据的存储器单元的位线可以被称为第一位线组。列解码器330可以基于从存储器控制器200输入的地址ADD在多个位线BL之中选择连接到已经存储数据的存储器单元的位线。连接到已经存储数据的存储器单元的位线可以被称为第二位线组。列解码器330可以对从地址缓冲器350输出的地址ADD中的列地址进行解码，并且激活与经解码的列地址相对应的位线。列解码器330可以将位线电压施加到选择的位线。

感测放大器340可以基于选择的存储器单元中存储的电荷的分布来感测位线对的电压差。感测放大器340可以通过将所感测的电压差放大来读取存储器单元阵列310中存储的数据。感测放大器340可以通过选择的位线将数据提供到存储器单元。可选地，感测放大器340可以通过选择的位线感测存储器单元中存储的数据。感测放大器340可以从输入/输出电路380接收数据。可选地，感测放大器340可以将所感测的数据输出到输入/输出电路380。在刷新操作中，感测放大器340可以提供存储器单元中存储的数据。感测放大器340可以基于控制逻辑360的控制对选择的存储器单元执行刷新操作。为了执行刷新操作，感测放大器340可以放大选择的存储器单元的数据并且将经放大的数据提供到选择的存储器单元。出于刷新操作的目的，感测放大器340可以包括N-感测放大器(未示出)和P-感测放大器(未示出)。

地址缓冲器350可以存储从存储器控制器200输入的地址ADD。地址缓冲器350可以将所存储的地址ADD提供到行解码器320。地址缓冲器350可以将所存储的地址ADD提供到列解码器330。可以通过地址缓冲器350将外部信号方式的地址ADD转换为易失性存储器装置300的内部信号方式的地址。

控制逻辑360可以基于从命令解码器370输出的经解码的命令信号来控制易失性存储器装置300的操作。控制逻辑360响应于从命令解码器370输出的命令而控制易失性存储器装置300的刷新操作。可以通过从存储器控制器200提供的控制信号或命令CMD的组合来生成刷新命令，该刷新命令指示易失性存储器装置300执行正常自动刷新操作。刷新操作由命令解码器370确定，并且刷新命令可以被提供到控制逻辑360。然后，控制逻辑360可以控制行解码器320和感测放大器340以便对选择的区域执行刷新操作。控制逻辑360可以进一步包括用于生成行地址以便执行刷新操作的地址计数器(未示出)。

在执行写入操作或读取操作的激活时段中，控制逻辑360可以将激活命令提供到行解码器320，激活命令指示易失性存储器装置300激活行解码器320。控制逻辑360可以将操作命令提供到列解码器330，该操作命令指示易失性存储器装置300对选择的存储器单元执行写入操作或读取操作。

命令解码器370可以对从存储器控制器200提供的命令CMD进行解码。命令解码器370可以在内部生成经解码的命令信号并将经解码的命令信号提供到控制逻辑360。在通用易失性存储器装置300中，激活命令和自动刷新命令由从存储器控制器200提供的命令CMD来确定。

基于地址ADD，可以将通过输入/输出电路380输入的数据写入到存储器单元阵列310。基于地址ADD，可以将从存储器单元阵列310读取的数据通过输入/输出电路380输出到外部。

虽然附图中未示出，但是易失性存储器装置300可以进一步包括：模式寄存器设置电路，用于响应于模式寄存器设置命令和地址ADD而设置模式寄存器，模式寄存器设置命令指定易失性存储器装置300的操作模式；时钟电路，用于生成时钟信号；电源电路，用于基于从外部施加的电源电压生成内部电压，并对内部电压进行分压，等等。

图3是示出图2中所示的存储器单元和感测放大器的实施例的示图。

参照图3，图3所示的存储器单元311可以是图2所示的多个存储器单元MC中的任意一个。

存储器单元311可以包括单元电容器Ccel和单元晶体管Tcel。

单元晶体管Tcel可以将位线BL和单元电容器Ccel电连接。单元晶体管Tcel的栅极可以连接到字线WL。单元晶体管Tcel的第一电极可以连接到位线BL。单元晶体管Tcel的第二电极可以连接到单元电容器Ccel。

单元电容器Ccel可以从施加到位线BL的位线电压进行充电。单元电容器Ccel的第一电极可以连接到单元晶体管Tcel的第二电极。单元电容器Ccel的第二电极可以连接到与外部电压Vdd的一半相对应的电压Vdd/2。

感测放大器340可以通过位线BL或反相位线BLB感测存储器单元311中存储的数据。感测放大器340可以包括第一NMOS晶体管N1、第二NMOS晶体管N2、第一PMOS晶体管P1和第二PMOS晶体管P2。然而，所公开技术不限于此，感测放大器340可以进一步包括电压均衡电路。

当单元电容器Ccel中充有电压且位线BL的电压电平为与外部电压Vdd的一半相对应的电压Vdd/2时，位线BL的电压电平可以在字线的电压电平变为逻辑高电平时变成比与外部电压Vdd的一半相对应的电压Vdd/2高预定电压。第二NMOS晶体管N2可以导通，并且第二PMOS晶体管P2可以关断。当施加具有逻辑低电平(或作为接地电压的电压电平的0V)的第一感测信号SAN时，可以通过第二NMOS晶体管N2将具有逻辑低电平的第一感测信号SAN施加到反相位线BLB。当具有逻辑低电平的第一感测信号SAN被施加到反相位线BLB时，第一NMOS晶体管N1可以关断并且第一PMOS晶体管P1可以导通。随后，当施加具有逻辑高电平(或外部电压VDD的电压电平)的第二感测信号SAP时，位线BL的电压可以增加到与第二感测信号SAP的电压相等。感测放大器340感测位线BL的电压电平，以读取存储器单元311中存储的数据。当位线BL的电压电平增加时，可以在单元电容器Ccel中重新充电压。

当单元电容器Ccel中的电压放电且位线BL的电压电平为与外部电压Vdd的一半相对应的电压Vdd/2时，位线BL的电压电平可以在字线WL的电压电平变为逻辑高电平时变成比与外部电压Vdd的一半相对应的电压Vdd/2低预定电压。第二NMOS晶体管N2可以关断，并且第二PMOS晶体管P2可以导通。可以施加具有逻辑低电平(或作为地电压的电压电平的0V)的第一感测信号SAN，并且然后可以施加具有逻辑高电平(或外部电压Vdd的电压电平)的第二感测信号SAP。可以通过第二PMOS晶体管P2将具有逻辑高电平(或外部电压Vdd的电压电平)的第二感测信号SAP施加到反相位线BLB。当具有逻辑高电平(或外部电压Vdd的电压电平)的第二感测信号SAP被施加到反相位线BLB时，第一NMOS晶体管N1可以导通并且第一PMOS晶体管P1可以关断。随后，位线BL的电压电平可以降低到与第一感测信号SAN的电压电平相等。感测放大器340感测位线BL的电压电平，以读取存储器单元311中存储的数据。当位线BL的电压电平降低时，单元电容器Ccel可以保持放电状态。

图4是示出根据所公开技术的实施例的易失性存储器装置的状态的示图。

参照图4，易失性存储器装置300可以具有各种状态。将参照图4描述示例。易失性存储器装置300的状态可以是空闲、激活、读取、带自动预充电的读取、写入、带自动预充电的写入和预充电中的任意一种。

从易失性存储器装置300的一种状态改变到易失性存储器装置300的另一状态的操作可以由命令触发。另外，在操作准备好对命令作出响应之前，可能需要最小延迟。

由实线指示的箭头可以表示由提供到易失性存储器装置300的命令触发的状态转换。由虚线指示的箭头可以表示在没有单独的命令的情况下自动触发的状态转换。由命令触发的转换可以遵循命令序列，并且自动触发的转换可以遵循自动序列。

在执行初始化之后或执行刷新操作之后，易失性存储器装置300的状态可以为空闲状态。在空闲状态下，可以对存储器单元阵列310进行预充电。

为了对读取命令或写入命令作出响应，需要激活存储器单元阵列310中的行。存储器单元阵列310中的激活行也被称为开放行。

为了激活存储器单元阵列310中的行，控制逻辑360可以输出指定待访问的存储器单元阵列310的行的激活命令ACT。

响应于激活命令ACT，易失性存储器装置300的状态可以从空闲状态改变为激活状态。激活行所需的时间(表示为tRCD)被称为行-列延迟时间、行命令到列命令延迟时间或命令延迟时间。tRCD表示将激活命令ACT锁存在易失性存储器装置300的命令接口中、对控制逻辑360进行编程、将数据从行读取到感测放大器340的阵列、并且锁存作为访问由行指定的列地址的准备的数据所需的最短时间。

可以发出用于指定待访问的起始列地址的操作命令。操作命令可以包括读取命令RD或写入命令WR。响应于读取命令RD，易失性存储器装置300的状态可以从激活状态改变为读取状态。响应于写入命令WR，易失性存储器装置300的状态可以从激活状态改变为写入状态。

从指定的列地址和开放行读取数据的时间被称为列地址选通延迟并且用符号tCAS标记。tCAS表示将命令锁存在命令接口中、对控制电路进行编程并且将所请求的数据定位在存储器总线上所需的最短时间。

当经过特定时间间隔而没有任何新的读取命令或写入命令时，易失性存储器装置300可以自动返回到激活状态。当不再需要开放行时或者当存储器单元阵列310中的另一行不需要开放时，控制逻辑360通过发出预充电命令PR来关闭开放行。响应于预充电命令PR，易失性存储器装置300的状态可以从激活状态改变为预充电状态。随后，易失性存储器装置300的状态可以从预充电状态改变为空闲状态。

可以通过控制逻辑360传输带自动预充电的读取命令RDA。响应于带自动预充电的读取命令RDA，易失性存储器装置300的状态可以首先转变为带自动预充电的读取状态，改变到预充电状态，然后从预充电状态改变到空闲状态。

可选地，可以通过控制逻辑360传输带自动预充电的写入命令WRA。响应于带自动预充电的写入命令WRA，易失性存储器装置300的状态可以首先转变为带自动预充电的写入状态，改变到预充电状态，然后从预充电状态改变到空闲状态。

在读取状态或写入状态下传输数据之后，在对存储体中的相应行进行预充电并且允许易失性存储器装置300的状态改变为空闲状态的进程中可能出现延迟时间。另外，延迟时间被指定为存储体预充电延迟时间或行预充电延迟时间，并且用符号tRP标记。

可能出现存储体激活和行激活的延迟时间，以便准备读取操作或写入操作。该时间被指定为存储体激活时间，并被标记为tRAS。

可以由易失性存储器装置300确保写入恢复时间(表示为tWR)，以保证在易失性存储器装置300中执行写入操作之后将数据写入到存储器单元311。在一些实施方案中，tWR是从在由写入命令引起的突发写入中将最后数据存储在存储器单元311中的时间至通过自动预充电命令使单元晶体管Tcel关断的时间。因此，在易失性存储器装置300中完成写入操作之后和执行自动预充电操作之前，需要确保写入恢复时间。

图5和图6是示出根据所公开技术的实施例的字线电压和位线电压的波形图。

在图5和图6所示的实施例中，激活时段为从时间t1至时间t3，预充电时段为从时间t3至时间t4，并且低于第一电压电平的第二电压电平为接地电压电平(例如，0V)。而且，在图6中，假设低于第一电压电平的第二电压电平高于接地电压电平(例如，0V)。

在时间t1处，控制逻辑360可以将激活命令ACT提供到行解码器320。激活命令ACT可以是指示易失性存储器装置300激活行解码器320的命令。当行解码器320被激活时，可以激活与选择字线相对应的行。

在作为提供激活命令ACT的时间的时间t1之后，行解码器320可以将字线电压施加到选择字线。施加到选择字线的字线电压的电压电平可以从接地电压的电压电平(例如，0V)改变为第一电压电平。第一电压电平可以高于外部电压Vdd。例如，第一电压电平可以是外部电压Vdd的电压电平与恒定电压Vth的电压电平的总和。

在将具有第一电压电平的字线电压施加到选择字线之后，施加到位线BL的位线电压的电压电平可以从参考电压的电压电平改变为外部电压Vdd的电压电平。参考电压可以是外部电压Vdd的一半(Vdd/2)。施加到反相位线BLB的反相位线电压的电压电平可以从参考电压的电压电平改变为接地电压的电压电平(例如，0V)。

在作为从时间t1起经过命令延迟时间tRCD之后的时间的时间t2，控制逻辑360可以将写入命令WR或读取命令RD提供到列解码器330。列解码器330可以选择多个位线BL之中的、待执行读取操作的位线和待执行写入操作的位线。也就是说，可以选择连接到选择字线的存储器单元311之中的、待执行写入操作的存储器单元和待执行读取操作的存储器单元。

在与时间t2至时间t3相对应的时段期间，可以对连接到选择字线的存储器单元311之中的一些存储器单元执行写入操作。可以对连接到选择字线的存储器单元311之中的其它存储器单元执行读取操作。

在作为从时间t1起经过存储体激活时间tRAS之后的时间的时间t3，控制逻辑360可以将预充电命令PR提供到行解码器320和列解码器330。

为了防止存储器单元311中存储的数据丢失，有必要将施加到选择字线的字线电压的电压电平增加到第一电压电平。

在时间t3之后，行解码器320可以将具有第一电压电平的字线电压施加到选择字线。施加到选择字线的字线电压的电压电平可以从接地电压的电压电平(例如，0V)改变为第一电压电平。可以通过写入恢复时间tWR对字线电压的电压电平保持为第一电压电平的时间进行补偿。也就是说，可以在写入恢复时间tWR期间将具有第一电压电平的字线电压施加到选择字线，然后字线电压的电压电平可以从第一电压电平改变为接地电压的电压电平(例如，0V)。

在施加具有接地电压的电压电平的字线电压之后，施加到位线BL的位线电压的电压电平可以从外部电压Vdd的电压电平改变为参考电压的电压电平。施加到反相位线BLB的反相位线电压的电压电平可以从接地电压的电压电平(例如，0V)改变到参考电压的电压电平。

在从时间t3起经过写入恢复时间tWR和行预充电延迟时间tRP的总和之后的时间t4，预充电时段可以结束。也就是说，在实施例中，预充电时段可以是与写入恢复时间tWR和行预充电延迟时间tRP的总和相对应的时段。

图6所示的实施例与参照图5描述的实施例类似。然而，与图5所示不同的是，在与从激活时段或存储体激活时间tRAS中排除命令延迟时间tRCD获得的另一时间相对应的时段中，即在与从时间t2至时间t3相对应的时段中，第二电压电平可以高于接地电压的电压电平(例如，0V)并且低于第一电压电平。例如，行解码器320可以从作为在时间t1起经过命令延迟时间tRCD之后的时间的时间t2至作为激活时段或存储体激活时间tRAS结束的时间的时间t3，使选择字线浮置。

如上所述，可以改善相对较长的存储体激活时间tRAS的特性，可以减小漏电流，并且可以降低IDD3N。

图7是示出根据所公开技术的实施例的易失性存储装置的操作方法的流程图。

参照图1和图7，非易失性存储器装置300的操作方法可以包括激活步骤S100和预充电步骤S200。激活步骤S100可以包括在如上所述的激活时段中由易失性存储器装置300执行的操作。预充电步骤S200可以包括在激活时段之后发生的预充电时段中由易失性存储器装置300执行的操作。

激活步骤S100包括：将具有第一电压电平的字线电压施加到多个字线之中的选择字线(步骤S110)，将具有外部电压电平的位线电压施加到位线(步骤S120)，检查是否已经经过命令延迟时间tRCD(步骤S130)，提供预充电命令(步骤S140)，并且检查是否已经经过存储体激活时间tRAS(步骤S150)。第一电压电平可以高于接地电压。例如，第一电压电平可以是外部电压Vdd的电压电平与恒定电压Vth的电压电平的总和。外部电压电平可以指外部电压Vdd的电压电平。第二电压电平等于或高于接地电压的电压电平，但可能低于第一电压电平。

在一些实施方案中，行解码器320可以将具有第一电压电平的字线电压施加到选择的字线，直到经过命令延迟时间tRCD为止(S110)。列解码器330可以将从参考电压的电压电平增加到外部电压Vdd的电压电平的位线电压施加到位线(S120)。当经过命令延迟时间tRCD(S130为否)时，行解码器320可以将具有第一电压电平的字线电压施加到选择字线，直到经过存储体激活时间tRAS为止。当经过命令延迟时间tRCD(S130为是)时，控制逻辑360可以将预充电命令PR提供到行解码器320和列解码器330(S140)。

当经过存储体激活时间tRAS(S150为是)时，执行预充电步骤S200。

预充电步骤S200包括：在写入恢复时间tWR内将具有第一电压电平的字线电压施加到选择字线(步骤S210)；将与接地电压相等的字线电压施加到选择字线(步骤S220)；并且将具有参考电压电平的位线电压施加到位线(步骤S230)。参考电压电平可以是参考电压的电压电平，并且参考电压可以是外部电压Vdd的一半(Vdd/2)。

在一些实施方案中，行解码器320可以将字线电压的电压电平从第二电压电平改变为第一电压电平(S210)。可以在写入恢复时间tWR内施加具有第一电压电平的字线电压。在将具有第一电压电平的字线电压施加到选择字线之后，行解码器320可以将字线电压的电压电平从第一电压电平改变为接地电压的电压电平(S220)。列解码器330可以将从外部电压Vdd的电压电平降低到参考电压(Vdd/2)的电压电平的位线电压施加到位线(S230)。

图8是示出根据所公开的技术的实施例的存储器控制器的示图。

参照图8，存储器控制器200可以包括处理器210、RAM 220、错误校正码(ECC)电路230、主机接口240、ROM 250和闪存接口260。

处理器210可以控制存储器控制器200的全部操作。

RAM 220可以用作存储器控制器200的缓冲存储器、高速缓存存储器、工作存储器等。示例性地，RAM 220可以是缓冲存储器。

ECC电路230可以生成用于校正从非易失性存储器装置100接收的数据的失败位或错误位的ECC。

ECC电路230可以通过对提供到非易失性存储器装置100的数据执行ECC编码来生成添加奇偶校验位的数据。奇偶校验位(未示出)可以存储在非易失性存储器装置100中。

ECC电路230可以对从非易失性存储器装置100输出的数据执行ECC解码。ECC电路230可以通过使用奇偶校验来校正错误。

例如，ECC电路230可以通过使用诸如以下的各种编码调制来校正错误：LDPC码、BCH码、涡轮码、里德-所罗门码、卷积码、RSC、TCM和BCM。

在编程操作中，ECC电路230可以计算待编程到非易失性存储器装置100的数据的ECC值。

在读取操作中，ECC电路230可以基于ECC值对从非易失性存储器装置100读取的数据执行错误校正操作。

在失效数据的恢复操作中，ECC电路230可以对从非易失性存储器装置100恢复的数据执行错误校正操作。

存储器控制器200可以通过主机接口240与外部装置(例如，主机400、应用处理器等)通信。

ROM 250可以以固件的形式存储存储器控制器200的操作中所需的各种信息。

存储器控制器200可以通过闪存接口260与非易失性存储器装置100通信。存储器控制器200可以通过闪存接口260将命令CMD、地址ADDR、控制信号CTRL等传输到非易失性存储器装置100，并且接收数据DATA。

闪存接口260可以包括例如NAND接口。

图9是示出根据所公开技术的实施例的非易失性易失性存储器装置的示图。

参照图9，非易失性存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110可以包括多个存储块MB1至MBk(k为正整数)。多个存储块MB1至MBk的数量仅作为用于描述所公开技术的实施例的示例，并且所公开技术不限于此。

存储块MB1至MBk中的每一个可以连接到局部线LL和位线BL1至BLn(n为正整数)。

局部线LL可以连接到行解码器122。

局部线LL可以连接到存储块MB1至MBk中的每一个。

虽然附图中未示出，但是局部线LL可以包括第一选择线、第二选择线以及布置在第一选择线与第二选择线之间的多个字线。

虽然附图中未示出，但是局部线LL可以进一步包括布置在第一选择线与字线之间的虚设线、布置在第二选择线与字线之间的虚设线、以及管线。

位线BL1至BLn可以共同连接到存储块MB1至MBk。

存储块MB1至MBk可以以二维结构或三维结构来实施。

例如，具有二维结构的存储块MB1至MBk中的存储器单元可以布置在平行于衬底的方向上。

例如，具有三维结构的存储块MB1至MBk中的存储器单元可以堆叠在垂直于衬底的方向上。

外围电路120可以包括电压生成器121、行解码器122、页面缓冲器组123、列解码器124、输入/输出电路125和感测电路126。

电压生成器121可以响应于操作命令OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。而且，电压生成器121可以响应于操作命令OP_CMD而选择性地使局部线LL放电。例如，电压生成器121可以在控制逻辑130的控制下，生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压、预充电电压、页面缓冲器泵浦电压、内核电压或电源电压、镜像电压、参考电压等。

在实施例中，电压生成器121可以通过调整外部电源电压来生成内部电源电压。由电压生成器121生成的内部电源电压用作非易失性存储器装置100的操作电压。

在实施例中，电压生成器121可以通过使用外部电源电压或内部电源电压来生成多个电压。例如，电压生成器121可以包括用于接收内部电源电压的多个泵浦(pumping)电容器，并且在控制逻辑130的控制下通过选择性地激活多个泵浦电容器来生成多个电压。可以通过行解码器122将生成的多个电压供应到存储器单元阵列110。

行解码器122可以响应于行地址RADD而将操作电压Vop传送到局部线LL。可以通过局部线LL将操作电压Vop传送到存储块MB1至MBk之中的选择的存储块。

例如，在编程操作中，行解码器122可以将编程电压施加到选择的字线，并且将电平低于编程电压的电平的编程通过电压施加到未选择字线。在编程验证操作中，行解码器122可以将验证电压施加到选择的字线，并且将高于验证电压的验证通过电压施加到未选择字线。

在读取操作中，行解码器122可以将读取电压施加到选择的字线，并且将高于读取电压的读取通过电压施加到未选择字线。

在擦除操作中，行解码器122可以根据经解码的地址来选择一个存储块。在擦除操作中，行解码器122可以将接地电压施加到连接到选择的存储块的字线。

页面缓冲器组123可以包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn可以分别通过第一至第n位线BL1至BLn连接到存储器单元阵列110。第一至第n页面缓冲器PB1至PBn可以在控制逻辑130的控制下操作。

具体地，第一至第n页面缓冲器PB1至PBn可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作中，第一至第n页面缓冲器PB1至PBn可以临时存储通过第一至第n位线BL1至BLn接收的数据，或者感测位线BL1至BLn的电压或电流。

在编程操作中，第一至第n页面缓冲器PB1至PBn可以响应于页面缓冲器控制信号PBSIGNALS将位线电压提供到第一至第n位线BL1至BLn。例如，位线电压可以是编程允许电压或编程禁止电压。当将编程电压施加到选择的字线时，第一至第n页面缓冲器PB1至PBn可以通过列解码器124和输入/输出电路125接收数据DATA。第一至第n页面缓冲器PB1至PBn可以临时存储接收到的数据DATA。第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn将临时存储的数据DATA传送到选择的存储器单元。根据所传送的数据DATA，对选择的页面的存储器单元进行编程。连接到施加有编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。可以维持连接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压。

在验证操作中，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn感测选择的存储器单元中存储的数据。

在读取操作中，第一至第n页面缓冲器PB1至PBn可以在列解码器124的控制下，通过第一至第n位线BL1至BLn感测选择的存储器单元中存储的数据DATA，并且将所感测的数据DATA输出到输入/输出电路125。

在擦除操作中，第一至第n页面缓冲器PB1至PBn可以使第一至第n位线BL1至BLn浮置。

列解码器124可以响应于列地址CADD而在输入/输出电路125与页面缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据，或者通过列线CL与输入/输出电路125交换数据。

输入/输出电路125可以将从存储器控制器200传送的命令CMD和地址ADD传送到控制逻辑130，或者将数据DATA交换到列解码器124。

在读取操作或验证操作中，感测电路126可以响应于允许位VRY_BIT<#>生成参考电流，并且通过将从页面缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。

控制逻辑130可以响应于命令CMD和地址ADD而通过输出操作命令OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路120。

图10是示出根据所公开技术的实施例的应用了存储装置的存储卡系统的框图。

参照图10，存储卡系统2000包括存储器装置2100、存储器控制器2200和连接器2300。

示例性地，存储器装置2100可以利用诸如以下的各种非易失性存储器装置来实施：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转移扭矩磁性RAM(STT-MRAM)。

存储器控制器2200连接到存储器装置2100。存储器控制器2200可以访问存储器装置2100。例如，存储器控制器2200可以控制存储器装置2100的读取操作、写入操作、擦除操作和后台操作。存储器控制器2200提供存储器装置2100与主机Host之间的接口。存储器控制器2200驱动用于控制存储器装置2100的固件。存储器控制器2200可以与参照图1描述的存储器控制器200相同地实施。

示例性地，存储器控制器2200可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正器的组件。

存储器控制器2200可以通过连接器2300与外部装置通信。存储器控制器2200可以根据特定的通信协议与外部装置(例如，主机400)通信。示例性地，存储器控制器2200可以通过诸如以下的各种通信协议中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WiFi、蓝牙和NVMe。示例性地，连接器2300可以由上述各种通信协议中的至少一种来定义。

存储器装置2100和存储器控制器2200可以被集成到单个半导体装置中以构成存储卡。例如，存储器控制器2200和存储器装置2100可以构成诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC和eMMC)、SD卡(SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。

图11是示出根据所公开技术的实施例的应用了存储装置的固态驱动器(SSD)系统的框图。

参照图11，SSD系统包括主机400和SSD 3000。

SSD 3000通过信号连接器3001与主机400交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD 3000包括SSD控制器3200，多个闪速存储器3100_1、3100_2和3100_n，辅助电源3300以及缓冲存储器3400。

根据所公开技术的实施例，SSD控制器3200可以执行与参照图1描述的存储器控制器200相同的功能。

SSD控制器3200可以响应于从主机400接收的信号SIG而控制多个闪速存储器3100_1、3100_2和3100_n。示例性地，信号SIG可以是基于主机400与SSD 3000之间的接口的信号。例如，信号SIG可以是由诸如以下的接口中的至少一种来定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WI-FI、蓝牙和NVMe。

辅助电源3300通过电源连接器3002连接到主机400。辅助电源3300可以接收从主机400输入的电力PWR并且可以利用电力PWR进行充电。当来自主机400的电力供应不平稳时，辅助电源3300可以提供SSD 3000的电力。示例性地，辅助电源3300可以位于SSD 3000中或者位于SSD 3000的外部。例如，辅助电源3300可以位于主板上，并且将辅助电力提供到SSD 3000。

缓冲存储器3400可以临时存储数据。例如，缓冲存储器3400可以临时存储从主机400接收的数据或从多个闪速存储器3100_1、3100_2和3100_n接收的数据，或者临时存储闪速存储器3100_1、3100_2和3100_n的元数据(例如，映射表)。缓冲存储器3400可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。

图12是示出根据所公开技术的实施例的应用了存储装置的用户系统的框图。

参照图12，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。

应用处理器4100可以驱动用户系统4000中包括的组件、操作系统(OS)、用户程序等。示例性地，应用处理器4100可以包括用于控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。

存储器模块4200可以作为用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器而操作。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。示例性地，应用处理器4100和存储器模块4200可以通过基于堆叠封装(PoP)来进行封装而被设置为一个半导体封装。

网络模块4300可以与外部装置通信。示例性地，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi。示例性地，网络模块4300可以包括在应用处理器4100中。

存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将其中存储的数据传输到应用处理器4100。示例性地，存储模块4400可以利用诸如以下的非易失性半导体存储器装置来实施：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存或具有三维结构的NAND闪存。示例性地，存储模块4400可以被设置为可移动驱动器，诸如用户系统4000的存储卡或外部驱动器。

示例性地，存储模块4400可以与参照图1描述的存储装置1000相同地操作。存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图1描述的非易失性存储器装置100相同地操作。

用户接口4500可以包括用于向应用处理器4100输入数据或命令或者向外部装置输出数据的接口。示例性地，用户接口4500可以包括诸如以下的用户输入接口：键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括诸如以下的用户输出接口：液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。

根据所公开的技术，可以提供一种易失性存储器装置、存储装置以及易失性存储器装置的操作方法，其能够减少单元电容器中生成的漏电流并且降低作为有源待机电流的IDD3N。

虽然已经参照本公开的特定示例性实施例示出并描述了所公开的技术，但是本领域技术人员将理解的是，可以进行形式和细节上的各种改变。具体地，基于本专利文件中公开的内容，可以对所公开的实施例和其它实施例进行各种修改和增强。