非易失性三维存储器、存储系统及其读取方法

技术领域

本申请涉及半导体技术领域。具体地，本申请涉及一种非易失性三维存储器、存储系统及其读取方法。

背景技术

非易失性三维存储器采用垂直存储阵列来增加存储单元(cell)的数量，随着市场对存储密度的要求不断提高，业界开发出具有更多数据状态的非易失性三维存储器，以使每个存储单元可以存储更多比特数据。

非易失性三维存储器在编程或读取结束之后会经历一段空闲时间，在对其第一次读取(first read)时，由于存储单元存储的电荷丢失，导致存储单元的数据状态发生变化，从而读取出来的数据错误。

应当理解，该背景技术部分旨在部分地为理解该技术提供有用的背景，然而，这些内容并不一定属于在本申请的申请日之前本领域技术人员已知或理解的内容。

发明内容

本申请的一个方面提供一种用于非易失性三维存储器的读取方法，所述非易失性三维存储器包括多个存储单元串，每个所述存储单元串包括多个存储单元和漏极选择栅极晶体管，所述方法包括：在所述非易失性三维存储器的空闲阶段之后，根据接收的n次读取命令，对选定存储单元串包括的选定存储单元执行n次读取操作，n≥2且为正整数，其中，在执行所述n次读取操作期间，控制未选定存储单元串的漏极选择栅极晶体管在第一次读取操作的预脉冲恢复阶段从导通到关断的时间比在其余n-1次读取操作的任一预脉冲恢复阶段从导通到关断的时间长。

在本申请的一个实施方式中，每个所述存储单元串还包括源极选择栅极晶体管，对所述选定存储单元串包括的选定存储单元执行n次读取操作包括：在每一次所述读取操作的预脉冲阶段，导通每个所述存储单元串的所述漏极选择栅极晶体管和所述源极选择栅极晶体管。

在本申请的一个实施方式中，控制所述未选定存储单元串的漏极选择栅极晶体管在第一次读取操作的预脉冲恢复阶段从导通到关断的时间比在其余n-1次读取操作的任一预脉冲恢复阶段从导通到关断的时间长包括：在所述第一次读取操作的所述预脉冲恢复阶段，向所述未选定存储单元串的漏极选择栅极晶体管的栅极施加以第一斜率下降的第一关断电压；以及在所述其余n-1次读取操作中的任一预脉冲恢复阶段，向所述未选定存储单元串的漏极选择栅极晶体管的栅极施加以第二斜率下降的第二关断电压，其中，所述第一斜率的绝对值小于所述第二斜率的绝对值。

在本申请的一个实施方式中，所述非易失性三维存储器包括多条字线，每条字线与多个所述存储单元串中的同一行的多个所述存储单元耦合，其中，对所述选定存储单元串包括的选定存储单元执行n次读取操作包括：在每一次所述读取操作的预脉冲阶段，向每行所述存储单元对应的字线施加第一通过电压；以及在每一次所述读取操作的预脉冲恢复阶段，向所述选定存储单元对应的字线施加断开电压。

在本申请的一个实施方式中，控制所述未选定存储单元串在所述第一次读取操作中从导通到关断的时间比在所述其余n-1次读取操作的任一预脉冲恢复阶段从导通到关断的时间长2μs-6μs。

本申请的另一方面提供一种非易失性三维存储器，包括：多个存储单元串，每个所述存储单元串包括多个存储单元和漏极选择栅极晶体管；以及外围电路，耦合至所述存储单元串，并被配置为：在所述非易失性三维存储器的空闲阶段之后接收n次读取命令，以对选定存储单元串包括的选定存储单元执行n次读取操作，n≥2且为正整数，其中，在执行所述n次读取操作期间，控制未选定存储单元串的漏极选择栅极晶体管在第一次读取操作的预脉冲恢复阶段从导通到关断的时间比在其余n-1次读取操作的任一预脉冲恢复阶段从导通到关断的时间长。

在本申请的一个实施方式中，所述存储单元串包括源极选择栅极晶体管，所述外围电路包括：控制逻辑单元以及分别耦合到所述控制逻辑单元的电压发生器和字线驱动器，所述控制逻辑单元被配置为：在每一次所述读取操作的预脉冲阶段，控制所述电压发生器向所述字线驱动器施加选择栅信号，以经由所述字线驱动器向每个所述存储单元串的所述漏极选择栅极晶体管和所述源极选择栅极晶体管的栅极施加导通电压。

在本申请的一个实施方式中，所述控制逻辑单元被配置为：在每一次读取操作的所述预脉冲恢复阶段，控制所述电压发生器向所述字线驱动器施加第一漏极选择栅信号，以经由所述字线驱动器向所述未选定存储单元串的漏极选择栅极晶体管的栅极施加以第一斜率下降的第一关断电压；以及在所述其余n-1次读取操作中的任一预脉冲恢复阶段，控制所述电压发生器向所述字线驱动器施加第二漏极选择栅信号，以经由所述字线驱动器向所述未选定存储单元串的漏极选择栅极晶体管的栅极施加以第二斜率下降的第二关断电压，其中，所述第一斜率的绝对值小于所述第二斜率的绝对值。

本申请的再一方面提供一种存储器系统，包括：上述任一项所述非易失性三维存储器，所述非易失性三维存储器配置为存储数据；存储器控制器，耦合至所述非易失性三维存储器，并配置为：发出所述读取命令至所述外围电路。

在本申请的一个实施方式中，所述存储器系统包括：固态驱动器或存储卡。

本申请的一方面提供一种用于非易失性三维存储器的读取方法，所述非易失性三维存储器包括多个存储单元，所述方法包括：在所述非易失性三维存储器的空闲阶段之后，根据接收的n次读取命令，对选定存储单元执行n次读取操作，n≥2且为正整数，其中，在执行所述n次读取操作期间，控制选定存储单元在第一次读取操作的预脉冲恢复阶段从接通到断开的时间比在其余n-1次读取操作的任一预脉冲恢复阶段从接通到断开的时间长。

在本申请的一个实施方式中，所述非易失性三维存储器包括多条字线，每条所述字线与同一行的多个所述存储单元耦合，其中，对所述选定存储单元执行n次读取操作包括：在每一次所述读取操作的预脉冲阶段，向每行所述存储单元对应的字线施加通过电压。

在本申请的一个实施方式中，控制所述选定存储单元在第一次读取操作的预脉冲恢复阶段从接通到断开的时间比在其余n-1次读取操作的任一预脉冲恢复阶段从接通到断开的时间长包括：在所述第一次读取操作的预脉冲恢复阶段，向所述选定存储单元对应的字线施加以第三斜率下降的第一断开电压；以及在所述其余n-1次读取操作中的任一预脉冲恢复阶段，向所述选定存储单元对应的字线施加以第四斜率下降的第二断开电压，其中，所述第三斜率的绝对值小于所述第四斜率的绝对值。

在本申请的一个实施方式中，所述非易失性三维存储器还包括由多个所述存储单元串联组成的存储单元串，每个所述存储单元串包括漏极选择栅极晶体管和源极选择栅极晶体管，其中，对所述选定存储单元执行n次读取操作包括：在每一次所述读取操作的预脉冲阶段，导通每个所述存储单元串的所述漏极选择栅极晶体管和所述源极选择栅极晶体管；以及在每一次所述读取操作的预脉冲恢复阶段，关断所述未选定存储单元串的漏极选择栅极晶体管。

在本申请的一个实施方式中，控制所述选定存储单元在所述第一次读取操作的预脉冲恢复阶段从接通到断开的时间比在所述其余n-1次读取操作的任一预脉冲恢复阶段从接通到断开的时间长2μs-6μs。

本申请的另一方面提供一种非易失性三维存储器，包括：多个存储单元串，每个所述存储单元串包括多个存储单元；以及外围电路，耦合至所述存储单元串，并被配置为：在所述非易失性三维存储器的空闲阶段之后接收n次读取命令，以对选定存储单元串包括的选定存储单元执行n次读取操作，n≥2且为正整数，其中，在执行所述n次读取操作期间，控制选定存储单元在第一次读取操作的预脉冲恢复阶段从接通到断开的时间比在其余n-1次读取操作的任一预脉冲恢复阶段从接通到断开的时间长。

在本申请的一个实施方式中，所述非易失性三维存储器包括多条字线，每条所述字线与同一行的多个所述存储单元耦合，所述外围电路包括：控制逻辑单元以及分别耦合到所述控制逻辑单元的电压发生器和字线驱动器，所述字线驱动器与所述字线耦合，所述控制逻辑单元被配置为：在每一次所述读取操作的预脉冲阶段，控制所述电压发生器向所述字线驱动器施加字线信号，以经由所述字线驱动器向每行所述存储单元对应的字线施加通过电压。

在本申请的一个实施方式中，所述控制逻辑单元被配置为：在每一次读取操作的所述预脉冲恢复阶段，控制所述电压发生器向所述字线驱动器施加第一字线信号，以经由所述字线驱动器向所述选定存储单元对应的字线施加以第三斜率下降的第一断开电压；以及在所述其余n-1次读取操作中的任一预脉冲恢复阶段，控制所述电压发生器向所述字线驱动器施加第二字线信号，以经由所述字线驱动器向所述选定存储单元对应的字线施加以第四斜率下降的第二断开电压，其中，所述第三斜率的绝对值小于所述第四斜率的绝对值。

本申请的再一方面提供一种存储器系统，包括：

上述任一项所述的非易失性三维存储器，所述的非易失性三维存储器配置为存储数据；以及存储器控制器，耦合到非易失性三维存储器，并配置为：发出所述读取命令至所述外围电路。

在本申请的一个实施方式中，所述存储器系统包括：固态驱动器或存储卡。

附图说明

通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和优点将会变得更加明显。在附图中，

图1为根据本申请的一些实施方式的包括存储器的示例性系统的框图；

图2为根据本申请的一些实施方式的具有存储器的示例性存储卡的示意图；

图3为根据本申请的一些实施方式的具有存储器的示例性固态驱动(SSD)的示意图；

图4为根据本申请的一些实施方式的包括外围电路和存储阵列的非易失性三维存储器的示意图；

图5为根据本申请的一些实施方式的非易失性三维存储器包括的存储阵列的示意性等效电路图；

图6为根据本申请的一些实施方式的非易失性三维存储器包括的多个存储单元的阈值电压的统计分布图；

图7为根据本申请的一些实施方式的非易失性三维存储器的读取方法的示意性流程框图；

图8为根据本申请的一些实施方式的非易失性三维存储器两次读取操作的电压波形时序图；

图9为根据本申请的一些实施方式的非易失性三维存储器在同一温度下多次读取的FBC与预脉冲恢复时间的对比图；

图10为根据本申请的另一些实施方式的非易失性三维存储器的读取方法的示意性流程框图；

图11为根据本申请的另一些实施方式的非易失性三维存储器两次读取操作的电压波形时序图；

图12为根据本申请的另一些实施方式的非易失性三维存储器在同一温度下多次读取的FBC与预脉冲恢复时间的对比图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。

注意，说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的引用指示所描述的实施方式可以包括特定特征、结构或特性，但是每个实施方式可以不一定包括该特定特征、结构或特性。此外，这些短语不一定是指相同的实施方式。此外，当结合实施方式描述特定特征、结构或特性时，无论是否明确描述，结合其他实施方式实现这种特征、结构或特性都将在相关领域技术人员的知识范围内。

通常，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。

还应理解的是，用语“包括”、“包括有”、“具有”、“包含”和/或“包含有”，当在本说明书中使用时表示存在所陈述的特征、元件和/或部件，但不排除存在或附加有一个或多个其它特征、元件、部件和/或它们的组合。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。

图1示出了根据本申请的一些实施方式的包括存储器的示例性系统400的框图。系统400可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储的任何其他合适的电子设备。如图1所示，系统400可以包括主机408和具有一个或多个存储器404和存储器控制器406的存储器系统402。主机408可以是电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机408可被配置为发送或接收存储于存储器404中的数据。

根据一些实施方式，存储器控制器406耦合到存储器404和主机408，并且被配置为控制存储器404。存储器控制器406可以管理存储在存储器404中的数据，并且与主机408通信。在一些实施方式中，存储器控制器406被设计用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子设备中的其他介质。在一些实施方式中，存储器控制器406被设计用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，该嵌入式多媒体卡(eMMC)用作移动设备(诸如智能电话、平板电脑、膝上型计算机等)和企业存储阵列的数据存储。存储器控制器406可以被配置为控制存储器404的操作，诸如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于存储器404中存储的或要存储的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为针对从存储器404读取或向其写入数据处理纠错码(ECC)。也可以由存储器控制器406执行任何其他合适的功能，例如，格式化存储器404。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如为USB协议、MMC协议、外围部件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。

存储器控制器406和一个或多个存储器404可以集成到各种类型的存储装置中，例如，包括在相同的封装中，诸如通用闪存(UFS)封装或eMMC封装。即，存储器系统402可实施为不同类型的终端电子产品并封装到所述终端电子产品中。在如图2所示的一个示例中，存储器控制器406和单个存储器404可以集成到存储卡502中。存储卡502可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡502可进一步包括将存储卡502与主机(例如，图1中的主机408)电耦合的存储卡连接器504。在如图3所示的另一示例中，存储器控制器406和多个存储器404可以被集成到SSD 506中。SSD 506可进一步包括将SSD 506与主机(例如，图1中的主机408)电耦合的SSD连接器508。在一些实施方式中，SSD506的存储容量和/或操作速度大于存储卡502的存储容量和/或操作速度。

图4示出了根据本申请一些实施方式的包括外围电路和存储阵列非易失性三维存储器100的示意图。非易失性三维存储器100可作为图1所示的存储器404的一个示例，如图4所示，非易失性三维存储器100包括耦接的存储阵列301和外围电路。在一些实施方式中，存储阵列301例如可为闪存阵列，并且可使用3D NAND闪存技术来实现。外围电路例如包括页缓冲器/感测放大器505、列解码器/位线驱动器507、行解码器/字线驱动器509、电压发生器510、控制逻辑单元512、寄存器514、I/F接口516和数据总线518。应当理解，在一些示例中，外围电路还可以包括图4中未示出的附加外围电路。

在一些示例中，页缓冲器/感测放大器505可以被配置为根据来自控制逻辑单元512的控制信号从和向存储阵列301读取和编程(写入)数据。可选地，页缓冲器/感测放大器505可以存储将被编程到存储阵列301的一个存储页(例如图5中所示出的存储页320)中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器505还可以在读取操作中从位线(例如，图5中所示出的位线316)感测表示存储在存储单元306中的数据位的低功率信号，并且将小电压摆幅放大到可识别逻辑电平。列解码器/位线驱动器507可以被配置为由控制逻辑单元512控制，并且通过施加由电压发生器510生成的位线电压而选择一个或多个存储单元串308。

在一些实施例中，行解码器/字线(WL)驱动器509可以被配置为由控制逻辑单元512控制，并且选择/取消选择存储阵列301的存储块304，并且选择/取消选择块304的字线(例如图5所示出的字线318)。行解码器/字线驱动器509还可以被配置为使用由电压发生器510生成的字线电压驱动字线318。在一些实施方式中，行解码器/字线(WL)驱动器509还可以选择/取消选择并驱动源极选择线(SSL)315(图5)和漏极选择线(DSL)313(图5)。

在一些实施例中，电压发生器510可以被配置为由控制逻辑单元512控制，并且生成将被提供到存储阵列301的且适合于读取操作的各种电压(例如，读取电压、导通电压、关断电压、通过电压等)。例如，在读取操作的读取阶段，将读取电压提供给行解码器509，以驱动字线(WL)对与其耦合的存储单元306(图5)进行读取。

在一些实施例中，控制逻辑单元512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作，控制逻辑单元512可以执行下文所述的闪存存储器的操作方法。寄存器514可以耦合到控制逻辑单元512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(OP代码)和命令地址。

在一些实施例中，I/F接口516可以耦合到控制逻辑单元512，并且充当控制缓冲器，以缓冲从主机(例如，图1中所示的主机408)接收到的控制命令并将其转发给控制逻辑单元512，并且缓冲从控制逻辑单元512接收到的状态信息并将其转发给主机408。I/F接口516还可以经由数据总线518耦合到列解码器/位线驱动器507，并且充当数据输入/输出(I/O)接口和数据缓冲器，从而对往返于存储阵列301的数据进行缓冲和转发。

在一些实施例中，存储阵列301可包括一个或多个存储平面，并发操作可在不同的存储平面处发生并且每个存储平面可包括多个存储块(例如，图5中所示出的存储块304)。在一些示例中，存储块304可为执行擦除操作的最小单元。继续参考图5，存储块304可包括多个存储单元串308。在一些实施方式中，每个存储单元串308包括串联耦合并且垂直堆叠的多个存储单元306。每个存储单元306能够保持连续的模拟值，例如，电压或电荷，其取决于在存储单元306的区域内捕获的电子的数量。每个存储单元306可以是包括浮栅晶体管的浮栅类型的存储单元，或者可以是包括电荷捕获晶体管的电荷捕获类型的存储单元。

在一些实施方式中，非易失性三维存储器100包括SLC、MLC和TLC三种类型。SLC类型表示每个存储单元306存储1比特数据，存储单元306只存在两种数据状态：“0”和“1”。MLC类型表示每个存储单元存储2比特数据，存储单元306存在四种数据状态：“00”、“01”、“10”和“11”。TLC类型表示每个存储单元存储3比特数据，存储单元306存在八种数据状态：“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”。可以理解的是，在一些示例中，非易失性三维存储器100的存储单元306还可存储多于3比特的数据。

继续参考图5，每个存储单元串308还可以包括在其漏极端部处的漏极选择栅极晶体管(在一些情况下，也可称为“顶部选择栅晶体管，TSG晶体管”)312以及在其源极端部处的源极选择栅极晶体管(在一些情况下，也可称为“底部选择栅晶体管，BSG晶体管”)310。TSG晶体管312和BSG晶体管310可由对应的顶部选择栅极TSG和底部选择栅极BSG控制，并且被配置为在读取操作期间激活对应的存储单元串308。在一些实施方式中，同一存储块304中的存储单元串308的源极可通过同一源极线314耦合。换言之，根据一些实施方式，同一存储块304中的所有存储单元串308具有阵列公共源极(ACS)。例如，可通过图4中示出的电压发生器510向ACS施加共源极电压。根据一些实施方式，每个存储单元串308的漏极耦合到相应的位线316。在一些实施方式中，可经由一条或多条漏极选择线313向相应的漏极选择栅极晶体管312的栅极施加导通电压或取消导通电压。在一些实施方式中，还可经由一条或多条源极选择线315向相应的源极选择栅极晶体管310的栅极施加导通电压或取消导通电压。

在另一些示例中，存储单元串308还可包括用于工艺和电学缓冲的虚设存储单元(未示出)，可选地，该些虚设存储单元可在对应的存储单元串308中位于TSG晶体管312和存储单元306之间，在另一些选择中，该些虚设存储单元还可位于BSG晶体管310和存储单元306之间。

在一些示例中，例如在SLC型的非易失性三维存储器100的同一存储块304中，各个存储单元串308中同一行的多个存储单元306可组成一个存储页320(Page)，同一个存储页320中的多个存储单元306可以通过同一字线318被耦合。在一些示例中，存储页320可为用于读取操作的基本数据单元。

如图6所示，以TLC型的非易失性三维存储器100为例，同一条字线318(图5)可耦合至同一行的三个存储页320(图5)，三个存储页320例如可以包括低存储页(Lower page)、中存储页(Middle page)和高存储页(Up page)。每个存储单元306存在八种数据状态。其实现方法为设计多组阈值电压，进而将存储单元分为多个数据状态。图6中的横坐标为阈值电压，纵坐标为处于该阈值电压下的存储单元306的个数。当存储单元306写入数据后，阈值电压统计分布近似于正态分布。如图6所示，非易失性三维存储器100包括八个数据状态p0～p7，其中，p0为擦除状态，p1～p6为不同的编程状态，每个数据状态的阈值电压均不相同。在对非易失性三维存储器100进行读取操作时，需要向相应的存储单元306施加不同的读取电压V

存储单元(例如，图5所示出的存储单元306)中存在一定数量的晶界陷阱(grainboundary trap，GBT)，在编程操作中，施加于待编程的存储单元的栅极的编程电压使得晶界陷阱捕获了大量的电子，在非易失性三维存储器100处于编程操作结束至第一次读取操作开始的空闲阶段，非易失性三维存储器100处于待机状态，为了降低功耗，除了保存存储单元中所必须的电压供给外，停止其他电压供给，从而完成编程的存储单元处于浮置状态，晶界陷阱释放捕获的电子，存储单元306的阈值电压出现偏移，在第一次读取操作中将读出大量的失败比特数(Fail Bit Count，FBC)，通过比较连续两次读取操作的FBC可进一步确定第一次读取操作是否错误。例如，对于同一存储页320，在编程操作之后进行几小时的待机，并连续进行两次读取，连续两次读取中的第一次读取的失败比特数为FBC1，第二次读取的失败比特数为FBC2，若FBC1和FBC2的差值与FBC2的比值大于预设值，第一次读取的结果将是不可靠的。例如，当FBC1和FBC2的差值大于20％，则可认为第一次读取错误，即产生第一次读取现象(first read issue)，从而影响非易失性三维存储器100的可靠性。通常，第一次读取操作的读取电压可使得晶界陷阱重新俘获电子，晶界陷阱的填充状态接近编程操作结束时的状态，在间隔时间不长的第二次读取时，FBC2将恢复到正常水平。

继续参考图6，图6示出的实线代表实际数据状态的阈值电压分布，可施加如图6所示的读取电压V

为了应对上述第一次读取现象问题，在一些示例中，可舍弃第一读取操作的读取结果，因而第一次读取也称为虚拟读取操作，但该虚拟读取操作将使得读取准备时间(Tr)延长，减慢读取速度。在另一些示例中，当产生读取错误时，容易导致存储器产生大量的错误代码，每个错误代码可能触发一系列需要执行的纠错机制。由于第一次读取现象产生的FBC1数量较多，将触发不可校正纠错码(Uncorrectable ECC,UECC)，存储器控制器(例如，图1中的存储器控制器406)确定第一次读取失败，内置于存储器控制器406中的存储器恢复固件(FW)将启动非易失性三维存储器100的修复工作，从而增加存储系统的功耗，本申请中所描述的存储系统例如为图1所示的系统400的任一示例，图中未示出FW。

图7示出了根据本申请的一些实施方式的用于上述非易失性三维存储器100的读取方法300的示意性框图，下文将结合图7至图9对上述读取方法300做详细说明。

如图7所示，读取方法300包括操作S310，在所述非易失性三维存储器的空闲阶段之后，根据接收的n次读取命令，对选定存储单元串包括的选定存储单元执行n次读取操作，n≥2且为正整数，其中，在执行所述n次读取操作期间，控制未选定存储单元串的漏极选择栅极晶体管在第一次读取操作的预脉冲恢复阶段从导通到关断的时间比在其余n-1次读取操作的任一预脉冲恢复阶段从导通到关断的时间长。

在读取操作中，待读取的存储单元所在的存储单元串作为选定存储单元串，其余存储单元串作为未选定存储单元串；用于控制选定存储单元串的TSG作为选定TSG(SelTSG)，其余TSG作为未选定TSG(Unsel TSG)；与待读取的存储单元耦合的字线作为选定字线(Sel WL)，其余的字线作为未选定字线(Unsel WL)。

如图8所示，可对选定存储单元执行n次读取操作。在每一次读取操作的预脉冲阶段，可通过导通TSG晶体管来激活其控制的存储单元串308，在一些示例中，可分别向控制选定存储单元串和未选定存储单元串的Sel TSG的栅极和Unsel TSG的栅极施加第导通电压Vtsg，Vtsg大于对应的TSG晶体管的阈值电压。在一些示例中选定存储单元串和未选定存储单元串的BSG可由同一底栅控制，在向Sel TSG的栅极和Unsel TSG的栅极施加导通电压Vtsg的同时，可向控制BSG的底栅施加导通电压Vbsg，Vbsg的值与Vtsg的值例可相同。Vtsg和Vbsg的值可分别大于对应的TSG晶体管的阈值电压和BSG晶体管的阈值电压从而导通各个存储单元串308的TSG晶体管和BSG晶体管。在一些示例中，可在每一次读取操作的预脉冲阶段，向Sel WL和Unsel WL施加通过电压Vpass，进而打开各个存储单元306的沟道。经过上述操作，各个存储单元串308的沟道导通，为选定存储单元串和未选定存储单元串建立了电流路径。同时，BL和ACS可处于低电位，该低电位例如为0V。

在存储单元串308包括虚设存储单元的示例中，可对该些虚设存储单元对应的虚设字线执行与上述Unsel WL和Sel WL相同的操作，本申请将不做赘述。

在一些读取操作的示例中，由于在预脉冲阶段，各个存储单元串308的沟道电势处于例如0V，而存储单元306的晶界浅陷阱相当于负电势，从而使得晶界陷阱释放的电子难以填充，而且应当理解的是，电子填充晶界陷阱是一个缓慢的过程。通常，在预脉冲阶段之后的短暂的预脉冲恢复阶段，可将未选定存储单元串的Unsel TSG快速关断，由于BSG保持打开，ACS接地，从而使得未选定存储单元串的沟道电荷经过ACS导出，其沟道电势快速降低，从而减少未选定存储单元串的读干扰，以及将Sel WL快速关断。示例性地，可控制电压发生器510(图4)向字线驱动器509(图4)施加字线信号，该第字线信号为向Sel WL施加的断开电压)，以为读取阶段做准备。而该预脉冲恢复阶段较短，沟道电子难以充分填充存储单元306的晶界陷阱，使得存储单元306的阈值电压始终处于较大程度的偏移状态，在下文的读取阶段，将难以避免出现第一次读取现象。

在本申请的一些示例中，可在第一次读取操作的预脉冲恢复阶段，延长Unsel TSG从导通到关断的时间。以连续进行六次读取操作为示例，可以正常读取(例如，第二次读取)时的预脉冲恢复阶段的时间为参考，控制Unsel TSG在第一次读取操作的预脉冲恢复阶段从导通到关断的时间比在其余五次读取操作的任一预脉冲恢复阶段从导通到关断的时间长。可选地，在第一次读取操作的预脉冲恢复阶段，Unsel TSG从导通到关断的时间为t1，t1的范围为6μs-25μs。在第二次读取操作的预脉冲恢复阶段，Unsel TSG从导通到关断的时间为t2，t2的范围为1μs-5μs，可选地，t1可比t2长2μs-6μs。

在一些示例中，在第一次读取操作的预脉冲恢复阶段，向Unsel TSG施加以第一斜率下降的第一关断电压；以及在其余五次读取操作中的任一预脉冲恢复阶段，向Unsel TSG施加以第二斜率下降的第二关断电压，其中，所述第一斜率的绝对值小于所述第二斜率的绝对值。示例性地，如图8所示，可在第一次读取操作的预脉冲恢复阶段，向Unsel TSG施加以第一斜率k1下降的第一关断电压V

在读取方法300中，可经由存储器控制器(例如图1中示出的存储器控制器406)向非易失性三维存储器100连续发送n次读取命令，n≥2且为正整数，在发送第一次读取命令时，可通过发送特定前缀的读取命令，来区分第一次读取命令和其余n-1次读取命令。存储器控制器406例如可向非易失性三维存储器100连续发送两次读取命令，其中第一次读取命令具有特定前缀，该特定前缀的第一次读取命令将触发控制逻辑单元512(图4)控制电压发生器510(图4)向字线驱动器509(图4)施加第一选择栅信号，该第一选择栅信号为向UnselTSG对应的DSL施加的以第一斜率k1下降的第一关断电压Voff1，第二次读取命令将触发控制逻辑单元512控制电压发生器510向字线驱动器509(图4)施加第二选择栅信号，该第二选择栅信号为向Unsel TSG对应的DSL施加以第二斜率k2下降的第一关断电压Voff2。

在Unsel TSG的缓慢关断过程中，未选定存储单元串308的沟道电势缓慢降低。在读取阶段之前，由于Unsel TSG在第一次读取操作中具有大于第二次读取操作从导通到关断的时间，未选定存储单元串308的沟道电势甚至能够降低至低于晶界浅陷阱的负电势，从而沟道中的电子可对存储单元306的晶界陷阱进行充分填充，改善阈值电压的偏移，从而在读取阶段中，能够降低第一次读取的FBC，避免第一次读取现象，提非易失性三维存储器100的可靠性。

对于方法300，图9示出了Unsel TSG从导通到关断的时间t与多次读取操作的FBC的一个示意性关系图，其中，Base FBC为第二次读取操作至第六次读取操作的FBC的平均值。设置非易失性三维存储器100在空闲阶段(例如，待机)的时间为30分钟，非易失性三维存储器100在待机时的温度为85℃。由图可知，在t处于0～20μs，随着Unsel TSG从导通到关断的时间的延长，第一次读取操作产生的FBC1比后续五次读取操作产生的Base FBC多，并且，随着t的延长，FBC1下降的速度比Base FBC下降的速度快。对于第一次读取操作，t≥10μs时，FBC1≤800，而Base FBC在t≤5μs时即可小于800，因此，在上述待机时间和温度下，综合考虑读取准备时间Tr以及t对FBC1和Base FBC的影响，在第二次读取操作至第六次读取操作的每一预脉冲恢复阶段，Unsel TSG从导通到关断的时间可考虑为3μs-5μs，在第一次读取操作的预脉冲恢复阶段，Unsel TSG从导通到关断的时间可考虑为10μs-20μs。

继续参考图8，在读取方法300的读取阶段，可对BL施加驱动电压Vdr，Unsel TSG晶体管保持关断，Sel TSG晶体管、BSG晶体管、Unsel WL保持导通状态。可在读取阶段对SelWL施加以脉冲形式的读取电压Vpv1和Vpv2。Vpv1和Vpv2的值可小于Unsel WL保持导通状态的Vpass的值，以使得Unsel WL耦合的未选定存储单元导通。由于在预脉冲恢复阶段，存储单元306的晶界陷阱获得了充分的电荷补充，存储单元306的阈值电压的偏移得到改善，在第一次读取操作的读取阶段，施加的读取电压Vpv1和Vpv2对选定存储单元进行读取时，将产生较少的FBC。

读取方法300还包括在读取阶段之后的预关断阶段。在预关断阶段中，停止对BL施加驱动电压，使得BL电压保持低电位，ACS接地。而将施加于Sel WL的读取电压增大至UnselWL保持导通的Vpass电压，Sel TSG保持导通，使得选定存储单元串的沟道与对应的BL的低电位连通，而ACS保持接地，使得选定存储单元串的沟道内的电荷能够经由ACS导出，从而将选定存储单元串的沟道电势快速拉低至基准状态，以便于进行后续的读取或擦写操作。

图10示出了根据本申请的一些实施方式的用于上述非易失性三维存储器100的读取方法500的示意性框图，下文将结合图10至图12对上述读取方法500做详细说明。

如图10所示，在读取方法500中，在所述非易失性三维存储器的空闲阶段之后，可根据接收的n次读取命令，对选定存储单元执行n次读取操作，n≥2且为正整数，其中，在执行n次读取操作期间，控制选定存储单元在第一次读取操作的预脉冲恢复阶段从接通到断开的时间比在其余n-1次读取操作的任一预脉冲恢复阶段从接通到断开的时间长。

在读取方法500的每一次读取操作的预脉冲阶段可执行与读取方法300类似的操作，本申请将不做赘述。以连续执行六次读取操作为示例，在读取方法500中，可控制Sel WL在第一次读取操作的预脉冲恢复阶段从接通到断开的时间比在其余五次读取操作的任一预脉冲恢复阶段从接通到断开的时间长。可选地，在第一次读取操作的预脉冲恢复阶段，Sel WL从接通到断开的时间为t3，t3的范围为6μs-25μs。在第二次读取操作的预脉冲恢复阶段，Sel WL从接通到断开的时间为t4，t4的范围为1μs-5μs，可选地，t3可比t4长2μs-6μs。

在一些示例中，在第一次读取操作的预脉冲恢复阶段，可向Sel WL施加以第三斜率下降的第一断开电压；以及在其余五次读取操作中的任一预脉冲恢复阶段，向Sel WL施加以第四斜率下降的第二断开电压，其中，第三斜率的绝对值小于第四斜率的绝对值。示例性地，如图11所示，可在第一次读取操作的预脉冲恢复阶段，向Sel WL施加以k3斜率下降的第一断开电压Vcut1，并且在第二次读取操作的预脉冲恢复阶段，向Sel WL施加以第四斜率k4下降的第二断开电压Vcut2。示例性地，在预脉冲恢复阶段，可关断Unsel TSG。示例性的，可控制电压发生器510(图4)向字线驱动器509(图4)施加选择栅信号，该选择栅信号为向Unsel TSG对应的DSL施加的关断电压。关断Unsel TSG的时间例如可与方法300在第二次读取中从导通到关断的时间t2相同。

在读取方法500中，存储器控制器406可向非易失性三维存储器100发送与读取方法500类似的两次读取命令，从而使得第一次读取命令触发控制逻辑单元512控制电压发生器510产生上述以第三斜率k3下降的第一断开电压Vcut1，第二次读取命令触发控制逻辑单元512控制电压发生器510产生以上述以第四斜率k4下降的第一断开电压Vcut2。

施加于Sel WL的第一断开电压Vcut1在缓慢下降过程中，存储单元306的晶界陷阱始终受到第一断开电压Vcut1的控制，通过控制Vcut1缓慢下降过程的时间相对延长，能够使得存储单元306的晶界浅陷阱从沟道捕获足够数量的电子，从而改善存储单元306的阈值电压的偏移，进而能够避免第一次读取现象，提高非易失性三维存储器100的可靠性。

对于方法500，图12示出了Sel WL从接通到断开的时间t与多次读取操作的FBC的一个示意性关系图，非易失性三维存储器100的待机时间为30分钟，待机温度为85℃。由图12可知，在t处于0～20μs，随着t的延长，第一次读取操作产生的FBC1比后续五次读取操作产生的Base FBC多，并且，随着t的延长，FBC1下降的速度比Base FBC下降的速度快。对于第一次读取操作，t≥10μs时，FBC1≤800，而Base FBC在t≤5μs时即可小于800，因此，在上述待机时间和温度下，综合考虑读取准备时间Tr以及t对FBC1和Base FBC的影响，在第二次读取操作至第六次读取操作的每一预脉冲恢复阶段，Sel WL从接通到断开的时间可考虑为3μs～5μs，在第一次读取操作的预脉冲恢复阶段，Sel WL从接通到断开的时间可考虑为10μs～20μs。

读取方法500可包括与读取方法300类似的读取阶段和关断阶段，本申请将不做赘述。

在一些示例中，方法300和方法500可同时进行，即，控制Unsel TSG在第一次读取操作的预脉冲恢复阶段从导通到关断的时间比其余n-1次读取操作的预脉冲恢复阶段从导通到关断的时间长的同时，控制Sel WL在第一次读取操作的预脉冲恢复阶段从接通到断开的时间比其余n-1次读取操作的预脉冲恢复阶段从接通到断开的时间长，本申请对此不做限定。

在一些示例中，行解码器(字线驱动器)509例如为驱动晶体管，在非易失性三维存储器100处于空闲阶段，例如处于待机状态时，通过电压发生器510向该驱动晶体管的源极施加第一电压信号，使施加第一电压信号后的源极电压等于驱动晶体管的作为输出电极D的漏极的电压。驱动晶体管的源极通过施加第一电压信号将电压抬高至与漏极相等的电压，即Vss＝Vdd，可以有效防止驱动晶体管漏电。在第一次读取时，字线的电压稳定在Vdd，而无需从低电压(如0V)开始增长，从而保证存储单元306的沟道电荷保持在稳定状态，减少第一次读取的FBC。

如上所述的具体实施方式，对本申请的目的、技术方案和有益效果进行了进一步详细说明。应理解的是，以上仅为本申请的具体实施方式，并不用于限制本申请。凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等均应包含在本申请的保护范围之内。