一种基于1T2R阻变存储器阵列的存内计算加速器及其应用

技术领域

本发明属于新型计算技术领域，具体涉及一种基于1T2R阻变存储器阵列的存内计算加速器及其应用。

背景技术

目前主流的处理器均采用冯诺依曼架构，该架构将存储器与运算器分离，使得大量数据需要频繁通过总线传输，造成巨大的运算延时和能耗，限制了运算效率的进一步提升。为突破冯诺依曼瓶颈，人们提出了基于近存计算、存内计算等新计算范式的加速器架构，用于加速矩阵向量乘法等数据密集型计算。存内计算加速器利用存储器的电流、电压、电荷等物理特性进行计算，将数据密集型计算转移到存储器内部进行，有效减少了数据传输，使运算效率得到巨大提升。相比传统的通用处理器，存内计算加速器的能效可提升1至4个数量级。基于非易失存储器的存内计算加速器具有存储单元集成度高、非易失存储、静态功耗低等优势，是高能效存内计算芯片发展的重要方向。

近年来基于非易失存储器的存内计算加速器的研究取得了许多重要的进展。基于阻变存储器、相变存储器、磁存储器等的存内计算架构被提出，许多基于非易失存储器的存内计算加速芯片被实现。值得注意的是，大部分基于非易失存储器的存内计算加速器芯片仍然采用电流域计算的设计，这种设计使得输出信号线需要通过来自各存储单元的累加电流，一方面该电流容易受到线电阻影响偏离目标值，造成输出误差；另一方面外围电路不仅需要大尺寸晶体管处理累加后的大电流，还需要额外的电路缓解大电流造成的电路失调。因此电流域存内计算加速器的计算并行度受限，计算精度、面积效率、能量效率难以提升。电压域存内计算采用输出信号线的模拟电位而非累加电流作为输出，有效降低了线电阻的影响，外围电路可以采用小尺寸晶体管设计电路，因而有效降低了电路的面积与功耗。此外，电压域存内计算的输出电压范围由输入电压决定，提升计算并行度几乎不会加重外围电路的负担，为高并行度计算提供了切实可行的解决方案。 然而基于传统的1T1R非易失存储器阵列结构难以实现高效的电压域存内计算，目前仍鲜见相关的国内外研究报道。因此，构建新型非易失存储器阵列结构并设计高能效的电压域存内计算加速器具有重要意义。

发明内容

为了解决现有技术的以上缺陷或改进需求，本发明首次提出基于1T2R阻变存储器阵列结构进行电压域存内计算的思路，提供了一种基于1T2R阻变存储器阵列的存内计算加速器及其应用，通过将1 bit有符号权重存储在同一列的两个1T2R阻变存储器单元构成的电压差分对中，使得1T2R阻变存储器阵列能在同一列内完成有符号权重与输入向量的乘累加操作，无需额外减法运算；通过对所述1T2R阻变存储器阵列进行全并行电压输入、电压输出操作，避免了电流在输出信号线上累加，提高了计算并行度，并降低了线电阻造成的输出误差；通过采用小尺寸晶体管进行电压域外围电路设计，将所述1T2R阻变存储器阵列的模拟输出电压转换为数字信号，提升了电路的面积效率与能量效率。

为实现上述目的，本发明采用的技术方案如下：

一种基于1T2R阻变存储器阵列的存内计算加速器，包括1T2R阻变存储器阵列、行译码与驱动电路、列译码与驱动电路、感测放大器与模数转换器电路以及移位加法器电路。输入信号经行译码与驱动电路进入所述1T2R阻变存储器阵列；所述1T2R阻变存储器阵列的输出信号依次经过列译码与输出电路、感测放大器与模数转换器电路以及移位加法器电路，最终转换为数字信号输出。

上述基于1T2R阻变存储器阵列的存内计算加速器中，所述1T2R阻变存储器阵列由1T2R阻变存储器单元在行与列上重复排列构成，所述1T2R阻变存储器单元由左侧阻变存储器件、右侧阻变存储器件、晶体管、字线（WL）、读出线（SL）、左位线（BLL）以及右位线（BLR）构成，其中左侧阻变存储器件与右侧阻变存储器件的底电极和晶体管的漏电极相连，字线与同一行晶体管栅电极相连，读出线与同一列晶体管的源电极相连，左位线与同一行左侧阻变存储器件的顶电极相连，右位线与同一列右侧阻变存储器件的顶电极相连。

所述阻变存储器件优选采用金属氧化物阻变材料，如HfO

一般的，所述阻变存储器件具有多个稳定的电阻状态，其中，最高电阻状态为高阻态（HRS），最低电阻状态为低阻态（LRS）。

所述晶体管为金属氧化物半导体场效应晶体管（MOSFET）。

本发明同时提供了一种基于1T2R阻变存储器阵列的存内计算加速器进行存储和电压域存内计算的方法，其特征在于，基于1T2R阻变存储器阵列的存内计算加速器包括1T2R阻变存储器阵列、行译码与驱动电路、列译码与驱动电路、感测放大器与模数转换器电路以及移位加法器电路，输入信号经行译码与驱动电路进入所述1T2R阻变存储器阵列；所述1T2R阻变存储器阵列的输出信号依次经过列译码与输出电路、感测放大器与模数转换器电路以及移位加法器电路，最终转换为数字信号输出，所述1T2R阻变存储器阵列可配置为存储模式与计算模式，在存储模式下，每个1T2R阻变存储器单元以所述左侧阻变存储器件与右侧阻变存储器件的电阻分压低或高存储“0”或“1”状态，即HRS/LRS代表“0”，LRS/HRS代表“1”；读出时，在左位线与右位线之间施加读电压，在晶体管栅极施加选通电压，所述电阻分压信号经过晶体管从读出线输出；写入时，在晶体管栅极施加选通电压，在左位线与读出线之间施加写电压改变左侧阻变存储器件的状态，在右位线与读出线之间施加写电压改变右侧阻变存储器件的状态，每次写入一个存储器单元；在计算模式下，处于同一列的相邻两个1T2R阻变存储器单元构成一个差分对，存储1-bit有符号权重，其中，权重“+1”对应的差分对为LRS/HRS - HRS/LRS，权重“-1”对应的差分对为HRS/LRS - LRS/HRS，权重“0”对应的差分对为HRS/LRS - HRS/LRS，在被选通的字线施加选通电压，在被选通的右位线施加参考电压，在被选通的左位线施加输入电压信号，则被选通的1T2R阻变存储器单元在读出线上形成稳定的模拟电位，该电位与输入向量和存储权重值的乘累加值呈线性关系。

所述行译码与驱动电路可配置为存储模式与计算模式，在存储模式下，其选择所述1T2R阻变存储器阵列的一条字线与一条左位线进行电压信号输入；在计算模式下，其选择所述1T2R阻变存储器阵列的多条字线与多条左位线进行电压信号输入。

所述列译码与驱动电路可配置为存储模式与计算模式，在存储模式下，其选择所述1T2R阻变存储器阵列的全部右位线进行电压信号输入，选择全部读出线进行电压信号输出；在计算模式下，其选择所述1T2R阻变存储器阵列的多条右位线进行电压信号输入，选择多条读出线进行电压信号输出。

所述感测放大器与模数转换器电路可配置为存储模式与计算模式，在存储模式下，其全部感测放大器（VSA）将所述1T2R阻变存储器阵列的全部读出线上的电压转换为高电平或低电平；在计算模式下，其多个感测放大器一组构成一个Flash ADC，依次将多条读出线上的电压转换为数字信号。

所述移位加法器电路在计算模式中将所述感测放大器与数模转换器电路输出的数字信号拼接为更高位宽的数字信号。

本发明提出的基于1T2R阻变存储器阵列的存内计算加速器具有以下优点：

本发明首次提出将1T2R新型结构的阻变存储器阵列同时用于存储和电压域存内计算加速器，在功能、结构方面具有显著优势。功能方面：在计算模式下，使得存储模式下的存储单元能够利用非易失阻变器件的开关比与分压结构提高存储裕度，使存储模式能够容忍较大的器件电阻态涨落；在计算模式下，1T2R的阵列结构使得矩阵向量乘法运算能够在电压域完成，即以存储器阵列读出线上的模拟电位作为输出，避免了阵列内部的读出线上形成累加大电流，一方面使得线电阻对计算结果的影响减弱，提高了输出精度，另一方面使得感测放大器与模数转换器电路不需要考虑承载大电流的情况，能够采用小尺寸晶体管设计，降低了功耗与面积开销。结构方面：存储模式与计算模式下读出线输出电压的最大摆幅只与各输入电压幅值有关，与具体器件电阻值范围无关，因此该阵列结构与加速器结构适用于不同类型的非易失存储器，泛化性强；在设计感测放大器与模数转换器电路时，无需根据具体器件的电阻值范围考虑输入电流范围，只需根据确定的输出电压摆幅进行电路设计，极大的简化了设计过程；提高输入并行度不会改变输出电压摆幅，因此同一感测放大器与模数转换器电路设计可支持任意输入并行度，通用性强。

附图说明

图1为本发明的一个实施例的电路结构示意图。

图2为本发明的一个实施例的1T2R阻变存储器阵列单元的结构示意图，其中：1-左侧阻变存储器件、2-字线（WL’）、3-晶体管、4-右位线（BLR’）、5-读出线（SL’）、6-右侧阻变存储器件、7-左位线（BLL’）。

图3为本发明的一个实施例的3*3规模的1T2R阻变存储器阵列的结构示意图，其中：8-1T2R阻变存储器单元、9-阵列左位线（BLL）、10-阵列字线（WL）、11-阵列右位线（BLR）、12-阵列读出线（SL）。

图4为本发明的一个实施例的感测放大器与模数转换器电路的示意图，其中：13-多路复用器、14-公共信号线、15-电压感测放大器、16-二进制补码编码器、17-参考电位模块、18-电压感测放大器使能信号输入端、19-Flash ADC使能信号输入端。

图5为本发明的一个实施例的存储模式下读操作的示意图。

图6为本发明的一个实施例的存储模式下写操作的示意图。

图7为本发明的一个实施例的计算模式的操作示意图。

具体实施方式

下面结合附图，通过具体实施例进一步阐述本发明。

如图1所示，本实施例的电路结构包括：1T2R阻变存储器阵列、行译码与驱动电路、列译码与驱动电路、感测放大器与模数转换器电路以及移位加法器电路。行译码与驱动电路选择1T2R阻变存储器阵列的2m行输入电压信号，列译码与驱动电路以k列为一组，将阵列的输出连接至感测放大器与模数转换器电路，转换为q-bit数字信号，移位加法器电路将不同列、不同时刻输出的数字信号进行相加操作，得到p-bit数字信号。

如图2所示，本实施例中的1T2R阻变存储器阵列的单元结构包括：左侧阻变存储器件1、字线（WL’）2、晶体管3、右位线（BLR’）4、读出线（SL’）5、右侧阻变存储器件6、左位线（BLL’）7，其中左侧阻变存储器件1与右侧阻变存储器件6的底电极和晶体管3的漏电极相连，字线（WL’）2与晶体管3栅电极相连，读出线（SL’）5与晶体管3的源电极相连，左位线（BLL’）7与左侧阻变存储器件1的顶电极相连，右位线（BLR’）4与右侧阻变存储器件6的顶电极相连。

如图3所示，本实施例中的1T2R阻变存储器阵列由1T2R阻变存储器单元8在平面内重复排列构成。阵列左位线（BLL）9与阵列字线（WL）10平行，阵列右位线（BLR）11与阵列读出线（SL）12平行，阵列左位线（BLL）9与阵列右位线（BLR）11的方向相互垂直。

本实施例中的一个3-bit感测放大器与模数转换器电路如图4所示。其电路结构包括：多路复用器13、公共信号线14、电压感测放大器15、二进制补码编码器16、参考电位模块17、电压感测放大器使能信号输入端18、Flash ADC使能信号输入端19。存储模式：电压感测放大器使能信号输入端18为低电平，公共信号线14上的开关断开，各个电压感测放大器15的同相输入端直接连接到阵列各列的读出线上，反相输入端通过参考电位模块17接至相同的参考电位，从而在电压感测放大器使能信号输入端18为高电平时，将对应读出线上的电位转换为1-bit数字信号；计算模式：电压感测放大器使能信号输入端18为高电平，公共信号线14上的开关闭合，各个电压感测放大器15的同相输入端通过公共信号线14短接，反相输入端通过参考电位模块17接Flash ADC的不同参考电位，多路复用器13在时钟信号控制下每次将一条读出信号线接至公共信号线14，从而在电压感测放大器使能信号输入端18为高电平时，将模拟电位转换为数字信号，该数字信号经过二进制补码编码器16转换为4-bit二进制补码PS

本实施例在存储模式下读“1”和读“0”操作如图5所示。高电平V

本实施例在存储模式下写“1”操作如图6所示。写操作分两步进行：第一步操作左侧阻变存储器件，被选中单元对应的字线（WL）上被施加高电平，左位线（BLL）接set电压V

本实施例在计算模式下的操作如图7所示。权重矩阵以有符号二进制数的形式存储在1T2R阻变存储器阵列中，同一列每两个相邻单元构成一个电压差分对，存储1 bit有符号权重：若权重为“+1”，则差分对的两个1T2R阻变存储单元对应电阻态为LRS/HRS和HRS/LRS；若权重为“0”，则差分对的两个1T2R阻变存储单元对应电阻态为HRS/LRS和HRS/LRS；若权重为“-1”. 则差分对的两个1T2R阻变存储单元对应电阻态为HRS/LRS和LRS/HRS。由于每一位都是1 bit有符号数，k+1 bit的权重可以省略符号位，采用k个差分对表示。每次计算操作同时打开2m行，即并行计算m维的矩阵向量乘法，阵列中被选通的字线（WL）上施加高电平V

其中V

其中V

最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明 ，但是本领域的技术人员可以理解：在不脱离本 发明 及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准 。