页缓冲器、编程方法、存储器装置及系统

技术领域

本公开实施例涉及半导体技术，涉及但不限于一种页缓冲器、编程方法、存储器装置及系统。

背景技术

非易失性存储单元(例如NAND闪存存储单元)能够进行编程/擦除操作，并且通过当借助被施加到薄氧化物层的强电场来迁移电子时变化的阈值电压来执行所述编程和擦除操作。

当对非易失性存储设备执行编程操作时，多个存储单元的阈值电压可以被编程至不相同的值，例如，阈值电压以一定的变化度分布。在阈值电压分布宽的情况下，读取余量变窄，由此使非易失性存储设备的性能恶化。特别地是，在存在三个或更多不同数据状态对应的阈值分布的情况下，如在多级单元编程方法过程中，每种数据状态对应的阈值电压分布限于窄范围是更为优选的。

发明内容

有鉴于此，本公开实施例提供一种页缓冲器、编程方法、存储器装置及系统。

第一方面，本公开实施例提供一种页缓冲器，所述页缓冲器对应于存储器装置的存储单元阵列的位线而设置，所述页缓冲器包括：包括：

第一充放电模块，其耦接于位线，并配置为能够存储第一位线强制信息以及根据所述第一位线强制信息向所述位线提供第一位线强制电压；

第二充放电模块，其耦接所述位线，并配置为能够存储第二位线强制信息以及根据所述第二位线强制信息向所述位线提供不同于所述第一位线强制电压的第二位线强制电压；

其中，所述第一位线强制电压和第二位线强制电压均大于正常编程位线电压且小于禁止编程位线电压。

在一些实施例中，所述禁止编程位线电压施加在禁止编程的存储单元对应的所述位线上，用于禁止所述存储单元进行编程；

所述正常编程位线电压施加在待编程的存储单元对应的所述位线上，用于允许所述存储单元被第一编程；

所述第一位线强制电压施加在待编程的存储单元对应的所述位线上用于允许所述存储单元被第二编程；

所述第二位线强制电压施加在待编程的存储单元对应的所述位线上，用于允许所述存储单元被第三编程；

其中，所述第一编程的程度高于所述第二编程的程度，所述第二编程的程度高于所述第三编程的程度。

在一些实施例中，所述第一充放电模块包括：第一充放电电路、第一锁存器和第一位线电压设置部件；

其中，所述第一充放电电路被接入电源电压，并经由所述第一位线电压设置部件连接至所述页缓冲器的第二感测节点以至于连接至所述位线；所述第一充放电电路被配置为向所述第一位线电压设置部件提供电源电压；

所述第一锁存器连接所述第一充放电电路和连接至所述页缓冲器的第一感测节点以至于连接至所述位线；所述第一锁存器被配置为存储所述第一位线强制信息；

所述第一位线电压设置部件连接所述第一充放电电路和所述第二感测节点以至于连接所述位线；所述第一位线电压设置部件被配置为：根据所述第一锁存器存储的第一位线强制信息，基于所述电源电压向所述位线连接的第二感测节点施加所述第一位线强制电压。

在一些实施例中，所述第一充放电电路，还包括：

第一充电开关，连接电源和所述第一位线电压设置部件；所述第一充电开关的控制极与所述第一锁存器连接；所述第一充电开关被配置为：根据所述第一锁存器输出的信号，向所述第一位线电压设置部件提供电源电压。

在一些实施例中，所述第一锁存器，包括：

第一数据锁存部件，被配置为根据编程验证结果存储对应的编程验证信息，或被配置为存储所述第一位线强制信息；

第一数据设置部件，与所述第一数据锁存部件连接，所述第一数据设置部件被配置为：向所述第一数据锁存部件输出待存储的所述编程验证信息或所述第一位线强制信息。

在一些实施例中，所述第二充放电模块包括：第二充放电电路、第二锁存器和第二位线电压设置部件；

其中，所述第二充放电电路被接入电源电压，并经由所述页缓冲器的第一感测节点连接至所述第二位线电压设置部件以至于连接至所述位线，所述第二充放电电路被配置为向所述第二位线电压设置部件提供电源电压；

所述第二锁存器，连接所述第二充放电电路和连接至所述第一感测节点以至于连接至所述位线，所述第二锁存器被配置为存储所述第二位线强制信息；

所述第二位线电压设置部件，连接所述第二充放电电路和连接至所述页缓冲器的第二感测节点以至于连接至所述位线，所述第二位线电压设置部件被配置为：根据所述第二锁存器存储的第二位线强制信息，基于所述电源电压向所述位线连接的第二感测节点施加所述第二位线强制电压。

在一些实施例中，所述第二充放电电路，还包括：

第二充电开关，连接所述电源和所述第二位线电压设置部件；所述第二充电开关的控制极与所述第二锁存器连接；所述第二充电开关被配置为：根据所述第二锁存器输出的信号，向所述第一位线电压设置部件提供电源电压。

在一些实施例中，所述第二锁存器，包括：

第二数据锁存部件，被配置为存储所述第二位线强制信息；

第二数据设置部件，与所述第二数据锁存部件连接；所述第二数据设置部件被配置为：向所述第二数据锁存部件输出待存储的所述第二位线强制信息。

在一些实施例中，所述第一充放电模块还被配置为存储编程验证信息；所述第一充放电模块在所述编程验证信息为允许编程的状态下，被配置为向所述位线提供正常编程位线电压；

所述页缓冲器还包括：

动态锁存器，耦接于所述页缓冲器的第一感测节点；所述动态锁存器被配置为存储第一位线强制信息，并被配置为在所述第一充放电模块向所述位线提供所述正常编程位线电压后将所述第一位线强制信息传递至所述第一充放电模块。

在一些实施例中，所述动态锁存器，包括：

第三数据锁存部件，被配置为存储所述第一位线强制信息；

第三数据设置部件，与所述第三数据锁存部件连接；所述第三数据设置部件被配置为：向所述第三数据锁存部件输出待存储的所述第一位线强制信息。

在一些实施例中，所述第一充放电模块在所述编程验证信息为禁止编程的状态下，被配置为向所述位线提供用于禁止编程的电源电压。

第二方面，本公开实施例还提供一种存储器的编程方法，所述存储器包括页缓冲器，所述页缓冲器对应于存储器装置的存储阵列的位线而设置，所述页缓冲器包括与所述位线耦接的第一充放电模块和第二充放电模块；所述编程方法包括：

根据所述第一充放电模块中存储的第一位线强制信息向待编程的存储单元对应的所述位线提供第一位线强制电压；

根据所述第二充放电模块中存储的第二位线强制信息向待编程的存储单元对应的位线提供第二位线强制电压；

其中，所述第一位线强制电压和第二位线强制电压均大于正常编程位线电压且小于禁止编程位线电压；

基于所述第一位线强制电压和所述第二位线强制电压分别对所述待编程的存储单元进行不同程度地编程。

在一些实施例中，所述根据所述第一充放电模块中存储的第一位线强制信息向待编程的存储单元对应的所述位线提供第一位线强制电压包括：

在对待编程的存储单元进行第一位线感测电压的验证后，利用所述第一充放电模块中的第一锁存器存储所述第一位线强制信息；

利用所述第一充放电模块中的第一充放电电路向所述第一充放电模块中的第一位线电压设置部件提供电源电压；

利用所述第一位线电压设置部件，根据所述第一位线强制信息，基于所述电源电压向待编程的存储单元对应的所述位线连接的第二感测节点施加第一位线强制电压。

在一些实施例中，所述利用所述第一充放电模块中的第一充放电电路向第一位线电压设置部件提供电源电压，包括：

通过所述第一充放电电路中的第一充电开关，根据所述第一锁存器输出的信号，向所述第一位线电压设置部件提供电源电压。

在一些实施例中，所述根据所述第二充放电模块中存储的第二位线强制信息向待编程的存储单元对应的位线提供第二位线强制电压包括：

在对待编程的存储单元进行第二位线感测电压的验证后，利用第二锁存器存储所述第二位线强制信息；

利用所述第二充放电模块中的第二充放电电路向所述第二充放电模块中的第二位线电压设置部件提供电源电压；

利用所述第二位线电压设置部件，根据所述第二位线强制信息，基于所述电源电压向待编程的存储单元对应的所述位线连接的第二感测节点施加第二位线强制电压。

在一些实施例中，所述利用所述第二充放电模块中的第二充放电电路向第二位线电压设置部件提供电源电压，包括：

通过所述第二充放电电路中的第二充电开关，根据所述第二锁存器输出的信号，向所述第二位线电压设置部件提供电源电压。

在一些实施例中，所述方法还包括：

利用第一充放电模块存储编程验证信息，并在所述编程验证信息为允许第一编程的状态下，向所述位线提供正常编程位线电压；

在所述第一充放电模块向所述位线提供所述正常编程位线电压后，所述页缓冲器中的动态锁存器将所述第一位线强制信息传递至所述第一充放电模块。

在一些实施例中，所述方法还包括：

在所述编程验证信息为禁止编程的状态下，向所述位线提供用于禁止编程的电源电压。

第三方面，本公开实施例还提供一种存储器装置，所述存储器装置包括：

存储单元阵列，所述存储单元阵列具有多个存储单元串以及连接到所述多个存储单元串的多条位线；和

外围电路，其通过所述位线与所述存储单元阵列耦接并用于所述存储单元阵列进行操作；

其中，所述外围电路中设置多个如上述实施例中任一所述的页缓冲器，

所述页缓冲器经由感测节点连接到相应的位线，并经由位线连接到所述存储单元串。

第四方面，本公开实施例提供一种存储器系统，所述存储器系统包括：

如上述实施例中任一所述的存储器装置；以及

耦合到所述存储器装置并且被配置为控制所述存储器装置的存储控制器。

本公开实施例通过在页缓冲电路中设置了多个充放电模块，用以在编程过程中提供不同的位线强制电压，这样可以灵活配置粗编程以及多种不同程度的精细编程，进而使得编程后存储单元的阈值电压分布更窄，读取余量更宽，从而提升存储器的稳定性和读写准确性。

附图说明

在附图中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1A为本公开一实施例提供的示例性系统的结构示意图；

图1B为本公开一实施例提供的存储器卡的结构示意图；

图1C为本公开一实施例提供的固态硬盘(SSD，Solid State Disk)的结构示意图；

图1D和图1E为本公开一实施例提供的包括存储单元阵列和外围电路的存储器装置的结构示意图；

图1F为本公开一实施例提供的包括页缓冲器的存储器装置的结构示意图；

图2为本公开一实施例提供的页缓冲器示意图；

图3为本公开一实施例提供的页缓冲器的一个充放电模块示意图；

图4为本公开又一实施例提供的页缓冲器的一个锁存器示意图；

图5为本公开一实施例提供的页缓冲器的编程方法流程图；

图6为本公开一实施例提供的存储器装置示意图；

图7为本公开一实施例提供的存储器系统示意图；

图8为MLC闪存存储器在不同阈值态下的阈值电压分布图；

图9为本公开一实施例提供的阈值电压分布图；

图10为本公开一实施例提供的页缓冲器示意图；

图11为本公开一实施例提供的页缓冲器示意图；

图12为依照一实施例的非易失性存储器装置的位线电压设置操作时所施加的各个控制信号的波形图；

图13为依照另一实施例的非易失性存储设备的位线电压设置操作时所施加的各个控制信号的波形图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

如图1A所示，本公开实施例示出了一种示例性系统10，该示例性系统10可以包括主机20和存储器系统30。其中，示例性系统10可以包括但不限于移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有存储器34的任何其他合适的电子设备；主机20可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。

在本公开一实施例中，主机20可以被配置为将数据发送到存储器系统30或者从存储器系统30接收数据。这里，存储器系统30可以包括存储控制器32和一个或多个存储器装置34。其中，存储器装置34可以包括但不限于NAND闪存(NAND Flash Memory)、垂直NAND闪存(Vertical NAND Flash Memory)、NOR闪存(NOR Flash Memory)、动态随机存储器(Dynamic Random Access Memory，DRAM)、铁电随机存储器(Ferroelectric RandomAccess Memory，FRAM)、磁性随机存储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存储器(Phase Change Random Access Memory，PCRAM)、阻变随机存储器(Resistive Random Access Memory，RRAM)、纳米随机存储器(Nano Random AccessMemory，NRAM)等。

在本公开一实施例中，存储控制器(memory controller)32可以耦合到存储器装置34和主机20，且用于控制存储器装置34。示例性地，存储控制器32可以被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器或者用于在诸如个人计算器、数字相机、移动电话等电子设备中使用的其他介质。在一些实施例中，存储控制器32还可以被设计为用于在高占空比环境中操作，如SSD或嵌入式多媒体卡(eMMC)，并且SSD或eMMC可以用作诸如智能电话、平板计算机、膝上型计算机等移动设备的数据储存器以及企业存储阵列。进一步地，存储控制器32可以管理存储器装置34中的数据，并且与主机通信。存储控制器32可以被配置为控制存储器装置34读取、擦除和编程等操作；还可以被配置为管理关于存储在或要存储在存储器装置34中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等；还可以被配置为处理关于从存储器装置34读取的或者被写入到存储器装置34中的数据的纠错码(ECC)。此外，存储控制器32还可以执行任何其他合适的功能，例如格式化存储器装置34，或者根据特定通信协议与外部设备(例如，图1A中主机20)通信。示例性地，存储控制器32可以通过各种接口协议中的至少一种与外部主机通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

在本公开一实施例中，存储控制器32和一个或多个存储器装置34可以集成到各种类型的存储设备中，例如，包括在同一封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统30可以实施并且封装到不同类型的终端电子产品中。如图1B所示，存储控制器32和单个存储器装置34可以集成在一起形成存储器卡40。存储器卡40可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡40还可以包括将存储器卡40与主机(例如，图1A中的主机20)耦合的存储器卡连接器42。在如图1C中所示的另一实施例中，存储控制器32和多个存储器装置34可以集成在一起形成SSD 50。SSD 50还可以包括将SSD 50与主机(例如，图1A中的主机20)耦合的SSD连接器52。在一些实施方式中，SSD 50的存储容量和/或操作速度大于存储器卡40的存储容量和/或操作速度。

需要说明的是，本公开一实施例涉及的存储器装置可以是半导体存储器装置，是用半导体集成电路工艺制成的存储数据信息的固态电子器件。示例性地，图1D为本公开实施例中一种可选的存储器装置60的示意图。其中，存储器装置60可以是图1A至图1C中的存储器装置34。如图1D所示，存储器装置60可以包括存储单元阵列62和耦合到存储单元阵列62的外围电路64等。这里，存储单元阵列可以是NAND闪存存储单元阵列，其中，存储单元以NAND存储串66阵列的形式设置，每个NAND存储串66在衬底上方垂直地延伸。在一些实施例中，每个NAND存储串66可以包括串联耦合并且垂直地堆叠的多个存储单元。其中，每个存储单元以保持连续模拟值，例如，电压或电荷，其取决于在存储单元区域内捕获的电子的数量。另外，上述存储单元阵列62中的每个存储单元可以是包括浮栅晶体管的浮栅类型的存储单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储单元。

在本公开一实施例中，上述存储单元可以是具有两种可能的存储状态并且因此可以存储一位数据的单级存储单元(Single Level Cell，SLC)。例如，第一存储状态“0”可以对应于第一阈值电压范围，并且第二存储状态“1”可以对应于第二阈值电压范围。在另一些实施例中，每个存储单元可以是能够在多于四个的存储状态中存储多于单个位的数据的多级存储单元(Multi Level Cell，MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级存储单元(Triple Level Cell，TLC))，或者每单元存储四位(又被称为四级存储单元(Quad Level Cell，QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。示例性地，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该存储单元而从擦除状态采取三个可能的编程级中的一个。其中，第四标称存储值可以用于擦除状态。

在本公开实施例中，上述外围电路可以通过位线(Bit Line，BL)、字线(WordLine，WL)、源极(Source Line)、源极选择栅(Source Select Gate，SSG)和漏极选择栅(Drain Select Gate，DSG)耦合到存储单元阵列。这里，外围电路可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线、字线、源极、SSG或DSG等将电压信号和/或电流信号施加到每个目标存储单元以及从每个目标存储单元感测电压信号和/或电流信号来促进存储单元阵列的相关操作。此外，外围电路还可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。示例性地，如图1E所示。外围电路70可以包括页缓冲器(Page Buffer，PB)/感测放大器71、列解码器/位线驱动器72、行解码器/字线驱动器73、电压发生器74、控制逻辑单元75、锁存器电路76、接口77和数据总线78。应当理解，上述外围电路70可以与图1D中的外围电路64相同，并且在另一些实施例中，外围电路70还可以包括图1E中未示出的附加外围电路。

如图1F所示，本公开一实施例中示出了一种页缓冲器组90。页缓冲器组90可以经由多个位线BL1至BLk而与存储单元阵列80耦接。页缓冲器组90可以包括页缓冲器1(PB1)至页缓冲器k(PBk)，每个页缓冲器经由位线而与存储单元阵列耦接。例如，页缓冲器PB1至PBk可以分别经由相应的位线BL1至BLk而与存储单元阵列耦接。

本公开实施例提供一种页缓冲器，如图2所示，所述页缓冲器对应于存储器装置的存储单元阵列的位线而设置，所述页缓冲器包括：

第一充放电模块，其耦接于位线，并配置为能够存储第一位线强制信息以及根据所述第一位线强制信息向所述位线提供第一位线强制电压；

第二充放电模块，其耦接所述位线，并配置为能够存储第二位线强制信息以及根据所述第二位线强制信息向所述位线提供不同于所述第一位线强制电压的第二位线强制电压；

其中，所述第一位线强制电压和第二位线强制电压均大于正常编程位线电压且小于禁止编程位线电压。

图2将图1F中所示的页缓冲器PB1至PBk中的页缓冲器91作为一个示例来描述。应当注意的是，其余的页缓冲器可以具有与页缓冲器91相同的配置。在一些实施例中，页缓冲器91具有一个充放电模块，所述充放电模块可以用于在编程过程中对位线电压进行调整。例如，将电压施加到位线上，实现对位线的预充电；或者对位线进行放电，以将位线电压拉低到地电压等。

在一些实施例中，对存储单元进行编程的过程中，可以通过充放电模块实现对存储单元连接的位线施加禁止编程位线电压(programming-inhabit voltage，Vinh)或者正常编程位线电压Vprog(例如Vss)。示例性地，通过一个充放电模块的充电功能对位线施加高电平以达到禁止编程的效果，或者通过该充放电模块的放电功能对位线进行放电，使位线的电压被拉低到地电压以达到允许编程的效果。

然而，如果利用充放电模块仅提供禁止编程位线电压或者正常编程位线电压，则难以使编程后的某一页(page)的相应存储状态的存储单元的阈值电压分布范围更窄。

本公开一实施例通过两个充放电模块能向位线提供额外的两种位线强制电压，两种位线强制电压可以介于上述禁止编程位线电压和允许编程电压之间。因此，对应被施加位线强制电压的存储单元，其不会被禁止编程，但会使得编程过程中相应存储单元的阈值电压变化更慢或者更难。可以理解的是，位线强制电压越大，则相应的存储单元在编程过程中越难以将电荷充入存储单元的电荷存储层中，因此，在编程过程中向不同位线区分地施加不同位线强制电压可以达到对不同位线对应的存储单元实现精细编程，进而减少过编程或者阈值电压分布过宽等情况。

如图2所示，本公开一实施例提供的页缓冲器91中包括第一充放电模块201和第二充放电模块202。所述第一充放电模块201，其耦接于位线，并配置为能够存储第一位线强制信息以及根据所述第一位线强制信息向所述位线提供第一位线强制电压。所述第二充放电模块202，其耦接所述位线，并配置为能够存储第二位线强制信息以及根据所述第二位线强制信息向所述位线提供不同于所述第一位线强制电压的第二位线强制电压。本公开一实施例中通过使用两个充放电模块可以提供两种不同的位线强制电压，也就是说，在编程过程中，可以基于编程精细程度的需求，使用两个充放电模块来提供不同于禁止编程位线电压或者正常编程位线电压的两种位线强制电压，这两种位线强制电压分别为第一位线强制电压和第二位线强制电压。如此，可以平衡编程速度和编程精细程度。示例性地，如果待编程的存储单元的阈值电压与目标阈值电压差距较大，需要加大编程程度，则可以使用较小的位线强制电压，以快速提升存储单元的阈值电压。而如果待编程存储单元的阈值电压已经很接近目标阈值电压，那么需要减小编程的程度，使阈值电压微小地升高但不能升高过大，以免过编程，此时则可以使用相对较大的位线强制电压。这样，某一页的不同存储单元对应的不同位线分别被施加不同的位线强制电压时，在该页对应的字线施加相同的编程电压时，不同存储单元的编程程度不同，可以更一致地编程到某一阈值范围对应的数据状态。

上述第一位线强制信息是用于区分将要进行第一位线强制操作的存储单元的信息，即将要进行第一位线强制操作的存储单元和将不进行第一位线强制操作的存储单元彼此区分开的区分信息。第一位线强制信息可以用二进制数据“0”或“1”表示是否进行第一位线强制操作。

相应地，第二位线强制信息是用于区分将要进行第二位线强制操作的存储单元的信息，即将要进行第二位线强制操作的存储单元和将不进行第二位线强制操作的存储单元彼此区分开的区分信息。第二位线强制信息可以用二进制数据“0”或“1”表示是否进行第二位线强制操作。

通过本公开一实施例中的技术方案，在页缓冲器91中设置了两个充放电模块，用以在编程过程中提供额外的两种位线强制电压，这样可以灵活配置粗编程以及多种不同程度的精细编程，进而使得编程后存储单元的阈值电压分布更窄，读取余量更宽，从而提升存储器的稳定性和读写准确性。

在一些实施例中，还可以通过两个以上的充放电模块，为页缓冲器91提供两个以上不同的位线强制电压，以获得更精细的编程精度。

在一些实施例中，所述禁止编程位线电压施加在禁止编程的存储单元对应的所述位线上，用于禁止所述存储单元进行编程；

所述正常编程位线电压施加在待编程的存储单元对应的所述位线上，用于允许所述存储单元被第一编程；

所述第一位线强制电压施加在待编程的存储单元对应的所述位线上用于允许所述存储单元被第二编程；

所述第二位线强制电压施加在待编程的存储单元对应的所述位线上，用于允许所述存储单元被第三编程；

其中，所述第一编程的程度高于所述第二编程的程度，所述第二编程的程度高于所述第三编程的程度。

这里，禁止编程位线电压Vinh可以是电源电压VDD，禁止编程位线电压施加在禁止编程的存储单元对应的所述位线上，用于禁止所述存储单元进行编程。正常编程位线电压Vprog可以是地电压Vss，正常编程位线电压施加在待编程的存储单元对应的所述位线上，用于允许所述存储单元被第一编程。

第一位线强制电压可以是在电源电压VDD与地电压Vss之间的电压，第一位线强制电压施加在待编程的存储单元对应的所述位线上用于允许所述存储单元被第二编程。所述第一编程的程度高于所述第二编程的程度，即对同一待编程单元施加正常编程位线电压比对其施加第一位线强制电压其阈值电压要增加要的更快。

第二位线强制电压也可以是在电源电压VDD与第一位线强制电压之间的电压，并且，第二位线强制电压大于第一位线强制电压。第二位线强制电压施加在待编程的存储单元对应的所述位线上用于允许所述存储单元被第三编程。所述第二编程的程度高于所述第三编程的程度，即对同一待编程单元施加第一位线强制电压比对其施加第二位线强制电压其阈值电压要增加要的更快。

在一些实施例中，如图3所示，所述第一充放电模块201包括：第一充放电电路310、第一锁存器330和第一位线电压设置部件320；

其中，所述第一充放电电路310被接入电源电压，并经由所述第一位线电压设置部件320连接至所述页缓冲器的第二感测节点SO2以至于连接至所述位线；所述第一充放电电路310被配置为向所述第一位线电压设置部件320提供电源电压；

所述第一锁存器330连接所述第一充放电电路310和连接至所述页缓冲器的第一感测节点SO以至于连接至所述位线；所述第一锁存器330被配置为存储所述第一位线强制信息；

所述第一位线电压设置部件320连接所述第一充放电电路310和所述第二感测节点SO2以至于连接所述位线；所述第一位线电压设置部件320被配置为：根据所述第一锁存器330存储的第一位线强制信息，基于所述电源电压向所述位线连接的第二感测节点SO2施加所述第一位线强制电压。

电源340与第一充放电电路310连接并向其提供电源电第一锁存器330至少可以被配置为存储数据，这些数据可以是编程及验证操作后表明验证结果的数据，也可以是读取操作读出的数据等。这里，作为验证结果时，可以用二进制数据“0”或“1”表示验证是否通过。本公开一实施例中的第一充电模块201中对应的第一锁存器330可以用来存储第一位线强制信息，第一位线强制信息用于表明第一强制感测电压验证存储单元后的验证结果。

在一些实施例中，在第一锁存器中存储“0”表示：该存储单元的阈值电压大于或等于第一位线感测电压；在第一锁存器中存储“1”表示：该存储单元的阈值电压小于第一位线感测电压。

在一些实施例中，在第一锁存器中存储“0”表示：该存储单元的阈值电压小于第一位线感测电压；在第一锁存器中存储“1”表示：该存储单元的阈值电压大于或等于第一位线感测电压。

上述第一位线电压设置部件320可以是一个NMOS管，也可以是一个PMOS管，也可以是多个NMOS管和/或多个PMOS管的组合。第一位线电压设置部件320还可以是其他可以用于嵌位电压或调节电压的部件，例如齐纳二极管、暂态电压抑制器、压敏电阻等。

第一位线电压设置部件320可以根据上述第一锁存器电路330中存储的验证结果(即存储的第一位线强制信息，其用于表明第一强制感测电压验证存储单元后的验证结果)，将来自电源的电压嵌位在一个合适的电压值，例如，第一位线强制电压(地电压＜第一位线强制电压＜电源电压)，然后施加给位线。

根据所述第一锁存器存储的所述验证结果，基于所述电源电压向所述位线施加所述第一位线强制电压从而使得目标阈值电压分布更窄。

在一些实施例中，所述第一充放电电路310，还包括：

第一充电开关，连接电源340和所述第一位线电压设置部件320；所述第一充电开关的控制极与所述第一锁存器330连接；所述第一充电开关被配置为：根据所述第一锁存器330输出的信号，向所述第一位线电压设置部件320提供电源电压。

第一充电开关包括一个控制极，即第一充电开关的导通或截止状态是由控制极输入的信号决定的。而这个输入信号来自第一锁存器330输出的信号。

在一些实施例中，当第一锁存器330输出的信号使得控制极控制第一充电开关导通时，向所述第一位线电压设置部件320提供电源电压。

在一些实施例中，第一锁存器330可以用来存储第一位线强制信息，第一位线强制信息用于表明第一强制感测电压验证存储单元后的验证结果。即可以通过第一位线强制信息控制第一充电开关的导通，当第一充电开关导通时，向所述第一位线电压设置部件320提供电源电压。

第一充电开关可以在预充电阶段和位线电压设置阶段向所述第一位线电压设置部件320提供电源电压。

在一些实施例中，如图4所示，所述第一锁存器330，包括：

第一数据锁存部件420，被配置为根据编程验证结果存储对应的编程验证信息，或被配置为存储所述第一位线强制信息；

第一数据设置部件410，与所述第一数据锁存部件420连接，所述第一数据设置部件410被配置为：向所述第一数据锁存部件420输出待存储的所述编程验证信息或所述第一位线强制信息。

在一些实施例中，第一数据锁存部件420可以由反相器423和反相器424反向连接，两个反相器的连接点分别为第一节点421和第二节点422。

在一些实施例中，第一数据设置部件410包括NMOS管412和NMOS管411，其中，NMOS管412与第一数据锁存部件410的第二节点422连接，NMOS管411与第一数据锁存部件410的第一节点421连接。

第一锁存器还可以包括第一感测开关430，在一些实施例中，第一感测开关430为一个NMOS管，NMOS管的控制极与感测节点SO连接，NMOS管在所述感测节点SO的电平的作用下导通，并向所述第一数据设置部件410施加地电压。

第一数据设置部件410根据第一强制感测电压验证存储单元后的验证结果，选择对应的NMOS管412和NMOS管411进行数据设置。

第一数据设置部件410根据第一位线强制信息将地电压传输至第一数据锁存部件420第一节点421或第二节点422中。在一些实施例中，当地电压存储在第一节点421时，可以用于表示存储数据“0”，示例性地，数据“0”可以表示对应位线的待编程的存储单元将不进行第一位线强制操作。

第一节点421可以通过如下方式存储地电压：当地电压和第一数据设置部件410之间的第一感测开关430导通后，允许地电压经过第一感测开关430传输至第一数据设置部件410。第一数据锁存部件410包括NMOS管412和NMOS管410，NMOS管412被配置为响应于第一数据设置信号Sets而把由第一感测开关430所传送的地电压施加到第二节点422。此外，NMOS管411被连接在第一感测开关430和第一节点421之间，并且被配置为响应于第二数据设置信号Rsts而把由第一感测开关430所传送的地电压施加到第一节点421。

在一些实施例中，第一节点421的电压为高电平时，可以用于表示存储数据“1”，示例性地，数据“1”可以表示对应位线的待编程的存储单元将不进行第一位线强制操作。

在一些实施例中，第二节点422的电压为高电平时，可以用于表示存储数据“1”，数据“1”可以表示对应位线的待编程的存储单元将不进行第一位线强制操作。

在一些实施例中，所述第二充放电模块包括：第二充放电电路、第二锁存器和第二位线电压设置部件；

其中，所述第二充放电电路被接入电源电压，并经由所述页缓冲器的第一感测节点连接至所述第二位线电压设置部件以至于连接至所述位线，所述第二充放电电路被配置为向所述第二位线电压设置部件提供电源电压；

所述第二锁存器，连接所述第二充放电电路和连接至所述第一感测节点以至于连接至所述位线，所述第二锁存器被配置为存储所述第二位线强制信息；

所述第二位线电压设置部件，连接所述第二充放电电路和连接至所述页缓冲器的第二感测节点以至于连接至所述位线，所述第二位线电压设置部件被配置为：根据所述第二锁存器存储的第二位线强制信息，基于所述电源电压向所述位线连接的第二感测节点施加所述第二位线强制电压。

与第一充放电模块不同的是，第二充放电模块的第二位线电压设置部件可以通过连接第一感测节点连接至第二充放电电路；而第一充放电模块可以直接与第一充放电电路连接。

第二锁存器也至少可以被配置为存储数据，这些数据可以是编程及验证操作后表明验证结果的数据，也可以是读取操作读出的数据等。本公开一实施例中的第二充电模块中对应的第二可以用来存储第二位线强制信息，第二位线强制信息用于表明第二强制感测电压验证存储单元后的验证结果。

第二位线电压设置部件可以与第一位线电压设置部件相同也可以不同。第二位线电压设置部件可以将来自电源的电压嵌位在一个合适的电压值(例如，第二位线强制电压)然后施加给位线。

在一些实施例中，所述第二充放电电路，还包括：

第二充电开关，连接所述电源和所述第二位线电压设置部件；所述第二充电开关的控制极与所述第二锁存器连接；所述第二充电开关被配置为：根据所述第二锁存器输出的信号，向所述第一位线电压设置部件提供电源电压。

第二充电开关使用的元器件可以与第一充电开关相同也可以不同。

第二充电开关受第二锁存器输出的信号控制，第二锁存器可以用来存储第二位线强制信息，第二位线强制信息用于表明第二强制感测电压验证存储单元后的验证结果。即可以通过第二位线强制信息控制第二充电开关的导通，当第二充电开关导通时，向所述第二位线电压设置部件提供电源电压。

在一些实施例中，所述第二锁存器，包括：

第二数据锁存部件，被配置为存储所述第二位线强制信息；

第二数据设置部件，与所述第二数据锁存部件连接；所述第二数据设置部件被配置为：向所述第二数据锁存部件输出待存储的所述第二位线强制信息。

第二锁存器与第一锁存器的元器件组成可以相同也可以不同。

第二锁存器也可以包括第二感测开关，在一些实施例中，第二感测开关和第一感测开关可以是同一个元器件，即第二感测开关就是第一感测开关。在一些实施例中，第二感测开关和第一感测开关可以是相同但彼此独立的元器件。在一些实施例中，第二感测开关和第一感测开关使用的元器件可以不同，例如，第一感测开关使用NMOS管，第二感测开关使用PMOS管。

在一些实施例中，所述第一充放电模块还被配置为存储编程验证信息；所述第一充放电模块在所述编程验证信息为允许编程的状态下，被配置为向所述位线提供正常编程位线电压；

所述页缓冲器还包括：

动态锁存器，耦接于所述页缓冲器的第一感测节点；所述动态锁存器被配置为存储第一位线强制信息，并被配置为在所述第一充放电模块向所述位线提供所述正常编程位线电压后将所述第一位线强制信息传递至所述第一充放电模块。

第一充放电模块还被配置为存储编程验证信息。编程验证信息可以用于区分存储单元为禁止编程单元还是允许编程单元。当编程验证信息表明所述存储单元为允许编程单元时，第一充放电模块可以先对位线进行预充电，并将位线预充电到正常编程位线电压(例如，Vss)。

当采用验证电压(例如：第一强制感测电压、第二强制感测电压以及编程验证电压)对存储单元进行验证后，会得到验证结果，例如使用一个验证电压进行验证后，可以得到一个验证结果；使用两个验证电压进行验证后，可以得到两个验证结果，使用N个验证电压进行验证后，可以得到N个验证结果。每个对应特定验证电压的验证结果可以使用二进制数据“0”、“1”表示。可以将代表特定验证电压下的验证结果部分或全部存储在动态锁存器中。

在本公开实施例中，可以先将第一强制感测电压验证存储单元后的验证结果即第一位线强制信息存储在动态锁存器中，当第一充放电模块存储编程验证信息时，且编程验证信息表明所述存储单元为允许编程单元时，第一充放电模块可以利用编程验证信息对位线进行预充电，并将位线预充电到正常编程位线电压(例如，Vss)。然后在预充电动作完成后，将存储在动态锁存器中的第一位线强制信息传递至第一充放电模块。第一充放电模块再根据第一位线强制信息决定后续提供何种电压给位线。

在一些实施例中，所述动态锁存器，包括：

第三数据锁存部件，被配置为存储所述第一位线强制信息；

第三数据设置部件，与所述第三数据锁存部件连接；所述第三数据设置部件被配置为：向所述第三数据锁存部件输出待存储的所述第一位线强制信息。

动态锁存器与第二锁存器或第一锁存器的元器件组成可以相同也可以不同。

与第一锁存器和第二锁存器不同的是，动态锁存器可以不属于任一充放电模块，其仅用于暂存第一强制感测电压验证存储单元后的验证结果。

在一些实施例中，所述第一充放电模块在所述编程验证信息为禁止编程的状态下，被配置为向所述位线提供用于禁止编程的电源电压。

当验证结果(即编程验证信息)表明待编程存储单元的阈值电压到达目标阈值电压时，则暂时不需要继续对该存储单元继续编程，因此要对该存储单元禁止编程。可以通过将位线预充电到禁止编程的电压来对存储单元禁止编程。禁止编程电压可以来自电源电压，即将电源电压直接连接至位线上。示例性地，此时可以控制第一位线电压设置部件不对所述电源电压进行嵌位或分压，即将第一位线电压设置部件设置为完全导通的状态。当然，也可以通过其他与电源连接的通路将电源电压施加给位线作为禁止编程电压。

当第一位线电压设置部件为NMOS管时，可以通过对NMOS管的控制极施加一较大电压值使得第一位线电压设置部件全导通，从而不对来自电源的电压进行嵌位，故此时位线可以被提供用于禁止编程的电源电压。

本公开实施例提供一种存储器的编程方法，所述存储器包括页缓冲器，所述页缓冲器对应于存储器装置的存储阵列的位线而设置，所述页缓冲器包括与所述位线耦接的第一充放电模块和第二充放电模块；如图5所示，所述编程方法包括：

步骤S101、根据所述第一充放电模块中存储的第一位线强制信息向待编程的存储单元对应的所述位线提供第一位线强制电压；

步骤S102、根据所述第二充放电模块中存储的第二位线强制信息向待编程的存储单元对应的位线提供第二位线强制电压；

其中，所述第一位线强制电压和第二位线强制电压均大于正常编程位线电压且小于禁止编程位线电压；

步骤S103、基于所述第一位线强制电压和所述第二位线强制电压分别对所述待编程的存储单元进行不同程度地编程。

在本公开实施例中，可以对待编程的存储单元施加额外的第一位线强制电压和第二位线强制电压，所述第一位线强制电压由页缓冲器的第一充放电模块提供。所述第二位线强制电压由页缓冲器的第二充放电模块提供。不同的充放电模块可以提供不同的位线强制电压。可以根据第一充放电模块中的第一位线强制信息和第二充放电模块中的第二位线强制信息在包括第一位线强制电压和第二位线强制电压在内的电压中选择合适的电压并施加给位线，用于对存储单元进行不同速度的编程。位线强制电压越大，则编程时越难以将电荷充入存储单元中，因此，在编程时，可以利用验证结果(即第一位线强制信息和第二位线强制信息)指示当前存储单元的阈值电压与目标阈值电压之间的差距。根据差距的大小选择对位线施加不同的位线强制电压可以达到精细编程效果。

在一些实施例中，所述根据所述第一充放电模块中存储的第一位线强制信息向待编程的存储单元对应的所述位线提供第一位线强制电压包括：

在对待编程的存储单元进行第一位线感测电压的验证后，利用所述第一充放电模块中的第一锁存器存储所述第一位线强制信息；

利用所述第一充放电模块中的第一充放电电路向所述第一充放电模块中的第一位线电压设置部件提供电源电压；

利用所述第一位线电压设置部件，根据所述第一位线强制信息，基于所述电源电压向待编程的存储单元对应的所述位线连接的第二感测节点施加第一位线强制电压。

利用第一位线感测电压对待编程的存储单元进行验证并得到验证结果，验证结果用第一位线强制信息记录。

当第一位线强制信息表明该存储单元的阈值电压大于或等于第一位线感测电压，则利用第一位线电压设置部件，基于电源电压向待编程的存储单元对应的所述位线的第二感测节点施加第一位线强制电压。

当第一位线强制信息表明该存储单元的阈值电压小于第一位线感测电压，则不对第二感测节点施加第一位线强制电压。

在一些实施例中，所述利用所述第一充放电模块中的第一充放电电路向第一位线电压设置部件提供电源电压，包括：

通过所述第一充放电电路中的第一充电开关，根据所述第一锁存器输出的信号，向所述第一位线电压设置部件提供电源电压。

第一锁存器输出的信号可以控制第一充电开关的导通，第一充电开关导通时可以在预充电阶段和位线电压设置阶段向所述第一位线电压设置部件提供电源电压。

在预充电阶段，第一锁存器在其存储的编程验证信息为禁止编程的状态下，向所述第一位线电压设置部件提供电源电压。在位线电压设置阶段，第一锁存器在其存储的第一位线强制信息为待编程单元的阈值电压大于等于第一位线感测电压时，向所述第一位线电压设置部件提供电源电压。

在一些实施例中，所述根据所述第二充放电模块中存储的第二位线强制信息向待编程的存储单元对应的位线提供第二位线强制电压包括：

在对待编程的存储单元进行第二位线感测电压的验证后，利用第二锁存器存储所述第二位线强制信息；

利用所述第二充放电模块中的第二充放电电路向所述第二充放电模块中的第二位线电压设置部件提供电源电压；

利用所述第二位线电压设置部件，根据所述第二位线强制信息，基于所述电源电压向待编程的存储单元对应的所述位线连接的第二感测节点施加第二位线强制电压。

与提供第一位线强制电压的步骤类似，这里，可以利用第二位线感测电压对待编程的存储单元进行验证并得到验证结果，验证结果用第二位线强制信息记录。

当第二位线强制信息表明该存储单元的阈值电压大于或等于第二位线感测电压，则利用第二位线电压设置部件，基于电源电压向待编程的存储单元对应的所述位线的第二感测节点施加第二位线强制电压。

当第二位线强制信息表明该存储单元的阈值电压小于第二位线感测电压，则不对第二感测节点施加第二位线强制电压。

在一些实施例中，所述利用所述第二充放电模块中的第二充放电电路向第二位线电压设置部件提供电源电压，包括：

通过所述第二充放电电路中的第二充电开关，根据所述第二锁存器输出的信号，向所述第二位线电压设置部件提供电源电压。

第二锁存器输出的信号可以控制第二充电开关的导通，第二充电开关导通时可以在位线电压设置阶段向所述第二位线电压设置部件提供电源电压。

在位线电压设置阶段，第二锁存器在其存储的第二位线强制信息为待编程单元的阈值电压大于等于第二位线感测电压时，向所述第一位线电压设置部件提供电源电压。

在一些实施例中，所述方法还包括：

利用第一充放电模块存储编程验证信息，并在所述编程验证信息为允许第一编程的状态下，向所述位线提供正常编程位线电压；

在所述第一充放电模块向所述位线提供所述正常编程位线电压后，所述页缓冲器中的动态锁存器将所述第一位线强制信息传递至所述第一充放电模块。

第一锁存器可以存储编程验证信息，在预充电阶段，第一锁存器在其存储的编程验证信息为允许编程的状态下，向所述所述位线提供正常编程位线电压。

在所述第一充放电模块向所述位线提供所述正常编程位线电压后，所述页缓冲器中的动态锁存器将所述第一位线强制信息传递至所述第一充放电模块，用于在位线电压设置阶段对位线电压进行设置。

在一些实施例中，所述方法还包括：

在所述编程验证信息为禁止编程的状态下，向所述位线提供用于禁止编程的电源电压。

本公开实施例还提供一种存储器装置1000，如图6所示，所述存储器装置1000包括：

存储单元阵列1010，所述存储单元阵列1010具有多个存储单元串以及连接到所述多个存储单元串的多条位线；和

外围电路1020，其通过所述位线BL与所述存储单元阵列1010耦接并用于所述存储单元阵列1010进行操作；

其中，所述外围电路1020中设置如上述实施例任一项所述的页缓冲器1021，

所述页缓冲器1021经由感测节点连接到相应的位线，并经由位线连接到所述存储单元串。

在一些实施例中，所述存储器装置1000可以是NAND芯片等非易失性存储器产品。所述存储器装置1000包括存储单元阵列1010和外围电路1020。

其中，存储单元阵列1010可以是任何适合的存储单元阵列1010。例如，存储单元阵列1010可以包括布置在存储块中的多个存储单元。每个存储块可以包括耦接在位线与公共源极线之间的多个存储串。即，存储串可以分别与相应的位线耦接。存储串还可以共同地与公共源极线耦接。每个存储串可以包括彼此串联耦接的源极选择晶体管、多个存储单元以及漏极选择晶体管。

外围电路1020通过一条或多条位线与存储单元阵列1010耦接，外围电路1020包括页缓冲器组，页缓冲器组包括一个或多个如上述实施例所述的页缓冲器1021。页缓冲器1021包括用于确定其中的存储单元的状态(例如，存储在存储单元中的数据)的感测节点SO，每个所述的页缓冲器1021经由感测节点连接到位线。可以通过检测流过感测节点SO的电流来确定存储单元的状态。

本公开实施例还提供一种存储器系统1100，如图7所示，其特征在于，所述存储器系统1100包括：

如上述实施例任一所述的存储器装置1000；以及

耦合到所述存储器装置1000并且被配置为控制所述存储器装置1000的存储控制器1110。

在一些实施例中，所述存储器系统1100可以是SSD等产品，也可以是包含存储器装置1000的电子设备，如计算机设备等。

本公开实施例还有如下示例：

以MLC闪存存储器为例(TLC以及QLC等同理)，图8是MLC闪存存储器在不同阈值态下的阈值电压分布图。MLC闪存存储器共有四种状态，包括阈值电压最低的擦除态E(对应逻辑值为11)和三种编程态，按照阈值电压从低到高分别为P1、P2以及P3，对应的逻辑值为10，01以及00。对于不同该型号和生产厂家的存储器来说，存储器的阈值态和逻辑值的对应关系还可以有其他的对应关系。参考图8所示，每一个阈值态都对应于一个阈值电压分布，阈值电压分布呈正态分布，并且理想情况下这些阈值电压分布之间是不重叠的。各个阈值电压分布之间的不重叠的部分被称为分布边缘(Distribution margin)。在读取存储单元时，读取参考电压(Ref1、Ref2、Ref3)的取值位于该分布边缘中。因此，若每个阈值电压分布范围越窄，则对应的分布边缘越大，则不同阈值态之间的读窗口越大；反之，读窗口越小，容易导致读取错误。

在一些实施例中，如图9所示，验证存储单元是否达到目标阈值电压分布使用三个验证电压，三个验证电压由大到小分别为编程验证电压Vry_f、第二强制感测电压Vry_c2以及第一强制感测电压。三个验证电压都在当前阈值电压分布范围内，并将当前阈值电压范围分为a、b、c、d四个部分。

当某存储单元的阈值电压被验证为大于或等于编程验证电压Vry_f，说明该存储单元的当前阈值电压已经被编程到目标阈值电压分布的d范围内。此时禁止对该存储单元继续进行编程，即对该存储单元所连接的位线施加禁止编程位线电压(例如VDD电压)。

当某存储单元的阈值电压被验证为大于或等于第二强制感测电压Vry_c2且小于编程验证电压Vry_f，说明存储单元的阈值电压已经被编程到目标阈值电压分布的c范围内。考虑到对该存储单元的阈值电压分布希望收敛在分布在目标阈值电压分布的范围内，此时对该存储单元阈值电压分布在c范围内的存储单元还需要继续进行编程，但本次编程的步长需要缩短，防止编程的步长过长导致下一次编程后的存储单元阈值电压超出目标阈值电压分布的范围内。为了使下次编程的步长缩短，对位线电压施加第二位线强制电压Vmid2。Vmid2的电压值小于VDD电压，且大于地电压。

当某存储单元的阈值电压被验证为大于或等于第一强制感测电压Vry_c1且小于第二强制感测电压Vry，说明该存储单元的阈值电压被编程到当前阈值电压分布的b范围内。考虑到对该存储单元的阈值电压分布希望收敛在分布在目标阈值电压分布的范围内，此时对存储单元阈值电压分布在b范围内的存储单元还需要继续进行编程，但本次编程的步长需要缩短，防止编程的步长过长(例如过编程)导致下一次编程后该存储单元阈值电压超出目标阈值电压分布的范围；将理解到，本次编程的步长可以比当前阈值电压在c范围的存储单元进行编程的步长大一点。为了使下次编程的步长缩短，对位线电压施加第一位线强制电压Vmid1。Vmid1的电压值小于Vmid2电压且大于地电压。

当某存储单元的阈值电压被验证为小于第一强制感测电压Vry_c1时，说明该存储单元的阈值电压被编程到当前阈值电压分布的a的范围内，其远未达到目标阈值电压分布。说明离希望收敛的目标阈值电压分布范围仍有相当大的距离，此时若采用Vmid2或Vmid1对存储单元进行编程，虽然可以控制编程的步长，但是会导致编程时间的增加，影响存储器的性能。因此，对于阈值电压在当前阈值电压分布的a范围内或还未达到a范围内的情况，可以对该存储单元的位线施加地电压，即正常编程位线电压。

综上，使用三种验证电压进行验证的时候，位线电压可以根据阈值电压与三种验证电压的比较结果，采用四种位线电压来实现基于禁止编程和以三种不同的步长进行编程。

采用以上的方法，可以得到窄的目标阈值电压分布图，这有利于增大读取窗口。

在一些实施例中，页缓冲器的结构如图10所示，页缓冲器2200设置有第一充放电模块2210和第二充放电模块2220，所述第一充放电模块2210包括第一充放电电路2211、第一锁存器2212和第一位线电压设置部件2213，第一位线电压设置部件2213可以是一个NMOS管，其可以被Vblbias控制来实现对电源电压进行嵌位。第一锁存器2212的输出信息可以控制第一充放电电路2211向第一位线电压设置部件2213提供电源电压VDD。第二充放电模块2220可以包括第二充放电电路2221、第二锁存器2222和第二位线电压设置部件2223，第二位线电压设置部件2223可以是一个NMOS管，用于对电源电压进行嵌位。第二锁存器2222控制第二充放电电路2221向第二位线电压设置部件2213提供电源电压VDD。页缓冲器2200还具有动态锁存器2330，用于记录至少一个验证结果(例如，编程验证信息和/或第一位线强制信息和/或第二位线强制信息)。

第一充放电模块2210可以将位线电压充电至第一位线强制电压Vmid1或禁止编程电压(例如，Vdd)，第二充放电模块2220可以将位线电压充电至第二位线强制电压Vmid2。

具体地，可以使用第一位线电压设置部件2213将第一充放电电路2211提供的电源电压嵌位至Vmid1；可以使用第二位线电压设置部件2223将第二充放电电路2221提供的电源电压嵌位至Vmid2。

在一实施例中，如图11所示：页缓冲器2300设置有第一充放电模块2310和第二充放电模块2320，第一充放电模块2310包括第一充放电电路2311、第一锁存器2312和第一位线电压设置部件(即NMOS管N5)，第一充放电电路2311的两端分别连接电源和接地，其被配置为向第一位线电压设置部件N5提供电源电压或地电压。第一锁存器2312连接第一充放电电路2311和位线BL，第一锁存器2312可以存储经第一强制感测电压和编程验证电压验证存储单元后的验证结果。第一位线电压设置部件N5的源漏两极分别连接第一充放电电路2311和位线BL，其栅极受信号Vblbias2控制，位线电压设置部件N5可以被配置为：根据第一锁存器2312当前存储的验证结果，在编程过中基于第一充放电电路2321传输过来的所述电源电压向位线BL施加相应的第一位线强制电压或禁止编程电压(例如，VDD)。

第二充放电模块2320包括第二充放电电路2321、第二锁存器2322和第二位线电压设置部件(即NMOS管N17)，第二充放电电路2321的两端分别连接电源和接地，其被配置为向第二位线电压设置部件N17提供电源电压或地电压。第二锁存器2322连接第二充放电电路2321和位线BL，第二锁存器2322被配置为存储第二强制感测电压验证存储单元后的验证结果。第二位线电压设置部件N17的源漏两极分别连接第二充放电电路2321和位线BL，其栅极受信号Vblbias3控制，第二位线电压设置部件N17可以被配置为：根据所述第二锁存器2322当前存储的验证结果，在编程过中基于第二充放电电路2321传输过来的所述电源电压向位线BL施加所述第二位线强制电压。

BL上串联地设置有NMOS管N18和NMOS管N19，第一位线电压设置部件N5或第二位线电压设置部件N17传输过来的位线强制电压可以依次经由NMOS管N18和NMOS管N19(在NMOS管N18和NMOS管N19导通的情况下)施加在位线BL上；其中，NMOS管N18受栅极控制信号Vblbias控制，NMOS管N19受栅极控制信号VPASS_HV控制。

第一锁存器2312设置有第一数据锁存部件，其主要由两个反相器I1和I2反向地并联连接形成，并可以存储某次编程后的验证操作(例如，使用第一强制感测电压的验证操作和/或编程电压的验证操作)得出的验证结果；第一锁存器2312还设置有与第一数据锁存部件连接的第一数据设置部件，其包括NMOS管N3和NMOS管N4，在某次编程后的验证操作过程中，第一数据设置部件可以向第一数据锁存部件输出要存储的验证结果(例如，第一位线强制信息和/或编程验证信息)；第一锁存器还设置有第一感测开关，其具体示例地由NMOS管N6构成，其与接地点和第一数据设置部件连接，所述感测开关N6的栅极与感测节点SO连接，第一感测开关N6可以在感测节点SO的电平的控制下导通并在第一数据设置部件NMOS管N3或NMOS管N4任一一个导通的情况下，向第一数据锁存部件的第一节点或第二节点施加地电压。

第二锁存器2322设置有第二数据锁存部件，其主要由两个反相器I3和I4反向地并联连接形成，并可以存储某次编程后的验证操作(例如，使用第二强制感测电压的验证操作)得出的验证结果；第二锁存器2322还设置有与第二数据锁存部件连接的第二数据设置部件，包括NMOS管N9和NMOS管N10，某次编程后的验证操作过程中，第二数据设置部件可以向第二数据锁存部件输出要存储的验证结果(例如，第二位线强制信息)；第二锁存器还可以设置有第二感测开关，在本公开实施例中，第二锁存器2322与第一锁存器2312共用第一感测开关N6。

第一锁存器2312的第一数据锁存部件暂时存储要编程到特定单元中的数据或者暂时存储从特定单元中所读取的数据。为此，反相器I1的输出端被连接到反相器I2的输入端子，并且反相器的输出端I2被连接到反相器I1的输入端。这里，反相器I1的输出端被连接到反相器I2的输入端连接的节点被称为第一节点DS。反相器的输出端I2被连接到反相器I1的输入端连接的节点被称为第二节点QDS。

第二锁存器2322的数据锁存部件暂时存储要编程到特定单元中的数据或者暂时存储从特定单元中所读取的数据。为此，反相器I3的输出端被连接到反相器I4的输入端子，并且反相器的输出端I3被连接到反相器I1的输入端。这里，反相器I3的输出端被连接到反相器I4的输入端连接的节点被称为第一节点D2，反相器的输出端I3被连接到反相器I1的输入端连接的节点被称为第二节点QD2。

第一锁存器2312的第一数据设置部件包括作为第一数据设置元件的NMOS管N3和作为第二数据设置元件的NMOS管N4，NMOS管N3被配置为向第一数据锁存部件的第二节点QDS施加地电压，NMOS管N4被配置为向第一节点DS施加地电压。NMOS管N3被连接在第一感测开关2312和第二节点QDS之间，并且被配置为响应于第一数据设置信号Sets而把由第一感测开关N6所转送的地电压施加到第二节点QDS。此外，NMOS管N4被连接在第一感测开关N6和第一节点DS之间，并且被配置为响应于第二数据设置信号Rsts而把由第一感测开关N6所转送的地电压施加到第一节点DS。

第二锁存器2322的第二数据设置部件包括作为第三数据设置元件的NMOS管N9和作为第四数据设置元件的NMOS管N10，NMOS管N9被配置为向第二数据锁存部件的第二节点QD2施加地电压，NMOS管N10被配置为向第二数据锁存部件的第一节点D2施加地电压。NMOS管N9被连接在第一感测开关N6和第二节点QD2之间，并且被配置为响应于第三数据设置信号Set2而把由第一感测开关N6所转送的地电压施加到第二数据锁存部件的第二节点QD2。此外，NMOS管N10被连接在第一感测开关N6和第二数据锁存部件的第一节点D2之间，并且被配置为响应于第四数据设置信号Rst2而把由第一感测开关N6所转送的地电压施加到第二数据锁存部件的第一节点DS2。

第一感测开关N6根据感测节点SO的电压电平向各数据设置部件施加地电压。在一些实施例中，第一感测开关N6为NMOS管，当感测节点SO的电压电平为高电平时，第一感测开关导通，并向各数据设置部件施加地电压。当第一数据设置信号Sets被施加高电平时，地电压被施加到第二节点QDS。在这种情况下，判定己经把高电平数据施加到第一节点DS。当第二数据设置信号Rsts被施加高电平时，地电压被施加到第一节点DS。在这种情况下，判定己经把低电平数据施加到第一节点DS。

页缓冲器，还包括：动态锁存器2330，连接至少一个所述充放电模块2310或2320，所述动态锁存器2330被配置为：为存储第一位线强制信息，并被配置为在第一充放电模块向位线提供正常编程位线电压后将所述第一位线强制信息传递至第一充放电模块。动态锁存器与第一锁存器2312或第二锁存器2322的元器件组成可以一样。动态锁存器23301可以与第一锁存器2312和/或第二锁存器2322共用第一感测开关N6。

第一充放电模块2310还包括：第一放电电路，包括连接在接地点和所述位线的感测节点SO之间串联的放电开关NMOS管N7和NMOS管N8。其中，NMOS管N7的栅极用于接收放电指示信号RDS；NMOS管N8的栅极由第一数据锁存部件的第一节点DS的存储信息控制。第一充放电模块2310的第一放电电路被配置为：根据在第一数据锁存部件的第一节点DS所存储的数据并且响应于放电指示信号RDS有选择地使感测节点SO接地。

第二充放电模块2320还包括：第二放电电路，包括连接在接地点和所述位线的感测节点SO之间的串联的放电开关NMOS管N11和NMOS管N12；其中，NMOS管N11的栅极用于接收放电指示信号RD2；NMOS管N12的栅极由第二数据锁存部件的第二节点QD2的存储信息控制。第二充放电模块2320的第二放电电路被配置为：根据在第二数据锁存部件2325的第二数据锁存部件的第二节点D2所存储的数据并且响应于放电指示信号RD2有选择地使感测节点SO接地。

页缓冲器2300还可以包括其他充放电模块，用于设置更多的位线强制电压。

使用第一强制感测电压、第二强制感测电压以及编程验证电压对存储单元进行验证可以得到如下表表1所示的4种验证结果：

表1

图12是一个实施例在对存储单元的位线施加位线强制电压时，对页缓冲器中各个部件和存储单元所在字线施加的控制信号的波形图，该波形图反映了存储器装置的部分编程方法过程。

T1：预充电阶段：根据表1所示的验证结果，利用第一充放电模块中第一节点DS的值，设置初始位线电压。

如图12在T1阶段，信号prech2为高点平，故第二充放电模块与位线断开，即可以不使用第二充放电模块对位线的进行预充电。

当DS＝1时，QDS＝0时，QDS可以控制第一充放电电路的第一充电开关PMOS P1导通。同时对第一位线电压设置部件N5施加一个大于Vdd+vth的高压，使得N5导通，这样电源电压就预充电至位线上。当DS＝0时，QDS＝1。QDS可以控制NMOS管N2导通。N2连接地电压，并直接与位线相连，这样地电压可以直接预充电至位线上。

在T1阶段，同时对选中的字线和未选中的字线都施加地电压。

这样，验证结果为阈值电压大于或等于编程验证电压的存储单元连接的位线被预充电到电源电压VDD用于禁止编程；验证结果为阈值电压小于编程验证电压的存储单元连接的位线被预充电到地电压。

T2:数据传输阶段。将信号disch1从高电平变为低电平，停止对位线预充电。此时位线电压处于浮置状态。同时将动态锁存器2331存储的第一位线强制信息传输至第一锁存器2312中，即使用动态锁存器中的第一位线强制信息替换第一锁存器中的编程验证信息。动态锁存器2331和第二锁存器2322中的数据保存不变。

此时各个锁存器存储的数据即目标位线电压如下表表2所示：

表2

T3：位线电压设置阶段。根据表2中各个锁存器存储的数据对位线电压进行设置。

在T3阶段，Prech2信号为低电平，第二充放电模块可以用于对位线进行电压设置。

在对位线电压进行设置时，将栅极电压施加在位线电压设置部件N5和N17的栅电极Vblbias2和Vblbias3，并使栅极电压从地电压分别并同时逐步地增加到Vmid1+vth和Vmid2+vth。

当验证结果为验证结果为阈值电压大于第一验证电压时，传输后的第一锁存器2312节点DS中的数据为1、动态锁存器2330中节点D1的数据为1、第二锁存器2322中D2的数据为0(参见表2)。

此时QDS＝0，PMOS管P1导通，电源电压经过第一位线电压设置部件N5后，在N5施加VBLBIAS2信号Vmid1+vth的情况下，SO2节点电压为(Vmid1+vth)-vth＝Vmid1；第二锁存器2322中D2的数据为0，当施加Prech2信号导通P4时，SO节点电压变为VDD，电源电压经过第二位线电压设置部件N17后，在N17施加Vblbias3信号为Vmid2+vth的情况下，SO2节点的电压被设置为Vmid2，因在预充电阶段，位线电压已经被设置为了电源电压VDD，被禁止编程，故位线电压不再受到SO2节点上电压的影响。

当验证结果为验证结果为阈值电压小于编程验证电压且阈值电压大于第一强制感测电压时，传输后的第一锁存器2312节点DS中的数据为1、动态锁存器2330中节点D1的数据为1、第二锁存器2322中D2的数据为0(参见表2)。

此时QDS＝0，P1打开，电源电压经过第一位线电压设置部件N5后，在N5施加Vblbias2信号Vmid1+vth的情况下，SO2节点电压为(Vmid1+vth)-vth＝Vmid1；第二锁存器2322中D2的数据为0，当施加Prech2信号打开P4时，SO节点电压变为VDD，电源电压经过第二位线电压设置部件N17后，在N17施加Vblbias3信号为Vmid2+vth的情况下，SO2节点的电压被设置为Vmid2，因为Vmid2(由第二充放电模块提供)大于Vmid1(由第一充放电模块提供)且因在预充电阶段，位线电压已经被设置为了地电压Vss，故位线电压从地电压(即正常编程位线电压)被升为Vmid2。

当验证结果为阈值电压小于第一强制感测电压且阈值电压大于第二强制感测电压，传输后的第一锁存器2312节点DS中的数据为1、动态锁存器2330中节点D1的数据为1、第二锁存器2322中D2的数据为1(参见表2)。

此时QDS＝0，P1打开，电源电压经过第一位线电压设置部件N5后，在N5施加Vblbias2信号为Vmid1+vth的情况下，SO2节点电压设置为(Vmid1+vth)-vth＝Vmid1；D2＝1时，此时SO节点为地电压。因为Vmid1(由第一充放电模块提供)大于地电压(由第二充放电模块提供)且因在预充电阶段，位线电压已经被设置为了地电压，故位线电压设置为Vmid1。

当验证结果为阈值电压小于第三验证电压时，传输后的第一锁存器2312节点DS中的数据为0、动态锁存器2330中节点D1的数据为0、第二锁存器2322中D2的数据为1(参见表2)。

第一锁存器2312的节点QDS的数据为1，打开NMOS管N2，NMOS管N2连接地电压，故SO2仍保持地电压。D2＝1时，此时SO节点为地电压且因在预充电阶段，位线电压已经被设置为了地电压，故位线电压保持地电压不变。

在T3阶段，在对位线电压进行设置的同时，对选中的字线上施加编程电压、在未选中的字线上施加通过电压。而从对存储单元进行下一编程。本公开实施例还有如下示例：

图13是又一实施例在对存储单元的位线施加位线强制电压时对页缓冲器中各个部件施加的各个控制信号的波形图，该波形图反映了存储器装置的部分编程方法过程。

在对位线电压需要充电到Vmid2的情况，即当验证结果为阈值电压小于编程验证电压且阈值电压大于或等于第一强制感测电压时，可以将位线电压设置阶段T3分为两步：

T3-1：先将第二位线电压设置部件N17的栅极电压充电至Vmid2-Vmid1+Vth，此时位线电压先充电至Vmid2-Vmid1。

T3-2：如前述的实施例，同时将Vblbias2的电压充电至Vmid1+vth-vth、将Vblbias3的电压从Vmid3-Vmid1+Vth充电至Vmid2+vth，其他部件的电压设置情况，与前述实施例相同。

通过对位线电压进行两步设置，使得施加在N5的控制信号Vblbias2的电压升至(Vmid1+vth)时、施加在N17的控制信号Vblbias3的电压从Vmid3-Vmid1+Vth升至Vmid2+vth时，使得两者的电压增幅相同或相近，即两者的斜坡电压间隔相同或相近，这样可以减少位线和位线之间的耦合情况。

本公开实施例的页缓冲器可以具有如下优点的一个或多个：

1、可以将位线电压设置成不同的水平，感测节点仍保持有感测能力。

2、可以将位线电压设置步骤分为两步及以上，通过对位线电压预充电到不同的中间电压，来减少位线和位线之间的耦合。

3、在编程过程中可以基于验证结果相应地选择至少四种位线电压的一种进行位线电压偏置，可以将多个存储单元(例如被编程的某一页的存储单元)的阈值电压分布范围变得更窄，使得对存储单元进行读取有更多的读取余地，特别是针对TLC或QLC的情况。

4、还可以通过增设其他数据锁存电路，设置更多的位线强制电压，使得存储单元的目标阈值电压分布范围变得更窄，直到满足编程需求。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

以上所述，仅为本公开的实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。