非易失性存储器及其数据擦除方法

技术领域

本申请涉及半导体技术领域，更具体地，涉及非易失性存储器及其操作方法。

背景技术

半导体存储器广泛应用于各种电子装置中，例如蜂窝电话、数码相机、个人数字助理、医疗电子装置、移动计算装置和非移动计算装置中。非易失性存储器允许信息被存储和保存。非易失性存储器的示例包括闪存存储器(例如，NAND型和NOR型闪存存储器)和电可擦可编程只读存储器(EEPROM)。

近来，已提出了使用三维(3D)堆叠存储器结构的超高密度存储器件。例如，3DNAND堆叠闪存存储器件可以由交替的导电层和电介质层的阵列形成。每个平面NAND存储器由通过多条字线和位线连接的存储单元阵列构成。数据被逐页地编程到平面NAND存储器中或从平面NAND存储器读出，并被逐块地从平面NAND存储器擦除。

然而，由于三维存储器中的堆叠层层数日益增加，除了导致沟道结构具有较高的深宽比而影响三维存储器的功能外，在解决沟道结构的高深宽比的同时可能会对三维存储器擦除操作产生不良影响，例如无法完全将数据擦除或是擦除效率低等问题，尤其是堆叠层数日益增加时，因此，需要提供一种改进的三维存储器的擦除操作方法。

发明内容

本申请提出了一种非易失性存储器及其数据擦除方案。

本申请的一方面提供了一种非易失性存储器，其中，所述非易失性存储器包括：存储阵列，形成在衬底上并包括多个存储块，存储块包括由多个存储单元连接至同一位线形成的存储单元串，存储单元串包括设置在位线与上选择栅晶体管之间的上虚拟字线层；以及外围电路，所述外围电路与存储阵列耦接，并被配置为控制以：在数据擦除操作期间，在上虚拟字线层附近生成栅极致漏极泄漏电流，以对选定的存储块进行栅极致漏极泄漏擦除。

在本申请的一个实施方式中，衬底包括N阱掺杂区，存储单元串还包括设置在N阱掺杂区与下选择栅晶体管之间的下虚拟字线层；其中，外围电路被配置为控制以：在数据擦除操作期间，在下虚拟字线层附近产生栅极致漏极泄漏电流，以对所选定的存储块进行栅极致漏极泄漏擦除。

在本申请的一个实施方式中，外围电路被配置为通过执行以下操作来在上虚拟字线层和下虚拟字线层附近生成栅极致漏极泄漏电流：对所选定的存储单元串的位线和N阱掺杂区施加擦除电压，并对上虚拟字线层和下虚拟字线层施加低电平保持电压；以及在擦除电压到达其中间电平之后，关断施加在上虚拟字线层和下虚拟字线层上的低电平保持电压。

在本申请的一个实施方式中，擦除电压的峰值电平为15伏特至20伏特，擦除电压的中间电平为5伏特至15伏特，低电平保持电压为0伏特至8伏特。

在本申请的一个实施方式中，与上虚拟字线层和下虚拟字线层中的至少一个相对的沟道层部分包括P型掺杂部分。

在本申请的一个实施方式中，上虚拟字线层和下虚拟字线层中的每一个都包括至少一个伪存储单元，所述伪存储单元可作为单层存储单元或多层存储单元使用。

在本申请的一个实施方式中，存储阵列为三维NAND存储阵列。

本申请的再一方面提供了一种存储器系统，其特征在于，所述存储器系统包括：控制器；以及上述任一非易失性存储器，其中，所述控制器耦合至所述存储器，并用于控制所述存储器进行数据存储。

本申请的又一方面提供了一种非易失性存储器的数据擦除方法，其中，存储器包括形成在衬底上的多个存储块，所述存储块包括由多个存储单元连接至同一位线形成的存储单元串，所述存储单元串包括设置在位线与上选择栅晶体管之间的上虚拟字线层。所述方法包括：在数据擦除操作期间，在上虚拟字线层附近生成栅极致漏极泄漏电流，以对选定的存储块进行栅极致漏极泄漏擦除。

在本申请的一个实施方式中，衬底包括N阱掺杂区，存储单元串还包括设置在N阱掺杂区与下选择栅晶体管之间的下虚拟字线层；在数据擦除操作期间，在下虚拟字线层附近产生栅极致漏极泄漏电流，以对所选定的存储块进行栅极致漏极泄漏擦除。

在本申请的一个实施方式中，在上虚拟字线层和下虚拟字线层附近生成栅极致漏极泄漏电流包括：对选定的存储单元串的位线和N阱掺杂区施加擦除电压，并对上虚拟字线层和下虚拟字线层施加低电平保持电压；以及在擦除电压到达其中间电平之后，关断施加在上虚拟字线层和下虚拟字线层上的低电平保持电压。

在本申请的一个实施方式中，擦除电压的峰值电平为15V至20V，擦除电压的中间电平为5伏特至15伏特，低电平保持电压为0伏特至8伏特。

在本申请的一个实施方式中，与上虚拟字线层和下虚拟字线层中的至少一个相对的沟道层部分包括P型掺杂部分。

在本申请的一个实施方式中，上虚拟字线层和下虚拟字线层中的每一个都包括至少一个伪存储单元，伪存储单元作为单层存储单元或多层存储单元使用。

根据本申请至少一个实施方式提供的非易失性存储器及其擦除方法，通过增设虚拟字线层，从而在维持非易失性存储器整体性能的基础上，改善栅极致漏极泄漏电流来实现更为高效的数据擦除。

此外，虚拟字线层中包括的至少一个伪存储单元还可作为SLC或MLC存储单元使用的，从而可进一步提高存储阵列的存储容量。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请一个实施方式的非易失性存储器的框图。

图2是根据本申请一个实施方式的非易失性存储器的局部结构剖面图。

图3是根据本申请一个实施方式的存储阵列的局部等效电路示意图。

图4是根据本申请的一个实施方式的存储单元串的结构图。

图5是根据本申请一个实施方式的非易失性存储器的数据擦除方法的流程图。

图6是采用高压P阱掺杂(HVPM)衬底的存储器局部结构图。

图7是采用高压N阱掺杂(HVNM)衬底的存储器局部结构图。

图8是栅极致漏极泄漏(GIDL)擦除原理的示意图。

图9是根据本申请一个实施方式的对非易失性存储器进行数据擦除的电压波形时序图。

图10是根据本申请的另一个实施方式的对沟道层部分进行P型掺杂的存储单元串212的结构图。

图11是对沟道层部分进行P型掺杂与未进行P型掺杂的沟道带间隧穿效应的对比图。

图12是根据本申请一个实施方式的对伪存储单元进行编程操作的示意图。

图13是根据本申请一个实施方式的包括存储器器件的示例性系统的结构示意图。

图14A是根据本申请一个实施方式的包括存储器器件的示例性存储器卡的结构示意图。

图14B是根据本申请一个实施方式的包括存储器器件的示例性固态驱动器(SSD)的结构示意图。

具体实施方式

现在将在下文中参考附图更全面地描述本发明的示例性实施方式，在附图中示出了本发明的优选实施方式。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施方式。相反，提供这些实施方式使得本发明将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。

还应当理解，应所述理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“联接到”另一元件或层时，其可以直接在另一元件或上或者直接连接到另一元件或层，或者在它们之间可以存在元件或层。而当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。

在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。

虽然术语“第一”、“第二”等可以在本文中用来描述各种元件，但是这些元件不应所述被这些术语限制。这些术语可用于将一个元件与另一元件区分开。将元件描述为“第一”元件可以不需要或暗示第二元件或其他元件的存在。术语“第一”、“第二”等也可在本文中用于区分不同类或组的元件。为了简明起见，术语“第一”、“第二”等可以分别表示“第一类(或第一组)”、“第二类(或第二组)”等。

本文中所使用的术语仅用于描述特定实施方式的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、区域、步骤、操作、元件、组件和/或其群组的存在或添加。

此外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。

图1示出了根据本申请一个实施方式的、非易失性存储器100的框图。如图1所示，非易失性存储器100包括耦接在一起的存储阵列102和外围电路101。在一些实施方式中，可将存储阵列102和外围电路101布置在同一个芯片上。在另外一些实施方式中，可将存储阵列102布置在阵列芯片上，将外围电路101布置在不同的芯片(例如，为CMOS芯片)上。阵列芯片和CMOS芯片可通过例如键合等工艺电耦接在一起。在一些实施方式中，非易失性存储器100是封装一个或多个阵列芯片和CMOS芯片的集成电路封装。

非易失性存储器100可被配置为将数据存储在存储阵列102中，并响应于接收到的命令(CMD)来执行操作。在一些实施方式中，非易失性存储器100可接收写命令、读命令、擦除命令等，并可相应地执行操作。

在一个实施方式中，非易失性存储器100接收具有地址的擦除命令，然后非易失性存储器100将所述地址处的一个或多个存储单元重置为未编程状态(或称为被擦除状态)，诸如对于NAND存储单元而言的“1”。

通常存储阵列102可包括一个或多个存储平面160，并且存储平面160中的每个存储平面可包括多个存储块(例如，图1所示的块-1至块-N)。在一些示例中，可在不同的存储平面160处进行并发操作。

在一些实施方式中，存储阵列102是闪存阵列，并且是使用3DNAND闪存技术来实现。在一些实施方式中，外围电路101包括耦合在一起的行解码器电路110、列解码器电路120、数据输入/输出(I/O)电路130、电压发生器140和控制电路150。行解码器电路110可接收被称为行地址(R-ADDR)的地址，基于行地址来生成字线(WL)信号和选择信号(诸如顶部选择栅(TSG)信号、底部选择栅(BSG)信号等)，并向存储阵列102提供WL信号和选择信号。进一步地，在擦除操作期间，本申请提供的行解码器电路110可提供适当的WL信号和选择信号。

列解码器电路120耦合到存储阵列102的位线(BL)，并且被配置为在读操作和写操作期间缓冲数据。数据I/O电路130经由数据线DL耦合到列解码器电路120。在一个示例中(例如，在写操作期间)，数据I/O电路130被配置为从非易失性存储器100的外部电路接收数据，并且经由列解码器电路120将所接收到的数据提供给存储阵列102。

电压发生器140被配置为产生适当电平的电压，以用于非易失性存储器100的适当操作。例如，在数据擦除操作期间，电压发生器140可针对适合于擦除操作的位线电压、N阱掺杂区电压、各种字线电压、选择电压等，产生适当电平的电压。例如，在数据擦除操作期间，将台阶擦除电压提供给存储阵列102的N阱掺杂区。将第一电压提供给行解码器110，因此行解码器110可在数据擦除操作期间以适当的电压电平输出顶部选择栅信号。将施加给字线的峰值电压提供给行解码器110，因此行解码器110可在数据擦除操作期间以适当的电压电平输出字线信号。将台阶擦除电压提供给列解码器电路120，因此列解码器电路120可在擦除操作期间以适当的电压电平驱动位线(BL)。此外，也可以在不通过列解码器电路120的情况下，将台阶擦除电压施加到位线。

控制电路150被配置为接收命令(CMD)和地址(ADDR)，并且基于所述命令和地址，将控制信号提供给诸如行解码器电路110、列解码器电路120、数据I/O电路130、电压发生器140等电路。例如，控制电路150可以基于地址ADDR来生成行地址R-ADDR和列地址C-ADDR，并且将行地址R-ADDR提供给行解码器110，以及将列地址提供给数据I/O电路130。在另一实施方式中，控制电路150可基于所接收的CMD来控制电压发生器140产生适当电平的电压。控制电路150可协调其它电路，以在适当的时间并且按照适当的电压电平向存储阵列102提供信号。

图2示出了根据本申请的一个实施方式的非易失性存储器200的局部结构剖面图。如图2所示，在本申请的一个实施方式中，非易失性存储器200可包括通过例如键合等工艺电耦合在一起的三维存储阵列芯片202和外围电路芯片201。

在一些实施方式中，非易失性存储器200可包括多个阵列芯片202和外围电路芯片201。阵列芯片202包括衬底203和形成在衬底203上的叠层结构290。外围电路芯片201包括衬底和在衬底上形成的外围电路。为了简单起见，衬底203的主表面被称为X-Y平面，并且垂直于主表面的方向被称为Z方向。

衬底203和外围电路芯片201的衬底可分别是任何适当的衬底，诸如硅(Si)衬底、锗(Ge)衬底、硅锗(SiGe)衬底和/或绝缘体上硅(SOI)衬底。换言之，衬底203和外围电路芯片201的衬底可以分别包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可包括Si、Ge或SiGe。作为一种选择，衬底203和外围电路芯片201的衬底也可以分别是块状晶圆或外延层。

叠层结构290包括交替地堆叠的栅极层295和绝缘层294。栅极层295由诸如高介电常数(高k)栅极绝缘体层和金属栅极(MG)电极等栅极堆叠材料制成。绝缘层294由诸如氮化硅、二氧化硅等绝缘材料制成。栅极层295和绝缘层294被配置为在Z方向形成垂直地堆叠的晶体管，栅极层295对应于晶体管的栅极。

非易失性存储器200可包括存储单元阵列和外围电路(例如，行解码器电路110、列解码器电路120、数据I/O电路130、电压发生器140、控制电路150等)。外围电路形成在外围电路芯片201中，存储单元阵列形成在阵列芯片202中。阵列芯片202可包括核心区域01和阶梯区域02，存储单元阵列形成在叠层结构290位于核心区域01的部分中，并包括多个垂直存储单元串280。阶梯区域02可用于例如与存储单元串280中的存储单元的栅极、选择栅晶体管的栅极等的连接。存储单元串280中的存储单元的栅极对应于存储架构中的字线。

存储单元串280由贯穿叠层结构200并垂直(沿Z方向)延伸到衬底203中的沟道结构281形成。换言之，沟道结构281和叠层结构290共同形成存储单元串280。

沟道结构281可包括在X-Y平面上具有圆形形状、且在Z方向上延伸至衬底203的功能层和半导体层，功能层可包括阻隔绝缘层(例如，氧化硅)、电荷存储层(例如，氮化硅)、隧穿绝缘层(例如，氧化硅)。半导体层可由任何适当的半导体材料(诸如多晶硅或单晶硅)制备，并且所述半导体材料可选择不掺杂，或者也可选择包括P型或N型掺杂杂质。在一个实施方式中，可在用于沟道结构281的孔(所述孔可贯穿叠层结构290并延伸至衬底203中)的侧壁上形成阻隔绝缘层，然后从侧壁顺序地堆叠电荷存储层、隧穿绝缘层、半导体层和绝缘填充层。绝缘填充层可由诸如氧化硅和/或氮化硅之类的绝缘材料形成，和/或可被形成为气隙。

衬底203可包括阱掺杂区，例如高掺杂的半导体层205，用于与沟道结构281中的半导体层形成电连接。作为一种选择，半导体层205可与沟道结构281中的半导体层的底部电连接，作为其他选择，半导体层205可与沟道结构281中的半导体层的侧壁电连接，或者与沟道结构281中的半导体层的底部及侧壁形成电连接。

半导体层205可形成为存储单元串280的源极导电连接。半导体层205可包括一层或多层。半导体层205可采用例如硅材料制备，诸如本征多晶硅、掺杂的多晶硅(诸如N型掺杂的硅或P型掺杂的硅等)。作为示例，半导体层205可以是N型高掺杂的。作为一种选择，半导体层205还可包括金属硅化物以提高导电性。半导体层205类似地与其它存储单元串280的源极导电连接，并因此形成阵列公共源极(ACS)。

在一些实施方式中，由栅极层295和绝缘层294形成的、垂直地堆叠的晶体管可包括存储单元(或可称为存储单元晶体管)和选择栅晶体管(例如，一个或多个下选择栅晶体管，或者一个或多个上选择栅晶体管等)。上述沟道结构281的半导体层对应于存储单元串280中的晶体管的沟道部分，而栅极层295对应于存储单元串280中的晶体管的栅极。

存储单元可基于上述沟道结构281的电荷存储层的一部分中的载流子捕获而具有不同的阈值电压，所述电荷存储层的一部分对应于存储单元的浮栅。例如，当在存储单元晶体管的浮栅中捕获(存储)大量的空穴时，所述存储单元晶体管的阈值电压低于预定义的值，则所述存储单元晶体管处于与逻辑“1”对应的未编程状态(还被称为被擦除状态)。当从浮栅中排出空穴时，存储单元的阈值电压高于预定义的值，因此存储单元晶体管处于与逻辑“0”相对应的编程状态。

通常晶体管包括用于控制沟道的栅极，并且在沟道的每一侧具有漏极和源极。作为一种选择，可将晶体管的沟道的上侧称为漏极，晶体管的沟道的下侧称为源极。作为另一种选择，还可在某些驱动配置下调换漏极和源极。此外，上述上选择栅晶体管可与其上方的漏级连接，下选择栅晶体管可与其下方的源极连接。

一个或多个上选择栅晶体管被配置为将存储单元串280中的存储单元耦合/解耦至位线。一个或多个下选择栅晶体管被配置为将存储单元串280中的存储单元耦合/解耦至ACS(公共源极线)。

下选择栅晶体管由下选择栅进行控制。例如，当下选择栅电压(被施加到下选择栅的电压)大于下选择栅晶体管的阈值电压时，下选择栅晶体管导通，并且存储单元耦合到ACS。当下选择栅电压小于下选择栅晶体管的阈值电压时，下选择栅晶体管截止，并且存储单元与ACS解耦。类似地，上选择栅晶体管由上选择栅进行控制。

在一些实施方式中，沟道结构281在X-Y平面中具有圆形形状，在X-Z平面和Y-Z平面中具有柱形形状。在X-Y平面中，多个沟道结构281可彼此分开地设置并形成存储单元阵列。沟道结构281的阵列可以具有任何适当的阵列形状，诸如沿X方向和Y方向的矩阵阵列形状、沿X或Y方向的锯齿状阵列形状、蜂巢(例如，六边形)阵列形状等。可通过在X方向与沟道结构281具有间距的栅线间隙结构270将存储单元阵列分成多个存储块。每个存储块包括在Z方向上由下至上堆叠的多个存储单元串280。

图3示出了根据本申请的一个实施方式的存储阵列300的局部等效电路示意图。

如图3所示，作为示例，三维存储器件300可被分成多个存储块，每个存储块可包括由多个存储单元340垂直堆叠形成的存储器串212。存储器串212还可包括在每个端部处的至少一个场效应晶体管(例如，MOSFET)，分别被称为下选择栅晶体管332-T和上选择栅晶体管334-T，相应地分别由下选择栅极332和上选择栅极334控制。存储单元340可由控制栅极333控制，其中控制栅极333连接到三维存储器件300的字线(未示出)。上选择栅晶体管334-T的漏极端子可连接到位线341，以及下选择栅晶体管332-T的源极端子可连接到N阱掺杂区。ACS 350可由N阱掺杂区形成，且可被存储器串212所共用。

在非易失性存储器中，每一行的存储单元连接于同一条字线，每一列中的存储单元串连接到同一条位线上。一条或多条相邻的字线可对应于一个页面(page)，多个页面可组成一个存储块(block)，多个存储块还可组成一个平面(plane)。进一步地，每个页面可被单独地处理，以进行有效地读取、写入和擦除，例如，三维非易失性存储器中每个页面可独立于其它页面执行擦除操作。此外，还可在包括共用同一字线的存储器单元的存储器页面中执行读取和写入操作。

图4示出了根据本申请的一个实施方式的存储单元串212的结构图。

在本申请的一个实施方式中，如图4所示，存储单元串212可包括存储单元、上选择栅晶体管334-T和下选择栅晶体管332-T、以及设置在位线341与上选择栅晶体管334-T之间的上虚拟字线层334’。作为示例，图4中的存储单元串212包括两个上选择栅晶体管334-T和一个上虚拟字线层334’。应注意，上选择栅晶体管334-T和上虚拟字线334’的数量可依据需要设置，并非限定于上述示例。

再次参考图4，作为示例，存储单元串212还可进一步包括设置在下选择栅晶体管332-T与衬底的N阱掺杂区205之间的下虚拟字线层332’。作为示例，存储单元串212包括两个下选择栅晶体管332-T和一个虚拟字线332’。同样地，下选择栅晶体管332-T和虚拟字线332’的数量也可依据需要设置，并非限定于上述示例。

在上文中，对本申请实施方式提供的三维非易失性存储器结构进行了说明。下文将结合附图详细说明用于上述三维非易失性存储器的数据擦除方法。

图5是根据本申请一个实施方式的非易失性存储器的数据擦除方法1000的流程图。如图5所示，非易失性存储器的数据擦除方法1000包括：

步骤S1，对选定的存储单元串212的位线341和N阱掺杂区205施加擦除电压，并对上虚拟字线层334’和下虚拟字线层332’施加低电平保持电压；以及

步骤S2，在所述擦除电压到达其中间电平之后，关断施加在上虚拟字线层334’和下虚拟字线层332’上的低电平保持电压，使虚拟字线处于浮置状态。

下面将结合附图对上述各个步骤进行详细的描述，以使本领域技术人员能够更加显而易见地知晓上述方法1000的具体实施。

如上所述，非易失性存储器可包括多个存储块，存储块可包括多个存储单元串212。可选择存储串212中的任一个进行擦除操作。

图5所示，在步骤S1中，在进行数据擦除操作时，对选定的存储单元串212的位线341和N阱掺杂区205施加擦除电压，并对上虚拟字线层334’和下虚拟字线层332’施加低电平保持电压。

图6是采用高压P阱掺杂(HVPM)衬底的存储器局部结构图。图7是采用高压N阱掺杂(HVNM)的非易失性存储器的局部结构图。图8是栅极致漏极泄漏(GIDL)擦除方法的原理示意图。

在相关技术中，如图6所示，存储阵列的衬底采用P型掺杂，从而以本征衬底空穴传输擦除的方式来实现存储器的数据擦除。为了减缓纵向深孔工艺刻蚀问题，将存储阵列的衬底替换为N型掺杂，诸如如图7所示的高压N阱掺杂(HVNM)。相应地，通过沟道带间隧穿(B2B)机制产生电子空穴的方式来实现数据擦除，即栅极致漏极泄漏(GIDL)擦除。图8示出了GIDL擦除方法的原理。GIDL擦除是通过位线与上选择栅晶体管以及衬底与下选择栅晶体管之间的压差来构建强电场以产生带间隧穿(B2B)，从而在上下选择栅晶体管附近产生GIDL效应以实现数据擦除。

如图7所示，存储单元串212包括存储单元、上选择栅晶体管334-T和下选择栅晶体管332-T，其中TSG代表施加在控制上选择栅晶体管334-T的上选择栅的电信号，BSG代表施加在控制下选择栅晶体管332-T的下选择栅的电信号。BL信号代表施加在位线上的电信号，HVNM代表施加在N掺杂阱区205上的电信号。

如图8所示，由于TSG信号和BL信号之间的电压差，对上选择栅晶体管的栅极进行负偏置，从而在上选择栅晶体管的漏极处形成PN结，产生从漏极侧向下流向半导体层中的源极侧的空穴电流(①)。TSG信号和BL信号之间的电压差对PN结施加高电场，使得空穴电流从漏极侧向下传输到半导体层中的源极侧(②)，并在沟道内建立了高电势(③)。此外，WLs相对于沟道部分的负偏置可将空穴注入到电荷存储层(TRAP)中(④)，从而因带间隧穿机制而在如图8所示的位线与上选择晶体管之间的星号处附近产生栅极致漏极泄漏(GIDL)电流以进行数据擦除操作。

类似地，由于BSG信号和HVNM信号之间的电压差，对下选择栅晶体管的栅极进行负偏置，从而在下选择栅晶体管的漏极处形成PN结。此外，BSG信号和HVNM信号之间的电压差对PN结施加高电场。这种高电场由于带间隧穿而在如图8所示的N掺杂阱区与下选择晶体管之间的星号处附近产生栅极致漏极泄漏(GIDL)电流以进行数据擦除操作。

从上述栅极致漏极泄漏GIDL擦除的原理中可知，为了产生较强的GIDL效应需要对选择栅晶体管施加低压以保证其与位线或掺杂阱区之间具有足够的电压差，然而由此产生的强电场效应会导致对选择栅晶体管的损害，还会使选择栅晶体管的电压调节存在较大的局限性。因此，本申请通过增设虚拟字线层的方式来解决上述问题，对虚拟字线层而非选择栅晶体管施加低压来产生用于数据擦除的栅极致漏极泄漏电流。

图9是根据本申请一个实施方式的对非易失性存储器进行数据擦除的电压波形时序图。

参考图9，在步骤S2，在擦除电压到达其中间电平V

如图4所示，存储单元串212包括存储单元、上选择栅晶体管334-T和下选择栅晶体管332-T、以及设置在位线341与上选择栅晶体管334-T之间的上虚拟字线层334’。BL表示施加到位线的电信号，GIDL_T表示施加到上虚拟字线层的电信号。

由于GIDL_T信号和BL信号之间的电压差，对上虚拟字线层的栅极进行负偏置，从而在上虚拟字线层的漏极处形成PN结。GIDL_T信号和BL信号的电压差对PN结施加高电场，产生从源极侧向下流向半导体层中的漏极侧的空穴电流。此外，WLs相对于沟道部分的负偏置可以将空穴注入到电荷存储层中，从而因带间隧穿机制而在如图4所示的N掺杂阱区与下选择晶体管之间的星号处附近产生栅极致漏极泄漏(GIDL)电流以进行数据擦除操作。当将空穴捕获在存储单元的电荷存储层中时，存储单元的阈值电压降低，存储单元可进入未编程状态(或称为被擦除状态)。

再次参考图4，作为示例，存储单元串212还可进一步包括设置在下选择栅晶体管332-T与衬底的N阱掺杂区205之间的下虚拟字线层334’。HVNW表示施加到N阱掺杂区的电信号，GIDL_B表示施加到下虚拟字线层的电信号。

类似地，由于GIDL_B信号和HVNM信号之间的电压差，对下虚拟字线层的栅极进行负偏置，从而在下虚拟字线层的漏极处形成PN结。此外，GIDL_B信号和HVNM信号之间的电压差对PN结施加高电场。这种高电场由于带间隧穿带间隧穿而在如图4所示的N掺杂阱区与下选择晶体管之间的星号处附近产生栅极致漏极泄漏(GIDL)电流以进行数据擦除操作。当将空穴捕获在存储单元的电荷存储层中时，存储单元的阈值电压降低，存储单元可进入未编程状态(或称为被擦除状态)。

此外，WLs代表施加在各存储单元的栅极的电信号。在执行数据擦除操作时，还应将待进行擦除操作的存储单元的栅极接地或者连接低电平。同时，将不进行擦除操作的存储单元的栅极设置为浮置状态。当不进行擦除操作的其他存储串处于浮置状态的电路结构，其不承担电路互连功能。本领域技术人员将理解的是，在本说明书中，当一个元件(或部件、组件、构件等)被称为处于浮置状态时，意在说明所述元件(或部件、组件、构件等)不与其他元件(或部件、组件、构件等)形成电通路。

通过上述步骤，本申请提供的非易失性存储器的擦除方法，通过在位线与上选择栅晶体管以及衬底的N阱掺杂区与下选择栅晶体管之间增设有虚拟字线层并对虚拟字线层施加低电平保持电压，可在上虚拟字线层和下虚拟字线层附近(如图4中的星号所示区域)生成进行数据擦除的栅极致漏极泄漏电流。此外，通过提高PN结上施加的电场，可增大栅极致漏极泄漏(GIDL)电流，提高非易失性存储器的数据擦除效率。

因此，本申请提供的非易失性存储器的擦除方法在维持非易失性存储器整体性能的基础上，改善栅极致漏极泄漏电流来实现高效的数据擦除。

图10示出了根据本申请的另一个实施方式的对与虚拟字线层相对的沟道层部分进行P型掺杂的非易失性存储器的局部结构图。图11示出了进行P型沟道掺杂的存储器(DOE1)与未进行沟道P型掺杂(DOE2)的存储器之间的沟道带间隧穿(B2B)效应的对比图。

由于GIDL_T信号和BL信号之间的电压差，对上虚拟字线层的栅极进行负偏置，从而在上虚拟字线层的漏极处形成PN结。GIDL_T信号和BL信号的电压差对PN结施加高电场，产生从源极侧向下流向半导体层中的漏极侧的空穴电流。此外，字线相对于沟道部分的负偏置可以将空穴注入到电荷存储层中，从而因带间隧穿机制而在如图10所示的N掺杂阱区与下选择晶体管之间的星号处附近产生栅极致漏极泄漏(GIDL)电流以进行数据擦除操作。

类似地，由于GIDL_B信号和HVNM信号之间的电压差，对下虚拟字线层的栅极进行负偏置，从而在下虚拟字线层的漏极处形成PN结。此外，GIDL_B信号和HVNM信号之间的电压差对PN结施加高电场。这种高电场由于带间隧穿带间隧穿而在如图10所示的N掺杂阱区与下选择晶体管之间的星号处附近产生栅极致漏极泄漏(GIDL)电流以进行数据擦除操作。

由此可见，如果能够进一步加强此处的PN结的电场效应，则可在如图10所示的星号附近产生增强的栅极致漏极泄漏(GIDL)电流以进行数据擦除操作。

如图10所示，在本申请的一个实施方式中，可进一步对与虚拟字线层相对的沟道层部分进行P型掺杂，，即沟道层与上虚拟字线层334’或下虚拟字线层332’相对应的部分进行P型掺杂。

作为示例，可利用例如化学气相掺杂的工艺在沟道层中进行杂质掺杂。化学气相掺杂是指在化学气相沉积(CVD)薄膜的同时通过气相将杂质元素掺入到薄膜中的工艺。换言之，在采用化学气相沉积工艺形成沟道层的同时，可通过通入适量的掺杂剂(杂质源)，例如磷烷(PH3)或硼烷(B2H6)，以在沟道层中形成P型掺杂。作为另一示例，还可通过控制化学气相掺杂工艺中的处理时间、温度和沉积压力，以及掺杂剂的类型、浓度和流速，有效地调节杂质在沟道层中不同的分布和不同的掺杂含量。此外，在沟道层掺杂之前还可对沟道层的相应部分进行减薄处理。

本领域的技术人员应理解，在未背离本申请请求保护的技术方案的情况下，可改变杂质掺杂的方法或者具体实施工艺的参数，来获得本说明书中描述的各个结果和优点，本申请对此不作限定。

如上所述，通过对沟道层的上述部分进行P型掺杂，使得上虚拟字线层334’与位线341以及下虚拟字线层332’与N型掺杂的衬底205之间能够形成PN结，从而进一步加强GIDL效应来实现更为高效的数据擦除，如图10所示星号区域附近实现了增强的GIDL效应。

如图11所示，横坐标表示距离，以um为单位；纵坐标表示B2B效应，以cm-3为单位。从图11可看出，DOE1方案产生的载流子约为DOE2方案的两倍。因此，实践证明，进行沟道P型掺杂能够进一步加强GIDL效应来提高数据擦除效率。

在本申请的一个示例性实施方式中，上虚拟字线层或下虚拟字线层还可包括至少一个伪存储单元，所述伪存储单元可用作单层存储单元(Single Layer Cell，SLC或多层存储单元(MLC，Multi Level Cell)。

如图12所示，作为示例，希望对存储单元串212-3中的上虚拟字线层中的伪存储单元进行编程操作。对三个相邻的存储单元串212-1、212-2和212-3的BL分别施加1伏特、2.2伏特和0伏特的电压，以及对上虚拟字线层施加编程电压VPGM，并对选择栅晶体管、存储单元和下虚拟字线层施加通过电压VPASS，从而对上虚拟字线层进行编程。在编程操作中的编程阶段，可通过BL电信号的调节来改变编程效率，将上虚拟字线层中的伪存储单元作为SLC或MLC存储单元使用，从而进一步提高存储阵列的存储容量。

由于在上文中描述的擦除方法涉及的内容和结构可完全或部分地适用于本申请所提出的非易失性存储器结构，因此与其相关或相似的内容不再赘述。

本申请又一方面提供了一种存储器系统，所述存储器系统可包括存储器控制器以及一个或多个存储器器件。

图13是根据本申请实施方式的具有存储器器件的示例性系统2000的结构示意图。系统2000可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。

如图13所示，系统2000可包括主机2100和存储器系统2200。主机2100可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机2100可配置为将数据发送到存储器系统2200或从存储器系统2200接收数据。存储器器件2400可以是本申请上述公开的任何存储器。

再次参考图13，存储器系统2200可包括存储器控制器2300以及一个或多个存储器器件2400。根据一些实施方式，存储器控制器2300耦合到存储器器件2400和主机2100，并且被配置为控制存储器器件2400。存储器控制器2300可以管理存储在存储器器件2400中的数据，并且与主机2100通信。

在一些实施方式中，存储器控制器2300被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器2300被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器2300可以被配置为控制存储器器件2400的操作，例如读取、擦除和编程操作。存储器控制器2300还可以被配置为管理关于存储在或要存储在存储器器件2400中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。

在一些实施方式中，存储器控制器2300还被配置为处理关于从存储器器件2400读取的或者被写入到存储器器件2400的数据的纠错码(ECC)。存储器控制器2300还可以执行任何其他合适的功能，例如，格式化存储器器件2400。存储器控制器2300可以根据特定通信协议与外部设备(例如，主机2100)通信。例如，存储器控制器2300可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

在一些实施方式中，存储器控制器2300和一个或多个存储器器件2400可集成到各种类型的存储设备中，例如包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统2200可以实施并封装到不同类型的终端电子产品中。

如图14A所示，在一个示例中，存储器控制器2300和单个存储器器件2400可集成到存储器卡2500中。存储器卡2500可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(诸如MMC、RS-MMC、MMCmicro)、SD卡(诸如SD、miniSD、microSD、SDHC)、UFS等。存储器卡2500还可包括将存储器卡2500与主机(例如图13中的主机2100)耦合的存储器卡连接器2600。

在另一示例中，在一个示例中，如图14B所示，存储器控制器2300和多个存储器器件2400可以集成到固态驱动器SSD 2700中。SSD 2700还可以包括将SSD 2700与主机(例如图13中的主机2100)耦合的SSD连接器2800。在一些实施方式中，SSD 2700的存储容量大于存储器卡2500，并且SSD 2700的操作速度快于存储器卡2500的操作速度。

以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的状态下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。