一种存储器的测试方法、装置及存储器系统

技术领域

本申请涉及半导体技术领域，尤其涉及一种存储器的测试方法、装置及存储器系统。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是当代计算机系统中不可或缺的组成部件，由许多阵列排布的存储单元组成。

在DRAM中，存储单元自身以及相邻存储单元之间存在着多种噪声。这些噪声会消耗存储单元的信号裕度，导致存储单元产生由于信号裕度不足造成的失效。

因此，在测试过程中准确地检测出存在潜在信号裕度不足缺陷的存储单元，对于DRAM的性能评估具有重要意义。

发明内容

有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种存储器的测试方法、装置及存储器系统。

为达到上述目的，本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供一种存储器的测试方法，所述方法包括：

在噪声环境下对存储单元执行写入操作和读取操作；所述写入操作包括将测试数据写入所述存储单元中；

将执行所述读取操作得到的读取结果和所述测试数据进行比较，得到所述存储单元在噪声影响下的信号裕度测试结果；

所述噪声环境中的噪声至少包括以下之一：电源电压噪声、写恢复时间噪声、存储单元漏电噪声。

在一种可选的实施方式中，所述在噪声环境下对存储单元执行写入操作和读取操作，包括：

将电源电压从第一电压调整为第二电压；所述第一电压大于所述第二电压；

在所述电源电压噪声环境下对存储单元执行写入操作和读取操作。

在一种可选的实施方式中，所述在噪声环境下对存储单元执行写入操作和读取操作，包括：

将写恢复时间从第一时长调整为第二时长；所述第一时长大于所述第二时长；

在所述写恢复时间噪声环境下对存储单元执行写入操作和读取操作。

在一种可选的实施方式中，所述在噪声环境下对存储单元执行写入操作和读取操作，包括：

将所述写入操作和所述读取操作之间的等待时间从第三时长调整为第四时长；所述第三时长小于所述第四时长；

在所述存储单元漏电噪声环境下对存储单元执行写入操作和读取操作。

在一种可选的实施方式中，所述对存储单元执行写入操作，包括：

对所述存储单元执行第一写入操作，将背景数据写入所述存储单元中；

按照预设数据结构，对所述存储单元执行第二写入操作，将所述预设数据结构中的测试数据写入所述存储单元中。

在一种可选的实施方式中，所述第二写入操作对应的写恢复时间小于所述第一写入操作对应的写恢复时间。

在一种可选的实施方式中，所述背景数据为第一数据；所述预设数据结构中的测试数据包括第一数据和第二数据，所述第二数据对应的存储单元为目标存储单元。

在一种可选的实施方式中，所述存储器为动态随机存取存储器。

第二方面，本申请实施例提供一种存储器测试装置，所述装置包括：

数据处理模块，用于在噪声环境下对所述存储单元执行写入操作和读取操作；所述写入操作包括将测试数据写入所述存储单元中；

比较模块，用于将执行所述读取操作得到的读取结果和所述测试数据进行比较，得到所述存储单元在噪声影响下的信号裕度测试结果；

所述噪声环境中的噪声至少包括以下之一：电源电压噪声、写恢复时间噪声、存储单元漏电噪声。

在一种可选的实施方式中，所述装置还包括：

电压调整模块，用于将电源电压从第一电压调整为第二电压；所述第一电压大于所述第二电压；

所述数据处理模块，具体用于在所述电源电压噪声环境下对所述存储单元执行写入操作和读取操作。

在一种可选的实施方式中，所述装置还包括：

写恢复时间调整模块，用于将写恢复时间从第一时长调整为第二时长；所述第一时长大于所述第二时长；

所述数据处理模块，具体用于在所述写恢复时间噪声环境下对所述存储单元执行写入操作和读取操作。

在一种可选的实施方式中，所述装置还包括：

等待时间调整模块，用于将所述写入操作和所述读取操作之间的等待时间从第三时长调整为第四时长；所述第三时长小于所述第四时长；

所述数据处理模块，具体用于在所述存储单元漏电噪声环境下对所述存储单元执行写入操作和读取操作。

在一种可选的实施方式中，所述数据处理模块包括：

第一写入模块，用于对所述存储模块执行第一写入操作，将背景数据写入所述存储单元中；

第二写入模块，用于按照预设数据结构，对所述存储单元执行第二写入操作，将所述预设数据结构中的测试数据写入所述存储单元中。

在一种可选的实施方式中，所述第二写入操作的写恢复时间小于所述第一写入操作的写恢复时间。

在一种可选的实施方式中，所述背景数据为第一数据；所述预设数据结构中的测试数据包括第一数据和第二数据，所述第二数据对应的存储单元为目标存储单元。

第三方面，本申请实施例提供一种存储器系统，包括：控制器以及多个耦合至所述控制器的存储器；其中，

所述控制器，被配置为执行第一方面所述的存储器测试方法。

在本申请所提供的技术方案中，提供了一种存储器的测试方法，所述方法包括：在噪声环境下对存储单元执行写入操作和读取操作；所述写入操作包括将测试数据写入所述存储单元中；将执行所述读取操作得到的读取结果和所述测试数据进行比较，得到所述存储单元在噪声影响下的信号裕度测试结果；所述噪声环境中的噪声至少包括以下之一：电源电压噪声、写恢复时间噪声、存储单元漏电噪声。本申请通过在电源电压噪声、写恢复时间噪声、存储单元漏电噪声等噪声环境中对存储单元进行信号裕度测试，能有效提高测试覆盖率，使得存在潜在信号裕度不足缺陷的存储单元更容易被检测出来，提高了存储器性能评估的准确性。

附图说明

图1为本申请实施例提供的存储器中存储单元阵列的组成结构示意图；

图2为本申请实施例提供的存储单元阵列中存储单元的组成结构示意图；

图3为本申请实施例提供读取操作时的电路结构示意图；

图4为本申请实施例提供读取操作的时序图；

图5为本申请实施例提供的存储器的测试方法的实现流程示意图；

图6为本申请实施例提供的写恢复时间噪声环境下失效位元的数量随写恢复时间的变化曲线；

图7为本申请实施例提供的存储单元漏电噪声环境下失效位元的数量随写入操作和读取操作之间的等待时间的变化曲线；

图8a-8c为本申请实施例提供的三种不同的预设数据结构；

图9为本申请实施例一具体示例提供的存储器的测试流程图；

图10为本申请实施例提供的存储器的测试装置的组成结构示意图；

图11为本申请实施例提供的存储器系统的组成结构示意图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述术语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

本申请实施例中涉及的存储装置可以包括动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)，尤其适应用于采用DDR4内存规格、DDR5内存规格的双倍数据速率同步动态随机存取存储器和采用LPDDR5内存规格的低功耗双倍数据速率同步动态随机存取存储器。需要说明的是，本申请实施例并不限于DRAM，但在后续的介绍中，为了描述清楚，仅以DRAM为例进行说明。

图1为本申请实施例提供的存储器中存储单元阵列的组成结构示意图。如图1所示，在DRAM中，存储单元阵列典型地以行和列布置，使得特定的存储单元可以通过指定其阵列的行和列来寻址。存储单元阵列包括多条字线(图1中示出的WL)、多个位线对(图1中示出的BL/BLB)、多个位于所述字线和位线的交叉位置处的存储单元(图1中示出的“■”)，以及多个连接到所述位线对的感应放大器(图1中示出的“SA”)。图1中还示出了控制位线激活的列选择信号(CSL)，控制写驱动器的写使能信号(WE)和多条本地输入输出线(图1中示出的LIO)。

图2为本申请实施例提供的存储单元阵列中存储单元的组成结构示意图。如图2所示，DRAM中的每个存储单元通常包括电容器(Storage Capacitor，SC)和晶体管(AccessTransistor，AT)，晶体管AT的栅极与字线WL相连，漏极与位线相连，源极与电容器SC相连。字线WL上的电压信号能够控制晶体管AT的打开或关闭，进而通过位线BL读取存储在电容器SC中的数据信息，或者通过位线BL将数据信息写入到电容器SC中进行存储。

下面先结合图3和图4对存储单元的数据读取过程进行说明，其中，图3为读取操作时的电路结构示意图，图4为读取操作的时序图。

如图3所示，感应放大器100包括四个晶体管，分别为第一晶体管101、第二晶体管102、第三晶体管103和第四晶体管104，其中，第一晶体管101和第三晶体管103均为PMOS(Positive channel Metal Oxide Semiconductor，P型金属氧化物半导体)晶体管，第二晶体管102和第四晶体管104均为NMOS(Negative channel Metal Oxide Semiconductor，N型金属氧化物半导体)晶体管。第一晶体管101的栅极连接至参考位线BLB，第一晶体管101的漏极和源极分别与位线BL和P型感应放大器控制信号(Sense-Amplifier P-Fet Control，SAP)连接；第三晶体管103的栅极连接至位线BL，第三晶体管103的漏极和源极分别与参考位线BLB和SAP连接；第二晶体管102的栅极连接至参考位线BLB，第二晶体管102的漏极和源极分别与位线BL和N型感应放大器控制信号(Sense-Amplifier N-Fet Control，SAN)连接；第四晶体管104的栅极连接至位线BL，第四晶体管104的的漏极和源极分别与参考位线BLB和SAN连接。

预充电部分120包括第五晶体管105、第六晶体管106和第七晶体管107。其中，第五晶体管105的漏极和源极分别连接于位线BL和位线预充电压VBLP(Voltage of Bit LinePrecharge)，第六晶体管106的漏极和源极分别连接于参考位线BLB和位线预充电压VBLP，第七晶体管107的漏极和源极分别连接于位线BL和参考位线BLB，第五晶体管105的栅极、第六晶体管106的栅极和第七晶体管107的栅极都连接于预充信号线，且预充信号线连接的是电压均衡器(Voltage Equalizer，VEQ)，从而在预充信号线导通时，使位线BL和参考位线BLB充电到位线预充电压VBLP。

存储单元110中电容器SC的一个极板上施加的电压始终为电源电压V

图4为读取操作的时序图，图中横轴表示时间，纵轴表示信号电平。如图4所示，一个读取操作(Read)包括四个阶段：预充电(Precharge)阶段Q1、电荷共享(Charge Sharing)阶段Q2、感测(Sensing)阶段Q3和恢复(Restore)阶段Q4。

在预充电阶段Q1，参见图3和图4，在预充电指令(PRE)后，WL关断，一段时间后感应放大器关断，通过控制预充信号，让第五晶体管105、第六晶体管106、第七晶体管107处于导通状态，将位线BL和参考位线BLB上的电压稳定在Vref上，Vref＝V

经过预充电阶段Q1，BL和BLB上的电压已经稳定在Vref，在获取阶段Q2，预充信号线关闭，在激活指令(Row-Active Command，ACT)和一固定时间T1延迟后通过控制WL信号开启WL，将存储单元110中的晶体管AT导通，电容器中存储正电荷会流向BL，继而将BL的电压拉升到Vref+，然后进入感测阶段Q3。

由于在获取阶段Q2，BL的电压被拉升到Vref+，第四晶体管104会比第二晶体管102更具导通性，第一晶体管101则会比第三晶体管103更具导通性。在感测阶段Q3，SAN上的电压会被设定为逻辑0的电压，SAP的电压则会被设定为逻辑1的电压，即高电平V

在完成感测阶段Q3的操作后，在恢复阶段Q4，BL处于稳定的逻辑1电压V

写入操作(Write)的部分过程与读取操作是一样的，除了包括预充电阶段Q1、电荷共享阶段Q2、感测阶段Q3和恢复阶段Q4，还包括写恢复(Write Recovery)阶段Q5。在写恢复阶段Q5，通过控制写使能信号WE，使写使能晶体管(图中未示出)导通。此时，BL会被拉到逻辑1电平，BLB则会被拉到逻辑0电平。经过特定的时间后，当电容器SC被充电到1的状态时，就可以通过控制WL，将连接电容器SC的晶体管AT截止，完成写入1的操作。

理论情况下，在读取操作的过程中，BL上的电压从Vref被拉升至逻辑1电压，在此过程中BL上产生的电压变化即为存储单元的理论信号裕度(Signal Margin，SM)，如公式(1)所示：

其中，C

随着半导体存储技术的发展，存储器的生产工艺越来越成熟，半导体存储器朝着更小尺度和更大集成的方向发展。半导体存储器的生产过程中，因生产工艺的高要求和高精度，往往会存在一定数量的缺陷产品。对于缺陷产品，有些缺陷暴露较明显，能够在测试阶段检测出来进而进行修复或丢弃；但对于有些缺陷，在测试阶段往往不能检测出来，只有在之后的反复擦除与写入中才会显露出来。在存储器生产工艺流程中，因工艺的偏差、环境、设备等因素的影响，存储单元可能存在潜在信号裕度不足缺陷；此类缺陷在存储器的测试阶段很难被检测出来，只有在之后的使用中，因循环的读取和写入呈现出来，并造成数据读取错误。

因此，如何能够及时检测出存储单元的潜在信号裕度不足缺陷成为了亟待解决的问题，并且对于DRAM的性能评估具有重要意义。

对此，本申请提出了以下实施方式。

本申请实施例提出了一种存储器的测试方法。图5为本申请实施例提供的存储器的测试方法的实现流程示意图。如图5所示，存储器的测试方法包括以下步骤：

步骤501：在噪声环境下对存储单元执行写入操作和读取操作；所述写入操作包括将测试数据写入存储单元中；所述噪声环境中的噪声至少包括以下之一：电源电压噪声、写恢复时间噪声、存储单元漏电噪声。

在一些实施例中，在噪声环境下对存储单元执行写入操作和读取操作，包括：将电源电压从第一电压调整为第二电压；所述第一电压大于所述第二电压；在所述电源电压噪声环境下对存储单元执行写入操作和读取操作。

在本申请实施例中，存储器的电源电压的降低会直接导致存储单元的电源电压V

在一具体示例中，第一电压为JEDEC标准中规定的DRAM的电源电压，第二电压低于第一电压，如当第一电压为1.80V时，第二电压可以为1.62V；当第一电压为1.1V时，第二电压可以为0.99V。

在一些实施例中，在噪声环境下对存储单元执行写入操作和读取操作，包括：将写恢复时间从第一时长调整为第二时长；所述第一时长大于所述第二时长；在所述写恢复时间噪声环境下对存储单元执行写入操作和读取操作。

这里，写恢复时间(Time of Write Recovery，tWR)为写使能信号WE产生到预充电指令PRE产生之间的时间段。如果写恢复时间太短，可能会导致前一次写入操作未完成就开始下一次预充电操作，即电容器SC上的电压未达到+Vcc时WL就已关断，这种情况也会对存储单元的实际信号裕度造成影响。因此，在信号裕度测试中，可以通过缩短写恢复时间来模拟写恢复时间噪声，以模拟写恢复时间噪声对存储单元信号裕度的影响，从而使得存在潜在信号裕度不足缺陷的存储单元更容易被检测出来。

在一些实施例中，测试方法还包括：确定所述第二时长。确定所述第二时长的过程可以为在不同写恢复时间下对存储单元执行相同测试数据的写入和读取测试，并计算每次写入和读取测试中失效位元的数量(Failure Bit Count，FBC)。这里，确定过程中的不同写恢复时间为从第一时长递减得到的多个写恢复时间，第一时长可以为JEDEC标准中规定的DRAM的写恢复时间。通过写入和读取测试得到的写恢复时间噪声环境下失效位元的数量FBC随写恢复时间tWR的变化曲线如图6所示，随着写恢复时间的减小，当存储器中失效位元的数量FBC达到预设允许失效数量FBC*时，对应的时间t1即为第二时长，也是使存储单元正确写入数据的最短写恢复时间。将写恢复时间设置为使存储单元正确写入数据的最短写恢复时间t1，可以最大限度地减小存储单元的实际信号裕度，提高信号裕度测试的覆盖率。

这里，存储器中失效位元的数量FBC可以通过统计写入的数据和读取的数据不同的存储单元的数量来确定，也可以通过其他方式确定，本申请实施例对此不作限定。预设允许失效数量FBC*可以根据实际情况设置，例如，将预设允许失效数量设置为存储单元总数的千分之一至万分之一中的任意数，本申请实施例对此不作特殊限定。

在一些实施例中，在噪声环境下对存储单元执行写入操作和读取操作，包括：将所述写入操作和所述读取操作之间的等待时间从第三时长调整为第四时长；所述第三时长小于所述第四时长；在所述存储单元漏电噪声环境下对存储单元执行写入操作和读取操作。

在实际情况中，在写入操作完成以后，存储单元会产生漏电的现象，随着等待时间的增加，电容器上存储的电荷数量逐渐减小，存储单元的实际信号裕度也逐渐减小。当漏电达到一定程度时，电容器上存储的电荷数量不足以正确的判别数据，就会造成数据的丢失。因此，可以通过增加写入操作和读取操作之间的等待时间，来模拟实际情况中的存储单元漏电噪声，并在存储单元漏电噪声环境下对存储单元执行写入操作和读取操作。

在一些实施例中，测试方法还包括：确定所述第四时长。确定所述第四时长的过程可以为关闭存储器的自刷新功能，在不同等待时间下对存储单元进行相同测试数据的写入和读取测试，并计算每次写入和读取测试中失效位元的数量。通过写入和读取测试得到的在存储单元漏电噪声环境下存储器中失效位元的数量FBC随等待时间的变化曲线如图7所示，随着等待时间的增加，当存储器中失效位元的数量FBC达到预设允许失效数量FBC*时，对应的时间t2即为第四时长，也是存储单元的最长数据保持时间。这里，通过将第四时长设置为存储单元的最长数据保持时间t2，可以使存储单元在经过等待时间后充分漏电并仍能保持所存储数据的准确性，从而可以制造出存储单元漏电的噪声环境，使得存在潜在信号裕度不足缺陷的存储单元更容易被检测出来，提高信号裕度测试的覆盖率。

在一些实施例中，对存储单元执行写入操作，包括：对所述存储单元执行第一写入操作，将背景数据写入所述存储单元中；按照预设数据结构，对所述存储单元执行第二写入操作，将所述预设数据结构中的测试数据写入所述存储单元中。

在一些实施例中，所述第二写入操作对应的写恢复时间小于所述第一写入操作对应的写恢复时间。这里，第二写入操作对应的写恢复时间即为第四时长。

在一些实施例中，所述背景数据为第一数据；所述预设数据结构中的测试数据包括第一数据和第二数据，所述第二数据对应的存储单元为目标存储单元。

这里，当第一数据为0时，第二数据为1，与1对应的存储单元为目标存储单元；当第一数据为1时，第二数据为0，与0对应的存储单元为目标存储单元。

在本申请实施例中，当第一数据为1，第二数据为0时，预设数据结构可以为具有1和0交替排布的棋盘状图案(如图8a所示的两个预设数据结构)、1和0按行交替排布的条纹图案(如图8b所示的两个预设数据结构)、其中一条BL上的数据为0的图案(如图8c所示的八个预设数据结构)或者其他由0和1任意排布组成的图案。在以上预设数据结构中，存储0的目标存储单元周围存在存储1的存储单元，可以加剧目标存储单元的漏电，从而进一步模拟存储单元漏电噪声。以图8c所示的预设数据结构为例进行说明，可以通过提供如图8c所示的8个不同的预设数据结构，每个预设数据结构中包括8条字线对应的测试数据，结合间隔8条字线的写入方式，如此能最大限度地提高测试覆盖率。

在一些实施例中，第二写入操作和读取操作以突发长度(Burst Length，BL)为单位。在一具体的示例中，第二写入操作可以为X-FAST写入操作，X-FAST写入操作为一种X方向(行方向)的写入操作方式，即针对连接于同一位线的所有字线，依次在每条字线上写入一个突发长度的数据。读取操作可以为X-FAST读操作，X-FAST读操作为一种X方向(行方向)的读取操作方式，即针对连接于同一位线的所有字线，依次读取每条字线上的存储单元中的数据。在另一具体示例中，第二写入操作可以为Y-FAST写操作，Y-FAST写操作为一种Y方向(列方向)的写入操作方式，即在每次执行写入操作之前，开启一条字线，以突发长度为单位顺序写完这条字线上对应的所有存储单元后，关闭这条字线；然后再开启下一条字线顺序写完这条字线上对应的所有的存储单元。读取操作可以为Y-FAST读操作，Y-FAST读操作为一种Y方向(列方向)的读取操作方式，即在每一次执行读操作之前，开启一条字线，以突发长度为单位顺序读完这条字线上对应的所有存储单元后，关闭这条字线；然后再开启下一条字线顺序读完这条字线上对应的所有存储单元。

这里，突发长度是指在同一条字线中相邻的存储单元连续进行数据读取/写入时所涉及到的存储单元的数量。例如，DDR4支持的突发长度为8或4(即BL8或BL4)，当DDR4的位宽为16bit时，每一次可以读取/写入8×16bit数据或者4×16bit数据；LPDDR4支持的突发长度为32或16(即BL32或BL16)，当LPDDR4的位宽为16bit时，每一次可以读取/写入32×16bit数据或者16×16bit数据。

步骤502：将执行所述读取操作得到的读取结果和所述测试数据进行比较，得到所述存储单元在噪声影响下的信号裕度测试结果。

在本申请实施例中，当对存储单元执行读取操作得到的读取结果与测试数据不一致时，该存储单元的信号裕度测试结果为失败；当对存储单元执行读取操作得到的读取结果与测试数据一致时，该存储单元的信号裕度测试结果为通过。

在本申请实施例中，分别通过调节电源电压、调节写恢复时间和调节写入操作和读取操作之间的等待时间来模拟实际情况中的电源电压噪声、写恢复时间噪声和存储单元漏电噪声，从而使存在潜在信号裕度不足缺陷的存储单元在测试过程中能够被更容易地检测出来，提高了信号裕度测试的覆盖率。

为了进一步将上述存储器测试方法应用于实际的存储器信号裕度测试，本申请提供一具体示例。

图9为本申请实施例一具体示例提供的存储器的测试流程图，如图9所示，测试流程包括以下步骤：

步骤901：设置噪声环境；

在本申请实施例中，设置噪声环境包括：设置电源电压噪声、设置写恢复时间噪声和/或设置存储单元漏电噪声。设置电源电压噪声包括减小电源电压以模拟电源电压噪声，这里，电源电压可以减小为1.62V或0.99V；设置写恢复时间噪声包括减小写恢复时间以模拟写恢复时间噪声，这里，写恢复时间可以减小为使存储单元正确写入数据的最短写恢复时间t1；设置存储单元漏电噪声包括增加写入操作和读取操作之间的等待时间以模拟存储单元漏电噪声，这里，等待时间可以增加为存储单元的最长数据保持时间t2。如此，通过设置噪声环境，可以使存在潜在信号裕度不足缺陷的存储单元在测试过程中更容易被检测出来，提高了信号裕度测试的覆盖率。

步骤902：执行第一写入操作，写入背景数据；

在本申请实施例中，通过对存储单元执行第一写入操作以将背景数据写入所有存储单元中。

步骤903：执行第二写入操作，按照预设数据结构写入测试数据；

在本申请实施例中，提供多个不同的预设数据结构；对于多个不同的预设数据结构中的每个预设数据结构，通过第二写入操作依次对存储单元进行测试数据的写入。第一次循环时采用第一个预设数据结构，第二次循环时采用第二个预设数据结构，以此类推，直到所有预设数据结构均被遍历，如此通过多个不同的预设数据结构即可实现所有存储单元的遍历。

在本申请实施例中，按照预设数据结构对存储单元执行第二写入操作，将预设数据结构中的测试数据写入目标存储单元。

这里，当背景数据为1时，与预设数据结构中的0对应的存储单元为目标存储单元。

在本申请实施例中，第二写入操作的写恢复时间为使存储单元正确写入数据的最短写恢复时间t1。第二写入操作为X-FAST写操作或Y-FAST写操作，突发长度为8位、16位或32位。

步骤904：经过等待时间后执行读取操作；

这里，等待时间为存储单元的最长数据保持时间t2。读取操作为X-FAST读操作或Y-FAST读操作。

步骤905：比较读取结果和测试数据；

在本申请实施例中，比较读取结果和测试数据可以得到目标存储单元的信号裕度测试结果。切换下一预设数据结构，继续执行步骤903；若此时的预设数据结构为最后一个预设数据结构，则退出本次测试。这里，通过使用多个预设数据结构可以使存储器中的所有存储单元都能作为目标存储单元完成一次信号裕度测试。例如，当第一次循环中的预设数据结构为图8a所示的第一个预设数据结构时，在第二次循环时将预设数据结构改变为图8a所示的第二个预设数据结构；当第一次循环中的预设数据结构为图8b所示的第一个预设数据结构时，在第二次循环时将预设数据结构改变为图8b所示的第二个预设数据结构；当第一次循环中的预设数据结构为图8c所示的第一个预设数据结构时，在第二次循环时将预设数据结构改变为图8c所示的第二个预设数据结构，以此类推，直到图8c所示的所有预设数据结构均被遍历。如此，可以使存储器中的所有存储单元都能作为目标存储单元完成一次信号裕度测试，即可以实现存储单元的遍历。

步骤906：输出测试结果。

在本申请实施例中，将读取结果和测试数据进行比较得到的目标存储单元的信号裕度测试结果进行输出。

基于前述存储器的测试方法相同的技术构思，本申请实施例提供一种存储器的测试装置，图10为本申请实施例提供的一种存储器的测试装置的结构示意图，如图10所示，存储器的测试装置1000包括：

数据处理模块1001，用于在噪声环境下对所述存储单元执行写入操作和读取操作；所述写入操作包括将测试数据写入所述存储单元中；

比较模块1002，用于将执行所述读取操作得到的读取结果和所述测试数据进行比较，得到所述存储单元在噪声影响下的信号裕度测试结果；

所述噪声环境中的噪声至少包括以下之一：电源电压噪声、写恢复时间噪声、存储单元漏电噪声。

在一些实施例中，所述装置还包括：

电压调整模块1003，用于将电源电压从第一电压调整为第二电压；所述第一电压大于所述第二电压；

所述数据处理模块1001，具体用于在所述电源电压噪声环境下对所述存储单元执行写入操作和读取操作。

在一些实施例中，所述装置还包括：

写恢复时间调整模块1004，用于将写恢复时间从第一时长调整为第二时长；所述第一时长大于所述第二时长；

所述数据处理模块1001，具体用于在所述写恢复时间噪声环境下对所述存储单元执行写入操作和读取操作。

在一些实施例中，所述装置还包括：

等待时间调整模块1005，用于将所述写入操作和所述读取操作之间的等待时间从第三时长调整为第四时长；所述第三时长小于所述第四时长；

所述数据处理模块1001，具体用于在所述存储单元漏电噪声环境下对所述存储单元执行写入操作和读取操作。

在一些实施例中，所述数据处理模块1001包括：

第一写入模块(图中未示出)，用于对所述存储模块执行第一写入操作，将背景数据写入所述存储单元中；

第二写入模块(图中未示出)，用于按照预设数据结构，对所述存储单元执行第二写入操作，将所述预设数据结构中的测试数据写入所述存储单元中。

在一些实施例中，所述第二写入操作的写恢复时间小于所述第一写入操作的写恢复时间。

在一些实施例中，所述背景数据为第一数据；所述预设数据结构中的测试数据包括第一数据和第二数据，所述第二数据对应的存储单元为目标存储单元。

本申请实施例还提供一种存储器系统，如图11所示，本申请实施例提供的存储器系统包括控制器1101以及多个耦合至所述控制器的存储器1102；其中，

控制器1101，被配置为执前述存储器测试方法。

在一些实施例中，所述存储装置为动态随机存取存储器。

在一些实施例中，所述动态随机存取存储器的内存符合DDR2内存规格。

在一些实施例中，所述动态随机存取存储器的内存符合DDR3内存规格。

在一些实施例中，所述动态随机存取存储器的内存符合DDR4内存规格。

在一些实施例中，所述动态随机存取存储器的内存符合DDR5内存规格。

在一些实施例中，所述动态随机存取存储器的内存符合LPDDR4内存规格。

在一些实施例中，所述动态随机存取存储器的内存符合LPDDR5内存规格。

本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本申请所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。