用于筛选存储器阵列中的弱比特的方法

分案申请

本申请是2017年06月28日提交的标题为“存储器阵列中的错误校正方法”、专利申请号为202010288375.8的分案申请。

技术领域

本发明的实施例一般地涉及半导体技术领域，更具体地，涉及筛选存储器阵列中的弱比特的方法。

背景技术

半导体集成电路(IC)产业制造出各种各样的数字器件来解决多个不同领域中的问题。这些数字器件中的一些(诸如存储器阵列)配置为用于存储数据。在存储器阵列的制造工艺期间，存储器阵列的部分被破坏或包含损坏的数据。

发明内容

根据本发明的一方面，提供了一种校正存储器阵列中的错误的方法，所述方法包括：配置具有第一纠错码ECC的第一存储器阵列以提供存储在所述第一存储器阵列中的数据的错误校正，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字中的每个字包括第一组比特；配置具有第二ECC的第二存储器阵列以提供存储在所述第一存储器阵列中的数据的错误校正，所述第二存储器阵列包括布置为多行和多列的第二组存储器单元，所述第二组存储器单元中的一行存储器单元包括第二组存储器字，所述第二组存储器字中的每个字包括第二组比特；对所述第一存储器阵列和所述第二存储器阵列实施回流工艺；以及至少基于所述第一ECC或所述第二ECC来校正存储在所述第一存储器阵列中的数据。

根据本发明的另一方面，提供了一种校正存储器阵列中的错误的方法，所述方法包括：配置具有第一纠错码ECC的第一存储器阵列以提供存储在所述第一存储器阵列中的数据的错误校正，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字中的每个字包括第一组比特；配置具有第一奇偶校验的第二存储器阵列的第一部分，所述第一奇偶校验配置为提供存储在所述第一存储器阵列的行中的所述数据的错误检测，所述第二存储器阵列的所述第一部分包括存储第一组数据的第二组存储器单元；配置具有第二奇偶校验的所述第二存储器阵列的第二部分，所述第二奇偶校验配置为提供存储在所述第一存储器阵列的列中的数据的错误检测，所述第二存储器阵列的所述第二部分包括存储第二组数据的第三组存储器单元；配置具有第二ECC的所述第二存储器阵列的所述第二部分以提供存储在所述第二存储器阵列的所述第二部分中的所述第二组数据的错误校正；对所述第一存储器阵列和所述第二存储器阵列实施回流工艺；至少基于(1)所述第一ECC或(2)所述第一奇偶校验和所述第二奇偶校验来校正存储在所述第一存储器阵列中的数据的至少部分；以及基于所述第二ECC来校正存储在所述第二存储器阵列的所述第二部分中的所述第二组数据。

根据本发明的又一方面，提供了一种校正存储器阵列中的错误的方法，所述方法包括：配置具有第一纠错码(ECC)的第一存储器阵列以提供存储在所述第一存储器阵列中的一组数据的错误校正，从而生成第一组数据，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字中的每个字包括第一组比特；将第二组数据存储在第二存储器阵列中，所述第二组数据至少包括所述第一组数据的副本，所述第二存储器阵列包括布置为多行和多列的第二组存储器单元；对所述第一存储器阵列和所述第二存储器阵列实施回流工艺；基于所述第一组数据和所述第二组数据来恢复所述第一组数据的至少部分；以及基于ECC校正所述恢复的第一组数据中的错误。

根据本发明的又一方面，提供了一种筛选存储器阵列中的弱比特的方法，所述方法包括：将第一组数据存储在所述存储器阵列的第一存储器阵列中，所述第一存储器阵列具有第一组存储器单元；至少对所述第一存储器阵列实施第一烘焙工艺，或者至少对所述第一存储器阵列施加第一磁场；确定存储在所述第一存储器阵列中的所述第一组数据的部分是否由所述第一烘焙工艺或所述第一磁场改变；以及如果所述第一组存储器单元的所述第一存储器单元存储改变的数据，则跟踪所述第一组存储器单元的至少所述第一存储器单元的地址，并且实施以下操作中的至少一个：(1)利用所述存储器阵列的第二存储器阵列中的对应存储器单元替换存储所述改变的数据的所述第一组存储器单元中的所述第一存储器单元，或(2)丢弃存储所述改变的数据的所述第一组存储器单元中的所述第一存储器单元。

根据本发明的又一方面，提供了一种校正存储器阵列中的错误的方法，所述方法包括：筛选所述存储器阵列的第一存储器阵列中的弱比特，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字的每个字包括第一组比特；将一组数据存储在所述第一存储器阵列中；配置具有第一纠错码ECC的所述第一存储器阵列以提供存储在所述第一存储器阵列中的所述一组数据的错误校正，从而生成第一组数据；将第二组数据存储在第二存储器阵列中，所述第二组数据包括所述第一组数据的偶数个副本，所述第二存储器阵列包括布置为多行和多列的第二组存储器单元；对所述第一存储器阵列和所述第二存储器阵列实施回流工艺；基于所述第一组数据和所述第二组数据来恢复所述第一组数据的至少部分；以及基于ECC校正所述恢复的第一组数据中的错误。

根据本发明的又一方面，提供了一种存储器系统，包括：第一存储器阵列，配置有第一纠错码ECC以提供存储在所述第一存储器阵列中的数据的错误校正，所述第一存储器阵列包括布置为多行和多列的第一组存储器单元，所述第一组存储器单元中的一行存储器单元包括第一组存储器字，所述第一组存储器字中的每个字包括第一组比特；第二存储器阵列，配置有第二ECC以提供存储在第一存储器阵列中的数据的错误校正，所述第二存储器阵列包括布置为多行和多列的第二组存储器单元，所述第二组存储器单元中的一行存储器单元包括第二组存储器字，所述第二组存储器字中的每个字包括第二组比特，所述第一存储器阵列和所述第二存储器阵列是相同的存储器阵列的部分；以及配置系统，连接至所述第一存储器阵列和所述第二存储器阵列，所述配置系统配置具有所述第一ECC的所述第一存储器阵列和具有所述第二ECC配置所述第二存储器阵列。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是根据一些实施例的存储器系统的框图。

图2是根据一些实施例的校正存储器系统中的错误的方法的流程图。

图3A是根据一些实施例的存储器阵列的部分的示图。

图3B是根据一些实施例的校正存储器阵列中的错误的方法的流程图。

图4A是根据一些实施例的存储器阵列的部分的示图。

图4B是根据一些实施例的存储器阵列的部分的示图。

图4C是根据一些实施例的校正存储器阵列中的错误的方法的流程图。

图5A是根据一些实施例的存储器阵列的部分的图。

图5B是根据一些实施例的校正存储器阵列中的错误的方法的流程图。

图5C是根据一些实施例的系统的框图。

图6是根据一些实施例的校正存储器阵列的错误的方法的流程图。

图7是根据一些实施例的用于配置存储器阵列的系统的框图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、材料、值、步骤、布置等的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。其他组件、材料、值、步骤、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

根据一些实施例，存储器阵列经受回流工艺。根据一些实施例，回流工艺是其中使用焊膏将存储器阵列中的至少一个电组件暂时附接至至少一个接触焊盘的工艺。之后，整个装置经受可控加热，从而熔化焊料并且在至少一个电组件与至少一个接触焊盘之间提供固定连接。然而，回流工艺可能会损坏包含在存储器阵列中的数据或者可能会损坏存储器阵列内的存储器单元。

根据一些实施例，一种校正存储器阵列中的错误的方法包括：配置具有第一纠错码(ECC，又称错误校正码)的第一存储器阵列以提供存储在第一存储器阵列中的数据的错误校正，配置具有第二ECC的第二存储器阵列以提供存储在第一存储器阵列中的数据的错误校正，对第一存储器阵列和第二存储器阵列实施回流工艺，并且至少基于第一ECC或第二ECC校正存储在第一存储器阵列中的数据。根据一些实施例，第一存储器阵列和第二存储器阵列是存储器阵列的部分。根据一些实施例，使用第一ECC或第二ECC来校正由回流工艺引入的比特误码(bit error，又称比特错误)。

图1是根据一些实施例的存储器系统100的框图。

存储器系统100包括电连接至配置系统104的集成电路(IC)102。IC102包括配置为存储数据的存储器阵列102a。在一些实施例中，IC 102包括其他电路或配置为存储或执行软件，为了简化，未示出。在一些实施例中，IC 102配置为修复或检测存储在存储器阵列102a中的数据的错误。修复错误包括利用由纠错码(ECC)提供的正确数据覆盖数据或翻转存储器阵列102a的故障位置中的现有数据的逻辑值。

存储器阵列102a包括多个存储器单元库。每个库包括多个行、多个列以及诸如感测放大器、字线、位线等的相关电路。根据应用，存储器102a的大小包括例如1、2、4兆字节(Mb)等。其他存储器大小在各个实施例的范围内。在一些实施例中，存储器单元的行称为数据位。本发明的各个实施例提供了使用一个或多个ECC修复出现在存储器阵列102a中的错误的机制。存储器阵列102a是非易失性存储器。在一些实施例中，存储器阵列102a包括电阻式随机存取存储器(RRAM)、磁阻式RAM(MRAM)、相变式RAM(PRAM)、铁电式RAM(FRAM)或其他合适的存储器类型。其他存储器类型在各个实施例的范围内。

配置系统104与集成电路102接口连接，从而配置具有一个或多个ECC配置或错误检测配置的存储器阵列102a。在一些实施例中，配置系统104包括硬件处理器和非暂时性计算机可读存储介质，该非暂时性计算机可读存储介质编码有(即存储有)可执行指令集。配置系统104的实施例在图7中示出为系统700。配置系统104与IC 102分离。在一些实施例中，配置系统104是IC 102的部分。

图2是根据一些实施例的校正存储器系统100中的错误的方法200的流程图。应当理解，可以在图2所示的方法200之前、期间和/或之后实施附加的操作，并且因此本文仅简要描述一些其他操作。在一些实施例中，方法200可用于配置具有ECC的IC 102(图1)，并且至少基于ECC校正存储器阵列102a的错误。

在方法200的操作202中，配置存储器阵列102a。在一些实施例中，存储器阵列102a配置有错误校正以能够校正存储在存储器阵列102a中的数据的一个或多个错误。例如，在一些实施例中，存储器阵列102a配置有ECC以校正存储在存储器阵列102a中的数据的一个或多个错误。在一些实施例中，ECC包括汉明ECC(Hamming ECC)、里德-所罗门ECC(Reed-Solomon ECC)、BCH码等。在一些实施例中，存储器阵列102a配置有错误校正以能够检测存储在存储器阵列102a中的数据的一个或多个错误。在一些实施例中，错误检测包括奇偶校验以检测存储在存储器阵列102a中的数据的一个或多个比特错误(error，又称误码)。其他ECC或错误检测方法在各个实施例的范围内。

方法200继续操作204，其中对存储器阵列102a实施回流工艺。在一些实施例中，操作204的回流工艺包括将存储器阵列102a放置到回流炉中，并且在第一温度T1处将回流炉加热第一持续时间D1。在一些实施例中，操作204的回流工艺包括将存储器阵列102a暴露于红外灯，并且通过红外灯在第一温度T1处将存储器阵列102a加热第一持续时间D1。

方法200继续操作206，恢复存储器阵列102a中的数据。在一些实施例中，通过IC102使用ECC来恢复存储器阵列102a中的数据。在一些实施例中，ECC至少包括第一ECC、第二ECC或第三ECC。在一些实施例中，通过IC 102使用第一奇偶校验和第二奇偶校验来恢复存储器阵列102a中的数据。

图3A是根据一些实施例的存储器阵列300的部分的示图。

存储器阵列300是图1的存储器阵列102a的实施例。存储器阵列300包括第一存储器阵列302和第二存储器阵列304。

第一存储器阵列302直接与第二存储器阵列304相邻。在一些实施例中，第一存储器阵列302通过另一区域(未示出)与第二存储器阵列304分离。第一存储器阵列302和第二存储器阵列304是相同的存储器阵列300的部分。在一些实施例中，第一存储器阵列302和第二存储器阵列304是不同的存储器阵列的对应部分。

第一存储器阵列302包括布置为多行和多列的第一组存储器单元。第一组存储器单元中的每行存储器单元包括第一组存储器字。为了说明，示出存储器单元的一行315，但是行315的教导可应用于第一存储器阵列302中的每行存储器单元。第一组存储器单元中的存储器单元的行315包括第一组存储器字W[1]、W[2]、W[3]或W[4](统称为字“W”)。一行中的字W的常用数量包括8、16、32、64等。第一组存储器单元的一行存储器单元中不同数量的字W在各个实施例的范围内。第一组存储器字W的每个字包括多个存储器单元或多个存储器位。字W[3]包括第一组比特(bit，又称位)315a和第二组比特315b。为了简明，未示出字W[1]、W[2]和W[4]中的存储器位。

第一组比特315a包括位A1、...、AX，其中，X是与字W[3]中第一组比特315a中的数据比特数相对应的正整数。

第二组比特315b包括位B1...、BZ，其中，Z是与第二组比特315b中的比特数相对应的正整数。第二组比特315b称为第一ECC 330，该第一ECC 330配置为提供字W[3]的第一组比特315a中的N比特错误校正，其中N是正整数。

第二存储器阵列304配置有第二ECC 332，该第二ECC 332配置为提供存储在第一存储器阵列302中的数据错误校正。第二存储器阵列304包括布置为多行和多列的第二组存储器单元。第二组存储器单元中的每行存储器单元包括第二组存储器字。为了说明，示出存储器单元的一行325，但是行325的教导可应用于第二存储器阵列304中的每行存储器单元。第二组存储器单元中的存储器单元的行325包括第二组存储器字SW[1]、SW[2]、SW[3]或SW[4](统称为字“SW”)。在一些实施例中，第二组存储器单元中的每行存储器单元在第一组存储器单元中具有对应行的存储器单元。一行中字SW的常用数量包括8、16、32、64等。第二组存储器单元的一行存储器单元中的不同数量的字SW在各个实施例的范围内。第二组存储器字SW的每个字包括多个存储器单元或多个存储器位。字SW[3]包括第一组比特325a。为了简明，未示出字SW[1]、SW[2]和SW[4]中的存储器位。第一组字W中的每个字在第二组字SW中具有对应的字。第二组字SW中的每个字配置有第二ECC 332以提供第一组字W中的字的至少对应部分的错误校正。为了简明，未示出每个字SW[1]、SW[2]和SW[4]中的第二ECC 332。

第一组比特325a包括位C1、C2...、CZ’，其中Z’是与字SW[3]中的第一组比特325a中的数据比特数相对应的正整数。第一组比特325a称为第二ECC 332，该第二ECC 332配置为提供字W[3]的第一组比特315a中M1比特错误校正。在一些实施例中，第二ECC 332配置为提供字W[3]的第一组比特315a和第二组比特315b中的M1比特错误校正。M1是大于整数N的正整数。

整数M1由公式1表示：

M1＝N+M (1)

其中，与第一ECC 330相比，M是与由第二ECC 332向字W[3]提供的额外保护的比特数相对应的正整数。

在一些实施例中，第一存储器阵列302和第二存储器阵列304具有相同数量的存储器单元的行或列。在一些实施例中，第一存储器阵列302和第二存储器阵列304具有不同数量的存储器单元的行或列。在一些实施例中，第二存储器阵列304是配置为存储临时数据的备用存储器阵列。第一存储器阵列302和第二存储器阵列304的不同位置在各个实施例的范围内。第一存储器阵列302中的第一组字W或第一ECC 330和第二存储器阵列304中的第二组字SW或第二ECC 332的不同位置在各个实施例的范围内。第一存储器阵列302中的行315和第二存储器阵列304中的行325的不同位置在各个实施例的范围内。

图3B是根据一些实施例的校正存储器阵列300中的错误的方法300’的流程图。

方法300’是具有类似元件的图2的方法200的实施例。为了简明，方法300’应用于图3A中的字W[3]和字SW[3]，但是在一些实施例中，方法300’可应用于第一存储器阵列302或第二存储器阵列304中的每行存储器单元。

在方法300’的操作302’中，将存储器阵列300(图3A)划分成第一存储器阵列302和第二存储器阵列304。

方法300’继续操作304’，其中，将数据存储在第一存储器阵列302中。在一些实施例中，存储在第一存储器阵列302中的数据是第一组比特315a。在一些实施例中，存储在第一存储器阵列302中的数据是字W[3]的部分。在一些实施例中，IC 102配置为将数据存储在第一存储器阵列302中。在一些实施例中，配置系统104配置为将数据存储在第一存储器阵列302中。

方法300’继续操作306’，其中，第一存储器阵列302配置有第一ECC 330以提供存储在第一存储器阵列302中的数据的错误校正。在一些实施例中，第一ECC 330配置为提供存储在第一存储器阵列302中的数据(例如，第一组比特315a)的错误校正。第一ECC 330存储在第一存储器阵列302中作为第二组比特315b。

方法300’继续操作308’，其中，第二存储器阵列304配置有第二ECC 332以提供存储在第一存储器阵列302中的数据的至少部分(例如，第一组比特315a)错误校正。在一些实施例中，第一ECC 330或第二ECC 332包括汉明ECC、里德-所罗门ECC或BCH码等。其他ECC在各个实施例的范围内。在一些实施例中，配置系统104至少配置具有第一ECC 330的第一存储器阵列302或配置具有第二ECC 332(例如，第二组比特325a)的第二存储器阵列304。操作304’、306’和308’是操作202(图2)的实施例。

方法300’继续操作310’，其中，对第一存储器阵列302和第二存储器阵列304实施回流工艺。操作310’的回流工艺类似于操作204(图2)的回流工艺。

在一些实施例中，操作310’的回流工艺损坏存储在第一存储器阵列302中的数据的部分。在一些实施例中，在回流工艺之前损坏存储在第一存储器阵列302中的数据的部分。在一些实施例中，操作310’的回流工艺损坏第一存储器阵列302中的存储器单元，使得损坏的存储器单元不能正常工作。

方法300’继续操作312’，其中至少基于第一ECC 330或第二ECC 332校正存储在第一存储器阵列302中的数据(例如，字W[3]的第一组比特315a)。在一些实施例中，第二ECC332校正第一组比特315a和第二组比特315b，因此，操作312’的校正数据包括第一组比特315a和第二组比特315b。

在一些实施例中，如果第一存储器阵列302中的第一组字W的字的至少部分的比特误码数小于或等于N比特，则基于第一ECC 330来校正存储在第一存储器阵列302中的第一组字W的该字处的数据(例如，第一组比特315a)。例如，在一些实施例中，如果第一存储器阵列302中的第一组字W的字W[3]中的比特误码数小于或等于N比特，则基于第一ECC 330来校正存储在第一存储器阵列302中的字W[3](例如，第一组比特315a)处的数据的至少部分。

在一些实施例中，如果第一存储器阵列302中的第一组字W的字的至少部分中的比特误码数大于N比特并且小于或等于M1比特，则基于第二ECC 332来校正存储在第一存储器阵列302中的第一组字的字处的数据(例如，第一组比特315a或第二组比特315b)。例如，在一些实施例中，如果第一存储器阵列302中的第一组字W的字W[3]中的比特误码数大于N比特并且小于或等于M1比特，则基于第二ECC 332校正存储在第一存储器阵列302中的字W[3]处的数据(例如，第一组比特315a或第二组比特315b)。操作312’是操作206(图2)的实施例。

方法300’继续操作314’，其中释放第二存储器阵列304的至少部分。在一些实施例中，操作314’包括将第二存储器阵列304的至少部分指定为由IC 102或其他电路写入的可用的存储器单元。在一些实施例中，操作302’或314’是可选的。

使用目前公开的方法中的至少一种，存储器阵列(例如，存储器阵列102a、图3A的存储器阵列300、图4A的存储器阵列400A、图4B的存储器阵列400B或图5A的存储器阵列500)的错误校正能力大于大于其他方法，从而导致存储器阵列(例如，存储器阵列102a、300、400A、400B或500)具有比其他方法更低的比特误码率(BER)和更低的现场返修率(fieldreturn rate)。在一些实施例中，现场返修率是在回流工艺之后的集成电路中的存储器阵列管芯的故障率。使用目前公开的方法中的至少一种，ECC(例如，第一ECC 330、第二ECC332、432、434、530或第三ECC 532)或奇偶校验(例如，第一奇偶校验420或424或第二奇偶校验422)用于校正由回流工艺、烘焙工艺或施加的磁场引入到存储器阵列(例如，存储器阵列102a、300、400A、400B或500)中的比特误码。

图4A是根据一些实施例的存储器阵列400A的示图。

存储器阵列400A是图1的存储器阵列102a的实施例。存储器阵列400A是图3A的存储器阵列300的变型。存储器阵列400A包括代替第一存储器阵列302的第一存储器阵列402和代替第二存储器阵列304的第二存储器阵列404。

第一存储器阵列402是第一存储器阵列302(图3A)。第二存储器阵列404是第二存储器阵列304(图3A)的变型。

第二存储器阵列404包括第一部分404a和第二部分404b。

第一部分404a包括布置为列的第二组存储器单元。存储器单元的列配置为存储第一组数据P1、P2、...、PY(统称为第一组数据“P”)，其中Y是与第一组数据P的比特数相对应或是与第一存储器阵列402中的存储器单元的行数相对应的正整数。

第一组数据P配置为第一奇偶校验420中的第一组奇偶校验位。第一奇偶校验420配置为提供存储在第一存储器阵列402的每行中的数据(例如，行315、第一组比特315a或第二组比特315b)的奇偶校验错误检测。第一奇偶校验420是偶校验或奇校验。第一组数据P中的每行奇偶校验数据与第一存储器阵列402中对应行的数据的奇偶校验相对应。

第二存储器阵列404的第二部分404b配置有第二奇偶校验422和第二ECC 432。第二部分404b包括布置为多行和多列的第三组存储器单元。第三组存储器单元中的每行存储器单元包括第二组存储器字。为了说明，示出存储器单元的一行425，但是行425的教导可应用于第二存储器阵列404的第二部分404b中的每行存储器单元。第三组存储器单元中的存储器单元行425包括第二组存储器字SW[1]’、SW[2]’、SW[3]’或SW[4]’(统称为字“SW’”)。在一些实施例中，第三组存储器单元中的每行存储器单元在第一存储器阵列402的第一组存储器单元中具有对应行的存储器单元。一行中字SW’的常用数量包括8、16、32、64等。第三组存储器单元的一行存储器单元中的不同数量的字SW’在各个实施例的范围内。第二组存储器字SW’的每个字包括多个存储器单元或多个存储器比特。字SW[3]’包括第一组比特425a和第二组比特425b。为了简明，未示出字SW[1]’、SW[2]’和SW[4]’中的比特。第二组字SW’中的每个字在第一组字W中具有对应的字。

第一组比特425a包括比特P1’、...、PX’，其中，X’是与字SW[3]’中第一组比特425a中的数据比特数相对应的正整数。第一组比特425a配置为在第二奇偶校验422的第二组奇偶校验位。第二奇偶校验422配置为提供存储在第一存储器阵列402的每列中的数据的奇偶校验错误检测。第二奇偶校验422是偶校验或奇校验。在一些实施例中，第二组字SW’中的每个字与第一存储器阵列402中的对应列的存储器单元相关联。在一些实施例中，第二组字SW’中的每个字的部分是第一存储器阵列402中对应列的存储器单元的第二奇偶校验。

第二组比特425b包括位D1、...、DZ’，其中Z’是与第二组比特425b中的比特数相对应的正整数。第二组比特425b称为第二ECC 432，该第二ECC 432配置为提供字SW[3]’的第一组425a中N1比特错误校正，其中N1是正整数。第二组字SW’中的每个字配置有第二ECC432以提供第二组字SW’中的字的部分错误校正。为了简明，未示出每个字SW[1]’、SW[2]’和SW[4]’中的第二个ECC。

在一些实施例中，第一存储器阵列402和第二存储器阵列404具有相同数量的存储器单元的行或列。在一些实施例中，第一存储器阵列402和第二存储器阵列404具有不同数量的存储器单元的行或列。在一些实施例中，第二存储器阵列404是配置为存储临时数据的备用存储器阵列。第一存储器阵列402和第二存储器阵列404的不同位置在各个实施例的范围内。第一部分404a或第二部分404b的不同位置在各个实施例的范围内。第一存储器阵列402中的第一组字W或第一ECC 330和第二存储器阵列404中的第二组字SW’或第二ECC 432的不同位置在各个实施例的范围内。第一存储器阵列402中的行315和第二存储器阵列404中的行425的不同位置在各个实施例的范围内。在一些实施例中，第一ECC 330是可选的，因此，第一存储器阵列402不包括第一ECC 330，并且字W[3]不包括第二组比特315b。

图4B是根据一些实施例的存储器阵列400B的示图。

存储器阵列400B是图1的存储器阵列102a的实施例。存储器阵列400B是图4A的存储器阵列400A的变型。存储器阵列400B包括第一存储器阵列402和第二存储器阵列406。与图4A相比较，图4B的第二存储器阵列406替换第二存储器阵列404。

第二存储器阵列406是第二存储器阵列404(图4A)的变型。

第二存储器阵列406包括第一部分406a和第二部分406b。第二部分406b是图4A的第二部分404b。第一部分406a是图4A的第一部分404a的变型。

第一部分406a包括布置为多行和多列的第四组存储器单元。第一部分406a配置有第一奇偶校验424和第三ECC 434。

第四组存储器单元中的每行存储器单元包括第三组存储器字。为了说明，示出存储器单元的一行435，但是行435的教导可应用于第二存储器阵列406的第一部分406a中的每行存储器单元。第四组存储器单元中的存储器单元的行435包括第三组存储器字S[1]、S[2]、S[3]或S[4](统称为字“S”)。在一些实施例中，第四组存储器单元中的每行存储器单元在第一存储器阵列402的第一组存储器单元中或者在第二存储器阵列406的第二部分406b中的第三组存储器单元中具有对应行的存储器单元。

一行中字S的常用数量包括8、16、32、64等。在第四组存储器单元的一行存储器单元中的不同数量的字S在各个实施例的范围内。第三组存储器字S的每个字包括多个存储器单元或多个存储器比特。字S[3]包括第一组比特435a和第二组比特435b。为了简明，未示出字S[1]、S[2]和S[4]中的存储器比特。在一些实施例中，第三组字S中的每个字在第一组字W或第二组字W’中具有对应的字。

第一组比特435a是图4B中的第一组数据P。第一组比特435a包括比特P1’、...、PY’，其中，Y’是与字S[3]的第一组比特435a中的数据比特数相对应的正整数。第一组比特435a在第一奇偶校验424中配置为第一组奇偶校验位。第一奇偶校验424配置为提供存储在第一存储器阵列402的行315中的数据的奇偶校验错误检测。第一奇偶校验424是偶校验或奇校验。

在一些实施例中，第三组字S中的每个字与第一存储器阵列402中的对应行的存储器单元相关联。在一些实施例中，第三组字S中的每个字的部分是第一存储器阵列402中对应行的存储器单元的第一奇偶校验。例如，在这些实施例中，第一奇偶校验424配置为提供存储在第一存储器阵列402的行315中的数据的奇偶校验错误检测。

第二组比特435b包括位E1、...、EZ”，其中Z”是与第二组比特435b中的比特数相对应的正整数。第二组比特435b称为第三ECC 434，该第三ECC 434配置为提供字S[3]的第一组比特435a中N2比特错误校正，其中N2是正整数。第三组字S中的每个字配置有第三ECC434以提供第三组字S中的字的部分错误校正。为了简明，未示出每个字S[1]、S[2]和S[4]中的第三ECC。在一些实施例中，整数N、N1或N2不同于整数N、N1或N2的另一个。

第一部分406a或第二部分406b的不同位置在各个实施例的范围内。第一存储器阵列402中的第一组字W或第一ECC 330、第二存储器阵列404中的第二组字SW’或第二ECC 432或第二存储器阵列404中的第三组字S或第三ECC 434的不同位置在各个实施例的范围内。第一存储器阵列402中的行315和第二存储器阵列406中的行425或行435的不同位置在各个实施例的范围内。在一些实施例中，第一ECC 330是可选的，并且因此，第一存储器阵列402不包括第一ECC 330并且字W[3]不包括第二组比特315b。

图4C是根据一些实施例的校正存储器阵列400A或400B中的错误的方法400C的流程图。

方法400C是具有相似元件的图2的方法200的实施例。为了简明，方法400C应用于图4A-图4B中的字W[3]和字SW[3]’和S[3]，但是在一些实施例中，方法400C可应用于第一存储器阵列402和第二存储器阵列404或406中的每行存储器单元。

在方法400C的操作402’中，存储器阵列400A(图4A)被划分为第一存储器阵列402和第二存储器阵列404。在一些实施例中，存储器阵列400B(图4B)划分为第一存储器阵列402和第二存储器阵列406。

方法400C继续操作404’，其中，将数据存储在第一存储器阵列402中。在一些实施例中，存储在第一存储器阵列402中的数据是第一组比特315a。在一些实施例中，存储在第一存储器阵列402中的数据是字W[3]的部分。在一些实施例中，IC 102配置为将数据存储在第一存储器阵列402中。在一些实施例中，配置系统104配置为将数据存储在第一存储器阵列402中。

方法400C继续操作406’，其中，第一存储器阵列402配置有第一ECC 330以给提供存储在第一存储器阵列402中的数据的错误校正。在一些实施例中，第一ECC 330配置为提供存储在第一存储器阵列402中的数据(例如，第一组比特315a)的错误校正。在一些实施例中，配置系统104配置为具有第一ECC 330的第一存储器阵列402。第一ECC 330作为第二组比特315b存储在第一存储器阵列402中。

方法400C继续操作408’，其中，第二存储器阵列404(图4A)的第一部分404a配置有第一奇偶校验420。第一奇偶校验420配置为提供存储在第一存储器阵列402的行中的数据的错误检测。在一些实施例中，操作408’应用于图4B的存储器阵列400B，其中第二存储器阵列406的第一部分406a配置有第一奇偶校验424。在一些实施例中，第二存储器阵列404的第一部分404a包括配置为存储第一组数据P(例如，第一奇偶校验420)的第二组存储器单元。在一些实施例中，第二存储器阵列406的第一部分406a包括配置为存储第一组数据(例如，用于字W[3]的第一组比特435a)的第二组存储器单元。

方法400C继续操作410’，其中，第二存储器阵列404的第二部分404b配置有第二奇偶校验422。第二奇偶校验422配置为提供存储在第一存储器阵列402的列中的数据提供错误检测。在一些实施例中，操作410’应用于图4B的存储器阵列400B，其中第二存储器阵列406的第二部分406b配置有第二奇偶校验422。在一些实施例中，第二存储器阵列404的第二部分404b或第二存储器阵列406的第二部分406b包括配置为存储第二组数据(例如，用于字SW[3]’的第一组比特425a)的第三组存储器单元。

方法400C继续操作412’，其中，图4B的第二存储器阵列404的第二部分404b配置有第二ECC 432以提供存储在第二存储器阵列404中的数据(例如，第一组比特425a)的错误校正。在一些实施例中，配置系统104配置具有第二ECC 432(例如，第二组比特425b)的第二存储器阵列404。在一些实施例中，操作412’应用于图4B的存储器阵列400B，其中第二存储器阵列406的第二部分406b配置有第二ECC 432以提供存储在第二存储器阵列406中的数据(例如，第一组比特425a)的错误校正。

方法400C继续操作414’，其中，图4B的第二存储器阵列406的第一部分406a配置有第三ECC 434以提供存储在第二存储器阵列406的第一部分406a中的第一组数据(例如，第一组比特435a)的错误校正。在一些实施例中，第一组比特435a是一组奇偶校验位。

在一些实施例中，第一ECC 330、第二ECC 432或第三ECC 434包括汉明ECC、里德-所罗门ECC、BCH码等。其他ECC在各个实施例的范围内。在一些实施例中，配置系统104配置具有第三ECC 434(例如，第二组比特435b)第二存储器阵列406。操作404’、406’、408’、410’、412’和414’是操作202(图2)的实施例。

方法400C继续操作416’，其中，对第一存储器阵列402和第二存储器阵列404或406实施回流工艺。操作416’的回流工艺是操作204(图2)的回流工艺。在一些实施例中，操作416’的回流工艺损坏存储在第一存储器阵列402中的数据的部分。在一些实施例中，在回流工艺之前损坏存储在第一存储器阵列402中的数据的部分。在一些实施例中，操作416’的回流工艺损坏第一存储器阵列402中的存储器单元，从而使得损坏的存储器单元不能正常工作。

方法400C继续操作418’，其中，至少基于(1)第一ECC330或(2)第一奇偶校验420和第二奇偶校验422来校正存储在第一存储器阵列402中的数据(例如，字W[3]或第一组比特315a)的至少部分。在一些实施例中，操作418’的校正数据包括第一组比特315a和第二组比特315b。

在一些实施例中，第一ECC 330是N比特ECC，其中N是与在第一组存储器字W的至少一个字中由第一ECC 330提供错误保护的比特数相对应的正整数。在一些实施例中，操作418’包括基于第一ECC 330校正第一组字W的字中的N比特误码，并且基于第一奇偶校验420(或图4B中的第一奇偶校验424)和第二奇偶校验422的组合来校正第一组字W的字中的单比特误码。在一些实施例中，第一奇偶校验420(或图4B中的第一奇偶校验424)和第二奇偶校验422共同提供1比特-5比特的错误保护。

在一些实施例中，如果第一存储器阵列402中的第一组字W的字的至少部分中的错误数量小于或等于N比特，则基于第一ECC 330来校正存储在第一存储器阵列402中的第一组字W的字处的数据(例如，第一组比特315a)。例如，在一些实施例中，如果第一存储器阵列302中的第一组字W的字W[3]中的错误数量小于或等于N比特，则基于第一ECC 330来校正存储在第一存储器阵列402中的字W[3](例如，第一组比特315a)处的数据的至少部分。

在一些实施例中，如果第一存储器阵列402中的第一组字W的字的至少部分中的错误数量大于N比特且小于或等于N+1位，则第一ECC校正第一存储器阵列402中的第一组字的字中的N比特误码，并且第一奇偶校验420(或图4B中的第一奇偶校验424)和第二奇偶校验422的组合校正第一存储器阵列402中的第一组字的字中的比特误码。

方法400C继续操作420’，其中，基于第三ECC 434校正存储在第二存储器阵列406的第一部分406a中的第一组数据(例如，第一组比特435a)。在一些实施例中，操作414’和420’不应用于图4A的存储器阵列400A。

方法400C继续操作422’，其中，基于第二ECC 432校正存储在图4A的第二存储器阵列404的第二部分404b中的第二组数据(例如，第一组比特425a)。在一些实施例中，操作422’应用于图4B的存储器阵列400B，其中，基于第二ECC 432校正存储在图4B的第二存储器阵列406的第二部分406b中的第二组数据(例如，第一组比特425a)。

方法400C继续操作424’，其中，释放第二存储器阵列404或第二存储器阵列406的至少部分。在一些实施例中，操作424’包括将第二存储器阵列404或第二存储器阵列406的至少部分指定为可由IC 102或其他电路写入的存储器单元。在一些实施例中，操作402’、406’、414’、420’、422’或424’中的一个或多个是可选的。

图5A是根据一些实施例的存储器阵列500的示图。

存储器阵列500是图1的存储器阵列102a的实施例。存储器阵列500A是图3A的存储器阵列300的变型。存储器阵列500A包括代替第一存储器阵列302的第一存储器阵列502和代替第二存储器阵列304的第二存储器阵列504。

第一存储器阵列502是第一存储器阵列302(图3A)。第二存储器阵列504是第二存储器阵列304(图3A)的变型。第二存储器阵列504包括第一部分504a和第二部分504b。

在一些实施例中，第一部分504a或第二部分504b是第一存储器阵列502的副本。在一些实施例中，第一部分504a是第二部分504b的副本。在一些实施例中，第二存储器阵列504包括偶数(例如，整数K是偶数)个第一存储器阵列502的副本。在一些实施例中，存储在第二存储器阵列504中的数据包括第一存储器阵列502中的数据的偶数(例如，整数K是偶数)个副本。

第一部分504a包括布置为多行和多列的第二组存储器单元。第二组存储器单元中的每行存储器单元包括第二组存储器字。为了说明，示出存储器单元的一行525，但是行525的教导可应用于第二存储器阵列504的第一部分504a中的每行存储器单元。第二组存储器单元中的存储器单元的行525包括第二组存储器字W[1]’、W[2]’、W[3]’或W[4]’(统称为字“W’”)。在一些实施例中，第二组存储器单元中的每行存储器单元在第一存储器阵列502中的第一组存储器单元中具有对应行的存储器单元。一行中的字W’的常用数量包括8、16、32、或64等。第二组存储器单元的一行存储器单元中的不同数量的字W’在各个实施例的范围内。第二组存储器字W’的每个字包括多个存储器单元或多个存储器比特。字W[3]’包括第一组比特525a和第二组比特525b。为了简明，未示出字W[1]’、W[2]’和W[4]’中的存储器比特。第二组字W’中的每个字在第一组字W中具有对应的字。

在一些实施例中，第二组字W’中的每个字配置有第二ECC 530以提供第二组字W’中的字的至少对应部分的错误校正。为了简明，未示出每个W[1]’、W[2]’和W[4]’中的第二个ECC 530。

第一组比特525a包括比特F1、...、FX，其中X是与字W[3]’的第一组比特525a中的数据比特数相对应的正整数。

第二组比特525b包括位G1、...、GZ，其中Z是与第二组比特525b中的比特数相对应的正整数。第二组比特525b称为第二ECC 530，该第二ECC 530配置为提供字W[3]’的第一组比特525a中N比特错误校正，其中N是正整数。在一些实施例中，第一存储器阵列502未配置有第一ECC 330并且第一部分504a未配置有第二ECC 530。在一些实施例中，第一组字W中的每个字不包括第二组比特525b并且第二组字W’中的每个字不包括第二组比特525b。

在一些实施例中，第二部分504b是第一部分504a的副本。第二部分504b包括布置为多行和多列的第三组存储器单元。第三组存储器单元中的每行存储器单元包括第三组存储器字。为了说明，示出存储器单元的一行535，但是行535的教导可应用于第二存储器阵列504的第二部分504b中的每行存储器单元。第三组存储器单元中的存储器单元的行535包括第三组存储器字W[1]”、W[2]”、W[3]”或W[4]”(统称为字“W””)。在一些实施例中，第三组存储器单元中的每行存储器单元在第一存储器阵列502的第一组存储器单元中或者在第二存储器阵列504的第一部分504a中的第二组存储器单元中具有对应行的存储器单元。一行中的字W”的常用数量包括8、16、32、64等。第三组存储器单元的一行存储器单元中的不同数量的字W”在各个实施例的范围内。第三组存储器字W”的每个字包括多个存储器单元或多个存储器比特。字W[3]”包括第一组比特535a和第二组比特535b。为了简明，未示出字W[1]”、W[2]”和W[4]”中的存储器比特。第三组字W”中的每个字在第一组字W或第二组字W’中具有对应的字。

第一组比特535a包括位F1’...、FX’，其中X’是与字W[3]”的第一组比特535a中的数据比特数相对应的正整数。

第二组比特535b包括位G1’...、GZ’，其中Z’是与第二组比特535b中的比特数相对应的正整数。第二组比特535b称为第三ECC 530，该第三ECC 530配置为提供字W[3]”的第一组比特535a的N比特错误校正，其中N是正整数。在一些实施例中，第一部分504a和第二部分504b是第一存储器阵列502的副本。在一些实施例中，第一存储器阵列502未配置有第一ECC330，至少第一部分504b未配置有第二ECC 530或者第二部分504b未配置有第三ECC 532。在一些实施例中，第一组字W中的每个字不包括第二组比特315b，至少第二组字W’中的每个字不包括第二组比特525b或者第三组字W”中的每个字不包括第二组比特535b。

在一些实施例中，行525或535是行315的副本。在一些实施例中，字W[3]’或W[3]”是字W[3]的副本。在一些实施例中，第一组比特525a或535a是第一组比特315a的副本。在一些实施例中，第二组比特525b或535b是第二组比特315b的副本。

在一些实施例中，第一ECC 330、第二ECC 530或第三ECC 532中的至少一个与第一ECC 330、第二ECC 530或第三ECC 532中的另一个是相同类型的ECC。在一些实施例中，第一ECC 330、第二ECC 530或第三ECC 532中的至少一个与第一ECC 330、第二ECC 530或第三ECC 532中的另一个是不同类型的ECC。在一些实施例中，第二ECC 530或第三ECC 532包括汉明ECC、里德-所罗门ECC、BCH码等。其他ECC在各个实施例的范围内。在一些实施例中，第二存储器阵列504的大小比第一存储器阵列502的大小大至少66％。

图5B是根据一些实施例的校正存储器阵列500中的错误的方法500'的流程图。

方法500'是具有类似元件的图2的方法200的实施例。为了简明，方法500’应用于图5A中的字W[3]、字W[3]’和字W[3]”。但是，方法500’可应用于第一存储器阵列502或第二存储器阵列504中的每行存储器单元。

在方法500’的操作502’中，将存储器阵列500(图5A)划分为第一存储器阵列502和第二存储器阵列504。在一些实施例中，操作502’包括将第二存储器阵列504划分为偶数(例如，偶数K)个部分(例如，在图5A-图5C中是K等于2的第一部分504a和第二部分504b)。在一些实施例中，第一存储器阵列502的大小小于或等于第二存储器阵列504的大小的1/K

方法500’继续操作504’，其中，将一组数据(例如，第一组比特315a)存储在第一存储器阵列502中。在一些实施例中，存储在第一存储器阵列502中的该组数据(例如，第一组比特315a)是字W[3]的部分。在一些实施例中，IC 102配置为将该组数据(例如，第一组比特315a)存储在第一存储器阵列502中。在一些实施例中，配置系统104配置为将该组数据(例如，第一组比特315a)存储在第一存储器阵列502中。

在一些实施例中，该组数据(例如，第一组比特315a)包括第一存储器阵列502中的存储器单元的地址。

方法500’继续操作506’，其中，第一存储器阵列502配置有第一ECC 330以提供存储在第一存储器阵列502中的该组数据(例如，第一组比特315a)的错误校正，从而生成第一组数据(例如，第一组比特315a和第二组比特315b)。在一些实施例中，配置系统104配置具有第一ECC 330第一存储器阵列502。第一ECC 330作为第二组比特315b存储在第一存储器阵列502中。在一些实施例中，第一组数据包括第一组比特315a和315b。在一些实施例中，操作506’是可选地。例如，在一些实施例中，第一存储器阵列502没有配置第一ECC 330，因此，方法500’的第一组数据对应于该组数据。

方法500’继续操作508’，其中，将第二组数据存储在第二存储器阵列504中。在一些实施例中，第二组数据至少包括第一组数据的副本(类，第一组比特315a和第二组比特315b)。

在一些实施例中，第二组数据至少包括第一组比特525a或第一组比特535a。在一些实施例中，至少第一存储器阵列502配置有第一ECC 330，第二存储器阵列的第一部分504a或第二部分504b配置ECC保护(例如，第二ECC 530或第三ECC532)。在一些实施例中，如果第二组存储器阵列的第一部分504a或第二部分504b配置有ECC保护，则第二组数据至少包括第一组比特525a、第一组比特535a、第二组比特525b或第二组比特535b。在一些实施例中，第一存储器阵列502没有配置第一ECC 330，因此，在这些实施例中，方法500’的第二组数据没有ECC保护。在一些实施例中，如果第二组数据没有配置ECC保护，则第二组数据不包括第二组比特525b或535b中的一个或多个。

在一些实施例中，第二存储器阵列504的尺寸S2和第一存储器阵列502的尺寸S1之间的关系通过以下公式2或3表示：

S2<2*S1 (2)

S2≥K*S1 (3)

其中，k为偶数。

在一些实施例中，如果第二存储器阵列504的尺寸S2满足公式2，则操作508’包括将第一组数据的副本作为第二组数据存储在第二存储器阵列504中。在一些实施例中，如果第二存储器阵列504的尺寸S2满足公式3，则操作508’包括将第二存储器阵列504划分为偶数个(例如，偶数K)部分(例如，在图5A至5C中，偶数K等于3的第一部分504s和第二部分504b)，并且将第一组数据的副本保存在第二存储器阵列504的每个对应部分中(例如，第一部分504a和第二部分504b)。在一些实施例中，第二组数据包括第一组数据(例如，第一组比特315a)的偶数(例如，偶数K)个副本。在一些实施例中，第二组数据包括存储在至少字W[3]中的数据的偶数个(例如，偶数K)副本。

方法500’继续操作510’，其中(i)对第一存储器阵列502和第二存储器阵列504实施回流工艺。操作510’的回流工艺是图2的操作204、图3B的操作310’或者图4C的操作416’的回流工艺。在一些实施例中，操作510’的回流工艺损害存储在第一存储器阵列502或第二存储器阵列504中的数据的部分。在一些实施例中，操作510’的回流工艺损害第一存储器阵列502或第二存储器阵列504中的存储器单元，使得损害的存储器单元无法适当地存储数据。

方法500’继续操作512’，其中恢复存储在第一存储器阵列502中的第一组数据(例如，第一组比特315a和第二组比特315b)的部分。在一些实施例中，恢复的第一组数据为输出信号OUT_F(图5C)。在一些实施例中，恢复的第一组数据具有恢复的ECC(如果可用的话)。在一些实施例中，基于第一组数据(例如，第一组比特315a和第二组比特315b)和第二组数据(例如，第一组比特525a或535a或者第二组比特525b或535b)的多数投票电路(majorityvoting circuit)来生成操作512’的恢复的第一组数据(例如，输出信号OUT_F(图5C))。在第一实施例中，恢复的第一组数据至少包括第一组数据的部分。在一些实施例中，恢复的第一组数据至少包括第一组比特315a的校正版本或者第一ECC 330的校正版本。

在一些实施例中，在实施操作512’的多比特投票的L模块冗余系统中配置第一阵列502和第二阵列504，其中L是与L模块冗余系统中的冗余元件的数量相对应的正整数。例如，在一些实施例中，如果整数L等于3，则在实施操作512’的多比特投票的三模块冗余系统550(图5C所示)中配置第一阵列502和第二阵列504。在一些实施例中，整数L等于操作502’或508’的整数K+1。在一些实施例中，在L模块冗余系统中，对于每比特数据，如果来自L系统(例如，第一存储器阵列502和第二存储器阵列504)中的一个的数据不正确，则来自剩余L-系统(例如，第一存储器阵列502和第二存储器阵列504)的数据用于校正不正确的数据。在一些实施例中，对于第一组数据和第二组数据，逐位地实施操作512’的多比特投票。

在一些实施例中，操作512’包括对于每比特数据，通过至少实施第一组数据和第二组数据之间的一个AND运算来生成第一组输出信号，以及对第一组输出信号实施OR运算。

在一些实施例中，第一组数据的第一ECC 330或者第二组数据的第二ECC 530不包含任何错误并且没有被恢复或校正。在一些实施例中，第一组数据的第一ECC 330或者第二组数据的第二ECC 530包含错误并且通过IC 102中的ECC引擎(未示出)进行恢复或校正。在一些实施例中，如果第二存储器阵列504的尺寸S2满足公式2，则第一组数据和第二组数据包括一个或多个错误(如果它们包含不同数据)。在这些实施例中，如果第二组数据中的错误数量小于第二组数据中的错误数量，则将第二组数据(例如，第一组比特525a和恢复的ECC 530)复制到第一存储器单元阵列502中作为恢复的第一组数据。在这些实施例中，如果第一组数据的错误数量小于第二组数据的错误数量，则第一组数据(例如，第一组比特325a和恢复的第一ECC 530)对应于恢复的第一组数据。在这些实施例中，如果没有恢复ECC，则第一ECC 330或者第二ECC 530替换恢复的ECC。

方法500’继续操作514’，其中基于ECC(例如第一ECC 330，第二ECC 530或第三ECC532)校正存储在第一存储器阵列502中的恢复的第一组数据(例如，输出信号OUT_F(图5C))的部分。在一些实施例中，操作514’的ECC是恢复的ECC。在一些实施例中，如果在操作512’中没有校正第一ECC 330，则基于第一ECC 330恢复或校正恢复的第一组数据(例如，输出信号OUT_F(图5C))的部分。

在一些实施例中，操作514’的恢复的第一组数据至少包括第一组比特315a的部分和第二组比特315b的部分。在一些实施例中，恢复的第一组数据包括第一存储器阵列502中的第一组字W中的字。在一些实施例中，如果第一存储器阵列502的第一组字W中的至少部分字的中的错误数量小于或等于N比特，则基于恢复的第一ECC 330来校正存储在第一存储器阵列502中的第一组字W的字处的数据(例如，第一组比特315a)。在一些实施例中，如果第一存储器阵列502的第一组字W的至少一部分字中的错误数量大于N比特，则不基于恢复的第一ECC 330校正存储在第一存储器阵列502中的第一组字的字处的数据(例如，第一组比特315a或第二组比特315b)。

方法500’继续操作524’，其中，释放第二存储器阵列504的至少部分。在一些实施例中，操作524’包括将第二存储器阵列504的至少部分指定为能够由IC 102或其他电路写入的存储器单元。

在一些实施例中，操作502’、506’-514’或516’中的一个或多个是可选的。

应当理解，可以在图3B所示的方法300’、图4C所示的方法400’图5B所示的方法500’或图6的方法600之前、期间和/或之后实施附加的操作，并且因此本文仅简要描述一些其他操作。

图5C是根据一些实施例的系统550的框图。

系统550包括电连接至第一存储器阵列502、第二存储器阵列504的第一部分504a和第二存储器阵列504的第二部分504b中的每个的多数投票电路560。在一些实施例中，系统550包括其他电路或配置为存储或执行软件，为了简明，未示出。系统550是图1的IC 102的部分。在一些实施例中，系统550是图1的配置系统104的部分。

当整数K和L等于3时，系统550是配置为实施图5B的操作520’的多比特投票的三模式冗余系统。在一些实施例中，系统550配置为修复或检测存储在第一存储器阵列502中的数据的错误。

第一存储器阵列502配置为存储输入数据IN1。在一些实施例中，输入数据IN1是操作504’的第一组数据。

第二存储器阵列504的第一部分504a配置为存储输入数据IN1的第一副本IN2。第二存储器阵列504的第二部分504b配置为存储输入数据IN1的第二副本IN3。在一些实施例中，第一副本IN2和第二副本IN3是操作508’的第二组数据。

通过系统550对存储在第一存储器阵列502和第一部分504a和第二部分504b中的数据实施读取操作。在一些实施例中，多数投票电路560配置为对第一存储器阵列502、第一部分504a和第二部分504b实施读取操作。

多数投票电路560配置为接收信号OUT1、OUT2和OUT3。信号OUT1、OUT2和OUT3是从对应的第一存储器阵列502、第一部分504a和第二部分504b读取的数据。多数投票电路560配置为基于输入信号OUT1、OUT2和OUT3生成输出信号OUT_F。多数投票电路560是逻辑电路，该多比特投票电路配置为逐位确定(或校正)如果存储在第一存储器阵列502、第一部分504a和第二部分504b中的数据中是否存在错误。输出信号OUT_F是由“0”表示的低逻辑值或由“1”表示的高逻辑值。

在一些实施例中，多数投票电路560配置为比较第一存储器阵列502和第二存储器阵列504中数据的每比特以确定存储在第一存储器阵列502、第一部分504a和第二部分504b中的数据是否存在错误。在一些实施例中，对于每个比特数据，如果存储在第一存储器阵列502和第二存储器阵列504中的比特数据损坏或彼此不一致，则利用其他两个存储器阵列中的正确数据来校正该不一致或错误。

在一些实施例中，多数投票电路560是配置为生成输出信号OUT_F的AND-OR逻辑电路。在这些实施例中，输出信号OUT_F等于公式4的表达式：

OUT_F＝(OUT1 and OUT2)OR(OUT2 and OUT3)OR(OUT1 and OUT3) (4)

在这些实施例中，对于存储在第一存储器阵列502中的输入数据IN1中的每比特，多数投票电路560检测并校正输入数据IN1、第一副本IN2或第二副本IN3中的单比特错误。在一些实施例中，对于存储在第一存储器阵列502中的比特数据，如果信号OUT1、OUT2或OUT3中的两个或多个是逻辑“1”，则多数投票电路560的输出信号OUT_F是逻辑“1”。在一些实施例中，对于存储在第一存储器阵列502中的比特数据，如果信号OUT1、OUT2或OUT3中的两个或多个是逻辑“0”，则多数投票电路560的输出信号OUT_F是逻辑“0”。例如，在这些实施例中，如果输入数据IN1、第一副本IN2、第二副本IN2、OUT1、OUT2和OUT3彼此相等，则输出信号OUT_F等于信号OUT1、OUT2或OUT3，并且信号OUT1、OUT2和OUT3中不存在错误。在这些实施例中，如果输入数据IN1、第一副本IN2、第二副本IN2、OUT1、OUT2或OUT3中存在单比特误码，则信号OUT1、OUT2或OUT3中的一个将与信号OUT1、OUT2或OUT3中的另一个具有不同的值，但是多数投票电路560将基于由公式4表示的AND-OR逻辑运算来校正单个错误。

图6是根据一些实施例的校正存储器阵列500中的错误的方法600的流程图。

操作600是具有类似元件的图2的方法200的实施例。为了简明，方法600应用于图5A中的字W[3]、字W[3]’和字W[3]”，但是在一些实施例中，方法600可应用于第一存储器阵列502或第二存储器阵列504中的每行存储器单元。方法600是图5B的方法500’的变型。

在方法600的操作602中，将一组数据(例如，第一组比特315a)存储在存储器阵列500的第一存储器阵列502中。在一些实施例中，存储在第一存储器阵列502中的一组数据(例如，第一组比特315a)是字W[3]的部分。在一些实施例中，IC 102配置为将一组数据(例如，第一组比特315a)存储在第一存储器阵列502中。在一些实施例中，配置系统104配置为将一组数据(例如，第一组比特315a)存储在第一存储器阵列502中。在一些实施例中，存储在第一存储器阵列502中的一组数据(例如，第一组比特315a)是第一数据类型。在一些实施例中，第一数据类型是一组高逻辑值或“1”。在一些实施例中，第一数据类型是一组低逻辑值或“0”。

方法600继续操作604，其中(i)对存储器阵列500实施烘焙工艺，或(ii)将磁场施加到存储器阵列500。

在一些实施例中，烘焙工艺包括将存储器阵列500放置到烘箱中，并且在温度T2处将烘箱加热持续时间D2。在一些实施例中，在温度T2处将烘箱加热持续时间D2包括在温度T2处加热存储器阵列500。在一些实施例中，操作606的烘焙工艺的温度T2大于或等于方法500’的操作510’的回流工艺的温度T1。在一些实施例中，操作606的烘焙工艺的持续时间D2大于或等于方法500’的操作510’的回流工艺的持续时间D1。

在一些实施例中，施加到存储器阵列500的磁场的强度在约500奥斯特(Oe)至约2000Oe的范围内。在一些实施例中，施加到存储器阵列500的磁场的持续时间D2为约1秒至约10秒。

方法600继续操作606，其中确定一组数据(例如，第一组比特315a)的至少部分是否通过操作604的烘焙工艺或施加的磁场而改变。如果一组数据(例如，第一组比特315a)的至少部分确定为已经通过烘焙工艺或所施加的磁场而改变，则方法600进行至操作608。如果确定一组数据(例如，第一组比特315a)未通过烘焙工艺或施加的磁场而改变，则方法600进行至操作612。在一些实施例中，包括改变的数据的一个或多个存储单元称为第一存储器阵列502的第一组存储器单元。

在一些实施例中，改变的一组数据包括与该组数据中的比特的逻辑值具有相反逻辑值的一组比特。例如，在一些实施例中，如果该组数据对应于一组高逻辑值，则改变的一组数据包括具有低逻辑值的一组比特。类似地，在一些实施例中，如果该组数据对应于一组低逻辑值，则改变的一组数据包括具有高逻辑值的一组比特。

方法600继续操作608，其中跟踪至少存储改变的数据的第一组存储单元中的存储单元的地址。在一些实施例中，将跟踪的存储器单元的地址记录在数据库中(例如，系统700的存储器704(图7))。在一些实施例中，包括改变的数据的存储器单元称为“弱比特”。

方法600继续操作610，其中利用第二存储器阵列中的对应存储器单元替换存储改变的数据的第一组存储器单元中的存储器单元，或者丢弃存储改变的数据的第一组存储单元中的存储器单元。在一些实施例中，丢弃的存储器单元是在第一存储器阵列502中未使用的存储器单元。在一些实施例中，丢弃的存储器单元是从IC 102去除的存储器单元。在一些实施例中，对存储改变的数据的第一组存储器单元中的每个存储器单元重复操作606、608和610。

在一些实施例中，操作602-610用于筛选出第一存储器阵列502中描述为“弱比特”的存储器单元。在一些实施例中，重复操作602-610。例如，在一些实施例中，将操作602-610应用于存储器阵列500，当一组数据对应于一组高逻辑值时，筛选出第一存储器阵列502中的易于通过操作604的烘焙工艺或磁场从高逻辑值转换到低逻辑值的存储器单元。在这些实施例中，操作602-610再次应用于存储器阵列500，但是该组数据对应于一组低逻辑值，以筛选出易于通过操作604的烘焙工艺或磁场从低逻辑值转换到高逻辑值的存储器单元。该组数据的其他配置在本发明的范围内。

在一些实施例中，当重复操作602-610时，第一次重复的烘焙工艺与第二次重复的烘焙工艺相同。在一些实施例中，当重复操作602-610时，第一次重复的烘焙工艺与第二次重复的烘焙工艺不同。在一些实施例中，当重复操作602-610时，第一次重复施加的磁场与第二次重复施加的磁场相同。在一些实施例中，当重复操作602-610时，第一次重复施加的磁场与第二次重复施加的磁场不同。烘焙工艺或施加磁场的其他配置在本发明的范围内。

方法600继续操作612。在一些实施例中，方法600的操作612对应于图5B的校正存储器阵列500中的错误的方法500’。

方法600可以识别并筛选出存储器阵列500中的导致存储器阵列500具有比其他方法更低的BER和更低的现场返修率的弱比特。

方法200、300’、400C、500’或600的操作的顺序仅用于说明；能够以不同于对应图2、图3B、图4C、图5B或图6所示的顺序执行200、300’、400C、500’或600的操作。在一些实施例中，可以在图2、图3B、图4C、图5B或图6所示的操作之前、期间和/或之后实施除了图2、图3B、图4C、图5B或图6所示的操作之外的操作。

图7是根据一些实施例的用于配置存储器阵列102a的系统700的框图。系统700包括硬件处理器702和非暂时性计算机可读存储介质704，非暂时性计算机可读存储介质704编码有(即，存储)计算机程序代码706(即，可执行指令集)。计算机程序代码706配置为与集成电路102连接，从而用于配置具有各种ECC配置的存储器阵列102a。处理器702通过总线708电连接至计算机可读存储介质704。处理器702还通过总线708电连接至I/O接口710。网络接口712也通过总线708电连接至处理器702。网络接口612连接至网络714，从而使得处理器702和计算机可读存储介质704能够通过网络714连接至外部元件。将处理器702配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使得系统700可用于实施方法200、300’、400C、500’或者600中描述的部分或全部的操作。在一些实施例中，系统700是图5C的系统550。

在一些实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质704是电子的、磁性的、光学的、电磁的、红外的和/或半导体系统(或装置或器件)。例如，计算机可读存储介质704包括半导体或固相存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质704包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。

在一些实施例中，存储介质704存储计算机程序代码706，该计算机程序代码配置为使系统700实施方法200、300’、400C、500’或600。在一些实施例中，存储介质604还存储实施方法200、300’、400C、500’或600所需的信息以及在实施方法200、300’、400C、500’或600期间所生成的信息(诸如第一ECC 716、第二ECC 718、第三ECC 720、第一奇偶校验722、第二奇偶校验724和配置726)和/或用于实施方法200、300’、400C、500’或600的操作的可执行指令集的信息。

在一些实施例中，存储介质704存储用于连接存储器件的计算机程序代码706。计算机程序代码706使得处理器702能够生成集成电路102可读取的指令以在存储器配置工艺期间有效地实施方法200、300’、400C、500’或600。

系统700包括I/O接口710。I/O接口710连接至外部电路。在一些实施例中，I/O接口710包括用于向处理器702传送信息和命令的键盘、小型键盘、鼠标、轨迹球、触控板和/或光标方向键。

系统700还包括连接至处理器702的网络接口712。网络接口712允许系统700与网络714通信，其中一个或多个其他计算机系统连接至该网络。网络接口712包括诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1394的有线网络接口。在一些实施例中，在两个或多个系统700中实施方法200、300’、400C500’或600，并且通过网络714在不同的系统700之间互换诸如第一ECC、第二ECC、第三ECC、第一奇偶校验、第二奇偶校验和配置的信息。

系统700配置为通过I/O接口710或网络接口712接收与第一ECC有关的信息。信息通过总线708传送到处理器702以确定用于配置集成电路102的第一ECC。然后将第一ECC作为第一ECC 716存储在计算机可读介质704中。系统700配置为通过I/O接口710或网络接口712接收与第二ECC有关的信息。该信息作为第二ECC 718存储在计算机可读介质704中。系统700配置为通过I/O接口710或网络接口712接收与第三ECC有关的信息。该信息作为第三ECC 720存储在计算机可读介质704中。系统700配置为通过I/O接口710或网络接口712接收与第一奇偶校验有关的信息。该信息作为第一奇偶校验722存储在计算机可读介质704中。系统700配置为通过I/O接口710或网络接口712接收与第二奇偶校验有关的信息。该信息作为第二奇偶校验724存储在计算机介质704中。系统700配置为通过I/O接口710或网络接口712接收与存储器配置有关的信息。该信息作为配置726存储在计算机可读介质704中。

本发明的一个方面涉及一种校正存储器阵列中的错误的方法。该方法包括配置具有第一ECC的第一存储器阵列以提供存储在第一存储器阵列中的数据的错误校正，配置具有第二ECC的第二存储器阵列以提供存储在第一存储器阵列中的数据的错误校正，对第一存储器阵列和第二存储器阵列实施回流工艺，以及至少基于第一ECC或第二ECC校正存储在第一存储器阵列中的数据。第一存储器阵列包括布置为多行和多列的第一组存储器单元。第一组存储器单元中的一行存储器单元包括第一组存储器字。第一组存储器字中的每个字包括第一组比特。第二存储器阵列包括布置为多行和多列的第二组存储器单元。第二组存储器单元中的一行存储器单元包括第二组存储器字。第二组存储器字中的每个字包括第二组比特。

在实施例中，所述第一存储器单元是所述存储器阵列的第一部分；以及所述第二存储器单元是所述存储器阵列的第二部分。

在实施例中，所述第一ECC是N比特ECC，其中，N是对应于所述第一组存储器字的至少一个字中由第一ECC提供的错误保护的比特数的正整数。

在实施例中，所述第二ECC是M1比特ECC，其中，M1是对应于所述第一存储器阵列中的所述第一组存储器字的至少一个字中由第二ECC提供的错误保护的比特数的正整数，并且M1大于N。

在实施例中，至少基于所述第一ECC或所述第二ECC来校正存储在所述第一存储器阵列中的数据包括：如果所述第一存储器阵列中的所述第一组字的至少一个字中的错误数量小于或等于N比特，则基于所述第一ECC校正存储在所述第一存储器阵列中的数据。

在实施例中，至少基于所述第一ECC或所述第二ECC来校正存储在所述第一存储器阵列中的数据包括：如果所述第一存储器阵列中的所述第一组字的至少一个字中的错误数量大于N比特且小于或等于M1比特，则基于所述第二ECC校正存储在所述第一存储器阵列中的数据。

在实施例中，所述第一ECC或所述第二ECC是汉明ECC、里德-所罗门ECC或BCH ECC。

在实施例中，校正存储器阵列中的错误的方法还包括：将所述数据存储在所述第一存储器阵列中；以及

将所述存储器阵列划分为所述第一存储器阵列和所述第二存储器阵列。

在实施例中，所述第一存储器阵列是所述存储器阵列的部分，以及所述第二存储器阵列是另一存储器阵列的部分，其中，所述另一存储器阵列与所述存储器阵列不同。

在实施例中，校正存储器阵列中的错误的方法还包括：在校正所述第一存储器阵列中的错误之后释放所述第二存储器阵列。

本发明的另一方面涉及校正存储器阵列中的错误的方法。该方法包括配置具有第一ECC的第一存储器阵列以提供存储在第一存储器阵列中的数据的错误校正，配置具有第一奇偶校验的第二存储器阵列的第一部分，该第一奇偶校验配置为提供存储在第一存储器阵列的行中的数据的错误检测，配置具有第二奇偶校验的第二存储器阵列的第二部分，该第二奇偶校验配置为提供存储在第一存储器阵列的列中的数据的错误检测，配置具有第二ECC的第二存储器阵列的第二部分以提供存储在第二存储器阵列的第二部分中的第二组数据的错误校正，对第一存储器阵列和第二存储器阵列实施回流工艺，至少基于(1)第一ECC或(2)第一奇偶校验和第二奇偶校验校正存储在第一存储器阵列中的数据的至少部分，以及基于第二ECC校正存储在第二存储器阵列的第二部分中的第二组数据。第一存储器阵列包括布置为多行和多列的第一组存储器单元。第一组存储器单元中的一行存储器单元包括第一组存储器字。第一组存储器字中的每个字包括第一组比特。第二存储器阵列的第一部分包括存储第一组数据的第二组存储器单元。第二存储器阵列的第二部分包括存储第二组数据的第三组存储器单元。

在实施例中，校正存储器阵列中的错误的方法还包括：配置具有第三ECC的所述第二存储器阵列的所述第一部分以提供存储在所述第二存储器阵列的所述第一部分中的所述第一组数据的错误校正，所述第一组数据具有第一组奇偶校验位。

在实施例中，校正存储器阵列中的错误的方法还包括：基于所述第三ECC来校正存储在所述第二存储器阵列的所述第一部分中的所述第一组数据。

在实施例中，所述第一ECC是N比特ECC，其中，N是对应于所述第一组存储器字的至少一个字中由第一ECC提供的错误保护的比特数的正整数；以及所述第二ECC是N1位ECC，其中，N1是对应于第二组数据中由第二ECC提供的错误保护的比特数的正整数，所述第二组数据具有第二组奇偶校验位。

在实施例中，所述第三ECC是N2比特ECC，其中，N2是对应于所述第一组数据中由所述第三ECC提供的错误保护的比特数的正整数。

在实施例中，基于(1)所述第一ECC或(2)所述第一奇偶校验和所述第二奇偶校验来校正存储在所述第一存储器阵列中的数据，包括：基于所述第一ECC校正所述第一组字中的字的N比特错误；以及基于所述第一奇偶校验和所述第二奇偶校验的组合来校正所述第一组字的字中的单比特错误。

本发明的又一方面涉及校正存储器阵列中的错误的方法。该方法包括配置具有第一纠错码(ECC)的第一存储器阵列以提供存储在第一存储器阵列中的第一组数据提供错误校正，将第二组数据存储在第二存储器阵列中，对第一存储器阵列和第二存储器阵列实施回流工艺，校正第一组数据，从而基于第一组数据和第二组数据的多数位投票来生成第三组数据，并且基于第一ECC校正第三组数据中的错误。第一存储器阵列包括布置为多行和多列的第一组存储器单元。第一组存储器单元中的一行存储器单元包括第一组存储器字。第一组存储器字的每个字包括第一组比特。第二组数据包括第一组数据的偶数个副本。第二存储器阵列包括布置为多行和多列的第二组存储器单元。

在实施例中，基于所述第一组数据和所述第二组数据来恢复所述第一组数据的至少部分包括：基于所述第一组数据和所述第二组数据的多数位投票来恢复所述第一组数据，包括：对于每比特数据，通过在所述第一组数据和所述第二组数据之间实施至少一次AND运算来生成第一组输出信号；以及对所述第一组输出信号实施OR运算。

在实施例中，所述第二组数据还包括所述第一组数据的偶数个副本。

在实施例中，所述第二组数据还包括所述第一组数据的单个副本。

在实施例中，筛选存储器阵列中的弱比特的方法，还包括：将第二组数据存储在所述第一存储器阵列中；至少对所述第一存储器阵列实施第二烘焙工艺，或者至少对所述第一存储器阵列施加第二磁场；确定存储在所述第二存储器阵列中的所述第二组数据的部分是否由所述第二烘焙工艺或所述第二磁场改变；以及如果所述第一组存储器单元中的第二存储器单元存储改变的数据，则跟踪所述第一组存储器单元的至少所述第二存储器单元的地址，并且实施以下操作中的至少一个：(1)利用所述存储器阵列的所述第二存储器阵列中的对应存储器单元替换存储所述改变的数据的所述第一组存储器单元中的所述第二存储器单元，或(2)丢弃存储所述改变的数据的所述第一组存储器单元中的所述第二存储器单元。

在实施例中，所述第一组数据在逻辑上与所述第二组数据相反。

在实施例中，所述第一组数据的每个成员是低逻辑值或高逻辑值。

在实施例中，实施所述第一烘焙工艺包括将所述存储器阵列放置到烘箱中，并在第一温度下将所述烘箱加热第一持续时间；实施所述第二烘焙工艺包括将所述存储器阵列放置到所述烘箱中，并在第二温度下将所述烘箱加热第二持续时间，并且符合下列条件中的至少一个：(1)所述第一温度与所述第二温度相等；或(2)所述第一持续时间与所述第二持续时间相等。

在实施例中，施加所述第一磁场包括施加具有第一强度的所述第一磁场第一持续时间，以及施加所述第二磁场包括施加具有第二强度的所述第二磁场第二持续时间，以及符合下列条件中的至少一个：(1)所述第一强度与所述第二强度相等；或(2)所述第一持续时间与所述第二持续时间相等。

在实施例中，基于所述第一组数据和所述第二组数据来恢复所述第一组数据的至少所述部分包括：基于所述第一组数据和所述第二组数据的多数位投票来恢复所述第一组数据。

在实施例中，基于所述第一组数据和所述第二组数据的所述多数位投票来恢复所述第一组数据包括：对于每比特数据，通过在所述第一组数据和所述第二组数据之间实施至少一次AND运算来生成第一组输出信号；以及对所述第一组输出信号实施OR运算。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。