半导体存储装置

本申请享有以日本专利申请2021-10074号(申请日：2021年1月26日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的全部内容。

技术领域

本实施方式涉及一种半导体存储装置。

背景技术

已知有一种半导体存储装置，具备：衬底；多个导电层，在与所述衬底的表面交叉的方向积层；半导体层，与所述多个导电层对向；及栅极绝缘层，设置在导电层及半导 体层间。栅极绝缘层具备例如氮化硅(Si

发明内容

实施方式提供一种良好地进行动作的半导体存储装置。

一实施方式的半导体存储装置具备：衬底：第1导电层，在与衬底表面交叉的第1方向上与衬底隔开，在与第1方向交叉的第2方向上延伸；第2导电层，在第1方向上 与衬底及第1导电层隔开，在第2方向上延伸；第3导电层，在第1方向上与衬底及第 1导电层隔开，在第2方向上延伸，在第2方向上与第2导电层排列，与第2导电层电 连接；第1半导体层，在第1方向延伸，与第1导电层及第2导电层对向；第1电荷储 存部，设置在第1导电层及第1半导体层间；第2电荷储存部，设置在第2导电层及第 1半导体层间；第2半导体层，在第1方向上延伸；与第1导电层及第3导电层对向； 第3电荷储存部，设置在第1导电层及第2半导体层间；第4电荷储存部，设置在第3 导电层及第2半导体层间；第1位线，电连接在第1半导体层；及第2位线，电连接在 第2半导体层。例如，将对包含第1电荷储存部的第1存储单元执行特定动作时，供给 到第1导电层的一个或多个电压的大小及供给时间、供给到第1位线的一个或多个电压 的大小及供给时间、直到感测开始的稳定等待时间、以及感测时间设为第1动作参数。 此外，将对包含第2电荷储存部的第2存储单元执行特定动作时，供给到第2导电层及 第3导电层的一个或多个电压的大小及供给时间、供给到第1位线的一个或多个电压的大小及供给时间、直到感测开始的稳定等待时间、以及感测时间设为第2动作参数。这 种情况下，第2动作参数的至少一部分与第1动作参数的至少一部分不同。

一实施方式的半导体存储装置具备：衬底：第1导电层，在与衬底表面交叉的第1方向上与衬底隔开，在与第1方向交叉的第2方向上延伸；第2导电层，在第1方向上 与衬底及第1导电层隔开，在第2方向上延伸；第3导电层，在第1方向上与衬底及第 1导电层隔开，在第2方向上延伸，在第2方向上与第2导电层排列，与第2导电层电 连接；第1半导体层，在第1方向上延伸，与第1导电层及第2导电层对向；第2半导 体层，在第1方向上延伸，与第1导电层及第3导电层对向；第1布线，电连接在第1 导电层、第2导电层及第3导电层；动作电压输出电路，电连接在第1布线；及可变电 阻电路，设置在第1布线与动作电压输出电路间的电流路径上。

一实施方式的半导体存储装置具备：衬底：第1导电层，在与衬底表面交叉的第1方向上与衬底隔开，在与第1方向交叉的第2方向上延伸；第2导电层，在第1方向上 与衬底及第1导电层隔开，在第2方向上延伸；第3导电层，在第1方向上与衬底及第 1导电层隔开，在第2方向上延伸，在第2方向上与第2导电层排列，与第2导电层电 连接；第1半导体层，在第1方向上延伸，与第1导电层及第2导电层对向；第2半导 体层，在第1方向上延伸，与第1导电层及第3导电层对向；第4导电层，设置在衬底 与第1导电层间，连接在第1半导体层的一端、及第2半导体层的一端；第1布线，设 置在衬底与第4导电层间，电连接在第2导电层及第3导电层；第1接点，在第1方向 上延伸，第1方向的一端比第4导电层更靠近衬底，第1方向的另一端比第2导电层距 衬底更远，设置在第2导电层及第1布线的电流路径上；及第2接点，在第1方向上延 伸，第1方向的一端比第4导电层更靠近衬底，第1方向的另一端比第3导电层距衬底 更远，设置在第3导电层及第1布线的电流路径上。

附图说明

图1是表示第1实施方式的存储器系统10的构成的示意性框图。

图2是表示第1实施方式的存储器裸片MD的构成的示意性框图。

图3是表示存储器裸片MD的一部分构成的示意性电路图。

图4是表示存储器裸片MD的一部分构成的示意性电路图。

图5是表示存储器裸片MD的一部分构成的示意性电路图。

图6是表示存储器裸片MD的一部分构成的示意性电路图。

图7是表示存储器裸片MD的一部分构成的示意性电路图。

图8是表示存储器裸片MD的一部分构成的示意性电路图。

图9是表示存储器裸片MD的一部分构成的示意性电路图。

图10是存储器裸片MD的示意性俯视图。

图11是存储器裸片MD的示意性剖视图。

图12是图10的A所示的部分的示意性放大图。

图13是省略图12所示的构造的一部分而表示的示意性俯视图。

图14是省略图12所示的构造的一部分而表示的示意性俯视图。

图15是省略图12所示的构造的一部分而表示的示意性俯视图。

图16是省略图12所示的构造的一部分而表示的示意性俯视图。

图17是图10的B所示的部分的示意性放大图。

图18是图17的C所示的部分的示意性放大图。

图19是图11的D所示的部分的示意性放大图。

图20是图12的示意性放大图。

图21是将图20所示的构造沿E-E’线切断，沿箭头方向观察的示意性剖视图。

图22A是用来对记录3位数据的存储单元MC的阈值电压进行说明的示意性直方图。

图22B是表示记录3位数据的存储单元MC的阈值电压及记录的数据的关系的一 例的表。

图22C是表示记录3位数据的存储单元MC的阈值电压及记录的数据的关系的另 一例的表。

图23是用来对读出动作进行说明的示意性剖视图。

图24是用来对读出动作进行说明的时序图。

图25是用来对第2实施方式的半导体存储装置的读出动作进行说明的时序图。

图26是用来对第3实施方式的半导体存储装置的写入动作进行说明的流程图。

图27是用来对写入动作中包含的编程动作进行说明的示意性剖视图。

图28是用来对写入动作中包含的验证动作进行说明的示意性剖视图。

图29是用来对写入动作进行说明的时序图。

图30是用来对写入动作进行说明的时序图。

图31是用来对第4实施方式的半导体存储装置的写入动作进行说明的时序图。

图32是表示第5实施方式的半导体存储装置的一部分构成的示意性电路图。

图33是表示可变电阻电路VR1的构成的示意性电路图。

图34是表示第6实施方式的半导体存储装置的一部分构成的示意性俯视图。

图35是省略图34的一部分构成而表示的示意性俯视图。

图36是用来对第6实施方式的半导体存储装置的变化例进行说明的示意性俯视图。

图37是用来对第6实施方式的半导体存储装置的变化例进行说明的示意性俯视图。

具体实施方式

接着，参考附图，详细说明实施方式的半导体存储装置。另外，以下的实施方式只不过是一个例子，并不是出于限定本发明的意图而表示的。此外，以下的附图是示意性 附图，有为了方便说明而省略一部分构成等的情况。此外，有对多个实施方式中共同的 部分标注相同符号，省略说明的情况。

此外，本说明书中提到“半导体存储装置”的情况下，有时意指存储器裸片，有时意指存储器芯片、存储器卡、SSD(Solid State Drive：固态硬盘)等包含控制器裸片的存储器系统。此外，有时也意指智能手机、平板终端、个人计算机等包含主计算机的构成。

此外，本说明书中，提到“控制电路”的情况下，有时意指设置在存储器裸片的序列发生器等外围电路，有时意指连接在存储器裸片的控制器裸片或控制器芯片等，有时 意指包含所述两个的构成。

此外，本说明书中，在提到第1构成“电连接”到第2构成的情况下，第1构成可 直接连接到第2构成，第1构成也可经由布线、半导体部件或晶体管等连接到第2构成。 例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为断开(OFF)状态，第1个 晶体管也“电连接”在第3个晶体管。

此外，本说明书中，提到在第2构成及第3构成“之间连接着”第1构成的情况下， 有意指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接在第3 构成的情况。

此外，本说明书中，提到电路等使2条布线等“导通”的情况下，有时意指例如所 述电路等包含晶体管等，所述晶体管等设置在2条布线间的电流路径，所述晶体管等成 为接通(ON)状态。

此外，本说明书中，将相对于衬底的上表面平行的特定方向称为X方向，将相对于衬底的上表面平行，且相对于X方向垂直的方向称为Y方向，将相对于衬底的上表面 垂直的方向称为Z方向。

此外，本说明书中，有时将沿特定面的方向称为第1方向，将沿所述特定面与第1方向交叉的方向称为第2方向，将与所述特定面交叉的方向称为第3方向。这些第1方 向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一个方向对应，也可不对 应。

此外，本说明书中，“上”或“下”等表述是以衬底为基准的。例如，将沿所述Z 方向离开衬底的方向称为上，将沿Z方向靠近衬底的方向称为下。此外，就某构成提到 下表面或下端的情况下，意指所述构成的衬底侧的面或端部，提到上表面或上端的情况 下，意指所述构成的与衬底为相反侧的面或端部。此外，将与X方向或Y方向交叉的面 称为侧面等。

[第1实施方式]

[存储器系统10]

图1是表示第1实施方式的存储器系统10的构成的示意性框图。

存储器系统10根据从主计算机20发送的信号，进行用户数据的读出、写入、抹除等。存储器系统10例如为存储器芯片、存储器卡、SSD或其它能存储用户数据的系统。 存储器系统10具备多个存储器裸片MD与控制器裸片CD。

存储器裸片MD存储用户数据。存储器裸片MD具备多个存储器块BLK。存储器 块BLK具备多个页面PG。存储器块BLK也可为抹除动作的执行单位。页面PG也可为 读出动作及写入动作的执行单位。

控制器裸片CD如图1所示，连接在多个存储器裸片MD及主计算机20。控制器裸 片CD具备例如逻辑转换表21、FAT(File Allocation Table：文件分配表)22、抹除次数保 存部23、ECC(Error Correcting Code：错误校正码)电路24及MPU(Micro Processor Unit：微处理器单元)25。

逻辑转换表21将从主计算机20接收到的逻辑地址、与分配在存储器裸片MD中的页面PG的物理地址建立对应并保存。逻辑转换表21通过例如未图示的RAM(Random AccessMemory：随机存取存储器)等实现。

FAT22保存表示各页面PG的状态的FAT信息。作为这种FAT信息，例如有表示 “有效”、“无效”、“已抹除”的信息。例如，“有效”的页面PG存储着根据来自 主计算机20的命令读出的有效数据。此外，“无效”的页面PG存储着未根据来自主计 算机20的命令读出的无效数据。此外，“已抹除”的页面PG中，执行抹除处理后未存 储数据。FAT22通过例如未图示的RAM等实现。

抹除次数保存部23将与存储器块BLK对应的物理地址、与对存储器块BLK执行 的抹除动作的次数建立对应并保存。抹除次数保存部23通过例如未图示的RAM等实 现。

ECC电路24检测从存储器裸片MD读出的数据的错误，且在可能的情况下，进行 数据校正。

MPU25参考逻辑转换表21、FAT22、抹除次数保存部23及ECC电路24，进行逻 辑地址与物理地址的转换、位错误检测/校正、垃圾收集(压缩)、损耗均衡等处理。

[存储器裸片MD的电路构成]

图2是表示第1实施方式的存储器裸片MD的构成的示意性框图。图3～图9是表 示存储器裸片MD的一部分构成的示意性电路图。

另外，图2中图示出多个控制端子等。有所述多个控制端子作为与高态有效信号(正 逻辑信号)对应的控制端子表示的情况。此外，有多个控制端子作为与低态有效信号(负 逻辑信号)对应的控制端子表示的情况。此外，有多个控制端子作为与高态有效信号及低 态有效信号这两个对应的控制端子表示的情况。图2中，与低态有效信号对应的控制端子的符号包含上划线(上线)。本说明书中，与低态有效信号对应的控制端子的符号包含 斜杠(“/”)。另外，图2的记载为例示，具体形态能适当调整。例如，也能将一部分或 全部高态有效信号设为低态有效信号，或将一部分或全部低态有效信号设为高态有效信 号。

如图2所示，存储器裸片MD具备存储单元阵列MCA与外围电路PC。外围电路 PC具备电压产生电路VG、行译码器RD、感测放大器模块SAM、及序列发生器SQC。 此外，外围电路PC具备高速缓冲存储器CM、地址寄存器ADR、命令寄存器CMR、及 状态寄存器STR。此外，外围电路PC具备输入输出控制电路I/O与逻辑电路CTR。

[存储单元阵列MCA的电路构成]

存储单元阵列MCA如图3所示，具备所述多个存储器块BLK。所述多个存储器块 BLK各自具备多个串单元SU。所述多个串单元SU各自具备多个存储器串MS。所述多 个存储器串MS的一端分别经由位线BL连接在外围电路PC。此外，所述多个存储器串 MS的另一端分别经由共同的源极线SL连接在外围电路PC。

存储器串MS具备漏极侧选择晶体管STD、多个存储单元MC(存储器晶体管)、源 极侧选择晶体管STS、及源极侧选择晶体管STSb。漏极侧选择晶体管STD、多个存储 单元MC、源极侧选择晶体管STS及源极侧选择晶体管STSb串联连接在位线BL及源 极线SL间。以下，有时将漏极侧选择晶体管STD、源极侧选择晶体管STS及源极侧选 择晶体管STSb简称为选择晶体管(STD、STS、STSb)。

存储单元MC为场效应型晶体管。存储单元MC具备半导体层、栅极绝缘膜与栅极 电极。半导体层作为通道区域发挥功能。栅极绝缘膜包含电荷储存膜。存储单元MC的 阈值电压根据电荷储存膜中的电荷量而变化。存储单元MC存储1位或多位数据。另外， 在与1个存储器串MS对应的多个存储单元MC的栅极电极，分别连接字线WL。所述 字线WL分别共同连接在1个存储器块BLK中的所有存储器串MS。

选择晶体管(STD、STS、STSb)为场效应型晶体管。选择晶体管(STD、STS、STSb) 具备半导体层、栅极绝缘膜与栅极电极。半导体层作为通道区域发挥功能。在选择晶体 管(STD、STS、STSb)的栅极电极，分别连接选择栅极线(SGD、SGS、SGSb)。1条漏极 侧选择栅极线SGD共同连接在1个串单元SU中的所有存储器串MS。1条源极侧选择 栅极线SGS共同连接在1个存储器块BLK中的所有存储器串MS。1条源极侧选择栅极 线SGSb共同连接在1个存储器块BLK中的所有存储器串MS。

[电压产生电路VG的电路构成]

电压产生电路VG(图2)例如如图4所示，具备多个电压产生单元vg1～vg3。电压产生单元vg1～vg3在读出动作、写入动作及抹除动作中，产生特定大小的电压，并经由电 压供给线L

电压产生电路VG中的电荷泵电路32例如如图5所示，具备电压输出电路32a、分 压电路32b及比较器32c。电压输出电路32a对电压供给线L

电压输出电路32a如图6所示，具备多个晶体管32a2a、32a2b。多个晶体管32a2a、32a2b交替连接在电压供给线L

反馈信号FB为“H(高)”状态的情况下，从AND电路32a4输出时钟信号CLK。伴 随于此，将电子从电压供给线L

分压电路32b如图5所示，具备电阻元件32b2与可变电阻元件32b4。电阻元件 32b2连接在电压供给线L

可变电阻元件32b4如图7所示，具备多条电流路径32b5。多条电流路径32b5并联连接在分压端子32b1及电压供给线L

比较器32c如图5所示，输出反馈信号FB。反馈信号FB例如在分压端子32b1的 电压V

[行译码器RD的电路构成]

行译码器RD例如如图4所示，具备块译码器BLKD、字线译码器WLD、驱动器电 路DRV及未图示的地址译码器。

块译码器BLKD具备多个块译码单元blkd。多个块译码单元blkd与存储单元阵列MCA中的多个存储器块BLK对应。块译码单元blkd具备多个晶体管T

读出动作、写入动作等中，例如与地址寄存器ADR(图2)中的块地址对应的一条信号线BLKSEL成为“H”状态，其它信号线BLKSEL成为“L”状态。例如，对一条信 号线BLKSEL供给具有正值大小的特定驱动电压，对其它信号线BLKSEL供给接地电 压V

字线译码器WLD具备多个字线译码单元wld。多个字线译码单元wld与存储器串 MS中的多个存储单元MC对应。图示例中，字线译码单元wld具备2个晶体管T

在读出动作、写入动作等中，例如与地址寄存器ADR(图2)中的页面地址对应的一个字线译码单元wld所对应的信号线WLSEL

驱动器电路DRV例如具备6个晶体管T

在读出动作、写入动作等中，例如与布线CG

未图示的地址译码器例如依照来自序列发生器SQC(图2)的控制信号，依序参考地址寄存器ADR(图2)的行地址RA。行地址RA包含所述块地址及页面地址。地址译码器 将所述信号线BLKSEL、WLSEL

另外，图4的例中，在行译码器RD，对1个存储器块BLK逐个设置块译码单元 blkd。然而，所述构成能适当变更。例如，也可对2个以上的存储器块BLK逐个设置块 译码单元blkd。

[感测放大器模块SAM的电路构成]

感测放大器模块SAM(图2)例如如图8所示，具备多个感测放大器单元SAU。多个 感测放大器单元SAU与多个位线BL对应。感测放大器单元SAU各自具备感测放大器 SA、布线LBUS、及锁存电路SDL、DL0～DLn

感测放大器SA如图9所示，具备感测晶体管41。感测晶体管41根据位线BL中流 动的电流，将布线LBUS的电荷放电。感测晶体管41的源极电极连接在被供给接地电 压V

此外，感测放大器SA具备电压传输电路。电压传输电路根据锁存在锁存电路SDL的数据，使节点COM及感测节点SEN与被供给电压V

另外，感测晶体管41、开关晶体管42、放电晶体管43、箝位晶体管44、充电晶体 管46、充电晶体管49及放电晶体管50例如为增强型NMOS晶体管。耐压晶体管45例 如为耗尽型NMOS晶体管。充电晶体管47例如为PMOS(P-Metal-Oxide-Semiconductor： P型金属氧化物半导体)晶体管。

此外，开关晶体管42的栅极电极连接在信号线STB。放电晶体管43的栅极电极连接在信号线XXL。箝位晶体管44的栅极电极连接在信号线BLC。耐压晶体管45的栅 极电极连接在信号线BLS。充电晶体管46的栅极电极连接在信号线HLL。充电晶体管 49的栅极电极连接在信号线BLX。所述信号线STB、XXL、BLC、BLS、HLL、BLX连 接在序列发生器SQC。

锁存电路SDL具备节点LAT_S、INV_S、反相器51、反相器52、开关晶体管53、 及开关晶体管54。反相器51具备连接在节点LAT_S的输出端子及连接在节点INV_S 的输入端子。反相器52具备连接在节点LAT_S的输入端子及连接在节点INV_S的输 出端子。开关晶体管53设置在节点LAT_S及布线LBUS间的电流路径。开关晶体管54 设置在节点INV_S及布线LBUS间的电流路径。开关晶体管53、54例如为NMOS晶体 管。开关晶体管53的栅极电极经由信号线STL连接在序列发生器SQC。开关晶体管54 的栅极电极经由信号线STI连接在序列发生器SQC。

锁存电路DL0～DLn

开关晶体管DSW例如为NMOS晶体管。开关晶体管DSW连接在布线LBUS及布 线DBUS间。开关晶体管DSW的栅极电极经由信号线DBS连接在序列发生器SQC。

另外，如图8所例示，所述信号线STB、HLL、XXL、BLX、BLC、BLS分别在感 测放大器模块SAM所含的所有感测放大器单元SAU间共同地连接。此外，被供给所述 电压V

[高速缓冲存储器CM的电路构成]

高速缓冲存储器CM(图2)具备多个锁存电路。多个锁存电路经由布线DBUS连接 在感测放大器模块SAM内的锁存电路。所述多个锁存电路所含的数据DAT依序被传输 到感测放大器模块SAM或输入输出控制电路I/O。

此外，对高速缓冲存储器CM连接未图示的译码电路及开关电路。译码电路将保存在地址寄存器ADR的列地址CA解码。开关电路根据译码电路的输出信号，使对应于 列地址CA的锁存电路与总线DB(图2)导通。

[序列发生器SQC的电路构成]

序列发生器SQC(图2)依照保存在命令寄存器CMR的命令数据D

此外，序列发生器SQC产生就绪/忙碌信号，并输出到端子RY//BY。端子RY//BY 为“L”状态期间(忙碌期间)，基本禁止存取存储器裸片MD。此外，端子RY//BY为“H” 状态期间(就绪期间)，允许存取存储器裸片MD。

[输入输出控制电路I/O的电路构成]

输入输出控制电路I/O具备数据信号输入输出端子DQ0～DQ7、触发信号输入输出端子DQS、/DQS、多个输入电路、多个输出电路、移位寄存器、及缓冲器电路。多个输 入电路、多个输出电路、移位寄存器及缓冲器电路分别连接在供给电源电压V

根据来自逻辑电路CTR的内部控制信号，将经由数据信号输入输出端子DQ0～DQ7输入的数据从缓冲器电路输出到高速缓冲存储器CM、地址寄存器ADR或命令寄存器 CMR。此外，根据来自逻辑电路CTR的内部控制信号，将经由数据信号输入输出端子 DQ0～DQ7输出的数据从高速缓冲存储器CM或状态寄存器STR输入到缓冲器电路。

多个输入电路包含例如连接在数据信号输入输出端子DQ0～DQ7中的任一个、或触发信号输入输出端子DQS、/DQS这两个的比较器。多个输出电路包含例如连接在数 据信号输入输出端子DQ0～DQ7中的任一个、或触发信号输入输出端子DQS、/DQS中 的任一个的OCD(Off Chip Driver：片外驱动器)电路。

[逻辑电路CTR的电路构成]

逻辑电路CTR(图2)经由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE，从控制 器裸片CR接收外部控制信号，与此对应，对输入输出控制电路I/O输出内部控制信号。

[存储器裸片MD的构造]

图10是存储器裸片MD的示意性俯视图。图11是存储器裸片MD的示意性剖视 图。另外，图11是用来对存储器裸片MD的示意性构成进行说明的图，并非表示具体 构成的数量、形状、配置等。图12是图10中以A所示的部分的示意性放大图。但是， 图12中，省略图10的一部分构成(后述的第1连接(hookup)区域R

另外，图13～图16是图示图12所记载的多个导电层110中，设在特定的高度位置导电层的图(导电层200、导电层210、导电层220或导电层230)。此外，图13～图16 中，省略在Y方向排列的多个存储器块BLK中，从Y方向负侧数起第1个及第4个存 储器块BLK所含的构成。

存储器裸片MD例如如图10所示，具备半导体衬底100。图示的例中，在半导体衬 底100，设置在X方向及Y方向排列的4个存储单元阵列区域R

存储器裸片MD例如如图11所示，具备：半导体衬底100；晶体管层L

[半导体衬底100的构造]

半导体衬底100例如为包含含有硼(B)等P型杂质的P型硅(Si)的半导体衬底。在半导体衬底100的表面，设置着包含磷(P)等N型杂质的N型阱区域、包含硼(B)等P型杂 质的P型阱区域、未设置N型阱区域及P型阱区域的半导体衬底区域、及绝缘区域100I。

[晶体管层L

例如如图11所示，在半导体衬底100的上表面，介隔未图示的绝缘层设置着布线层GC。布线层GC包含与半导体衬底100的表面对向的多个电极gc。此外，半导体衬 底100的各区域及布线层GC所含的多个电极gc分别连接在接点CS。

半导体衬底100的N型阱区域、P型阱区域及半导体衬底区域分别作为构成外围电路PC的多个晶体管Tr的通道区域、及多个电容器的一个电极等发挥功能。

布线层GC所含的多个电极gc分别作为构成外围电路PC的多个晶体管Tr的栅极 电极、及多个电容器的另一个电极等发挥功能。

接点CS在Z方向延伸，下端连接在半导体衬底100或电极gc的上表面。在接点 CS与半导体衬底100的连接部分，设置着包含N型杂质或P型杂质的杂质区域。接点CS例如也可包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。

[布线层D0、D1、D2的构造]

例如如图11所示，布线层D0、D1、D2所含的多条布线电连接在存储单元阵列MCA 中的构成及外围电路PC中的构成的至少一个。

布线层D0、D1、D2各自包含多条布线d0、d1、d2。所述多条布线d0、d1、d2也 可包含例如氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。

[存储单元阵列层L

例如如图12所示，在存储单元阵列层L

存储器块BLK例如如图11所示，具备：多个导电层110，在Z方向排列；及多个 半导体层120，在Z方向延伸。此外，存储器块BLK例如如图19所示，具备分别设置 在多个导电层110及多个半导体层120间的多个栅极绝缘膜130。

导电层110是在X方向延伸的大致板状的导电层。导电层110可包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。此外，导电层110也可包含例如含有磷(P) 或硼(B)等杂质的多晶硅等。在Z方向排列的多个导电层110间，设置着氧化硅(SiO

在导电层110的下方，例如如图11所示，设置着导电层111。导电层111也可包含 例如含有磷(P)或硼(B)等杂质的多晶硅等。此外，在导电层111及导电层110间，设置 着氧化硅(SiO

在导电层111的下方，设置着导电层112。导电层112也可包含例如含有磷(P)或硼(B)等杂质的多结晶硅等。此外，导电层112也可包含例如钨(W)等金属、硅化钨等导电 层或其它导电层。此外，在导电层112及导电层111间，设置着氧化硅(SiO

导电层112作为源极线SL(图3)发挥功能。导电层112设置在存储单元阵列层L

导电层111作为源极侧选择栅极线SGSb(图3)、及与它连接的多个源极侧选择晶体管STSb的栅极电极发挥功能。导电层111设置在存储单元阵列层L

此外，多个导电层110中，位于最下层的一个或多个导电层110作为源极侧选择栅极线SGS(图3)、及与它连接的多个源极侧晶体管STS的栅极电极发挥功能。所述导电 层110设置在存储单元阵列层L

此外，位于比它上方的多个导电层110作为字线WL(图3)的一部分、及与它连接的多个存储单元MC(图3)的栅极电极发挥功能。所述多个导电层110例如如图13所例示， 设置在存储单元阵列层L

此外，在比它上方，在Z方向积层着在X方向排列的一对导电层110的组。所述多 个导电层110的组作为字线WL(图3)的一部分及与它连接的多个存储单元MC(图3)的 栅极电极发挥功能。所述多个导电层110的组设置在存储单元阵列层L

此外，位于比它上方的多个导电层110作为字线WL(图3)的一部分、及与它连接的多个存储单元MC(图3)的栅极电极发挥功能。所述多个导电层110例如如图15所例示， 设置在存储单元阵列层L

此外，在比它上方，在Z方向积层着在X方向排列的一对导电层110的组。所述多 个导电层110的组作为字线WL(图3)的一部分、及与它连接的多个存储单元MC(图3) 的栅极电极发挥功能。所述多个导电层110的组设置在存储单元阵列层L

此外，位于比它上方的一个或多个导电层110设置在存储单元阵列层L

半导体层120例如如图18所示，在X方向及Y方向以特定图案排列。半导体层120 作为1个存储器串MS(图3)所含的多个存储单元MC及选择晶体管(STD、STS、STSb) 的通道区域发挥功能。半导体层120例如为多晶硅(Si)等半导体层。半导体层120例如 具有大致圆筒状形状，在中心部分设置着氧化硅等绝缘层125(图19)。

半导体层120例如如图11所示，具备存储单元阵列层L

半导体区域120

半导体区域120

栅极绝缘膜130(图19)具有覆盖半导体层120的外周面的大致圆筒状形状。栅极绝缘膜130具备积层在半导体层120及导电层110间的通道绝缘膜131、电荷储存膜132 及阻挡绝缘膜133。通道绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO

另外，图19表示了栅极绝缘膜130具备氮化硅等电荷储存膜132的例子。然而， 栅极绝缘膜130也可具备例如包含N型或P型杂质的多结晶硅等浮动栅极。

[存储单元阵列层L

如图17所示，在第1连接区域R

在接点连接小区域r

在X方向排列的接点CC中，最靠近存储器孔区域R

此外，在第1连接区域R

在接点连接区域R

绝缘层ST

接点连接小区域r

绝缘层110A是在X方向延伸的大致板状的绝缘层。绝缘层110A也可包含氮化硅(SiN)等绝缘层。在Z方向排列的多个绝缘层110A间，设置着氧化硅(SiO

接点C4在X方向排列多个。接点C4也可包含氮化钛(TiN)等势垒导电膜及钨(W) 等金属膜的积层膜等。例如如图11所示，接点C4的外周面分别由绝缘层110A及绝缘 层101包围，与所述绝缘层110A及绝缘层101连接。接点C4在Z方向延伸，在上端 与布线层M0中的布线m0连接，在下端与布线层D2中的布线d2连接。

导电层连接小区域r

[存储单元阵列层L

如图12所示，在第2连接区域R

在接点连接小区域r

另外，如图13所示，导电层200的部分202具备设置在接点连接小区域r

此外，如图14所示，在X方向排列的2个导电层210间，未设置如图13所例示的 窄幅部110

此外，如图15所示，导电层220的部分222具备设置在接点连接小区域r

此外，如图16所示，在X方向排列的2个导电层230间，未设置如图15所例示的 窄幅部110

[布线层M0等的构造]

如图11所示，布线层M0所含的多条布线例如电连接在存储单元阵列层L

布线层M0包含多条布线m0。所述多条布线m0也可包含例如氮化钛(TiN)等势垒 导电膜及铜(Cu)等金属膜的积层膜等。

多条布线m0中的一部分作为位线BL(图3)发挥功能。位线BL例如如图18所示， 在X方向及Y方向延伸。此外，所述多个位线BL分别与各串单元SU所含的1个半导 体层120连接。

此外，多条布线m0中的一部分作为图13～图16所例示的布线m0a发挥功能。布 线m0a是设置在所述接点CC与接点C4间的电流路径的布线，在Y方向延伸。

此外，如上所述，在布线层M0的上方，还设置着布线层。所述布线层各自包含多 条布线。所述多条布线也可包含例如氮化钛(TiN)、氮化钽(TaN)等势垒导电膜及铜(Cu) 等金属膜的积层膜等。

所述多条布线中的一部分作为图14及图16所例示的布线m1a发挥功能。布线m1a是设置在所述接点CC与接点C4间的电流路径的布线，在X方向延伸。

[存储单元MC的阈值电压]

接着，参考图22A、图22B及图22C，对存储单元MC的阈值电压进行说明。

图22A是用来对记录3位数据的存储单元MC的阈值电压进行说明的示意性直方图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。图22B是表示记录3位 数据的存储单元MC的阈值电压及记录的数据的关系的一例的表。图22C是表示记录3 位数据的存储单元MC的阈值电压及记录的数据的关系的另一例的表。

图22A的例中，将存储单元MC的阈值电压控制为8种状态。控制为Er状态的存 储单元MC的阈值电压小于抹除验证电压V

此外，图22A的例中，在对应于Er状态的阈值分布与对应于A状态的阈值分布间，设定着读出电压V

例如，Er状态与最低的阈值电压对应。Er状态的存储单元MC例如为抹除状态的 存储单元MC。对Er状态的存储单元MC分配例如数据“111”。

此外，A状态与比对应于所述Er状态的阈值电压高的阈值电压对应。对A状态的 存储单元MC分配例如数据“101”。

此外，B状态与比对应于所述A状态的阈值电压高的阈值电压对应。对B状态的存储单元MC分配例如数据“001”。

以下同样地，图中的C状态～G状态与比对应于B状态～F状态的阈值电压高的阈值电压对应。对所述状态的存储单元MC分配例如数据“011”、“010”、“110”、 “100”、“000”。

另外，如图22B所例示的分配的情况下，低位数据能通过1个读出电压V

另外，记录在存储单元MC的数据的位数、状态数、对各状态的数据分配等能适当变更。

例如，如图22C所例示的分配的情况下，低位数据能通过1个读出电压V

[读出动作]

接着，对本实施方式的半导体存储装置的读出动作进行说明。

图23是用来对读出动作进行说明的示意性剖视图。图24是用来对读出动作进行说明的时序图。

另外，以下的说明中，有将动作对象的字线WL称为选择字线WL

在读出动作的时点t101，例如如图24所示，对非选择字线WL

在读出动作的时点t101～时点t102之间，设置着等待时间Ta。等待时间Ta例如是用来将选择字线WL

在读出动作的时点t102，对选择字线WL

在读出动作的时点t103，例如进行位线BL的充电等。例如，使图9的锁存电路SDL锁存“H”，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、L、H、H、 H、H”。由此，对位线BL及感测节点SEN供给电压V

在读出动作的时点t103～时点t104之间，设置着等待时间Tb。等待时间Tb例如为用来使位线BL的电流收敛的等待时间。

在读出动作的时点t104，例如使信号线BLC的电压减少。此时，信号线BLC的电 压被调整为将连接在信号线BLC的箝位晶体管44(图9)维持接通状态的程度的电压。伴 随于此，位线BL的电压减少。

在读出动作的时点t104～时点t105(图24)之间，设置着等待时间Tc。等待时间Tc例如为用来使位线BL的电流稳定的等待时间。以下，有将等待时间Tc称为“稳定等待 时间”的情况。

在读出动作的时点t105，通过感测放大器模块SAM(图2)，检测存储单元MC的接 通状态/断开状态，取得表示所述存储单元MC的状态的数据。以下，有将这种动作称为 感测动作的情况。感测动作中，例如将信号线STB、XXL、BLC、BLS、HLL、BLX(图 9)的状态设为“L、H、H、H、L、L”。由此，连接在接通状态的选择存储单元MC的 感测节点SEN的电荷经由位线BL释放，所述感测节点的电压降低。另一方面，维持连 接在断开状态的选择存储单元MC的感测节点SEN的电荷，而维持所述感测节点的电 压。

在读出动作的时点t105～时点t106(图24)之间，设置着等待时间Td。等待时间Td例如为用来检测存储单元MC的状态的等待时间。以下，有将等待时间Td称为“感测 时间”的情况。

在读出动作的时点t106，结束感测动作。例如，将信号线STB、XXL、BLC、BLS、 HLL、BLX(图9)的状态设为“L、L、L、L、L、L”。由此，将感测节点SEN从位线BL 电切离。此外，结束对位线BL供给电流。

另外，虽省略图示，但在读出动作的时点t106之后的特定时点，通过充电晶体管55(图9)将布线LBUS充电，之后，将信号线STB暂时设为“H”状态。此处，感测晶体 管41根据感测节点SEN的电荷，成为接通状态或断开状态。因此，布线LBUS的电压 根据感测节点SEN的电荷，成为“H”状态或“L”状态。之后，通过锁存电路SDL或 锁存电路DL0～DLn

在读出动作的时点t107，对选择字线WL

另外，图24中，说明在读出动作中，对选择字线WL

例如，判别中位数据的情况下，对选择字线WL

例如，判别高位数据的情况下，对选择字线WL

[读出动作的布线电阻的不均]

如参考图13及图15所说明，导电层200、220具备设置在2个存储器孔区域R

此外，如参考图14及图16所说明，在X方向排列的2个导电层210或在X方向 排列的2个导电层230在X方向上隔开，经由接点CC及布线m0a、m1a电连接。

此处，为方便制造步骤，多个导电层110包含钨(W)或钼(Mo)等高耐热性材料。另一方面，布线m0a、m1a包含铜(Cu)等高导电材料。这种构成中，例如导电层200的2 个部分201间的布线电阻、及导电层220的2个部分221间的布线电阻大于X方向上排 列的2个导电层210间的布线电阻、及X方向上排列的2个导电层230间的布线电阻。

此处，例如考虑导电层200或导电层220为选择字线WL

[动作参数的调整]

第1实施方式中，导电层200或导电层220为选择字线WL

动作参数A、B中包含例如参考图24等说明的等待时间Ta、Tb、Tc、Td。

动作参数B的等待时间也可短于动作参数A的等待时间Ta。由此，导电层210或 导电层230为选择字线WL

动作参数B的等待时间Tb也可长于动作参数A的等待Tb。由此，导电层210或导 电层230为选择字线WL

动作参数B的等待时间Tc也可长于动作参数A的等待Tc。由此，导电层210或导 电层230为选择字线WL

动作参数B的等待时间Td(感测时间)也可短于动作参数A的等待时间Td(感测时间)。由此，导电层210或导电层230为选择字线WL

此外，动作参数A、B中，例如包含在时点t101～t102之间供给到选择字线WL

此外，动作参数A、B中，例如包含在时点t103～t104之间供给到信号线BLC的电压。例如，使用动作参数A的情况下，所述电压也可为电压Vb0。此外，使用动作参数 B的情况下，所述电压也可为电压Vb1。电压Vb1也可小于电压Vb0。由此，导电层210 或导电层230为选择字线WL

本实施方式中，作以下调整：使导电层210或导电层230为选择字线WL

另外，动作参数A、B中，使等待时间Ta不同，或使电压Va0、Va1的大小不同的 情况下，无须使动作参数B的等待时间Tc长于动作参数A的等待时间Tc。因此，能缩 小导电层210或导电层230为选择字线WL

[第2实施方式]

接着，参考图25，对第2实施方式的半导体存储装置进行说明。图25是用来说明 所述半导体存储装置的读出动作的时序图。

第1实施方式中，参考图24，例示读出动作的执行方法。然而，这种方法只不过是例示，读出动作的执行方法能适当调整。

例如，第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。此外，第2实施方式的读出动作基本上与第1实施方式的读出动作同样地执 行。

但是，第2实施方式的读出动作中，在时点t101，对选择字线WL

此外，第2实施方式的读出动作中，在时点t102，对选择字线WL

此外，第2实施方式的读出动作中，在时点t102～时点t103之间，设置着等待时间Te。等待时间Te例如是用来将选择字线WL

此外，第2实施方式的读出动作中，在时点t103，对选择字线WL

此外，第2实施方式的动作参数A、B中，例如包含等待时间Te。

动作参数B的等待时间Te也可短于动作参数A的等待时间Te。由此，导电层210 或导电层230为选择字线WL

此外，第2实施方式的动作参数A、B中，例如包含在时点t102～t103之间供给到 选择字线WL

[第3实施方式]

接着，参考图26～图30，对第3实施方式的半导体存储装置进行说明。

第1实施方式及第2实施方式中，对调整用于读出动作的动作参数的例进行了说明。 然而，这种方面只不过是例示，调整哪个动作中使用的动作参数可适当调整。

例如，第3实施方式的半导体存储装置基本来上与第1实施方式或第2实施方式的半导体存储装置同样地构成。但是，第3实施方式的半导体存储装置中，调整写入动作 中使用的动作参数。另外，第3实施方式的半导体存储装置的读出动作时，可以与第1 实施方式或第2实施方式相同的形态调整动作参数，也可不调整动作参数。

[写入动作]

接着，对本实施方式的半导体存储装置的写入动作进行说明。

图26是用来说明写入动作的流程图。图27是用来对写入动作所包含的编程动作进行说明的示意性剖视图。图28是用来对写入动作所包含的验证动作进行说明的示意性 剖视图。图29及图30是用来对写入动作进行说明的流程图。

步骤S101中，例如如图26所示，将循环(loop)次数n

步骤S102中，执行编程动作。编程动作是对选择字线WL

在编程动作的时点t121，例如对连接在多个选择存储单元MC中进行阈值电压调整的存储单元的位线BL

在编程动作的时点t122，对选择字线WL

在编程动作的时点t123，对选择字线WL

此处，例如如图27所示，对连接在位线BL

此外，连接在位线BL

在编程动作的时点t123～时点t124之间，设置着等待时间Tf。等待时间Tf例如为用来增大写入存储单元MC的阈值电压的等待时间。

在编程动作的时点t124，对选择字线WL

在编程动作的时点t125，对选择字线WL

步骤S103(图26)中，进行验证动作。

在验证动作的时点t131，例如如图29所示，对选择字线WL

在验证动作的时点t132，对选择字线WL

此外，在时点t132，例如进行位线BL的充电等。此时，例如基于锁存电路DL0～DLn

在验证动作的时点t133～时点t134，例如如图29所示，执行感测动作。此时，也 可使锁存电路DL0～DLn

在验证动作的时点t135～时点t137，对其它状态的存储单元MC(图29的例中，为 B状态)进行与时点t132～时点t134同样的处理。另外，图29中，将连接在与B状态对 应的存储单元MC的位线BL记作位线BL

在验证动作的时点t138～时点t140，对其它状态的存储单元MC(图29的例中，为 C状态)进行与时点t132～时点t134同样的处理。另外，图29中，将连接在与C状态对 应的存储单元MC的位线BL记作位线BL

在时点t141，对选择字线WL

在验证动作的时点t142，对选择字线WL

之后，将锁存在锁存电路SDL中的数据传输到未图示的计数器电路。计数器电路计数阈值电压达到目标值的存储单元MC的数量，或阈值电压未达到目标值的存储单元 MC的数量。

另外，图29的例中，表示验证动作中对选择字线WL

步骤S104(图26)中，判定验证动作的结果。例如，参考所述计数器电路，阈值电压未达到目标值的存储单元MC的数量为一定数量以上的情况等时，判定为验证失败 (FAIL)，进入步骤S105。另一方面，阈值电压未达到目标值的存储单元MC的数量为一 定数量以下的情况等时，判定为验证通过(PASS)，进入步骤S107。

步骤S105中，判定循环次数n

步骤S106中，对循环次数n

步骤S107中，在状态寄存器STR(图2)中存储写入动作正常结束的主旨的状态数据D

步骤S108中，在状态寄存器STR(图2)中存储写入动作未正常结束的主旨的状态数据D

[写入动作的布线电阻的不均]

如上所述，导电层200的2个部分201(图13)间的布线电阻、及导电层220的2个 部分221(图15)间的布线电阻大于X方向上排列的2个导电层210(图14)间的布线电阻、 及X方向上排列的2个导电层230(图16)间的布线电阻。

此处，例如考虑导电层200或导电层220为选择字线WL

[动作参数的调整]

第3实施方式的半导体存储装置中，导电层200或导电层220为选择字线WL

动作参数C、D中包含例如参考图29说明的等待时间Tf。

动作参数D的等待时间Tf也可短于动作参数C的等待时间Tf。由此，导电层210 或导电层230为选择字线WL

此外，动作参数C、D中包含例如编程电压V

[第4实施方式]

接着，参考图31，对第4实施方式的半导体存储装置进行说明。图31是用来对所 述半导体存储装置的写入动作进行说明的流程图。

第3实施方式中，参考图26～图30，例示写入动作的执行方法。然而，这种方法只不过是例示，写入动作的执行方法能适当调整。

例如，第4实施方式的半导体存储装置基本上与第3实施方式的半导体存储装置同样地构成。但是，第4实施方式的写入动作与第3实施方式的写入动作不同。第4实施 方式的写入动作基本上与第3实施方式的写入动作同样地执行。

但是，第4实施方式的写入动作中，在时点t132，对选择字线WL

此外，第4实施方式的写入动作中，在时点t132～时点t231之间，设置着等待时间Te’。等待时间Te’例如是用来将选择字线WL

此外，第4实施方式的写入动作中，在时点t231、t233、t235，对选择字线WL

此外，第4实施方式的写入动作中，在时点t132～时点t232之间、时点t135～时点t234之间、时点t138～时点t236之间，设置着等待时间Tb’。等待时间Tb’例如是用 来使位线BL的电流收敛的等待时间。

此外，第4实施方式的写入动作中，在时点t232、t234、t236，使信号线BLC的电 压减少。此时，信号线BLC的电压被调整为将连接在信号线BLC的箝位晶体管44(图 9)维持接通状态的程度的电压。

此外，第4实施方式的写入动作中，在时点t232～时点t133之间、时点t234～时点t136之间、及时点t236～时点t139之间，设置着等待时间Tc’。等待时间Tc’例如为 用来使位线BL的电流稳定的等待时间。以下，有将等待时间Tc’称为“稳定等待时间” 的情况。

此外，第4实施方式的写入动作中，在时点t133～时点t134之间、时点t136～时点t137之间、及时点t139～时点t140之间，设置着等待时间Td’。等待时间Td’例如为 用来检测存储单元MC的状态的等待时间。以下，有将等待时间Td’称为“感测时间” 的情况。

此外，第4实施方式的写入动作中，在时点t135、t138，对选择字线WL

此外，第4实施方式的写入动作中，在时点t135～时点t233之间、及时点t138～时点t235之间，设置着等待时间Ta’。等待时间Ta’例如为用来将选择字线WL

此外，第4实施方式的动作参数C、D中，包含例如等待时间Ta’、Tb’、Tc’、Td’、Te’。

动作参数D的等待时间Ta’也可短于动作参数C的等待时间Ta’。由此，导电层 210或导电层230为选择字线WL

动作参数D的等待时间Tb’也可长于动作参数C的等待时间Tb’。由此，导电层 210或导电层230为选择字线WL

动作参数D的等待时间Tc’也可长于动作参数C的等待时间Tc’。由此，导电层 210或导电层230为选择字线WL

动作参数D的等待时间Td’(感测时间)也可短于动作参数C的等待时间Td’(感测时间)。由此，导电层210或导电层230为选择字线WL

动作参数D的等待时间Te’也可短于动作参数C的等待时间Te’。由此，导电层 210或导电层230为选择字线WL

此外，动作参数C、D中，例如包含在时点t132～t231之间供给到选择字线WL

此外，动作参数C、D中，例如包含在时点t132～时点t232之间供给到信号线BLC 的电压。例如，使用动作参数D时的电压也可小于使用动作参数C时的电压。由此，导 电层210或导电层230为选择字线WL

此外，动作参数C、D中，例如包含在时点t135～时点t234之间、及时点t138～时 点t236之间供给到信号线BLC的电压。例如，使用动作参数D时的电压也可大于使用 动作参数C时的电压。由此，导电层210或导电层230为选择字线WL

此外，动作参数C、D中，例如包含在时点t135～时点t233之间、及时点t138～时 点t235之间供给到选择字线WL

[第5实施方式]

接着，参考图32，对第5实施方式的半导体存储装置进行说明。图32是表示所述 半导体存储装置的一部分构成的示意性电路图。

第5实施方式的半导体存储装置基本来上与第1实施方式～第4实施方式中的任一半导体存储装置同样地构成。但是，第5实施方式的半导体存储装置中，例如如图32所 示，在电压产生单元vg1与晶体管T

图33是表示可变电阻电路VR1的构成的示意性电路图。可变电阻电路VR1具备串联连接在电压产生单元vg1与晶体管T

第5实施方式的动作参数A、B中，例如包含在读出动作的时点t101～t102(图24)之间、时点t102～t103之间、及时点t103～t106之间，输入到可变电阻电路VR3的N 位数据。例如，使用动作参数B时的可变电阻电路VR3的电阻值也可大于使用动作参 数A时的可变电阻电路VR3的电阻值。另外，使用动作参数B时的可变电阻电路VR3 的电阻值也可与使用动作参数A时的可变电阻电路VR3的电阻值相同。

此外，第5实施方式的动作参数C、D中，例如包含在写入动作的时点t123～t124(图29)之间，输入到可变电阻电路VR1的N位数据。例如，使用动作参数D时的可变电阻 电路VR1的电阻值也可大于使用动作参数C时的可变电阻电路VR1的电阻值。另外， 使用动作参数D时的可变电阻电路VR1的电阻值也可与使用动作参数C时的可变电阻 电路VR1的电阻值相同。

此外，第5实施方式的动作参数C、D中，例如包含在写入动作的时点t131～t132(图29)之间、时点t132～t231之间(图31)、时点t132～t134之间(图31)、时点t135～t233之 间(图31)、时点t234～t137之间(图31)、时点t138～t235之间(图31)、及时点t236～t140 之间(图31)，输入到可变电阻电路VR3的N位数据。例如，使用动作参数D时的可变 电阻电路VR3的电阻值也可大于使用动作参数C时的可变电阻电路VR3的电阻值。另 外，使用动作参数D时的可变电阻电路VR3的电阻值也可与使用动作参数C时的可变 电阻电路VR3的电阻值相同。

另外，第5实施方式中，可调整第1实施方式～第4实施方式中例示的任一个动作参数，也可不调整。

此外，如图32及图33所示的电路构成只不过是例示，具体构成能适当调整。例如，图32的例中，也可省略可变电阻电路VR1、VR3中的任一个。此外，例如图32的例 中，在驱动器电路DRV内的晶体管T

[第6实施方式]

接着，参考图34及图35，对第6实施方式的半导体存储装置进行说明。图34是表 示所述半导体存储装置的一部分构成的示意性俯视图。图35是省略图34的一部分构成 而表示的示意性俯视图。

第1实施方式～第5实施方式中，通过调整读出动作及写入动作的至少一个的动作参数，抑制布线电阻不均的影响。然而，这种方法只不过是例示，抑制布线电阻不均的 方法能适当调整。

例如，第6实施方式的半导体存储装置基本上与第1实施方式～第5实施方式中的任一半导体存储装置同样地构成。

但是，例如如参考图20所说明，第1实施方式～第5实施方式的半导体存储装置中，在X方向排列的2个导电层210经由在X方向延伸的低电阻布线m1a，连接在1个 接点C4，经由所述1个接点C4，连接在晶体管Tr。同样地，在X方向排列的2个导电 层230经由在X方向延伸的低电阻布线m1a，连接在1个接点C4，经由所述1个接点 C4，连接在晶体管Tr。

另一方面，例如如图34所示，第6实施方式的半导体存储装置中，在X方向排列 的2个导电层230分别经由接点CC，连接到在Y方向延伸的布线m0a，经由所述布线 连接在不同的接点C4。此外，在X方向排列的2个导电层210分别经由接点CC，连接 到在Y方向延伸的布线m0a，经由所述布线连接在不同的接点C4。此外，例如如图35 所示，第6实施方式的半导体存储装置中，在X方向排列的2个导电层230经由2个接 点C4，连接到在X方向延伸的布线d0、d1、d2的至少任一个。此外，在X方向排列的 2个导电层210经由2个接点C4，连接到在X方向延伸的布线d0、d1、d2的至少任一 个。

此处，如参考图11等所说明，布线d0、d1、d2与导电层110同样，包含钨(W)等 高耐热性材料。因此，根据这种构成，能抑制导电层200的2个部分201间的布线电阻 及导电层220的2个部分221间的布线电阻，与在X方向排列的2个导电层210间的布 线电阻及在X方向排列的2个导电层230间的布线电阻的差。

另外，第6实施方式中，可调整第1实施方式～第5实施方式中例示的任一动作参数，也可不调整。

此外，如图34及图35所示的构成只不过是例示，具体构成能适当调整。例如，图 35的例中，用来将在X方向排列的2个导电层210电连接的布线d0、d1、d2具备在X 方向延伸的大致直线状形状。同样地，用来将在X方向排列的2个导电层230电连接的 布线d0、d1、d2具备在X方向延伸的大致直线状形状。然而，例如如图36所示，这种 布线d0、d1、d2也可具备在Y方向延伸且在X方向排列的多个大致直线状的部分dy。 此外，例如如图37所示，这种布线d0、d1、d2也可具备在X方向延伸且在Y方向排列 的多个大致直线状的部分dx。根据这种构成，能进一步增大在X方向排列的2个导电 层210间的布线电阻、及在X方向排列的2个导电层230间的布线电阻。

[其它实施方式]

以上，对第1实施方式～第6实施方式的半导体存储装置进行了说明。然而，如以上说明的构成及动作只不过是例示，具体构成及动作能适当调整。

例如，第1实施方式～第6实施方式的存储单元阵列MCA如参考图11所说明，具 备在Z方向排列的2个存储单元阵列层L

然而，这种构成只不过是例示，具体构成能适当调整。

例如，第1实施方式～第6实施方式的存储单元阵列MCA中，也可省略存储单元 阵列层L

此外，例如第1实施方式～第6实施方式的存储单元阵列MCA中，也可在存储单 元阵列层L

此外，例如在第1实施方式～第6实施方式的半导体存储装置的说明中，例示了具有NAND连接的多个存储器晶体管的构成，作为存储单元阵列MCA的构成。然而，这 种构成只不过是例示，存储器晶体管的连接方法能适当调整。例如，也可采用具有NOR 连接的多个存储器晶体管的构成，作为存储单元阵列MCA的构成。

此外，例如在以上的例中，例示了栅极绝缘中包含绝缘性或导电性电荷储存部的构 成，作为存储器晶体管。然而，这种构成只不过是例示，存储器晶体管的栅极绝缘膜所含的构成能适当调整。例如，也可采用栅极绝缘膜中包含强介电质的构成，作为存储器 晶体管。

此外，例如在以上的例中，例示了具有多个存储器晶体管的构成，作为存储单元阵列MCA的构成。然而，这种构成只不过是例示，具体构成能适当调整。例如，也可采 用具有存储器晶体管以外的构成，作为存储单元阵列MCA的构成。

例如，存储单元阵列MCA也可为DRAM(Dynamic Random Access Memory：动态随 机存取存储器)。DRAM具备一个或多个电容器及一个或多个晶体管。DRAM在写入动 作及读出动作时，进行向电容器的充放电。字线连接在晶体管的栅极电极，位线连接在 晶体管的源极或漏极。存储单元阵列MCA的构成例如具有在Z方向排列的多个字线， 或在Z方向排列的多个位线。

此外，例如存储单元阵列MCA也可为SRAM(Static Random Access Memory：静态随机存取存储器)。SRAM具备2个CMOS(Complementary Metal Oxide Semiconductor： 互补金属氧化物半导体)反相器。一个的输入端子连接在另一个的输出端子，一个的输出 端子连接在另一个的输入端子。

此外，存储单元阵列MCA也可为MRAM(Magnetoresistive Random Access Memory：磁阻随机存取存储器)或STT-MRAM(Spin Transfer Torque：自旋转移力矩MRAM)等磁 阻存储器。MRAM及STT-MRAM包含一对强磁性膜与通道绝缘膜。一对强磁性膜对向 配置。通道绝缘膜设置在一对强磁性膜间。强磁性膜的磁化方向根据写入动作而变化。

此外，存储单元阵列MCA也可为ReRAM(Resistive Random Access Memory：电阻式随机存取存储器)等电阻变化存储器。ReRAM包含一对电极与金属氧化物等。金属氧 化物等设置在一对电极间。在金属氧化物等中，根据写入动作形成氧缺陷等的导电细丝。 一对电极经由所述氧缺陷等的导电细丝导通或切离。

此外，存储单元阵列MCA也可为PCRAM(Phase Change Random Access Memory： 相变随机存取存储器)或PCM(Phase Change Memory：相变存储器)等相变存储器。相变 存储器也可包含GeSbTe等硫化物膜。硫化物膜的结晶状态也可根据写入动作而变化。

此外，图36的例中，用来将在X方向排列的2个导电层210及在X方向排列的2 个导电层230电连接的布线d0、d1、d2具备在Y方向延伸且在X方向排列的多个大致 直线状的部分dy。此外，图37的例中，用来将在X方向排列的2个导电层210及在X 方向排列的2个导电层230电连接的布线d0、d1、d2具备在X方向延伸且在Y方向排 列的多个大致直线状的部分dx。然而，这种构成只不过是例示，具体构成能适当调整。 例如，图20的例中，用来将在X方向排列的2个导电层210及在X方向排列的2个导 电层230电连接的布线m0a、m1a具备在Y方向延伸且在X方向排列的多个大致直线 状的部分。同样地，图20的例中，用来将在X方向排列的2个导电层210及在X方向 排列的2个导电层230电连接的布线m0a、m1a具备在X方向延伸且在Y方向排列的 多个大致直线状的部分。

[其它]

虽说明了本发明的若干个实施方式，但所述实施方式是作为例子而提出的，并非意 在限定发明的范围。所述新颖的实施方式能以其它各种方式实施，能在不脱离发明主旨的范围内，进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨 内，同时包含在权利要求书所记载的发明及其均等的范围内。