半导体存储装置

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本申请享受以日本专利申请2021-10010号(申请日：2021年1月26日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有执行数据的写入、读出及删除等动作的NAND(NotAND，与非)型闪速存储器。NAND型闪速存储器具备电压产生电路。电压产生电路产生执行写入、读出及删除等动作时所使用的电压。

发明内容

本发明的一实施方式能抑制电压产生电路的面积增加、及电压产生电路所消耗的电流量增加。

一实施方式的半导体存储装置具备：第1存储单元；及电压产生电路，包含具有第1特性的第1电荷泵、及具有第2特性的第2电荷泵，向第1存储单元供给电压，其中所述第1电荷泵及所述第2电荷泵各自具有输入端及输出端。电压产生电路在向第1存储单元供给第1电压的第1动作中，将第1电荷泵与第2电荷泵之间电切断，在向第1存储单元供给高于第1电压的第2电压的第2动作中，将第1电荷泵的输出端与第2电荷泵的输入端之间电连接。

附图说明

图1是表示包含实施方式的半导体存储装置的存储器系统、及主机设备的构成的一例的框图。

图2是表示实施方式的半导体存储装置的构成的一例的框图。

图3是用来说明实施方式的半导体存储装置的存储单元阵列的构成的一例的电路图。

图4是用来说明实施方式的半导体存储装置的存储单元阵列的结构的一例的剖视图。

图5是表示实施方式的电压产生电路的构成的一例的电路图。

图6是用来说明实施方式的电压产生电路中包含的电荷泵的构成的一例的电路图。

图7是用来说明实施方式的电压产生电路中包含的电荷泵的构成的一例的电路图。

图8是表示使用实施方式的半导体存储装置执行删除动作中的删除电压施加动作时，位线、字线、源极线及选择栅极线的电压的一例的时序图。

图9是用来说明使用实施方式的半导体存储装置执行删除动作中的删除电压施加动作时，电压产生电路的重整动作的图。

图10是表示使用实施方式的半导体存储装置执行写入动作中的编程动作时，位线、字线、源极线及选择栅极线的电压的一例的时序图。

图11是用来说明使用实施方式的半导体存储装置执行写入动作中的编程动作时，电压产生电路的重整动作的图。

图12是表示使用实施方式的半导体存储装置执行读出动作时，位线、字线及选择栅极线的电压的一例的时序图。

图13是用来说明使用实施方式的半导体存储装置执行读出动作时，电压产生电路的重整动作的图。

具体实施方式

下面，参照附图对实施方式进行说明。此外，在以下说明中，对具有相同的功能及构成的构成要素标注共通的参照符号。

1.实施方式

下面，对实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举NAND型闪速存储器为例来进行说明。

1.1构成

对实施方式的半导体存储装置的构成进行说明。

1.1.1存储器系统

首先，使用图1对存储器系统的构成例进行说明。图1是表示包含实施方式的半导体存储装置的存储器系统、及主机设备的构成的一例的框图。

存储器系统3例如与外部的主机设备4通信。存储器系统3存储来自主机设备4的数据，且将数据向主机设备4读出。存储器系统3例如为SSD(solid state drive，固态驱动器)或SD

存储器系统3具备半导体存储装置1及存储控制器2。

半导体存储装置1具备多个存储单元，非易失地存储数据。半导体存储装置1通过NAND总线与存储控制器2连接。

NAND总线经由各别的信号线，分别收发符合NAND接口标准的信号/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB、DQ＜7：0＞、DQS及/DQ。信号/CE是芯片使能(Chip Enable)信号，为用来启动半导体存储装置1的信号。信号CLE是指令锁存使能(Command Latch Enable)信号，通知半导体存储装置1在信号CLE为“H(High，高)”电平的期间流向半导体存储装置1的信号DQ＜7：0＞是指令。信号ALE是地址锁存使能(Address Latch Enable)信号，通知半导体存储装置1在信号ALE为“H”电平的期间流向半导体存储装置1的信号DQ＜7：0＞是地址。信号/WE是写使能(Write Enable)信号，指示半导体存储装置1取入信号DQ＜7：0＞。例如，在单倍数据速率(Single Data Rate，SDR)下，信号/WE在信号/WE的上升沿(rising edge)指示半导体存储装置1取入作为指令、地址或数据的信号DQ＜7：0＞。另外，在双倍数据速率(Double Data Rate，DDR)下，信号/WE在信号/WE的上升沿指示半导体存储装置1取入作为指令或地址的信号DQ＜7：0＞。信号/RE是读使能(Read Enable)信号，指示半导体存储装置1输出信号DQ＜7：0＞。例如，在单倍数据速率下，信号/RE在信号/RE的下降沿(fallingedge)指示半导体存储装置1输出作为数据的信号DQ＜7：0＞。另外，在双倍数据速率下，信号/RE在信号/RE的下降沿及上升沿指示半导体存储装置1输出作为数据的信号DQ＜7：0＞。信号RE是信号/RE的互补信号。信号/WP是写保护(Write Protect)信号，指示半导体存储装置1禁止写入及删除数据。信号/RB是就绪忙碌(Ready Busy)信号，表示半导体存储装置1是就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号DQ＜7：0＞例如为8比特的信号。信号DQS是数据选通(Data Strobe)信号，用来控制信号DQ＜7：0＞所涉及的半导体存储装置1的动作时序。例如，在双倍数据速率下，信号DQS在信号DQS的下降沿及上升沿指示半导体存储装置1取入作为数据的信号DQ＜7：0＞。另外，在双倍数据速率下，信号DQS是基于信号/RE的下降沿及上升沿而产生的，从半导体存储装置1与作为数据的信号DQ＜7：0＞一起输出。信号/DQS是信号DQS的互补信号。

信号DQ＜7：0＞在半导体存储装置1与存储控制器2之间收发，包含指令CMD、地址ADD及数据DAT。指令CMD例如包含使半导体存储装置1执行删除动作的指令(删除指令)，使半导体存储装置1执行写入动作的指令(写入指令)、及使半导体存储装置1执行读出动作的指令(读出指令)等。数据DAT包含读出数据及写入数据。

存储控制器2从主机设备4接收命令，基于接收到的命令，控制半导体存储装置1。具体来说，存储控制器2基于从主机设备4接收到的写入命令，向半导体存储装置1写入被命令写入的数据。另外，存储控制器2基于从主机设备4接收到的读出命令，将被主机设备4命令读出的数据从半导体存储装置1发送至读出主机设备4。

作为使用以上所说明的存储器系统3的主机设备4，例如可例举数字相机、个人计算机及数据中心内的服务器等。

1.1.2存储控制器

如图1所示，存储控制器2包含CPU(Central Processing Unit，中央处理器)20、内置存储器21、缓冲存储器22、NAND I/F(NAND接口电路)23及主机I/F(主机接口电路)24。存储控制器2例如作为SoC(System-on-a-chip，片上系统)而构成。

CPU20控制存储控制器2整体的动作。CPU20例如发布用来指示半导体存储装置1执行写入动作、读出动作及删除动作等各种动作的指令。

内置存储器21例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，用作CPU20的作业区域。内置存储器21存储用来管理半导体存储装置1的固件、及各种管理表等。

缓冲存储器22临时存储从主机设备4接收到的写入数据、及存储控制器2从半导体存储装置1接收到的读出数据等。

NAND接口电路23经由NAND总线与半导体存储装置1连接，负责与半导体存储装置1的通信。NAND接口电路23通过CPU20的指示，将指令CMD、地址ADD及写入数据发送至半导体存储装置1。另外，NAND接口电路23从半导体存储装置1接收读出数据。

主机接口电路24经由主机总线与主机设备4连接，负责存储控制器2与主机设备4之间的通信。主机接口电路24例如将从主机设备4接收到的命令及数据分别传输至CPU20及缓冲存储器22。

1.1.3半导体存储装置

接下来，使用图2对实施方式的半导体存储装置1的构成例进行说明。图2是表示实施方式的半导体存储装置1的构成的一例的框图。

半导体存储装置1包含存储单元阵列10、输入输出电路11、逻辑控制电路12、寄存器13、定序器14、电压产生电路15、行解码器16、感测放大器模块17及源极线驱动器18。寄存器13包含地址寄存器13-1及指令寄存器13-2。

存储单元阵列10包含多个块BLK0～BLKm(m为1以上的整数)。各块BLK是能非易失地存储数据的多个存储单元晶体管的集合，例如用作数据的删除单位。也就是说，同一块BLK内包含的存储单元晶体管中存储的数据会被一次性删除。有关存储单元阵列10的详细构成见下文所述。

输入输出电路11与存储控制器2之间收发信号DQ＜7：0＞。输入输出电路11将信号DQ＜7：0＞内的地址ADD及指令CMD分别传输至地址寄存器13-1及指令寄存器13-2。另外，输入输出电路11与感测放大器模块17之间收发数据DAT。

逻辑控制电路12从存储控制器2，例如接收信号/CE、CLE、ALE、/WE、/RE、RE、/WP、DQS及/DQS，基于所接收到的信号，控制输入输出电路11。另外，逻辑控制电路12产生信号/RB，并将其发送至存储控制器2。

寄存器13存储各种信号。地址寄存器13-1存储从输入输出电路11传输的地址ADD。地址寄存器13-1将所存储的地址ADD传输至行解码器16及感测放大器模块17。指令寄存器13-2存储从输入输出电路11传输的指令CMD。指令寄存器13-2将所存储的指令CMD传输至定序器14。

定序器14从指令寄存器13-2接收指令CMD，按照基于所接收到的指令CMD而获得的序列，控制半导体存储装置1整体。例如，定序器14在接收到删除指令、写入指令及读出指令的情况下，分别指示电压产生电路15产生对应动作中使用的电压。

电压产生电路15基于来自定序器14的指示，产生删除动作、写入动作及读出动作等中使用的电压，并将产生的电压供给至行解码器16、感测放大器模块17及源极线驱动器18等。

行解码器16从地址寄存器13-1接收地址ADD内的块地址，基于该块地址，选择块BLK0～BLKm(m为1以上的整数)中的某一个。行解码器16例如对被选择的块BLK施加从电压产生电路15供给来的电压。

感测放大器模块17从地址寄存器13-1接收地址ADD内的列地址，基于该列地址，在存储控制器2与存储单元阵列10之间传输数据DAT。更具体来说，感测放大器模块17在执行写入动作时，从输入输出电路11接收写入数据，并将接收到的写入数据传输至存储单元阵列10。另外，感测放大器模块17在执行读出动作时，感测存储单元阵列10内作为读出动作对象的存储单元晶体管的阈值电压，而产生读出数据，并将产生的读出数据传输至输入输出电路11。

源极线驱动器18对存储单元阵列10施加从电压产生电路15供给来的电压。

1.1.4存储单元阵列

接下来，使用图3对实施方式的半导体存储装置1的存储单元阵列10的构成进行说明。图3是用来说明实施方式的半导体存储装置1的存储单元阵列10的构成的电路图的一例。

块BLK例如包含4个串单元SU(SU0、SU1、SU2及SU3)。各串单元SU包含多个NAND串NS。

NAND串NS各自具备例如8个存储单元晶体管MT(MT0～MT7)、以及选择晶体管ST1及ST2。此外，各NAND串NS所具备的存储单元晶体管MT的个数并不限于8个，也可为16个、32个、48个、64个、96个、128个等，数量不限。也就是说，块BLK中包含的字线WL的个数并不限于8个，也可为16个、32个、48个、64个、96个、128个等，数量不限。存储单元晶体管MT具备包含控制栅极与电荷储存层的积层栅极。各存储单元晶体管MT串联连接于选择晶体管ST1及ST2之间。

在某块BLK内，串单元SU0～SU3的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。另外，块BLK内的串单元SU的选择晶体管ST2的栅极共通连接于选择栅极线SGS。此外，选择栅极线SGS可与选择栅极线SGD同样地，串单元SU0～SU3的选择晶体管ST2的栅极分别连接于选择栅极线SGS0～SGS3(未图示)。同一块BLK内的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。也就是说，字线WL及选择栅极线SGS共通连接于同一块BLK内的串单元SU0～SU3。另一方面，选择栅极线SGD连接于同一块BLK内的1个串单元SU。

另外，存储单元阵列10内呈矩阵状配置的NAND串NS中，位于同一行的NAND串NS的选择晶体管ST1的另一端连接于n(n为2以上的整数)个位线BL(BL0～BL(n－1))中的任一个。另外，位线BL在多个块BLK中，皆共通连接于同一列NAND串NS。

另外，选择晶体管ST2的另一端连接于源极线SL。源极线SL在多个块BLK中，皆共通连接于多个NAND串NS。

如上所述，删除动作是对例如位于同一块BLK内的存储单元晶体管MT一次性进行的。另一方面，写入动作及读出动作可对任一块BLK的任一串单元SU中共通连接于任一字线WL的多个存储单元晶体管MT一次性进行。1个串单元SU内共有字线WL的一组存储单元晶体管MT例如称为存储单元组MU。也就是说，存储单元组MU是可被一次性执行写入动作或读出动作的一组存储单元晶体管MT。

存储单元组MU内的多个存储单元晶体管MT各自所存储的1比特数据的数据列的单位被定义为“页”。1个存储单元晶体管MT例如可存储2比特的数据。该2比特数据由下位比特开始分别称为下位(lower)比特及上位(upper)比特。该情况下，存储单元组MU中存储2页的数据，将存储单元组MU内各存储单元晶体管MT所存储的下位比特的集合称为下位页，将上位比特的集合称为上位页。此外，存储单元晶体管MT并不限于2比特，也可构成为能存储3比特以上的数据。

图4是块BLK的一部分区域的剖视图。在图4中，X方向是选择栅极线的延伸方向，与X方向在水平面内正交的Y方向是位线的延伸方向，Z方向是积层方向。

半导体层内设置有p型井区域(p-well)30。p型井区域30上设置有多个NAND串NS。也就是说，在p型井区域30上，隔着多层绝缘层依次分别积层有作为选择栅极线SGS而发挥功能的配线层31、作为字线WL0～WL7而发挥功能的8层配线层32、及作为选择栅极线SGD而发挥功能的配线层33。附图为了避免繁杂而省略了设置在积层的多个配线层之间的多层绝缘层的图示。

存储孔34贯通配线层31、32、33而到达p型井区域30。存储孔34内设置有柱状的半导体层(半导体柱)35。半导体柱35的侧面依次设置有栅极绝缘膜36、电荷储存层(绝缘膜)37、及阻挡绝缘膜38。由它们构成存储单元晶体管MT及选择晶体管ST1、ST2。半导体柱35是作为NAND串NS的电流路径而发挥功能，供形成各晶体管的通道的区域。半导体柱35的上端经由接触插塞39连接于作为位线BL而发挥功能的金属配线层40。

在p型井区域30的表面区域，设置有被导入了高浓度的n型杂质的n

在图4的纸面的纵深方向(X方向)排列有多个以上构成，由沿X方向排列的多个NAND串NS的集合构成串单元SU。

1.1.5电压产生电路的构成

接下来，使用图5对实施方式的半导体存储装置1的电压产生电路15的构成进行说明。图5是表示实施方式的电压产生电路15的构成的一例的电路图。图5中示出了电压产生电路15的构成的一例、及定序器14。

电压产生电路15构成为，在被输入电压VIN之后，根据数据的写入、读出及删除等动作，从第1输出端输出高于电压VIN的电压VOUTL，并从第2输出端输出高于电压VOUTL的电压VOUTH。电压VIN例如为从半导体存储装置1内部的未图示的电压源供给的电压。

电压VOUTL例如包含电压VREAD及VPASS。电压VREAD是在读出动作中，对与读出对象以外的存储单元晶体管MT连接的字线WL施加的电压。电压VPASS是在写入动作中，对与写入对象以外的存储单元晶体管MT连接的字线WL施加的电压。

电压VOUTH例如包含电压VPGM及VERA。电压VPGM是在写入动作中，对与写入对象的存储单元晶体管MT连接的字线WL施加的电压。电压VERA是在删除动作中，对与删除对象的块BLK连接的源极线SL施加的电压。

在以下说明中，与读出对象以外的存储单元晶体管MT连接的字线WL、及与写入对象以外的存储单元晶体管MT连接的字线WL称为非选择字线WL。另外，与读出对象的存储单元晶体管MT连接的字线WL、及与写入对象的存储单元晶体管MT连接的字线WL称为选择字线WL。

电压产生电路15包含4个电荷泵CP1(CP1-1、CP1-2、CP1-3及CP1-4)、4个电荷泵CP2(CP2-1、CP2-2、CP2-3及CP2-4)、及晶体管T1～T19。电荷泵CP1是电流供给能力比电荷泵CP2高的电荷泵。即构成为，在输出某电压的情况下，电荷泵CP1能输出比电荷泵CP2多的电流。换言之，从电荷泵CP1的输出端输出的电流的最大值(最大可输出电流量)大于电荷泵CP2的最大可输出电流量。因此，在输出相同电压的情况下，电荷泵CP1比起电荷泵CP2，能使被连接配线的电压迅速上升至从电荷泵CP1输出的电压。

电荷泵CP1及电荷泵CP2各自包含输入端及输出端。电荷泵CP1使已输入至电荷泵CP1的输入端的电压上升，并将其从电荷泵CP1的输出端输出。电荷泵CP2使已输入至电荷泵CP2的输入端的电压上升，并将其从电荷泵CP2的输出端输出。

晶体管T1～T19例如各自为N型晶体管。

向电荷泵CP1-1的输入端输入电压VIN。电荷泵CP1-1的输出端连接于节点N1。

晶体管T1的第1端连接于节点N1。晶体管T1的第2端连接于节点N2。

晶体管T2的第1端连接于节点N1。晶体管T2的第2端连接于节点N3。

向晶体管T3的第1端输入电压VIN。晶体管T3的第2端连接于节点N2。

电荷泵CP1-2的输入端连接于节点N2。电荷泵CP1-2的输出端连接于节点N3。

向电荷泵CP1-3的输入端输入电压VIN。电荷泵CP1-3的输出端连接于节点N4。

晶体管T4的第1端连接于节点N4。晶体管T4的第2端连接于节点N5。

晶体管T5的第1端连接于节点N4。晶体管T5的第2端连接于节点N6。

向晶体管T6的第1端输入电压VIN。晶体管T6的第2端连接于节点N5。

电荷泵CP1-4的输入端连接于节点N5。电荷泵CP1-4的输出端连接于节点N6。

晶体管T7的第1端连接于节点N3。晶体管T7的第2端连接于节点N6。

晶体管T8的第1端连接于节点N6。晶体管T8的第2端例如构成为能连接于行解码器16。从晶体管T8的第2端输出电压VOUTL。

向晶体管T9的第1端输入电压VIN。晶体管T9的第2端连接于节点N7。

电荷泵CP2-1的输入端连接于节点N7。电荷泵CP2-1的输出端连接于节点N8。

晶体管T10的第1端连接于节点N8。晶体管T10的第2端连接于节点N9。

晶体管T11的第1端连接于节点N8。晶体管T11的第2端连接于节点N10。节点N10例如构成为能连接于行解码器16、感测放大器模块17及源极线驱动器18。从节点N10输出电压VOUTH。

电荷泵CP2-2的输入端连接于节点N9。电荷泵CP2-2的输出端连接于节点N11。

晶体管T12的第1端连接于节点N11。晶体管T12的第2端连接于节点N12。

晶体管T13的第1端连接于节点N11。晶体管T13的第2端连接于节点N10。

电荷泵CP2-3的输入端连接于节点N12。电荷泵CP2-3的输出端连接于节点N13。

晶体管T14的第1端连接于节点N13。晶体管T14的第2端连接于节点N14。

晶体管T15的第1端连接于节点N13。晶体管T15的第2端连接于节点N10。

电荷泵CP2-4的输入端连接于节点N14。电荷泵CP2-4的输出端连接于节点N10。

晶体管T16的第1端连接于节点N3。晶体管T16的第2端连接于节点N7。

晶体管T17的第1端连接于节点N3。晶体管T17的第2端连接于节点N9。

晶体管T18的第1端连接于节点N6。晶体管T18的第2端连接于节点N12。

晶体管T19的第1端连接于节点N6。晶体管T19的第2端连接于节点N14。

定序器14构成为能根据删除动作、写入动作及读出动作，将晶体管T1～T19各自独立地加以控制。

也就是说，电压产生电路15构成为，通过定序器14的控制来变更电荷泵CP1-1～CP1-4、及电荷泵CP2-1～CP2-4的电连接，由此能输出与删除动作、写入动作及读出动作相应的电压VOUTL及VOUTH。此外，在以下说明中，将为了变更电荷泵CP1-1～CP1-4、及电荷泵CP2-1～CP2-4的电连接，定序器14控制晶体管T1～T19的动作也称为重整动作。有关重整动作的详情见下文所述。

1.1.6电荷泵的构成

对电压产生电路15中包含的电荷泵CP1及电荷泵CP2的构成的例子进行说明。

(电荷泵CP1)

首先，使用图6对电荷泵CP1的构成进行说明。图6是用来说明实施方式的电荷泵CP1的构成的一例的电路图。

电荷泵CP1例如包含晶体管DT(DT1～DT5)、及电容器DC(DC1～DC4)。

晶体管DT1～DT5例如各自为N型晶体管。

向晶体管DT1的第1端及栅极输入电压VIN1。晶体管DT1的第2端连接于节点ND1。

晶体管DT2的第1端及栅极连接于节点ND1。晶体管DT2的第2端连接于节点ND2。

晶体管DT3的第1端及栅极连接于节点ND2。晶体管DT3的第2端连接于节点ND3。

晶体管DT4的第1端及栅极连接于节点ND3。晶体管DT4的第2端连接于节点ND4。

晶体管DT5的第1端及栅极连接于节点ND4。从晶体管DT5的第2端输出高于电压VIN1的电压VOUT1。

电容器DC1的第1端连接于节点ND1。向电容器DC1的第2端输入时钟信号CLKD。

电容器DC2的第1端连接于节点ND2。向电容器DC2的第2端输入时钟信号/CLKD。

电容器DC3的第1端连接于节点ND3。向电容器DC3的第2端输入时钟信号CLKD。

电容器DC4的第1端连接于节点ND4。向电容器DC4的第2端输入时钟信号/CLKD。

时钟信号/CLKD例如为时钟信号CLKD的反相信号。在时钟信号CLKD为“H”电平的期间，节点ND1及ND3(电容器DC1的第1端、及电容器DC3的第1端)升压。在时钟信号/CLKD为“H”电平的期间，节点ND2及ND4(电容器DC2的第1端、及电容器DC4的第1端)升压。

在以上所说明的电荷泵CP1中，将包含1个晶体管DTi(i为1以上4以下的整数)、及1个电容器DCi的构成称为阶Stg1(Stg1-1～Stg1-4)。在阶Stg1-i中，通过电容器DCi的充电，晶体管DTi的第2端的电位上升。由此，在i为1以上3以下的整数的情况下，下一阶Stg1-(i+1)中的晶体管DT(i+1)的第1端的电位上升。另外，在i为4的情况下，晶体管DT5的第1端的电位上升至电压VOUT1与晶体管DT5的阈值电压Vth相加所得的电压(VOUT1+Vth)。如此，阶Stg1作为用来使已输入至电荷泵CP1的电压上升的构成单位而发挥功能。

从晶体管DT5的第2端输出由于晶体管DT5的阈值电压Vth的影响而有所下降的电压VOUT1。

此外，虽然实施方式的电荷泵CP1包含4个阶Stg1-1～Stg1-4，但实施方式的电荷泵CP1中包含的阶Stg1的数量并不限于此。阶Stg1的数量也可为2个、3个或5个以上，可根据上升电压的目标值等而变更。该情况下，向电容器DCia(ia为1以上的奇数)的第2端输入例如时钟信号CLKD。另外，向电容器DCib(ib为2以上的偶数)的第2端输入例如时钟信号/CLKD。

关于具有如上构成的电荷泵CP1，根据向电荷泵CP1输入的电压VIN1的高低，升压增益VOUT1/VIN1有可能发生变化。例如，向电荷泵CP1输入的电压VIN1越高，电荷泵CP1的升压增益VOUT1/VIN1会降得越低。

更具体来说，在电荷泵CP1的各阶Stg1中，会发生晶体管DTi的阈值电压造成的电压下降。因此，若为了提高电压VOUT1而使电荷泵CP1的阶Stg1的数量增加，则由于晶体管DTi的数量增加，晶体管DTi的阈值电压造成的电压下降的影响会变大。

另外，例如电荷泵CP1的晶体管DTi的第2端的电位变得越高，则由于衬底偏置效应，晶体管DTi各自的阈值电压会变得越高。因此，若将电压VOUT1设定为高电压，则晶体管DTi各自的阈值电压造成的电压下降的影响也会变大。

因此，在高电压侧，晶体管DTi的阈值电压造成的电压下降的影响会变大，难以通过电荷泵CP1输出例如高于电压VOUTL的电压。也就是说，例如，若电压VOUT1高于电压VOUTL，则电荷泵CP1的升压增益VOUT1/VIN1会显著降低，因此难以有效率地产生电压。

(电荷泵CP2)

其次，使用图7对电荷泵CP2的构成进行说明。图7是用来说明实施方式的电荷泵CP2的构成的一例的电路图。

电荷泵CP2例如包含晶体管VtT(VtT1～VtT6及VtTa～VtTc)、及电容器VtC(VtC1～VtC4及VtCa)。

晶体管VtT1～VtT6及VtTa～VtTc例如各自为N型晶体管。

向晶体管VtT1的第1端输入电压VIN2。晶体管VtT1的第2端连接于节点NV1。晶体管VtT1的栅极连接于节点NV2。

向晶体管VtT2的第1端输入电压VIN2。晶体管VtT2的第2端连接于节点NV2。晶体管VtT2的栅极连接于节点NV1。

向晶体管VtT3的第1端及栅极输入电压VIN2。晶体管VtT3的第2端连接于节点NV2。

电容器VtC1的第1端连接于节点NV1。向电容器VtC1的第2端输入时钟信号CLKV1。

电容器VtC2的第1端连接于节点NV2。向电容器VtC2的第2端输入时钟信号CLKV2。

晶体管VtT4的第1端连接于节点NV1。晶体管VtT4的第2端连接于节点NV3。晶体管VtT4的栅极连接于节点NV4。

晶体管VtT5的第1端连接于节点NV1。晶体管VtT5的第2端连接于节点NV4。晶体管VtT5的栅极连接于晶体管VtT4的第2端。

晶体管VtT6的第1端及栅极连接于节点NV1。晶体管VtT6的第2端连接于节点NV4。

电容器VtC3的第1端连接于节点NV3。向电容器VtC3的第2端输入时钟信号CLKV3。

电容器VtC4的第1端连接于节点NV4。向电容器VtC4的第2端输入时钟信号CLKV4。

晶体管VtTa的第1端连接于节点NV3。从晶体管VtTa的第2端输出高于电压VIN2的电压VOUT2。晶体管VtTa的栅极连接于节点NVa。

晶体管VtTb的第1端连接于节点NV3。晶体管VtTb的第2端连接于节点NVa。晶体管VtTb的栅极连接于晶体管VtTa的第2端。

晶体管VtTc的第1端及栅极连接于节点NV3。晶体管VtTc的第2端连接于节点NVa。

电容器VtCa的第1端连接于节点NVa。向电容器VtCa的第2端输入时钟信号CLKV5。

时钟信号CLKV3例如为时钟信号CLKV1的反相信号。时钟信号CLKV4是在时钟信号CLKV1为“H”电平的期间，以比时钟信号CLKV1的时钟周期短的期间成为“H”电平的信号。时钟信号CLKV5是在时钟信号CLKV3为“H”电平的期间，以比时钟信号CLKV3的时钟周期短的期间成为“H”电平的信号。时钟信号CLKV2例如为与时钟信号CLKV5相同的信号。在时钟信号CLKV1为“H”电平的期间，电容器VtC1的第1端(节点NV1)升压。在时钟信号CLKV2为“H”电平的期间，电容器VtC2的第1端(节点NV2)升压。在时钟信号CLKV3为“H”电平的期间，电容器VtC3的第1端(节点NV3)升压。在时钟信号CLKV4为“H”电平的期间，电容器VtC4的第1端(节点NV4)升压。在时钟信号CLKV5为“H”电平的期间，电容器VtCa的第1端(节点NVa)升压。

在以上所说明的电荷泵CP2中，将包含3个晶体管VtT(3j－2)、VtT(3j－1)及VtT(3j)(j为1或2)、以及2个电容器VtC(2j－1)及VtC(2j)的构成称为阶Stg2(Stg2-1及Stg2-2)。在阶Stg2-j中，升压后的电容器VtC(2j－1)的第1端的电荷(电压)通过下一阶Stg2-(j+1)的电容器VtC(2(j+1))的第1端的升压，而经由下一阶Stg2-(j+1)的晶体管VtT(3j+1)向节点NV(2j+1)传输。此外，在阶Stg2-1中，已输入至晶体管VtT1、VtT2及VtT3各自的第1端的电压VIN2通过电容器VtC2的第1端的升压，而经由晶体管VtT1向节点NV1传输。另外，在阶Stg2-2中，升压后的电容器VtC3的第1端的电荷(电压VOUT2)通过电容器VtCa的第1端的升压，而经由晶体管VtTa从电荷泵CP2输出。这里，与电荷泵CP1不同，晶体管VtT(3j+1)、VtT1及VtTa各自的阈值电压造成的电压下降的影响实质上可忽略。如此，阶Stg2作为用来使已输入至电荷泵CP2的电压上升的构成单位而发挥功能。

以所述方式升压后的晶体管VtTa的第1端的电压VOUT2通过电容器VtCa的第1端的升压，而从晶体管VtTa的第2端输出。

此外，虽然实施方式的电荷泵CP2包含2个阶Stg2，但实施方式的电荷泵CP2中包含的阶Stg2的数量并不限于此。阶Stg2的数量也可为3个以上，可根据上升电压的目标值等而变更。该情况下，向电容器VtC(2ja－1)(ja为1以上的奇数)的第2端输入例如时钟信号CLKV1。另外，向电容器VtC(2ja)的第2端输入例如时钟信号CLKV1。另外，向电容器VtC(2jb－1)(jb为2以上的偶数)的第2端输入例如时钟信号CLKV3。另外，向电容器VtC(2jb)的第2端输入例如时钟信号CLKV4。

关于具有如上构成的电荷泵CP2，如上所述，与电荷泵CP1不同，可忽略晶体管的阈值电压造成的电压下降的影响。因此，电荷泵CP2即便输出例如高于电压VOUTL的电压VOUT2，也能有效率地使电压上升，而输出比电荷泵CP1的电压VOUT1高的电压VOUT2。例如从电荷泵CP2输出的电压VOUT2的高低比电压VOUTL高时的电荷泵CP2的升压增益VOUT2/VIN2大于从电荷泵CP1输出的电压VOUT1的高低比电压VOUTL高时的电荷泵CP1的升压增益VOUT1/VIN1。

如此，电荷泵CP1通过电荷泵CP1的简洁构成，虽然低电压下的电流供给能力高，但由于各阶Stg1的晶体管CT的阈值电压造成的电压下降的影响，高电压下的升压增益小。另一方面，电荷泵CP2通过具有比电荷泵CP1复杂的电路构成，虽然电流供给能力低，但由于实质上可忽略晶体管的阈值电压造成的电压下降的影响，因此即便在高电压下，升压增益也大。电压产生电路15通过如此使相互具有不同特性的2种电荷泵CP1及电荷泵CP2组合，能高效产生执行各种动作时所需的电压。

1.2动作

其次，对使用本实施方式的半导体存储装置1而执行的动作进行说明。以下说明的是删除动作、写入动作及读出动作各自的例子。

此外，在以下说明中，将与作为写入动作或读出动作对象的存储单元晶体管MT对应的字线WL及串单元SU分别称为选择字线WL及选择串单元SU。另外，将与并非写入动作或读出动作对象的存储单元晶体管MT对应的字线WL及串单元SU分别称为非选择字线WL及非选择串单元SU。

这里，在将块BLK中包含的字线WL的个数设定为n个(例如，8个、16个、32个、48个、64个、96个、128个等)的情况下，写入动作或读出动作中的选择字线成为1个，非选择字线成为n―1个。

1.2.1删除动作

首先，对本实施方式的删除动作的例子进行说明。删除动作包含：为了使存储单元晶体管MT的阈值电压降低，而对源极线SL及位线BL施加电压的动作(以下，也称为删除电压施加动作)；及删除的验证动作，对通过删除电压施加动作，存储单元晶体管MT的阈值电压是否已变得低于目标电压进行判定。半导体存储装置1通过重复删除电压施加动作与删除的验证动作的组合，而使存储单元晶体管MT的阈值电压小于目标电压。

此外，在以下说明中，省略有关删除的验证动作的说明，而主要说明执行1次删除电压施加动作时的例子、及执行该删除电压施加动作时电压产生电路15所供给的电压。

1.2.1.1执行删除电压施加动作时各配线的电压

使用图8对本实施方式中的删除电压施加动作的例子进行说明。图8是表示执行删除电压施加动作时各配线的电压的一例的时序图。

在时刻t11，源极线驱动器18对源极线SL施加电压VERA。

另外，感测放大器模块17对作为删除动作对象的块BLK中包含的位线BL施加电压VERA。

另外，行解码器16对作为删除动作对象的块BLK中包含的字线WL施加电压VWLE。电压VWLE例如为电压VSS以上且小于电压VERA的电压。但并不限于此，电压VWLE也可为小于电压VSS的电压。

在时刻t12，行解码器16对作为删除动作对象的块BLK的选择栅极线SGS及SGD施加电压VSGE。电压VSGE是高于电压VWLE但低于电压VERA的电压。

通过这些动作，在作为删除动作对象的块BLK内包含的选择晶体管ST1及ST2中，分别利用GIDL(Gate-Induced Drain Leakage，栅诱导漏极泄漏)而产生电子电洞对。

更具体来说，在NAND串NS的选择晶体管ST1侧，通过已施加于位线BL的电压VERA，从位线BL向选择晶体管ST1流通GIDL电流(以下，也称为BL侧GIDL电流)。另外，在NAND串NS的选择晶体管ST2侧，从源极线SL向选择晶体管ST2流通GIDL电流(以下，也称为SL侧GIDL电流)。通过这些GIDL电流，所产生的电子电洞对的电子向NAND串NS的通道的外侧即源极线SL及位线BL移动，电洞向NAND串NS的通道的内侧移动。

半导体存储装置1通过以所述方式在NAND串NS的通道内产生的电洞，使通道内的电位上升，而向电荷储存层注入电洞。半导体存储装置1通过使所注入的电洞与利用写入动作等已注入至存储单元晶体管MT的电荷储存层的电子再结合，而使电子从NAND串的存储单元晶体管MT的电荷储存层消失。由此，NAND串的存储单元晶体管MT的阈值电压降低。

在时刻t13，行解码器16对字线WL、以及选择栅极线SGS及SGD施加电压VSS。

另外，感测放大器模块17对位线BL施加电压VSS。

另外，源极线驱动器18对源极线SL施加电压VSS。

至此，删除电压施加动作结束。

此外，虽然所说明的是在时刻t12对选择栅极线SGS及SGD施加电压VSGE的情况，但并不限于此。对选择栅极线SGS及SGD分别施加的电压只要是使GIDL电流流通的电压即可，也可互为不同的电压。

1.2.1.2删除电压施加动作中的重整动作

使用图9对执行删除电压施加动作时施加于源极线SL及位线BL的电压VERA的产生进行说明。图9是用来说明使用实施方式的半导体存储装置1执行删除动作中的删除电压施加动作时，电压产生电路15的重整动作的图。

此外，在以下说明中，将分别从电荷泵CP1-1、CP1-2、CP1-3及CP1-4输出的电压分别称为电压VOUT1-1、VOUT1-2、VOUT1-3及VOUT1-4。另外，将分别从电荷泵CP2-1、CP2-2、CP2-3及CP2-4输出的电压分别称为电压VOUT2-1、VOUT2-2、VOUT2-3及VOUT2-4。

在执行删除电压施加动作时的重整动作中，定序器14使晶体管T1、T4、T11、T13、T15、T16、T17、T18及T19成为接通状态，使晶体管T2、T3、T5、T6、T7、T8、T9、T10、T12及T14成为断开状态。在图9中，对会成为接通状态的晶体管标注“〇”符号，对会成为断开状态的晶体管标注“×”符号。

通过以上重整动作，在电压产生电路15中，电荷泵CP1-1及CP1-2依次串联连接。电荷泵CP2-1及CP2-2相互并联连接于电荷泵CP1-2的输出端。

另外，电荷泵CP1-3及CP1-4依次串联连接。电荷泵CP2-3及CP2-4相互并联连接于电荷泵CP1-4的输出端。

电荷泵CP2-1、CP2-2、CP2-3及电荷泵CP2-4各自的输出端共通连接。

向电荷泵CP1-1的输入端输入电压VIN。电荷泵CP1-1使输入的电压VIN上升至电压VOUT1-1，并将其向电荷泵CP1-2的输入端输出。电荷泵CP1-2使输入的电压VOUT1-1上升至电压VOUT1-2，并将其向电荷泵CP2-1及CP2-2各自的输入端输出。电荷泵CP2-1及CP2-2使已输入至电荷泵CP2-1及CP2-2各自的输入端的电压VOUT1-2分别上升至电压VOUT2-1及VOUT2-2，并将其向节点N10输出。

另外，向电荷泵CP1-3的输入端输入电压VIN。电荷泵CP1-3使输入的电压VIN上升至电压VOUT1-3，并将其向电荷泵CP1-4的输入端输出。电荷泵CP1-4使输入的电压VOUT1-3上升至电压VOUT1-4，并将其向电荷泵CP2-3及CP2-4各自的输入端输出。电荷泵CP2-3及CP2-4使已输入至电荷泵CP2-3及CP2-4各自的输入端的电压VOUT1-4分别上升至电压VOUT2-3及VOUT2-4，并将其向节点N10输出。从节点N10向感测放大器模块17及源极线驱动器18输出基于电压VOUT2-1、VOUT2-2、VOUT2-3及VOUT2-4的电压VERA(VOUTH)。

以如上方式，通过定序器14的控制，对源极线SL、及作为删除动作对象的块BLK中包含的位线BL供给电压VERA。

1.2.2写入动作

其次，对本实施方式的写入动作的例子进行简单说明。

写入动作包含编程动作及写入的验证动作。编程动作是通过向电荷储存层注入电子而使阈值电压上升(或通过禁止注入而使阈值电压维持)的动作。写入的验证动作是在编程动作之后，读出数据，对存储单元晶体管MT的阈值电压是否达到了目标电压进行判定的动作。半导体存储装置1通过重复编程动作与写入的验证动作的组合，而使存储单元晶体管MT的阈值电压上升至目标电压。

在以下说明中，省略有关写入的验证动作的说明，而主要说明执行1次编程动作时的例子、及执行该编程动作时电压产生电路15所供给的电压。

1.2.2.1编程动作

使用图10对本实施方式中的编程动作进行说明。图10是表示使用实施方式的半导体存储装置执行编程动作时，各配线的电压的一例的时序图。

以下，将使存储单元晶体管MT的阈值电压上升的动作称为“‘0’编程动作”，将使存储单元晶体管MT的阈值电压维持的动作称为“‘1’编程动作”。

在图10的上段所示的位线BL的电压中，实线对应于与作为“1”编程动作对象的存储单元晶体管MT对应的位线BL(以下，记作位线BL(“1”))。虚线对应于与作为“0”编程动作对象的存储单元晶体管MT对应的位线BL(以下，记作位线BL(“0”))。

在时刻t21，感测放大器模块17对位线BL(“1”)施加电压VBL，进行BL预充电。另一方面，对位线BL(“0”)施加电压VSS。

另外，行解码器16从多个块BLK中选择任一个块BLK，进而从多个串单元SU中选择任一个串单元SU。然后，行解码器16对所选串单元SU中的选择栅极线SGD(图10中为选择SGD)施加电压VSD1。若将选择晶体管ST1的阈值电压设为Vtsg，则电压VSD1为“VBL+Vtsg”以上的电压，是使选择晶体管ST1成为接通状态的电压。另一方面，行解码器16对非选择串单元SU的选择栅极线SGD(图10中为非选择SGD)施加电压VSS，使对应的选择晶体管ST1成为断开状态。另外，行解码器16对选择栅极线SGS施加电压VSS，使选择晶体管ST2成为断开状态。

另外，源极线驱动器18对源极线SL施加电压VSL(＞VSS)。

在时刻t22，行解码器16使对选择串单元SU的选择栅极线SGD施加的电压从电压VSD1下降低至电压VSD2。电压VSD2是低于电压VSD1及电压VBL的电压，为使位线BL被施加了电压VSS的选择晶体管ST1成为接通状态，但使位线BL被施加了电压VBL的选择晶体管ST1成为断开状态的电压。因此，与位线BL(“1”)对应的NAND串NS的通道成为与位线BL及源极线SL电绝缘的浮动状态。

通过以所述方式使位线BL的电压变化，能在同一个编程动作中对每个位线BL分别设定“0”编程动作与“1”编程动作。

在时刻t23，行解码器16从选择块BLK中选择任一个字线WL，并对选择字线WL(图10中为选择WL)施加电压VPGM，对其他非选择字线WL(图10中为非选择WL)施加电压VPASS。

在与位线BL(“0”)对应的NAND串NS中，选择晶体管ST1成为接通状态。然后，连接于选择字线WL的存储单元晶体管MT的通道电位成为VSS。由此，控制栅极与通道之间的电位差(VPGM－VSS)变大，结果，电子向电荷储存层注入，存储单元晶体管MT的阈值电压上升。

在与位线BL(“1”)对应的NAND串NS中，选择晶体管ST1成为截止状态。因此，连接于选择字线WL的存储单元晶体管MT的通道成为浮动状态。之后，通过通道与字线WL等的电容耦合，通道电位上升。由此，控制栅极与通道之间的电位差变小，结果，电子几乎不会向电荷储存层注入，存储单元晶体管MT的阈值电压维持不变。

在时刻t24，行解码器16对选择字线WL及非选择字线WL施加电压VSS。至此，向电荷储存层的电荷注入结束。

在时刻t25，行解码器16对选择栅极线SGD施加电压VSS。

另外，感测放大器模块17对位线BL施加电压VSS。

另外，源极线驱动器18对源极线SL施加电压VSS。

至此，编程动作结束。

此外，图10终究只是本实施方式的编程动作的时序图的一例，对位线BL、字线WL、源极线SL、以及选择栅极线SGS及SGD分别施加的电压的大小关系未必与图10所示的电压的大小关系一致。例如，图10中是按电压VBL及VSD2为同等电压而图示的，但电压VBL及VSD2也可不同。

1.2.2.2编程动作中的重整动作

使用图11对执行编程动作时施加于字线WL的电压VPASS及VPGM的产生进行说明。图11是用来说明使用实施方式的半导体存储装置1执行写入动作中的编程动作时，电压产生电路15的重整动作的图。

在执行编程动作时的重整动作中，定序器14使晶体管T2、T3、T5、T6、T7、T8、T9、T10、T12及T14成为接通状态，使晶体管T1、T4、T11、T13、T15、T16、T17、T18及T19成为断开状态。在图11中，对会成为接通状态的晶体管标注“〇”符号，对会成为断开状态的晶体管标注“×”符号。

通过以上重整动作，在电压产生电路15中，电荷泵CP1-1、CP1-2、CP1-3及CP1-4相互并联连接。电荷泵CP1-1、CP1-2、CP1-3及CP1-4各自的输出端共通连接。

另外，在电压产生电路15中，电荷泵CP2-1、CP2-2、CP2-3及CP2-4依次串联连接。

向电荷泵CP1-1～CP1-4各自的输入端输入电压VIN。电荷泵CP1-1～CP1-4分别使输入的电压VIN上升至电压VOUT1-1～VOUT1-4，并将其向晶体管T8的第1端输出。从晶体管T8的第2端向行解码器16供给基于电压VOUT1-1～VOUT1-4的电压VPASS(VOUTL)。

另外，经由晶体管T9向电荷泵CP2-1的输入端输入电压VIN。电荷泵CP2-1使输入的电压VIN上升至电压VOUT2-1，并将其向电荷泵CP2-2的输入端输出。电荷泵CP2-2使输入的电压VOUT2-1上升至电压VOUT2-2，并将其向电荷泵CP2-3的输入端输出。电荷泵CP2-3使输入的电压VOUT2-2上升至电压VOUT2-3，并将其向电荷泵CP2-4的输入端输出。电荷泵CP2-4使输入的电压VOUT2-3上升至电压VPGM(VOUTH)，并将其向行解码器16输出。

以如上方式，通过定序器14的控制，对选择字线WL供给电压VPGM，对非选择字线WL供给电压VPASS。

1.2.3读出动作

首先，对本实施方式的读出动作的例子进行说明。此外，在以下说明中，为了简化说明，所说明的是在1次读出动作中读出1比特数据的情况。

1.2.3.1执行读出动作时各配线的电压

使用图12对执行读出动作时各配线的电压进行说明。图12是表示执行读出动作时各配线的电压的一例的时序图。

在时刻t31，行解码器16对与选择串单元SU对应的选择栅极线SGD(图12中为选择SGD)施加电压VSGD。另外，行解码器16对与非选择串单元SU对应的选择栅极线SGD(图12中为非选择SGD)施加电压VSS。另外，行解码器16对选择栅极线SGS例如施加与电压VSGD同等的电压。电压VSGD是在执行读出动作时对选择栅极线SGD及SGS施加，使对应的选择晶体管ST1及ST2成为接通状态的电压。由此，选择串单元SU的选择晶体管ST1及选择晶体管ST2成为接通状态，非选择串单元SU的选择晶体管ST1成为断开状态。

另外，行解码器16对非选择字线WL(图12中为非选择WL)施加电压VREAD，对选择字线WL(图12中为选择WL)施加电压VCGRV。电压VREAD是高于电压VCGRV的电压(VREAD＞VCGRV)。电压VREAD是在执行读出动作时对非选择字线WL施加，使对应的存储单元晶体管MT成为接通状态的电压。电压VCGRV是与作为读出动作对象的存储单元晶体管MT的阈值电压相应的电压。更具体来说，例如在作为读出动作对象的存储单元晶体管MT的阈值电压高于电压VCGRV的情况下，存储单元晶体管MT成为断开状态，在阈值电压为电压VCGRV以下的情况下，存储单元晶体管MT成为接通状态。

在时刻t32，感测放大器模块17使位线BL的电位成为电压VBL。电压VBL例如为低于电压VCGRV的电压(VCGRV＞VBL)。

在时刻t33，行解码器16对与选择字线WL及非选择字线WL、选择串单元SU及非选择串单元SU对应的选择栅极线SGD以及选择栅极线SGS施加电压VSS。

另外，感测放大器模块17对位线BL施加电压VSS。

通过以上动作，从与选择串单元SU的选择字线WL对应的存储单元晶体管MT读出数据。

此外，图12终究只是本实施方式的读出动作的时序图的一例，对位线BL、字线WL、源极线SL及选择栅极线SGD分别施加的电压的大小关系未必与图12所示的电压的大小关系一致。例如，图12中是按电压VREAD及VSGD为同等电压而图示的，但电压VREAD及VSGD也可不同。

1.2.3.2执行读出动作时对字线施加的电压的产生

使用图13对执行读出动作时施加于字线WL的电压VREAD的产生进行说明。图13是用来说明使用实施方式的半导体存储装置1执行读出动作时，电压产生电路15进行的电压VREAD的产生的图。

在执行读出动作时的重整动作中，定序器14使晶体管T2、T3、T5、T6、T7及T8成为接通状态，使晶体管T1、T4及T9～T19成为断开状态。在图13中，对会成为接通状态的晶体管标注“〇”符号，对会成为断开状态的晶体管标注“×”符号。

通过以上重整动作，在电压产生电路15中，电荷泵CP1-1、CP1-2、CP1-3及CP1-4相互并联连接。电荷泵CP1-1、CP1-2、CP1-3及CP1-4各自的输出端共通连接。

另外，电荷泵CP2-1～CP2-4与供给电压VIN的电压源、电荷泵CP1电绝缘。

向电荷泵CP1-1～CP1-4各自的输入端输入电压VIN。电荷泵CP1-1～CP1-4分别使输入的电压VIN上升至电压VOUT1-1～VOUT1-4，并将其向晶体管T8的第1端输出。从晶体管T8的第2端向行解码器16输出基于电压VOUT1-1～VOUT1-4的电压VREAD(VOUTL)。

此外，执行读出动作时，从节点N10不输出电压VOUTH。

以如上方式，通过定序器14的控制，对非选择字线WL供给电压VREAD。

1.3效果

根据本实施方式，能抑制电压产生电路15的面积增加、及电压产生电路15所消耗的电流量增加。下面对实施方式的效果进行说明。

电压产生电路15构成为，在执行读出动作及写入动作时，将电荷泵CP1与电荷泵CP2之间电切断。具体来说，向块BLK中包含的n个(例如，8个、16个、32个、48个、64个、96个、128个等)字线内的n―1个非选择字线WL供给的电压VREAD及VPASS的产生主要使用电荷泵CP1。另外，向1个选择字线WL供给的电压VPGM的产生主要使用电荷泵CP2。由此，能高效产生电压。

补充一下，电荷泵CP1由于各晶体管CT的阈值电压造成的电压下降，比起电荷泵CP2来说，高电压区域的升压增益较低，但在低电压区域具有较高的电流供给能力。所以，有利于产生如电压VREAD及VPASS般，虽然相对较低但充电对象的电容性负荷较大的电压。另一方面，电荷泵CP2通过具有比电荷泵CP1复杂的构成，虽然电流供给能力比电荷泵CP1低，但由于实质上可忽略各晶体管VtT的阈值电压造成的电压下降的影响，因此在高电压区域具有比电荷泵CP1高的升压增益。所以，有利于产生如电压VPGM般，虽然相对较高但充电对象的电容性负荷较小的电压。

根据本实施方式，电压产生电路15在读出动作及写入动作中，将电荷泵CP1及电荷泵CP2分开使用，以便产生符合各自特性的电压。由此，能抑制电压产生电路15的消耗电流量及电路面积的增加。

另外，电压产生电路15构成为，在执行删除动作时，将电荷泵CP1的输出端与电荷泵CP2的输入端之间电连接。具体来说，电压产生电路15在执行删除动作时，分别将电荷泵CP1用于低电压区域的升压，将电荷泵CP2用于高电压区域的升压，同时通过将它们组合而产生电压VERA。由此，通过将电荷泵CP1与电荷泵CP2串联连接，能在高电压区域(产生电压VERA时)，获得电荷泵CP1的高电流供给能力。因此，能供给充电对象的电容性负荷较大的高电压即电压VERA。另外，可借用写入动作及读出动作中使用的电荷泵CP1及电荷泵CP2。因此，能避免将电荷泵CP1用于高电压区域的升压的情况下有可能发生的升压增益降低。从而，能抑制电压产生电路15的消耗电流量及电路面积的增加。

另外，电压产生电路15在执行删除动作时，将电荷泵CP2-1及CP2-2各自的输入端共通连接于电荷泵CP1-2的输出端。另外，电压产生电路15在执行删除动作时，将电荷泵CP2-3及CP2-4各自的输入端共通连接于电荷泵CP1-4的输出端。通过如此将2个电荷泵CP2的输入端并联连接于1个电荷泵CP1的输出端，比起将1个电荷泵CP2连接于电荷泵CP1的输出端的情况，能获得更高的电流供给能力(能弥补电荷泵CP2的低电流供给能力)。

2其他

此外，电荷泵CP1及电荷泵CP2的构成并不限于实施方式中说明的例子。例如，作为电荷泵CP1，可使用电流供给能力比电荷泵CP2高的电荷泵。另外，作为电荷泵CP2，可使用例如在输出电压VERA以下的电压的情况下，升压增益不显著变化的电荷泵。

更具体来说，电荷泵CP1例如也可包含具有3层结构的晶体管，该3层结构具备P型衬底、嵌入在该衬底内的N型嵌入层、及形成在该嵌入层内的P型井。

在将具有3层结构的晶体管用于高电压区域的升压的情况下，为了抑制例如从N型嵌入层流向衬底之外的漏电流的产生，衬底的厚度有可能变厚。然而，衬底厚度的增加会受到随着存储容量的提高而出现的半导体存储装置1的制约，因此不优选。

根据本实施方式，在删除动作中，能将电荷泵CP1用于低电压区域的升压。因此，实质上可忽略漏电流的产生，从而能抑制衬底厚度的增加。另外，通过具有3层结构的晶体管，能抑制衬底电位面对晶体管的阈值电压造成的电压下降所受到的影响，因此电荷泵CP1的升压增益的降低得到抑制。

另外，实施方式中的电荷泵CP1及电荷泵CP2在电压产生电路15内，可分别设置在物理性上不同的区域。

另外，上文所说明的实施方式是作为例子而提出的，并未意图限定发明的范围。所述实施方式可采用其他各种形态来实施，在不脱离发明主旨的范围内可进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书中记载的发明及其均等的范围内。

[符号的说明]

1 半导体存储装置

2 存储控制器

3 存储器系统

4 主机设备

10 存储单元阵列

11 输入输出电路

12 逻辑控制电路

13 寄存器

13-1 地址寄存器

13-2 指令寄存器

14 定序器

15 电压产生电路

16 行解码器

17 感测放大器模块

18 源极线驱动器

20 CPU

21 内置存储器

22 缓冲存储器

23 NAND I/F

24 主机I/F

WL 字线

MT 存储单元晶体管

ST 选择晶体管

NS NAND串

MU 存储单元组

SU 串单元

CP1,CP1-1～CP1-4,CP2,CP2-1～CP2-4 电荷泵

T1～T19,DT1～DT5,VtT1～VtT6 晶体管

DC1～DC4,VtC1～VtC4 电容器。