存储器装置的操作方法

技术领域

本发明是有关于一种存储器装置的操作方法。

背景技术

在存储器装置中，字线的读取操作将增加相邻字线的阈值电压，这称为读取干扰(read disturbance)。

对于2D与3D NAND闪存两者，已为了不同用途而在NAND串列中使用多个虚置字线。随着阵列的尺寸与密度发展，已并入额外的虚置字线以减缓字线边缘上不期望的编程干扰。在没有虚置字线的情况中，NAND串列的边缘字线由于位在高电场的空间中，因此更会受到由富尔诺罕(Fowler-Nordheim；FN)隧穿或热载子效应造成的干扰而被影响。

此外，随着技术节点持续微缩且每个存储单元的多位的需求提高，编程击发的数量已大幅度地提升，其使得字线的存储单元晶体管几乎无法避免热载子效应与相关的读取干扰，有待进一步改善。

发明内容

本发明系有关于一种存储器装置的操作方法，用以避免热载子效应与相关的读取干扰而影响到相邻字线的读取准确度。

根据本发明的一方面，提出一种存储器装置的操作方法，存储器装置包括一P型阱区、一公共源极线、一存储器阵列、多个字线、一串列选择线、一接地选择线以及至少一位线，其中这些字线连接存储器阵列中的一存储器串，且这些字线排列于串列选择线与接地选择线之间。存储器串连接于位线与公共源极线之间，这些字线包括经编程后且不相邻的一第一字线及一第二字线，操作方法包括下列步骤。施加一读取电压至选择的一字线。施加一通过电压至未选择的字线，读取电压小于通过电压。于读取操作结束之前，预先关闭该接地选择线的一接地选择晶体管，使接地选择晶体管的栅极电压由通过电压降至一较低电平。

根据本发明的一方面，提出一种存储器装置的操作方法，存储器装置包括一串列选择线，且串列选择线具有一向下耦合的通道电位。操作方法包括下列步骤。施加一读取电压至选择的字线。施加一通过电压至未选择的字线，读取电压小于通过电压。于读取操作结束之前，预先关闭一接地选择晶体管，使接地选择晶体管的栅极电压由通过电压降至一较低电平。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1绘示依照本发明一实施例的存储器装置的示意图；

图2绘示存储器装置于读取操作期间的电压波形的示意图；

图3绘示读取操作结束之前的通道电位于该第一字线与该第二字线之间向下耦合的示意图；

图4绘示依照本发明一实施例的存储器装置的操作方法的示意图；

图5绘示依照本发明一实施例的存储器装置于读取操作期间的电压波形的示意图；

图6绘示读取操作结束之前的通道电位于第一字线与第二字线之间未发生向下耦合的示意图；及

图7绘示依照本发明另一实施例的存储器装置于读取操作期间的电压波形的示意图。

【符号说明】

100：存储器装置

101：存储器阵列

102：存储器串

T0，T1，T2：时间

WL1，WLx，WLx-1：字线

SSL：串列选择线

GSL：接地选择线

SSM：串列选择晶体管

GSM：接地选择晶体管

BL，BL1，BL2：位线

CSL：公共源极线

MC：存储器单元

Vch：通道电位

WLn：第一字线

WLn+k：第二字线

PWI：衬底(P型阱区)

Vread：读取电压

VCSL，VPWI，VBL：电压

S110-S130：步骤

具体实施方式

以下系提出实施例进行详细说明，实施例仅用以作为范例说明，并非用以限缩本发明欲保护的范围。以下是以相同/类似的符号表示相同/类似的元件做说明。

请参照图1、图2及图3，其中图1绘示依照本发明一实施例的存储器装置100的示意图，图2绘示存储器装置100于读取操作期间的电压波形的示意图，图3绘示读取操作结束之前的通道电位Vch于第一字线WLn与第二字线WLn+k之间向下耦合的示意图。

请参照图1，依照本发明的一实施例，存储器装置100具有多层的字线WL0至WLx于垂直方向上叠层。平行条状的串列选择线SSL及闲置串列选择线SSL dummy则设置在字线WLx的上方，而接地选择线GSL及闲置接地选择线GSL dummy设置在字线WL0的下方。位线BL1、BL2和串列选择线SSL/SSL dummy的交会处为串列选择晶体管(serial selectiontransistor)SSM，而位线BL1、BL2与接地选择线GSL/GSL dummy的交会处为接地选择晶体管(Ground selection transistor)GSM。位线BL1和字线WL0至WLx上的一组存储器单元(memory cell，简称MC)串联以形成一存储器串102，使得存储器串102连接于位线BL1与公共源极线CSL之间。另外，位线BL2和字线WL0至WLx上的另一组存储器单元串联以形成另一存储器串102，使得存储器串102连接于位线BL2与公共源极线CSL之间。

也就是说，存储器串102位于P型阱区与位线BL之间且包括多个存储器单元MC。存储器单元MC例如为单元单元、多位单元或三位单元等，本发明对此不加以限制。以三位单元为例，存储器单元可被编程为8种状态，分别为擦除状态、A状态、B状态、C状态、D状态、E状态、F状态、G状态。最高状态为G状态，具有最高阈值电压。其中，存储器串102中两个不相邻的存储器单元可经编程而处于G状态(最高阈值电压状态)，而其余存储器单元可处于擦除状态或较低状态(例如A状态或B状态)。如图3所示，具有较高阈值电压的第一字线WLn与第二字线WLn+k不相邻，其中n为正整数，k为大于1的正整数，例如2至10中的任一数值。在一实施例中，第一字线WLn与第二字线WLn+k之间可能形成向下耦合的通道电位Vch。

存储器串102在接收一编程操作之前，存储器串102可接收一擦除操作。擦除操作的电压例如是经由局部互连件施加至衬底(P型阱区)PWI的电压，擦除电压例如为-2V，而编程操作的电压例如是经由导线施加至一选择字线的栅极上的编程电压以及施加至一未选择字线的通过电压Vpass。通过电压Vpass小于施加至选择字线的栅极上的编程电压，例如通过电压Vpass为10V，而编程电压例如为20V。

当电子因编程操作而自位线BL注入存储器串102的一通道而流向选择字线的栅极时，电子存储在电荷捕捉层中而提高栅极的阈值电压。

接着，请参照第2及3图，选择字线可于编程后进行一读取操作或一验证操作，当读取操作或验证操作结束之前，未选择字线的通过电压Vpass斜降至一较低电平(例如0V)期间，由于不相邻的二字线WLn及WLn+k存在高阈值电压状态的单元，当选择字线放电而形成向下耦合的通道电位Vch(例如-4V)时，将导致热载子(电子e-)可轻易地经由向下耦合的通道移动至相邻字线的栅极，造成相邻字线WLn-1及/或WLn+k+1的读取干扰问题。

请参照图4、图5及图6，其中图4绘示依照本发明一实施例的存储器装置100的操作方法的示意图，图5绘示依照本发明一实施例的存储器装置100于读取操作期间的电压波形的示意图，图6分别绘示读取操作结束之前的通道电位Vch未发生向下耦合及图3中通道电位发生向下耦合(以虚线表示)的比较示意图。

操作方法包括下列步骤。在步骤S110中，施加一读取电压Vread至选择的一字线。在步骤S120中，施加一通过电压Vpass至未选择的字线，其中该读取电压Vread小于该通过电压Vpass。在步骤S130中，于读取操作结束之前该通过电压Vpass斜降至一较低电平期间，使一空穴电流由该P型阱区注入该存储器串102，以中和通道电位Vch。

接着，请参照图5及图6，使空穴电流由该P型阱区注入该存储器串102的方法例如为关闭该接地选择线GSL及GSL dummy上的一选择晶体管，使其栅极电压预先由通过电压Vpass降至0V，且P型阱区及公共源极线CSL维持在0.7V(VPWI＝VCSL＝0.7)。也就是说，维持P型阱区的电位大于第一字线WLn及第二字线WLn+k之间的通道电位Vch，因此，空穴电流可通过接地选择晶体管GSM而注入该存储器串102中，以中和向下耦合的通道电位Vch。此时，串列选择线SSL上的一选择晶体管的栅极电压仍维持在通过电压Vpass，直到读取操作结束才斜降为0V，因此，本实施例可通过将接地选择线GSL的电压于读取操作结束之前从T0至T1期间降至0V，让空穴电流由该P型阱区注入该存储器串102中，如此可避免从T1至T2期间存储器串102的一通道电位Vch于该第一字线WLn与该第二字线WLn+k之间向下耦合的情形，因而避免热载子(电子e-)可轻易地经由向下耦合的通道移动至相邻字线的栅极，造成相邻字线的读取干扰。

此外，请参照图5，位线BL于读取操作期间维持在一预充电电压(例如1.3V)，且位线BL的电压VBL于该通过电压Vpass斜降之前的T0至T1期间内从预充电电压降至一较低电平(例如0.7V)。此外，公共源极线CSL于读取操作期间维持在0.7V，且于通过电压Vpass斜降之前，公共源极线CSL耦接P型阱区以形成等电位，使P型阱区中的空穴能轻易地跨越接地选择晶体管GSM(GSL/GSL dummy)的能障而注入到存储器串102中。在本实施例中，为了使空穴能保留于存储器串102的通道中，位线BL的电压于通过电压Vpass斜降之前从T0至T1期间从预充电电压1.3V降至0.7V，使位线BL的电压与公共源极线CSL及P型阱区的电压VCSL/VPWI形成等电位，如此，可避免注入的空穴通过串列选择线SSL/SSL dummy而泄漏至位线BL。

请参照图7，其绘示依照本发明另一实施例的存储器装置100于读取操作期间的电压波形的示意图。在另一实施例中，使空穴电流由该P型阱区注入该存储器串102的方法例如为施加一负电压于该接地选择线GSL/GSL dummy上的一选择晶体管，使其栅极电压预先由通过电压Vpass降至一较低电平(例如-1V至-4V)，且P型阱区及公共源极线CSL维持在0.7V(VPWI＝VCSL＝0.7)，因此，接地选择线GSL的电压于读取操作结束之前从T0至T1期间降至更低电平(小于0V)，使得更多的空穴电流可通过接地选择晶体管GSM而注入该存储器串102中，以中和向下耦合的通道电位Vch。

此外，请参照图7，位线BL于读取操作期间维持在一预充电电压(例如1.3V)，且位线BL的电压于该通过电压Vpass斜降之前的T0至T1期间内从预充电电压降至一较低电平(例如0.7V)。此外，公共源极线CSL于读取操作期间维持在0.7V，且于通过电压Vpass斜降之前，公共源极线CSL耦接P型阱区以形成等电位，使P型阱区中的空穴能轻易地跨越接地选择晶体管GSM的能障而注入到存储器串102中。在本实施例中，为了使空穴能保留于存储器串102的通道中，位线BL的电压于通过电压Vpass斜降之前从T0至T1期间从预充电电压1.3V降至0.7V，使位线BL的电压与公共源极线CSL及P型阱区的电压VCSL/VPWI形成等电位，如此，可避免注入的空穴通过串列选择线SSL/SSL dummy而泄漏至位线BL。

在一实施例中，图4的读取操作方法可应用于正常读取操作，也可应用于编程-验证(program-verify)操作中，此皆在本发明所欲保护的范围内。在一未绘示的实施例中，存储器装置100可包括一控制器，耦接存储器阵列101(参见图1)。控制器可执行上述实施例所述的操作方法，在此不再赘述。

本发明上述实施例所述的存储器装置的操作方法，可以有效抑制相邻字线的读取干扰，以助于正确判读所输出的数据，进而增加字线的读取准确度。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。