使用多电平信号传输的高带宽存储系统

相关申请的交叉引用

本申请要求于2021年1月26日在韩国知识产权局提交的第10-2021-0010520号韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本发明构思的示例实施例涉及一种使用多电平信号传输(multilevelsignaling)的高带宽存储系统。

背景技术

高带宽存储器(HBM)包括缓冲裸片(buffer die)和堆叠在缓冲裸片上的多个存储裸片。缓冲裸片和多个存储裸片通过硅通路(TSV)和微凸块彼此电连接。

诸如图形处理单元(GPU)和HBM的逻辑芯片可以集成在硅中介件(interposer)上并实现为单个封装件。因此，可以显著减小逻辑芯片和HBM之间的距离，并且可以增加传输速度。

中介件是指当由微处理制造的半导体芯片的输入/输出焊盘之间的间隙与诸如PCB的封装基板的输入/输出焊盘之间的间隙彼此失配时，另外插置在半导体芯片和封装基板之间的微电路板。中介件具有多层布线结构以重新分布半导体芯片的输入和输出。

在多电平信号中，每个电压电平表示一个或更多个数据位。尽管与二进制信号相比，多电平信号的数据速率增加，但由于电压电平间隔窄，所以信号可能失真或丢失。

发明内容

示例实施例提供了一种高带宽存储系统，在高带宽存储系统中数字信号处理功能被安装在缓冲裸片上，并且在没有中介件的情况下使用多电平信号传输进行通信。

根据示例实施例，一种高带宽存储系统包括：主板以及耦接到所述主板的半导体封装件。所述半导体封装件包括：封装基板，所述封装基板安装在所述主板上并且包括提供通道的信号线；第一半导体装置，所述第一半导体装置安装在所述封装基板上并且包括第一物理层(PHY)电路；以及第二半导体装置，所述第二半导体装置安装在所述封装基板上并且包括第二PHY电路。所述第一半导体装置和所述第二半导体装置通过所述通道彼此交换数据信号，所述数据信号是具有M个电平的多电平信号，其中，M是大于2的自然数，并且第一PHY电路通过执行数字信号处理来补偿所述通道的失真并补偿所述通道之间的失配。

根据示例实施例，一种高带宽存储系统包括：封装基板，所述封装基板包括提供通道的信号线；至少一个第一半导体装置，所述至少一个第一半导体装置包括缓冲裸片和堆叠在所述缓冲裸片上的存储裸片；第二半导体装置，所述第二半导体装置通过所述通道与所述第一半导体装置交换数据信号；以及连接端子，所述连接端子将所述至少一个第一半导体装置和所述第二半导体装置直接连接到所述封装基板。所述数据信号是具有M个电平的多电平信号，其中，M是大于2的自然数，并且所述至少一个第一半导体装置补偿所述通道的失真并且补偿所述通道之间的失配。

根据示例实施例，一种高带宽存储系统包括：缓冲裸片，所述缓冲裸片包括发送电路和接收电路，所述发送电路和所述接收电路通过封装基板的通道与处理器交换数据信号，其中，所述数据信号是具有M个电平的多电平信号，并且M是大于2的自然数；以及存储裸片，所述存储裸片堆叠在所述缓冲裸片上并通过贯穿电极连接到所述缓冲裸片。所述缓冲裸片的所述接收电路包括：模数转换器(ADC)，所述ADC对应于所述通道，并且将通过所述通道接收的所述多电平信号转换为数字信号；第一补偿电路，所述第一补偿电路补偿所述通道的失真并补偿所述通道之间的失配；解码器，所述解码器将所述数字信号转换为二进制信号；以及驱动器，所述驱动器将所述二进制信号输出到所述贯穿电极。

附图说明

通过参照附图详细描述本发明构思的示例实施例，本发明构思的上述和其他特征将变得更加明显，在附图中：

图1是根据比较示例的高带宽存储系统的截面图；

图2是根据本发明构思的示例实施例的高带宽存储系统的截面图；

图3是根据示例实施例的存储系统的示意图；

图4和图5是示出根据示例实施例的多电平信号的图；

图6示出了根据示例实施例的半导体装置的接收电路；

图7示出了根据示例实施例的第一补偿电路；

图8示出了根据示例实施例的半导体装置的发送电路；

图9示出了根据示例实施例的第二补偿电路；

图10示出了根据示例实施例的高带宽存储系统。

具体实施方式

在下文中将参照附图更全面地描述本发明构思的示例实施例。在整个附图中，相似的附图标记可以指相似的元素。

将理解的是，这里使用术语“第一”、“第二”、“第三”等将一个元素与另一个元素区分开，并且元素不受这些术语的限制。因此，示例实施例中的“第一”元素可以在另一示例实施例中被描述为“第二”元素。

应当理解的是，除非上下文另有明确说明，否则对每个示例实施例内的特征或方面的描述通常应当被认为可用于其他示例实施例中的其他类似特征或方面。

为了易于描述，这里可以使用空间相对术语(诸如“之下”、“下方”、“下”、“下面”、“上方”、“上”等)来描述如附图中所示的一个元件或特征与其他元件或多个元件或特征的关系。还将理解的是，除了附图中描绘的取向之外，空间相对术语旨在涵盖装置在使用或操作中的不同取向。例如，如果附图中的装置被翻转，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件将被定向为在其他元件或特征“上方”。因此，示例性术语“下方”和“下面”可以涵盖上方和下方的两种取向。

将理解的是，当诸如膜、区域、层或元件的部件被称为“在”另一部件“上”，“连接到”、“结合到”或“相邻于”另一部件时，它可以直接在另一部件上，直接连接到、直接结合到或直接相邻于另一部件，或者可以存在中间部件。还将理解的是，当部件被称为在两个部件“之间”时，它可以是所述两个部件之间的唯一部件，或者也可以存在一个或更多个中间部件。还将理解的是，当部件被称为“覆盖”另一部件时，它可以是覆盖所述另一部件的唯一部件，或者一个或更多个中间部件也可以覆盖所述另一部件。用于描述部件之间的关系的其他词语应当以类似的方式解释。

在本说明书中，“通道”指用来在第一半导体装置与第二半导体装置之间交换数据的输入/输出路径，该通道也可以由半导体装置的布线层和基底的信号线提供。

图1是根据比较示例的高带宽存储系统的截面图。

参照图1，高带宽存储系统100可以包括第一半导体装置110、第二半导体装置120、中介件130、封装基板150和主板170。

第一半导体装置110可以是存储封装件。例如，第一半导体装置110可以是高带宽存储器(HBM)。第二半导体装置120可以是处理器(或主机)，诸如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、专用集成电路(ASIC)等。

第一半导体装置110可以包括多个微凸块111、缓冲裸片112以及第一存储裸片至第四存储裸片113、114、115和116。缓冲裸片112可以设置在第一半导体装置110的最下部分中。缓冲裸片112可以被称为例如逻辑裸片、基裸片(base die)等。

第一存储裸片113至第四存储裸片116可以顺序堆叠在缓冲裸片112上。缓冲裸片112以及第一存储裸片113至第四存储裸片116可以通过硅通路(TSV)112-1、113-2、114-2和115-2互连。第一存储裸片113至第四存储裸片116中的每一者可以包括存储体(bank)，每个存储体可以包括存储单元阵列，存储单元阵列包括定位在字线与位线的交叉处的存储单元。例如，存储单元可以是动态随机存取存储器(DRAM)单元等。

可以在缓冲裸片112中实现若干逻辑功能。缓冲裸片112可以包括电路区域112-2和布线层112-3。电路区域112-2可以是包括晶片(wafer)和由形成在晶片上的元件提供的电路的区域。一些电路可以构成第一物理层电路PHY1。当第一物理层电路PHY1是发送电路时，第一物理层电路PHY1可以被配置为驱动器，当第一物理层电路PHY1是接收电路时，第一物理层电路PHY1可以被配置为缓冲器。电路区域112-2可以由硅等形成。

多个TSV 112-1可以穿透缓冲裸片112。第一存储裸片113堆叠在缓冲裸片112上，缓冲裸片112可以通过多个TSV 112-1电连接到第一存储裸片113。多个第一微凸块113-1可以设置在缓冲裸片112与第一存储裸片113之间。多个第一微凸块113-1中的每一者可以包括例如镍(Ni)、铜(Cu)、锡(Sn)、铅(Pb)等。多个第一微凸块113-1中的每一者可以以半球形或凸形形状形成。多个第一微凸块113-1中的每一者可以具有几微米或几十微米的大小。

以上述方式，缓冲裸片112和多个存储裸片113至116可以通过微凸块113-1、114-1、115-1和116-1、TSV 112-1、TSV 113-2、TSV 114-2和TSV 115-2以及内部布线电路彼此电连接。

第一半导体装置110可以堆叠在中介件130上。例如，通过第一半导体装置110的微凸块111和中介件130的上焊盘131的结合，第一半导体装置110可以堆叠在中介件130上。例如，第一半导体装置110可以电连接到中介件130。

第一半导体装置110可以经由中介件130堆叠在封装基板150上。中介件130可以将第一半导体装置110电连接到封装基板150。封装基板150可以是用于封装的基板(例如，具有电路图案的印刷电路板(PCB))，但不限于此。

第二半导体装置120可以堆叠在中介件130上。例如，通过第二半导体装置120的微凸块121和中介件130的上焊盘131的结合，第二半导体装置120可以堆叠在中介件130上。第二半导体装置120可以经由中介件130堆叠在封装基板150上。中介件130可以将第二半导体装置120电连接到封装基板150。第二半导体装置120可以包括第二物理层电路PHY2。

中介件130可以包括上焊盘131、上布线层、衬底、下布线层、贯穿电极和连接端子140。衬底可以由例如硅、有机物、塑料和玻璃衬底中的任何一种形成。衬底可以具有单层或多层结构。当衬底是硅衬底时，中介件130也可以被称为硅中介件。然而，中介件130不限于此，并且中介件130可以包括例如硅、玻璃、陶瓷或塑料中的至少一种。

上焊盘131可以设置在衬底的上表面上，并且上焊盘131可以电耦接(couple)到半导体装置的微凸块。连接端子140可以设置在衬底的下表面上。当中介件130堆叠在印刷电路板(PCB)等上时，可以使用连接端子140。连接端子140可以是基于其形状或材料的凸块或焊球。上布线层可以设置在上焊盘131下方以电连接到上焊盘131，下布线层可以通过穿透衬底的至少一部分的贯穿电极连接到上布线层。连接端子140可以电连接到贯穿电极。

第一半导体装置110、第二半导体装置120、中介件130和封装基板150可以被设置为一个半导体封装件PA1，半导体封装件PA1可以通过诸如系统级封装(SIP)、多芯片封装(MCP)等技术中的一种来实现。

半导体封装件PA1可以通过封装基板150的外部连接端子160安装在主板170上。外部连接端子160可以是凸块或焊球。半导体封装件PA1可以通过外部连接端子160以球栅阵列(BGA)方法安装在主板170上，但是安装方法不限于此。

外部连接端子160的大小可以大于连接端子140的大小，连接端子140的大小可以大于微凸块111和121的大小，但不限于此。

中介件130指如下所述的微电路板：当通过微处理制造的半导体芯片的输入焊盘和输出焊盘之间的间隙与诸如PCB的封装基板150的输入焊盘和输出焊盘之间的间隙彼此失配时，另外插置在半导体芯片和封装基板之间的微电路板。硅中介件可以被实现为中介件130。利用硅中介件作为中介件130会极大地增加高带宽存储系统的制造成本。

在根据本发明构思的示例实施例的高带宽存储系统中，半导体装置可以使用由包括在不具有中介件的封装基板中的信号线提供的多个通道彼此通信。也就是说，根据示例实施例，诸如中介件130的中介件不被包括在高带宽存储系统中。因此，可以存在降低根据示例实施例的高带宽存储系统的制造成本的效果。高带宽存储系统可以使用多电平信号传输。可以使用数字信号处理功能来克服在使用包括在封装基板中的信号线进行通信时可能发生的劣化的信号完整性(SI)环境和不同通道之间的失配。

图2是根据本发明构思的示例实施例的高带宽存储系统的截面图。

聚焦于与图1的差异，不同于图1的高带宽存储系统100，在示例实施例中，图2的高带宽存储系统200不包括半导体装置210和220与封装基板250之间的中介件。半导体装置210和220可以使用连接端子230和240(例如，通用凸块、焊球等)堆叠在封装基板250上。

第一半导体装置210、第二半导体装置220和封装基板250可以被设置为单个半导体封装件PA2，半导体封装件PA2可以通过诸如系统级封装(SIP)和多芯片封装(MCP)的技术中的一种来实现。

第一半导体装置210可以包括缓冲裸片212和顺序堆叠在缓冲裸片212上的第一存储裸片至第四存储裸片213、214、215和216。缓冲裸片212可以包括电路区域212-2和布线层212-3。缓冲裸片212和第一存储裸片213至第四存储裸片216可以通过微凸块213-1、214-1、215-1和216-1、TSV 212-1、TSV 213-2、TSV 214-2和TSV 215-2以及内部布线电路彼此电连接。

半导体封装件PA2可以通过外部连接端子260安装在主板270上。外部连接端子260可以是凸块或焊球。半导体封装件PA2可以通过外部连接端子260以球栅阵列(BGA)方法安装在主板270上，但是安装方法不限于此。

封装基板250可以包括提供多个通道的信号线280，第一半导体装置210和第二半导体装置220可以通过由封装基板250的信号线提供的通道彼此通信。

第一连接端子230可以直接连接第一半导体装置210和封装基板250，第二连接端子240可以直接连接第二半导体装置220和封装基板250。第一半导体装置210可以包括第一物理层电路PHY1，第二半导体装置220可以包括第二物理层电路PHY2。

返回参照图1，对应于图1的第一半导体装置110的示例的HBM可以通过显著增加通道的数量而具有增加的带宽，半导体装置110和120通过中介件130以及微凸块111和121彼此连接，从而获得高密度互连(HDI)。

再次参照图2，半导体装置210和220可以通过连接端子230和240连接到封装基板250。连接端子230和240可以是一般的凸块或焊球。图2的连接端子230和240的大小可以大于图1的微凸块111和121的大小。因此，半导体装置210和220与封装基板250之间的连接端子230和240的数量可以小于图1的半导体装置110和120与中介件130之间的微凸块111和121的数量。因此，由图2的封装基板250的信号线提供的通道的数量可以小于由图1的中介件130的信号线提供的通道的数量。

在根据示例实施例的高带宽存储系统200中，在第一半导体装置210与第二半导体装置220之间交换的数据信号可以是具有M个电平的多电平信号，其中，M为大于2的自然数。可以基于例如脉冲振幅调制(PAM)4、PAM8、PAM16等生成多电平信号。例如，数据信号可以基于PAM4生成，并且可以是具有四个不同电平的多电平信号。在M进制PAM中，一个符号可以表示log

然而，与二进制信号相比，多电平信号具有更窄的电压电平间隔，并且可以通过由封装基板250的信号线提供的通道进行通信，而导致符号间干扰(ISI)的发生。因此，信号完整性(SI)环境可能较差。此外，在不同通道之间可能发生失配。

根据本发明构思的示例实施例的高带宽存储系统200可以通过使用数字信号处理功能来克服已经变差的SI环境和不同通道之间的失配。

图3是根据示例实施例的存储系统的示意图。

参照图3，根据示例实施例的高带宽存储系统300可以包括第一半导体装置310和第二半导体装置320。第一半导体装置310可以对应于图2的第一半导体装置210，第二半导体装置320可以对应于图2的第二半导体装置220。第一半导体装置310和第二半导体装置320可以通过由封装基板的信号线提供的通道CH来交换数据。

第一半导体装置310可以包括发送数据的第一发送电路311、接收数据的第一接收电路312以及控制第一半导体装置310的整体操作的第一核(core)电路313。第一发送电路311和第一接收电路312可以在包括在第一半导体装置310中的缓冲裸片的物理层电路中实现。

第二半导体装置320可以包括接收数据的第二接收电路321、发送数据的第二发送电路322以及控制第二半导体装置320的整体操作的第二核电路323。

在高带宽存储系统300中，第一半导体装置310和第二半导体装置320可以利用具有M个电平的多电平信号彼此交换数据，其中，M是大于2的自然数。例如，M可以是2的幂，并且可以根据要通过每个通道CH传输的数据的量来确定。

第一接收电路312可以接收并恢复从第二发送电路322发送的多电平信号。例如，第一接收电路312可以将具有M个电平的多电平信号转换为数字信号，并对数字信号执行数字信号处理功能。第一接收电路312可以将数字信号转换为二进制信号，并将转换后的二进制信号发送到多个存储裸片。

第一发送电路311可以将要发送到第二接收电路321的数据转换为多电平信号，并且可以输出转换后的信号。例如，第一发送电路311可以将二进制信号转换为具有M个电平的多电平信号，并且对多电平信号执行数字信号处理功能。第一发送电路311可以将多电平信号转换为模拟信号，并且将转换后的信号发送到封装基板的通道。

根据示例实施例的高带宽存储系统300可以在不具有中介件的情况下使用多电平信号传输进行通信。因此，可以降低高带宽存储系统300的制造成本。

根据示例实施例的高带宽存储系统300可以将数字信号处理功能安装在第一半导体装置310的缓冲裸片上。高带宽存储系统300可以使用数字信号处理功能来补偿通道CH的失真和通道CH之间的失配。

图4和图5是示出根据示例实施例的多电平信号的图。

参照图4，非归零(NRZ)信号可以是使用低信号电平(LV1)和高信号电平(LV2)来指示数字逻辑信号的“1”信息和“0”信息的二进制码。当利用NRZ信号接收数据时，可以在一个数据传输周期PR期间接收一位数据。例如，两个电平LV1和LV2中的每一者可以对应于0或1的数据位。NRZ信号可以在一个数据传输周期期间发送一个位数据。在图4中，V

参照图5，多电平信号可以具有四个电平LV1、LV2、LV3和LV4。可以基于4电平脉冲幅度调制-4(PAM-4)来生成多电平信号。当利用基于4电平脉冲幅度调制生成的多电平信号来接收数据时，可以在一个数据传输周期PR期间接收两位数据。在图5中，V

例如，当应用自然映射时，四个电平LV1至LV4可以分别顺序地对应于数据位00、01、10和11。因此，存储器件可以在一个数据传输周期PR期间接收两位(例如，数据位00、01、10和11之一)。作为另一示例，当应用格雷映射以显著降低误码率时，四个电平LV1至LV4可以分别顺序地对应于数据位00、01、11和10。在本说明书中，仅描述了当将NRZ信号转换为多电平信号时应用自然映射或格雷映射的示例。然而，本发明构思的示例实施例不限于此。

图5的多电平信号在一个数据传输周期期间可以发送的数据量是图4的NRZ信号在一个数据传输周期期间可以发送的数据量的两倍，但是具有相对窄的信号电平间隔。如果信号电平间隔窄，则当通过通道发送信号时，信号可能由于失真而丢失。

根据本发明构思的示例性实施例的高带宽存储系统可以包括数字信号处理功能。因此，可以补偿信号的失真。

图6示出了根据示例实施例的半导体装置的接收电路。

参照图6，接收电路400可以通过K个数据引脚P1至PK接收具有M个电平的多电平信号sDQ[0]至sDQ[K-1]。接收电路400将多电平信号sDQ[0]至sDQ[K-1]转换为二进制信号bDQ[0]至bDQ[N-1]，并且可以通过N个TSV引脚将二进制信号bDQ[0]至bDQ[N-1]输出到TSV(TSV1至TSVN)。K是小于N的自然数，并且满足N＝K·log

接收电路400可以包括模拟前端(AFE)410、模-数转换器(ADC)420、第一补偿电路430、解码器440和TSV驱动器450。图6中示出的部件可以被包括在第一半导体装置210的第一物理层电路PHY1中。

AFE 410可以包括与多个通道对应的多个AFE。AFE 410可以通过数据引脚P1至PK接收具有M个电平的多电平信号sDQ[0]至sDQ[K-1]。AFE 410可以放大从外部输入的衰减的模拟信号，去除噪声，并将信号恢复为接近原始信号。

ADC 420可以包括与多个通道对应的多个ADC。ADC是将模拟信号转换为数字信号的电路。ADC 420可以通过采样、量化和编码将模拟信号转换为数字信号。采样可以以恒定的采样周期提取模拟信号的值。通过对模拟信号进行采样，连续模拟信号可以表现为离散的时间信号。量化可以分几个步骤表示提取的采样信号的电平。在量化中，可以针对每个段对采样值进行分类，并利用每个段的代表值替换采样值。编码可以将属于通过量化划分的电平的值转换为二进制数。在编码中，可以为每个部分分配二进制码，并且可以将采样值转换为二进制码。

第一补偿电路430可以接收从ADC 420输出的数字信号并执行数字信号处理。例如，第一补偿电路430可以补偿通道的失真并补偿通道之间的失配。例如，第一补偿电路430可以去除数据信号的ISI现象，并且可以补偿通道间时序偏斜(timing skew)失配、通道间偏移(offset)失配、通道间增益失配以及采样时序失配。将参照图7详细描述第一补偿电路430。

解码器440可以将已经执行了数字信号处理的数字信号转换为二进制信号bDQ[0]至bDQ[N-1]。

TSV驱动器450可以通过TSV引脚将二进制信号bDQ[0]至bDQ[N-1]分配到TSV TSV1至TSVN。二进制信号bDQ[0]至bDQ[N-1]可以通过TSV TSV1至TSVN发送到多个存储裸片。

根据示例实施例，接收电路400可以通过TSV引脚将多电平信号sDQ[0]至sDQ[K-1]输出到TSV TSV1至TSVN，而不将多电平信号sDQ[0]至sDQ[K-1]转换为二进制数据。在这种情况下，在示例实施例中，接收电路400不包括解码器440。

图7示出了根据示例实施例的第一补偿电路。

参照图7，第一补偿电路430可以包括均衡器431、第一失配补偿电路432以及时钟和数据恢复(CDR)电路433。

均衡器431可以将在发送信号的过程中失真的信号恢复为其原始形状。信号线的电阻分量和发送/接收端的输入电容可以引起数据信号中的ISI现象，均衡器431可以去除数据信号的ISI现象。

均衡器431可以被实现为模拟电路或数字电路。例如，连续时间线性均衡器(CTLE)可以被实现为模拟电路，并且前馈均衡器(FFE)可以被实现为数字电路。判决反馈均衡器(DFE)可以被实现为模拟电路或数字电路。

第一失配补偿电路432可以补偿通道之间的时序偏斜失配、通道之间的偏移失配和通道之间的增益失配。

增益失配和偏移失配可以由ADC的半导体工艺分布的差异引起。增益失配可以指ADC中包括的放大器的增益彼此不同。增益失配会导致信号幅度的差异。偏移失配可以指ADC中包括的放大器的偏移电压彼此不同。偏移失配会导致信号的平均电平的差异。

通道之间的时序偏斜失配可以指通道之间的物理长度彼此不同。通道之间的时序偏斜失配会导致信号到达ADC的时间的差异。因此，可以通过补偿到达ADC的信号之间的时序偏斜来补偿通道之间的时序偏斜失配。

CDR电路433可以补偿通道之间的采样时序失配。CDR电路433可以是使用从第一失配补偿电路432接收的信号和内部时钟信号来恢复数据以及与数据同步的时钟的电路。CDR电路633可以将与数据同步的时钟输出到ADC。可以基于与数据同步的时钟来调整ADC的采样周期。

根据示例实施例，当在存储器中使用诸如DQS信号的单独的选通信号时，如上所述的失配补偿电路的功能也可以应用于选通信号。

图8示出了根据示例实施例的半导体装置的发送电路。

参照图8，发送电路500可以通过N个TSV TSV1至TSVN从存储裸片接收二进制信号bDQ[0]至bDQ[N-1]。发送电路500可以将二进制信号bDQ[0]至bDQ[N-1]转换为具有M个电平的多电平信号sDQ[0]至sDQ[K-1]，并且可以通过K个数据引脚P1至PK输出多电平信号sDQ[0]至sDQ[K-1]。图8中示出的部件可以被包括在第一半导体装置210的第一物理层电路PHY1中。

发送电路500可以包括TSV缓冲器510、编码器520、第二补偿电路530、数模转换器(DAC)540和驱动器550。

TSV缓冲器510可以通过N个TSV TSV1至TSVN从存储裸片接收二进制信号bDQ[0]至bDQ[N-1]，并且可以缓存二进制信号bDQ[0]至bDQ[N-1]，且可以将缓存的信号输出到编码器520。

编码器520可以将二进制信号bDQ[0]至bDQ[N-1]转换为具有M个电平的多电平信号。

第二补偿电路530可以接收多电平信号并执行数字信号处理。例如，第二补偿电路530可以补偿要发送数据的通道的失真，并且可以补偿通道之间的时序偏斜失配、通道之间的偏移失配和通道之间的增益失配。将参照图9详细描述第二补偿电路530。

DAC 540可以包括与多个通道对应的多个DAC。DAC 540可以将数字信号转换为模拟信号。

驱动器550可以包括多个驱动器DRV，并且可以通过K个数据引脚P1至PK将二进制信号sDQ[0]至sDQ[K-1]发送到封装基板的通道。

数据引脚P1至PK可以连接到安装在封装基板上的凸块。

根据示例实施例，发送电路500可以通过数据引脚P1至PK将多电平信号sDQ[0]至sDQ[K-1]发送到封装基板的通道。在这种情况下，在示例实施例中，发送电路500不包括编码器520。

图9示出了根据示例实施例的第二补偿电路。

参照图9，第二补偿电路530可以包括预编码电路531、传输滤波器532和第二失配补偿电路533。

预编码电路531可以使用预编码矩阵对数据进行编码。预编码指通过使用预编码矩阵对要发送的数据进行编码，来将数据模式(pattern)改变为另一模式。例如，当在数据中存在太多的“1”、太多的“0”或者太多的“1”和“0”切换时，预编码电路531可以将数据模式改变为另一模式。

例如，可以使用诸如数据总线反转(DBI)的数据编码方法。DBI是通过针对其中交替信号传输状态之间消耗的功率不对称的系统选择性地反转数据总线来降低DC功耗的I/O信号传输技术。当数据位被反转时，可以设置被称为DBI位的指示数据位被反转的附加信号。通过发送预编码的数据，可以增加数据传输的可靠性。

传输滤波器532可以基于通道状态信息预先补偿数据，并且可以传输数据。例如，传输滤波器532可以是有限脉冲响应(FIR)滤波器。

第二失配补偿电路533可以补偿要发送数据信号的通道之间的时序偏斜失配、通道之间的偏移失配以及通道之间的增益失配。除了一些差异之外，发送电路的第二失配补偿电路533可以以与接收电路的第一失配补偿电路类似的原理进行操作。

例如，在通道之间的时序偏斜失配的情况下，接收电路的第一失配补偿电路均匀地匹配已经在数据信号之间发生的时序偏斜，而发送电路的第二失配补偿电路533预先人为地施加时序偏斜，使得接收电路可以同时接收数据信号。

图10示出了根据示例实施例的高带宽存储系统。

参照图10，高带宽存储系统600可以包括多个HBM 610、处理器620、封装基板630和主板640。多个HBM 610可以对应于参照图2至图9描述的第一半导体装置。处理器620可以对应于CPU、GPU等。多个HBM 610、处理器620和封装基板630可以被设置为单个半导体封装件PA。半导体封装件PA可以通过外部连接端子安装在主板640上。

多个HBM 610和处理器620可以通过由封装基板630的信号线提供的通道彼此通信。例如，多个HBM 610和处理器620可以在没有中介件的情况下使用多电平信号传输进行通信。因此，可以降低高带宽存储系统600的制造成本。可以使用数字信号处理功能来防止或减少在使用封装基板630的信号线时可能发生的较差的SI环境以及不同通道之间的失配。数字信号处理功能可以在HBM 610的缓冲裸片中实现。

如上所述，根据示例实施例，由于存储系统包括数字信号处理功能，因此存在克服在通过形成在不具有中介件的封装基板上的布线执行通信时发生的较差的信号完整性(SI)环境和不同通道之间的失配的效果。

虽然已经参照本发明构思的示例实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。