半导体装置、显示装置以及电子设备

技术领域

本发明的一个方式涉及一种半导体装置。本发明的一个方式涉及一种显示装置。本发明的一个方式涉及一种显示装置的驱动电路。本发明的一个方式涉及一种电子设备。

注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、显示装置、发光装置、蓄电装置、存储装置、电子设备、照明装置、输入装置、输入输出装置、这些装置的驱动方法或这些装置的制造方法。半导体装置是指能够通过利用半导体特性而工作的所有装置。

背景技术

显示装置应用于智能手机等便携式信息终端、电视装置等各种设备。近年来，使用显示装置的设备被要求提高屏幕占有率，为此显示装置需要使显示部之外的区域变窄(窄边框化)。另外，为了满足上述需求，在与像素部相同的衬底上形成驱动电路的一部分或全部的系统整合型面板(system-on-panel)是有效的。在使用系统整合型面板的情况下，以相同工序形成设置在驱动电路中的晶体管和设置在像素部中的晶体管是优选的，因为可以减少制造面板所需的成本。专利文献1及专利文献2公开了由单极性晶体管构成用于显示装置的驱动电路的反相器及移位寄存器等各种电路的技术。

[先行技术文献]

[专利文献]

[专利文献1]日本专利申请公开第2001-325798号公报

[专利文献2]日本专利申请公开第2010-277652号公报

发明内容

发明所要解决的技术问题

用于显示装置的驱动电路的输出脉冲信号的时序电路在发生构成时序电路的晶体管的电特性变动时，尤其在发生阈值电压的变动时，发生不能够输出所希望的信号等不良现象。其结果，有不能够显示图像的担忧。

本发明的一个方式的目的之一是提供一种可靠性高的半导体装置、显示装置或电子设备。本发明的一个方式的目的之一是提供一种能够实现显示装置的窄边框化的半导体装置、显示装置或电子设备。本发明的一个方式的目的之一是提供一种可靠性高并能够以低成本制造的半导体装置、显示装置或电子设备。本发明的一个方式的目的之一是提供一种具有新颖结构的半导体装置、显示装置或电子设备。本发明的一个方式的目的之一是至少减轻先行技术的问题中的至少一个。

注意，这些目的的记载不妨碍其他目的的存在。注意，本发明的一个方式并不需要实现所有上述目的。此外，可以从说明书、附图、权利要求书等的记载抽取上述以外的目的。

解决技术问题的手段

本发明的一个方式是一种半导体装置，包括第一至第三晶体管、第一电容器以及第一至第五布线。第一晶体管的源极和漏极中的一个与第一布线电连接，源极和漏极中的另一个与第二晶体管的栅极及第一电容器的一个电极电连接，栅极与第三布线电连接。第二晶体管的源极和漏极中的一个与第四布线电连接，源极和漏极中的另一个与第一电容器的另一个电极及第三晶体管的源极和漏极中的一个电连接。第三晶体管的源极和漏极中的另一个与第五布线电连接，栅极与第二布线电连接。第一布线被供应第一信号，第二布线被供应使第一信号反转的第二信号。第四布线被供应第一脉冲信号。第五布线被供应第一电位。第三布线被供应第二脉冲信号。第一脉冲信号为时钟信号，第二脉冲信号为占空比为55％以下的信号。

另外，本发明的另一个方式是一种半导体装置，包括控制电路、第一至第三晶体管、第一电容器以及第一至第五布线。第一晶体管的源极和漏极中的一个与第一布线电连接，源极和漏极中的另一个与第二晶体管的栅极及第一电容器的一个电极电连接，栅极与第三布线电连接。第二晶体管的源极和漏极中的一个与第四布线电连接，源极和漏极中的另一个与第一电容器的另一个电极及第三晶体管的源极和漏极中的一个电连接。第三晶体管的源极和漏极中的另一个与第五布线电连接，栅极与第二布线电连接。控制电路向第一布线输出第一信号且向第二布线输出使第一信号反转的第二信号。第四布线被供应第一脉冲信号。第五布线被供应第一电位。第三布线被供应第二脉冲信号。第一脉冲信号为时钟信号，第二脉冲信号为占空比为55％以下的信号。

另外，上述半导体装置优选还包括输出第二脉冲信号的信号生成电路。此时，优选的是，信号生成电路和控制电路被供应第三脉冲信号。并且，第三脉冲信号优选为占空比为1％以下的信号。

另外，在上述半导体装置中，第二脉冲信号优选为占空比为1％以下的信号。

另外，在上述半导体装置中，信号生成电路优选包括第四晶体管、第五晶体管以及第二电容器。此时，向第四晶体管的源极和漏极中的一个供应高于第一电位的第二电位，源极和漏极中的另一个与第三布线、第五晶体管的源极和漏极中的一个及第二电容器的一个电极电连接。另外，第五晶体管的源极和漏极中的另一个被供应第一电位。另外，第二电容器的另一个电极被供应第一电位。并且，第四晶体管的栅极被供应第三脉冲信号，第五晶体管的栅极被供应第四脉冲信号。此时，第四脉冲信号优选为占空比为1％以下的信号。

另外，在上述半导体装置中，第二脉冲信号优选被供应到第三布线及控制电路。

另外，在上述半导体装置中，第一晶体管优选包括第一半导体层以及隔着第一半导体层彼此重叠的第一栅极及第二栅极。此时，优选的是，第一栅极与第二栅极电连接。

另外，在上述半导体装置中，第三晶体管优选包括第二半导体层以及隔着第二半导体层彼此重叠的第三栅极及第四栅极。此时，优选的是，第三栅极和第四栅极中的一个与第二布线电连接，并且第三栅极和第四栅极中的另一个与第五布线电连接。

另外，在上述半导体装置中，第四栅极优选位于第二半导体层的下侧。此时，优选的是，第三栅极与第二布线电连接，并且第四栅极与第五布线电连接。

另外，本发明的一个方式是一种显示装置，包括上述半导体装置中的任意个以及像素。像素包括显示元件以及第六晶体管。第六晶体管优选设置在与第一晶体管、第二晶体管及第三晶体管相同的面上。

另外，在上述显示装置中，显示元件优选为液晶元件或发光元件。

另外，本发明的一个方式是一种电子设备，包括上述显示装置中的任意个、以及天线、电池、外壳、照相机、扬声器、麦克风、触摸传感器和操作按钮中的至少一个。

发明效果

根据本发明的一个方式，可以提供一种可靠性高的半导体装置、显示装置或电子设备。另外，可以提供一种能够实现显示装置的窄边框化的半导体装置、显示装置或电子设备。另外，可以提供一种可靠性高并能够以低成本制造的半导体装置、显示装置或电子设备。另外，可以提供一种具有新颖结构的半导体装置、显示装置或电子设备。另外，可以至少减轻先行技术的问题中的至少一个。

注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。此外，可以从说明书、附图、权利要求书等的记载抽取上述以外的效果。

附图说明

图1是示出时序电路的结构例子的图。

图2A是示出时序电路的结构例子的图。图2B是时序图。

图3A至图3C是示出时序电路的结构例子的图。

图4A及图4B是示出时序电路的结构例子的图。

图5A及图5B是示出时序电路的结构例子的图。

图6是示出时序电路的结构例子的图。

图7是时序图。

图8A是示出时序电路的结构例子的图。图8B是移位寄存器的电路图。图8C是时序图。

图9是示出信号生成电路的结构例子的图。

图10是示出时序电路的结构例子的图。

图11是时序图。

图12A是示出时序电路的结构例子的图。图12B是移位寄存器的电路图。图12C是时序图。

图13A至图13C是示出晶体管的结构例子的图。

图14A至图14C是示出晶体管的结构例子的图。

图15A至图15C是示出晶体管及电容器的结构例子的图。

图16是示出晶体管及电容器的结构例子的图。

图17A至图17F是说明晶体管的制造方法的图。

图18A至图18D是说明晶体管的制造方法的图。

图19A至图19C是示出晶体管的结构例子的图。

图20A是显示装置的方框图。图20B及图20C是像素电路的电路图。

图21A、图21C及图21D是像素电路的电路图。图21B是时序图。

图22A及图22B是示出显示模块的结构例子的图。

图23A及图23B是示出电子设备的结构例子的图。

图24A至图24E是示出电子设备的结构例子的图。

图25A至图25G是示出电子设备的结构例子的图。

图26A至图26D是示出电子设备的结构例子的图。

具体实施方式

以下，参照附图对实施方式进行说明。但是，实施方式可以以多个不同方式来实施，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。

注意，在以下说明的发明的结构中，在不同的附图之间共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。

注意，在本说明书所说明的各个附图中，有时为了明确起见，夸大表示各构成要素的大小、层的厚度、区域。因此，本发明并不局限于附图中的尺寸。

在本说明书等中使用的“第一”、“第二”等序数词是为了避免构成要素的混淆而附记的，而不是为了在数目方面上进行限定的。

晶体管是半导体元件的一种，并且可以进行电流或电压的放大及控制导通或非导通的开关工作等。本说明书中的晶体管包括IGFET(Insulated Gate Field EffectTransistor：绝缘栅场效应晶体管)和薄膜晶体管(TFT：Thin Film Transistor)。

另外，在使用极性不同的晶体管的情况或电路工作的电流方向变化的情况等下，“源极”及“漏极”的功能有时被互相调换。因此，在本说明书等中，可以互相调换使用“源极”和“漏极”。

在本说明书等中，“电连接”包括通过“具有某种电作用的元件”连接的情况。在此，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻器、线圈、电容器、其他具有各种功能的元件等。

在本说明书等中，显示装置的一个方式的显示面板是指能够在显示面显示(输出)图像等的面板。因此，显示面板是输出装置的一个方式。

另外，在本说明书等中，有时将在显示面板的衬底上安装有例如FPC(FlexiblePrinted Circuit：柔性印刷电路)或TCP(Tape Carrier Package：载带封装)等连接器的结构或在衬底上以COG(Chip On Glass：玻璃覆晶封装)方式等直接安装IC(集成电路)的结构称为显示面板模块或显示模块，或者也简称为显示面板等。

(实施方式1)

在本实施方式中，说明本发明的一个方式的半导体装置的结构例子。

[结构例子1]

〔结构例子1-1〕

图1示出本发明的一个方式的时序电路10的结构例子。时序电路10包括电路11和电路12。电路11和电路12通过布线15a及布线15b电连接。电路12也可以被称为控制电路。

注意，下面，除非特别叙述，有时将供应到时序电路10的信号或电位中的高电位及低电位分别设定为电位VDD及电位VSS而进行说明。

电路12具有根据信号LIN的电位及信号RIN的电位向布线15a及布线15b分别输出第一信号及第二信号的功能。在此，第二信号为使第一信号反转的信号。就是说，当第一信号及第二信号各自具有高电位和低电位的两种电位的情况下，在从电路12向布线15a输出高电位时向布线15b输出低电位，在从电路12向布线15a输出低电位时向布线15b输出高电位。

电路11包括晶体管21、晶体管22、晶体管23及电容器C1。晶体管21、晶体管22及晶体管23各自为n沟道型晶体管。作为形成有沟道的半导体，晶体管21、晶体管22及晶体管23可以适当地使用表示半导体特性的金属氧化物(以下也称为氧化物半导体)。此外，不局限于氧化物半导体，可以使用硅(单晶硅、多晶硅或者非晶硅)、锗等的半导体，也可以使用化合物半导体。

晶体管23的栅极与被供应信号BDG的布线电连接，其源极和漏极中的一个与布线15a电连接，其源极和漏极中的另一个与晶体管22的栅极及电容器C1的一个电极电连接。晶体管22的源极和漏极中的一个与被供应信号CLK的布线电连接，其源极和漏极中的另一个与电容器C1的另一个电极、晶体管21的源极和漏极中的一个电连接。晶体管21的栅极与布线15b电连接，其源极和漏极中的另一个与被供应电位VSS(也称为第一电位)的布线电连接。另外，晶体管21的源极和漏极中的一个、晶体管22的源极和漏极中的另一个以及电容器C1的另一个电极与输出端子OUT电连接。注意，输出端子OUT为被供应来自电路11的输出电位的部分，也可以为布线的一部分或电极的一部分。

晶体管22的源极和漏极中的一个被输入时钟信号作为信号CLK。该时钟信号可以适当地使用占空比(在信号的一周期的期间中处于高平电位(高电位)的期间的比率)为45％以上且55％以下的信号。更优选的是，作为时钟信号可以使用占空比为50％的信号。注意，时钟信号的占空比不局限于此，可以根据驱动方法适当地改变。

在本说明书等中，时钟信号是指反复地成为高电位和低电位且电位上升时与下一个电位上升时的时间间隔或者电位下降时与下一个电位下降时的时间间隔为固定的信号。另外，在本说明书等中，脉冲信号是指随着时间电位变化的信号。另外，脉冲信号包含电位周期性地变化的信号。例如，脉冲信号包含矩形波、三角形波、锯形波、正弦波等电位周期性地变化的信号。因此，也可以说时钟信号为脉冲信号的一个方式。

信号CLK为交替地被供应高电位和低电位的信号。此时，信号CLK的低电位优选为与电位VSS相同的电位。此外，也可以采用向晶体管22的源极和漏极中的一个供应高电位(例如电位VDD)代替信号CLK的结构。

另外，供应到晶体管23的栅极的信号BDG为具有周期性的脉冲信号。此时，信号BDG的占空比越低越好。例如，信号BDG可以使用占空比为60％以下、优选为55％以下、更优选为50％以下、进一步优选为10％以下、更进一步优选为5％以下、还进一步优选为1％以下的脉冲信号。信号BDG的占空比的下限值越小越好，大于0％即可。

通过晶体管23的栅极被供应占空比较低的脉冲信号，能够抑制晶体管23的阈值电压变动。在此，例如，当采用晶体管23的栅极被供应一直为高电位的恒定电位(即，也可以说是占空比为100％的信号)的结构时，由于晶体管23的阈值电压容易向正方向漂移，因此有不能够从时序电路10输出所期望的信号的担忧。另一方面，在本发明的一个方式中，由于晶体管23的栅极被供应占空比低的信号BDG，因此晶体管23的电特性变动得到抑制，其结果是，可以实现可靠性高的时序电路10。

在此，信号BDG优选为使用用来驱动电路12的信号而生成的信号。此外，信号BDG优选兼作用来驱动电路12的信号。由此，不需要在时序电路10的外部还设置生成信号BDG的电路，所以可以简化使用时序电路10的设备的结构。

说明时序电路10的工作。在布线15a和布线15b分别被供应高电位和低电位而信号BDG成为高电位时，晶体管23及晶体管22成为导通状态(开启状态)，晶体管21成为非导通状态(关闭状态)。此时，输出端子OUT及被供应信号CLK的布线成为导通状态。

在电路11中，输出端子OUT与晶体管22的栅极通过电容器C1电连接，因此随着通过自举效应上升输出端子OUT的电位，而上升晶体管22的栅极电位。在此，在不包括电容器C1的情况下，从信号CLK的高电位减去晶体管22的阈值电压的电位被输出到输出端子OUT中。但是，通过包括电容器C1，晶体管22的栅极电位上升到接近电位VDD的两倍的电位(例如，接近电位VDD与电位VSS之差的两倍的电位)，所以可以向输出端子OUT输出信号CLK的高电位(例如电位VDD)而不受到晶体管22的阈值电压的影响。由此，可以在不增加电源电位的种类的同时实现输出性能高的时序电路10。

另外，由于作为信号BDG供应高电位而晶体管23处于开启状态，因此在布线15a被供应高电位时，高电位通过晶体管23被供应到晶体管22的栅极。此时，在供应到布线15a的高电位与信号BDG的高电位相等(例如都是电位VDD)的情况下，晶体管22的栅极被供应从电位VDD减去晶体管23的阈值电压的电位。然后，信号CLK从低电位变为高电位，通过自举效应上升晶体管22的栅极的电位(晶体管23的源极和漏极中的另一个电位)。在此，因为在晶体管23的源极和漏极中的另一个电位超过电位VDD时晶体管23变为关闭状态，所以晶体管22的栅极与布线15a成为电分离状态，而晶体管22的栅极成为浮动状态。此外，由于布线15a的电位不再从电路12的输出电位(VDD)上升，因此可以防止电路12内的晶体管等通过布线15a被供应高于输出电位的电位。由此，可以提高时序电路10的可靠性。

另一方面，在布线15a和布线15b分别被供应低电位和高电位时，低电位通过晶体管23被供应到晶体管22的栅极，晶体管22成为关闭状态。此外，晶体管21成为开启状态。此时，输出端子OUT及被供应电位VSS的布线成为导通状态，输出端子OUT被输出电位VSS。然后，优选的是，使信号BDG从高电位变为低电位而使晶体管23成为关闭状态。

图2A示出图1所示的时序电路10的更详细结构例子。时序电路10所包括的电路12包括晶体管31、晶体管32、晶体管33以及晶体管34。晶体管31至晶体管34优选使用上述n沟道型晶体管。尤其优选使用将氧化物半导体用于形成有沟道的半导体的晶体管。

根据信号LIN的电位选择晶体管31和晶体管34的导通或非导通。根据信号RIN的电位选择晶体管33和晶体管32的导通或非导通。

在信号LIN为高电位且信号RIN为低电位时，晶体管31成为开启状态且晶体管33成为关闭状态，由此被供应电位VDD的布线与布线15a电连接。另外，晶体管34成为开启状态且晶体管32成为关闭状态，由此被供应电位VSS的布线与布线15b电连接。另一方面，在信号LIN为低电位且信号RIN为高电位时，晶体管31成为关闭状态且晶体管33成为开启状态，由此被供应电位VSS的布线与布线15a电连接。另外，晶体管34成为关闭状态且晶体管32成为开启状态，由此被供应电位VDD的布线与布线15b电连接。

在时序电路10中，当信号LIN为高电位且信号RIN为低电位时，布线15a成为高电位且布线15b成为低电位，由此输出端子OUT被输出信号CLK的电位。另一方面，当信号LIN为低电位且信号RIN为高电位时，布线15a成为低电位且布线15b成为高电位，由此输出端子OUT与被供应电位VSS的布线电连接。

通过使输入到时序电路10中的信号LIN和信号RIN的电位交替地变为高电位和低电位而使信号CLK和信号LIN同步，时序电路10的输出端子OUT被输出脉冲状输出信号。通过将供应到时序电路10的输出端子OUT中的输出信号供应到连接于多个像素的布线(例如扫描线)等，可以将时序电路10用作栅极驱动电路的一部分。

图2B是示出图2A所示的时序电路10的驱动方法的一个例子的时序图。图2B示意性地示出信号LIN、信号RIN、信号BDG、信号CLK、节点N及输出端子OUT的电位的时间变化。在此，节点N对应于连接有晶体管22的栅极的节点(参照图2A)。

在时刻T1，信号LIN及信号BDG成为高电位，信号RIN及信号CLK成为低电位。在期间T1-T2，高电位从电路12被输出到布线15a中而晶体管23处于开启状态，节点N的电位上升到从布线15a的电位降低相当于晶体管23的阈值电压的电位。

接着，在时刻T2，信号LIN成为低电位，信号CLK成为高电位。此时，因为电路12的晶体管31至晶体管34都成为关闭状态，所以布线15a成为电浮动状态。因此，在期间T2-T3，信号CLK成为高平电位，由此节点N的电位上升。在晶体管23的栅极电位与节点N的电位之差到达晶体管23的阈值电压时，晶体管23成为关闭状态，节点N成为电浮动状态。另外，晶体管23的栅极电位上升，由此输出端子OUT被供应信号CLK的高电位。

接着，在时刻T3，信号RIN成为高电位，信号CLK成为低电位。在期间T3-T4，高电位从电路12被输出到布线15b中而晶体管21成为开启状态。另一方面，布线15a被输出低电位且晶体管23处于开启状态，由此晶体管22成为关闭状态。由此，输出端子OUT被供应电位VSS。

接着，在时刻T4，信号BDG成为低电位，而晶体管23成为关闭状态。

以上是时序电路10的工作方法的一个例子的说明。

在此，说明施加到晶体管23的电压应力。在此为了便于说明，将高电位设定为电位VDD，将低电位设定为电位VSS。

在时刻T1，当晶体管23的栅极被供应电位VDD且布线15a一侧的电极被供应电位VDD时，晶体管23的节点N一侧的电极成为源极。接着，假设在时刻T2，信号CLK从电位VSS变为电位VDD且节点N的电位上升到电位VDD-电位VSS的两倍电位。此时，布线15a处于电浮动状态而依然处于电位VDD，因此晶体管23的源极和漏极相互调换，而与布线15a连接的电极成为源极。另外，在时刻T3，当布线15a被供应电位VSS而降低节点N的电位时，晶体管23的布线15a一侧的电极也被用作源极。如此，可以将在电路工作中调换源极和漏极的功能的晶体管称为双向晶体管(bi-direction transistor)。

在期间T1-T2，供应到晶体管23的栅极与源极间的电压(电位差)最大为VDD-VSS。但是，由于随着节点N的电位上升而供应到晶体管23的源极与漏极间的电压急剧降低，因此电压应力即时被缓和。另外，在期间T2-T3，晶体管23的栅极与源极间几乎不产生电位差。此外，在期间T3-T4，晶体管23的栅极与源极间的电压成为VDD-VSS。另外，在时刻T4之后，不对晶体管23施加电压应力。从此可知，在布线15a被供应低电位且信号BDG处于高电位时应力被施加到晶体管23中的栅极与源极间。由此，通过在布线15a被供应低电位的期间尽可能缩短信号BDG成为高电位的期间，可以降低施加到晶体管23中的电压应力而抑制阈值电压的变动。

在此，时序电路10可以被用作显示装置的驱动电路。尤其是，可以适当地被用作扫描线驱动电路。此时，在使输出端子OUT连接与显示装置的多个像素连接的扫描线的情况下，比起信号CLK等来，从时序电路10输出到输出端子OUT中的输出信号的占空比极小。另外，输出到布线15a的电位处于低电位的期间比处于高电位的期间长得多。因此，当采用晶体管23的栅极被供应高电位的恒定电位的结构时，晶体管23的栅极与源极间被施加电压应力的期间变得极长，由此容易发生晶体管23的阈值电压的变动。但是，本发明的一个方式因为晶体管23的栅极不被供应恒定电位而被供应占空比小的脉冲信号的信号BDG，因此可以适当地抑制晶体管23的阈值电压的变动。尤其是，信号BDG优选使用脉冲信号，该脉冲信号只在时序电路10向输出端子OUT输出信号的工作期间(例如，图2B中的期间T1-T4)成为高电位而在其他期间一直处于低电位。由此，因为可以将信号BDG的占空比降低到1％以下，优选降低到0.5％以下，更优选降低到0.1％以下，所以可以对时序电路10附加非常高可靠性，进而还可以对使用时序电路10的半导体装置、显示装置及电子设备附加非常高可靠性。

另外，在时序电路10被用作显示装置的驱动电路时，优选将显示装置的像素所包括的晶体管以及构成时序电路10的晶体管(晶体管21、晶体管22及晶体管23等)设置在同一衬底上。尤其是，优选以相同工序制造设置在像素中的晶体管以及构成时序电路10的晶体管。

〔结构例子1-2〕

图3A示出包括其部分结构与图2A不同的电路11的时序电路10a的结构例子。

电路11所包括的晶体管21包括一对栅极(下面称为第一栅极及第二栅极)。在晶体管21中，第一栅极与布线15b电连接，第二栅极与晶体管21的源极和漏极中的另一个及被供应电位VSS的布线电连接，源极和漏极中的一个与晶体管22的源极和漏极中的另一个及电容器C1的另一个电极电连接。

在此，当将时序电路10a用于显示装置的驱动电路时，如上所述，比起信号CLK等来，从时序电路10a输出到输出端子OUT中的输出信号的占空比极小。此时，晶体管21处于开启状态的期间比处于关闭状态的期间长得多。就是说，晶体管21的第一栅极被供应高电位的期间比该晶体管21的第一栅极被供应低电位的期间长得多。由此，与晶体管22相比，晶体管21的阈值电压容易发生变动。具体而言，与晶体管22相比，晶体管21的阈值电压容易向正方向漂移。

于是，本发明的一个方式采用晶体管21包括隔着半导体层彼此重叠的一对栅极的结构。再者，采用使一个栅极与被供应低电位的布线(被供应电位VSS的布线)电连接的结构。换言之，晶体管21也可以说具有一个栅极与源极彼此电连接的结构。通过采用这种结构，可以适当地抑制晶体管21的阈值电压向正方向漂移。因此，可以提高时序电路10a的可靠性，进而还可以提高使用时序电路10a的半导体装置、显示装置及电子设备等的可靠性。

另外，通过使晶体管21具有一个栅极与源极电连接的结构，也可以适当地防止阈值电压成为负的值。也就是说，容易使晶体管21处于常关闭特性。当晶体管21具有常开启特性的情况下，在晶体管21的另一个栅极和源极的电压为0V时产生源极与漏极间的泄漏电流，由此不能够保持输出端子OUT的电位。因此，为了使晶体管21成为关闭状态，需要向晶体管21的另一个栅极供应低于电位VSS的电位，并且需要多个电源。另一方面，本发明的一个方式的晶体管21可以稳定地实现常关闭特性，从而可以不增加电源电位的种类而实现输出性能高的时序电路10a。

另外，通过使晶体管21具有一个栅极与源极电连接的结构，发挥提高饱和性的效果。由此易于设计电路11，可以使电路11稳定地工作。

如此，在时序电路10a中，作为施加电压应力的期间极长的晶体管21使用一个栅极与源极连接的晶体管，向被用作双向晶体管的晶体管23的栅极供应占空比小的脉冲信号。由此，在构成电路11的三个晶体管中都能够抑制阈值电压的变动。其结果是，可以实现具备高输出性能和高可靠性的时序电路10a。

〔结构例子1-3〕

图3B示出时序电路10b的结构例子。在时序电路10b中，将包括一对栅极且一个栅极与源极电连接的晶体管用于电路12所包括的晶体管33。

与电路11中的晶体管21同样，晶体管33是时序电路10b的工作时处于开启状态的期间极长的晶体管。因此，通过使晶体管33具有与晶体管21相同结构，阈值电压的变动得到抑制，可以提高时序电路10b的可靠性。

〔结构例子1-4〕

图3C示出时序电路10c的结构例子。

在时序电路10c中，将包括一对栅极且一个栅极与源极连接的晶体管不仅用于电路12所包括的晶体管33，还用于晶体管34。

与晶体管33相比，晶体管34虽然在时序电路10c的工作时处于开启状态的期间短，但是当长期间地工作时，有可能产生阈值电压的变动。因此，通过使晶体管34具有与晶体管33相同的结构，阈值电压的变动得到抑制，可以提高时序电路10c的可靠性。

另外，在时序电路10c中，晶体管31、晶体管32、晶体管22及晶体管23使用包括一对栅极的晶体管。

与使用包括一个栅极的晶体管的情况或者向一对栅极中的一个供应恒定电位的情况相比，在隔着半导体层包括一对栅极的晶体管中通过使一对栅极彼此电连接，形成沟道的区域增大而可以使能够在源极与漏极间流过的电流(也称为通态电流)大。因此，由于可以在抑制通态电流下降的同时缩小晶体管的尺寸，因此可以缩小时序电路10c的面积，进而还可以缩小使用时序电路10c的驱动电路的面积。尤其是，晶体管22及晶体管23需要比设置在电路12中的晶体管高的电流供应能力，因此在将这种晶体管用于晶体管22及晶体管23时，对于面积缩小的效果极高。

另外，采用一对栅极彼此电连接的晶体管具有与包括一个栅极的晶体管相比容易实现常关闭电特性、进一步提高饱和性等优点。由此，可以实现可靠性高的时序电路10c。

另外，通过晶体管31、晶体管32、晶体管22及晶体管23使用电流供应能力高的晶体管，也可以提高时序电路10c的工作频率。

注意，虽然图3C示出晶体管31、晶体管32、晶体管22及晶体管23都使用一对栅极彼此电连接的晶体管的例子，但是不局限于此，将上述晶体管用于一个以上的晶体管即可。尤其优选的是，将一对栅极彼此电连接的晶体管用于电路11所包括的晶体管22及晶体管23。

[结构例子2]

以下说明具有与上述结构例子1不同结构的时序电路。

〔结构例子2-1〕

图4A示出时序电路20的结构例子。时序电路20包括电路11以及电路13。电路11与电路13通过布线15a及布线15b电连接。电路11的结构可以援用结构例子1。

电路11被输入信号BDG及信号CLK1。此外，该电路11与输出端子SROUT连接。信号BDG被输入到晶体管23的栅极中。信号CLK1被输入到晶体管22的源极和漏极中的一个。

电路13包括晶体管41至晶体管47以及电容器C2。电路13被输入信号LIN、信号CLK2、信号CLK3、信号RIN及信号RES。晶体管41至晶体管47优选使用上述n沟道型晶体管。尤其是，优选使用将氧化物半导体用于形成有沟道的半导体的晶体管。

电路13具有根据被输入的各种信号向布线15a以及布线15b分别输出第一信号以及转换第一信号的第二信号的功能。

另外，电路11及电路13被供应高电位的电位VDD及低电位的电位VSS。

具体而言，晶体管41的栅极与被供应信号LIN的布线电连接，该晶体管41的源极和漏极中的一个与布线15a及晶体管46的源极和漏极中的一个电连接，该晶体管41的源极和漏极中的另一个与被供应电位VDD的布线电连接。晶体管42的栅极与被供应信号CLK3的布线电连接，该晶体管42的源极和漏极中的一个与晶体管43的源极和漏极中的一个电连接，该晶体管42的源极和漏极中的另一个与被供应电位VDD的布线电连接。晶体管43的栅极与被供应信号CLK2的布线电连接，该晶体管43的源极和漏极中的另一个与布线15b、电容器C2的一个电极及晶体管46的栅极电连接。晶体管44的栅极与被供应信号RIN的布线电连接，该晶体管44的源极和漏极中的一个与布线15b电连接，该晶体管44的源极和漏极中的另一个与被供应电位VDD的布线电连接。晶体管45的栅极与被供应信号RES的布线电连接，该晶体管45的源极和漏极中的一个与布线15b电连接，该晶体管45的源极和漏极中的另一个与被供应电位VDD的布线电连接。晶体管46的源极和漏极中的另一个与被供应电位VSS的布线电连接。晶体管47的栅极与被供应信号LIN的布线电连接，该晶体管47的源极和漏极中的一个与布线15b电连接，该晶体管47的源极和漏极中的另一个与被供应电位VSS的布线电连接。电容器C2的另一个电极与被供应电位VSS的布线电连接。

图4A所示的电路13示出作为晶体管46使用包括一对栅极的晶体管的例子。晶体管46的一对栅极中的一个与被供应电位VSS的布线电连接。

此外，晶体管41至晶体管45、晶体管47、晶体管22和晶体管23中的至少一个也可以使用包括彼此电连接的一对栅极的晶体管。图4B示出所有该晶体管使用包括彼此电连接的一对栅极的晶体管的例子。

〔结构例子2-2〕

图5A示出包括两个输出端子的时序电路30的结构例子。时序电路30具有包括电路11a而代替上述时序电路20中的电路11的结构。

电路11a被输出信号BDG、信号CLK1及信号PWC。另外，电路11a与输出端子SROUT及输出端子GOUT连接。

电路11a具有两个电路11并列地连接的结构。由晶体管21、晶体管22、晶体管23及电容器C1构成一个电路11，由晶体管24、晶体管25、晶体管26及电容器C3构成另一个电路11。晶体管24至晶体管26及电容器C3的连接结构与上述电路11相同。

晶体管25的源极和漏极中的一个与被供应信号PWC的布线电连接。另外，晶体管24的源极和漏极中的一个、晶体管25的源极和漏极中的另一个及电容器C3的另一个电极与输出端子GOUT电连接。晶体管26的栅极与被供应信号BDG的布线电连接。

在电路11a中，当布线15a被供应高电位且布线15b被供应低电位时，信号CLK1的电位被输出到输出端子SROUT，信号PWC的电位被输出到输出端子GOUT。另一方面，当布线15a被供应低电位且布线15b被供应高电位时，输出端子SROUT及输出端子GOUT都与被供应电位VSS的布线电连接。

在此，当时序电路30被用作显示装置的栅极驱动电路的一部分时，输出端子GOUT可以被用作连接于扫描线的端子，输出端子SROUT可以被用作连接于输入到下一级时序电路30的布线的端子。此时，晶体管24及晶体管25优选使用电流供应能力比晶体管21及晶体管22高的晶体管。例如，可以将沟道宽度大的晶体管用于晶体管24及晶体管25。

在此，信号CLK1和信号PWC可以使用被同步的信号。具体而言，可以使用高电位的期间与低电位的期间一致的信号。此时，在将高电位为电位VDD且低电位为电位VSS的信号用于信号CLK1和信号PWC的情况下，不需要增加用来驱动时序电路30的电源电位的种类，所以是优选的。

另外，信号CLK1和信号PWC也可以使用振幅彼此不同的信号。例如，信号PWC也可以使用其振幅大于信号CLK1的信号。此时，信号PWC优选使用低电位为电位VSS且高电位为高于电位VDD的电位的信号。由此，可以向输出端子GOUT输出高电位。另外，通过使信号CLK1的振幅小且使电位VDD与电位VSS的电位差小，施加到构成时序电路30的晶体管中的电压应力减少。由此，可以抑制晶体管的阈值电压等电特性的变动，并可以提高时序电路30的可靠性。在此情况下，通过电容器C3的自举效应，也可以使供应到晶体管25的栅极的电位成为比电位VDD充分高的电位，所以可以在不受到晶体管25的阈值电压的影响的同时向输出端子GOUT输出信号PWC的高电位。

此外，晶体管41至晶体管45、晶体管47、晶体管22、晶体管23、晶体管25和晶体管26中的至少一个也可以使用包括彼此电连接的一对栅极的晶体管。图5B示出所有上述晶体管使用包括彼此电连接的一对栅极的晶体管的例子。尤其优选的是，晶体管22及晶体管25使用包括彼此电连接的一对栅极且电路驱动能力高的晶体管。

[驱动电路的结构例子]

以下说明通过连接多级时序电路而构成且被用作移位寄存器的驱动电路的例子。

〔驱动电路的结构例子1〕

首先，说明可用于驱动电路的时序电路的结构例子。图6是时序电路30a的电路图。时序电路30a包括电路13、电路11a及信号生成电路14a。信号生成电路14a是用来生成信号BDG的电路。

电路13及电路11a可以援用上述结构例子2。注意，在图6中，将结构例子2所示的信号RIN记为信号RIN1。此外，将电路11a中的连接于晶体管22的栅极的节点记为节点N1，将连接于晶体管25的栅极的节点记为节点N2。

信号生成电路14a包括晶体管51、晶体管52及电容器C4。另外，信号生成电路14a被输入信号LIN及信号RIN2。

晶体管51的栅极与被输入信号LIN的布线电连接，该晶体管51的源极和漏极中的一个与被供应电位VDD的布线电连接，该晶体管51的源极和漏极中的另一个与晶体管52的源极和漏极中的一个及电容器C4的一个电极电连接。晶体管52的栅极与被输入信号RIN2的布线电连接，晶体管52的源极和漏极中的另一个与被供应电位VSS的布线电连接。电容器C4的另一个电极与被供应电位VSS的布线电连接。

在信号生成电路14a中，信号BDG被输出到连接于晶体管51的源极和漏极中的另一个的布线。信号BDG被供应到电路11a的晶体管23的栅极及晶体管26的栅极。

当信号LIN为高电位且信号RIN2为低电位时，晶体管51成为开启状态且晶体管52成为关闭状态，从信号生成电路14a输出的信号BDG成为高电位。另一方面，当信号LIN为低电位且信号RIN2为高电位时，晶体管51成为关闭状态且晶体管52成为开启状态，由此信号BDG成为低电位。

另外，被输出信号BDG的布线与电容器C4连接。由此，在信号LIN和信号RIN2都成为低电位而晶体管51和晶体管52都成为关闭状态时，即使被输出信号BDG的布线成为电浮动状态也可以保持该布线的电位。因此，不需要从信号生成电路14a一直输出高电位或低电位作为信号BDG，即使在信号LIN和信号RIN2使用占空比小的信号的情况下也可以长期间地保持该布线的电位。具体而言，由于可以长期间地保持信号BDG为低电位的状态，所以可以使信号BDG为占空比极小的信号。另外，通过设置电容器C4，可以防止被输出信号BDG的布线的电位因电噪声而变动。另外，由于在信号BDG为低电位的期间不需要使晶体管52成为开启状态，因此施加到晶体管52的电压应力得到缓和，由此可以抑制阈值电压的变动。

通过包括这种信号生成电路14a，可以使信号BDG为占空比为5％以下、优选为3％以下、更优选为1％以下、进一步优选为0.5％以下、更进一步优选为0.1％以下的脉冲信号。由此，可以对时序电路30a附加非常高可靠性，进而还可以对使用时序电路30a的半导体装置、显示装置及电子设备附加非常高可靠性。

图6示出信号生成电路14a所包括的晶体管51及晶体管52使用一对栅极彼此电连接的晶体管的例子。注意，晶体管51及晶体管52不局限于此，也可以使用包括一个栅极的晶体管。另外，晶体管52也可以使用一对栅极中的一个与被供应电位VSS的布线电连接晶体管。

图7示出关于时序电路30a的驱动方法例子的时序图。图7示意性地示出信号CLK1(信号PWC)、信号CLK2、信号CLK3、信号RES、信号LIN、信号RIN1、信号RIN2、信号BDG、节点N1(节点N2)及输出端子SROUT(输出端子GOUT)的电位的时间变化。注意，因为信号CLK1和信号PWC使用波形相同的信号，所以将它们一并地表示。另外，因为节点N1和节点N2的电位的时间变化情况大致为相同，所以将它们一并地表示。另外，信号CLK1、信号CLK2及信号CLK3各自使用依次错开1/4周期的时钟信号。

在时刻T11，信号LIN成为高电位且信号RIN2成为低电位，由此信号BDG成为高电位。接着，在时刻T12，信号CLK1及信号PWC成为高电位，由此节点N1及节点N2的电位上升。另外，在期间T12-T14，高电位被输出到输出端子SROUT及输出端子GOUT。在期间T14，信号LIN处于低电位且信号RIN1成为高电位，由此低电位被输出到输出端子SROUT及输出端子GOUT。然后，在时刻T15，信号RIN2成为高电位，由此信号BDG成为低电位。另外，在信号RIN2在时刻T17成为低电位之后，信号BDG也保持低电位。

接着，说明通过多级连接上述时序电路30a而构成的驱动电路。

图8A是说明时序电路30a的输入输出端子的图。时序电路30a包括作为输入端子的分别被输入信号LIN、信号RIN1、信号RIN2、信号CLK1、信号CLK2、信号CLK3、信号PWC及信号RES的端子以及作为输出端子的输出端子SROUT及输出端子GOUT。

图8B示出驱动电路40a的结构例子。驱动电路40a包括多个时序电路。图8B示出时序电路30a_1至时序电路30a_6，而省略其之后的结构。时序电路30a_1等各自具有与图6所示的时序电路30a相同的结构。以下，将从驱动电路40a的输入近一侧数第n个的位置的时序电路记为时序电路30a_n(n为1以上的整数)。

在时序电路30a_n中作为信号CLK1、信号CLK2及信号CLK3使用信号CK1至信号CK4中的任三个。另外，在时序电路30a_n中作为信号PWC使用信号PWC1至信号PWC4中的任一个。信号CK1至信号CK4和信号PWC1至信号PWC4的组合每4级成为相同。换言之，时序电路30a_n及时序电路30a_n+4被输入相同信号作为信号CLK1、信号CLK2、信号CLK3及信号PWC。

另外，时序电路30a_n的输出端子GOUT连接于作为输出布线的布线OUTn(在图8B中示出布线OUT1至布线OUT6)。

时序电路30a_1被输入信号SP作为信号LIN。另外，n为2以上的时序电路30a_n被输入时序电路30a_n-1的输出端子SROUT的信号作为信号LIN。另外，时序电路30a_n被输入时序电路30a_n+2的输出端子SROUT的信号作为信号RIN1。另外，时序电路30a_n被输入时序电路30a_n+3的输出端子SROUT的信号作为信号RIN2。

具体而言，顺序电路30a_1被输入信号CK1、信号CK2、信号CK3、信号PWC1、信号RES、信号SP、时序电路30a_3的输出信号以及时序电路30a_4的输出信号，并向布线OUT1输出输出信号。时序电路30a_2被输入信号CK2、信号CK3、信号CK4、信号PWC2、信号RES、时序电路30a_1的输出信号、时序电路30a_4的输出信号以及时序电路30a_5的输出信号，并向布线OUT2输出输出信号。时序电路30a_3被输入信号CK3、信号CK4、信号CK1、信号PWC3、信号RES、时序电路30a_2的输出信号、时序电路30a_5的输出信号以及时序电路30a_6的输出信号，并向布线OUT3输出输出信号。时序电路30a_4被输入信号CK4、信号CK1、信号CK2、信号PWC4、信号RES、时序电路30a_3的输出信号、时序电路30a_6的输出信号以及时序电路30a_7(未图示)的输出信号，并向布线OUT4输出输出信号。时序电路30a_5被输入信号CK1、信号CK2、信号CK3、信号PWC1、信号RES、时序电路30a_4的输出信号、时序电路30a_7(未图示)的输出信号以及时序电路30a_8(未图示)的输出信号，并向布线OUT5输出输出信号。时序电路30a_6被输入信号CK2、信号CK3、信号CK4、信号PWC2、信号RES、时序电路30a_5的输出信号、时序电路30a_8(未图示)的输出信号以及时序电路30a_9(未图示)的输出信号，并向布线OUT6输出输出信号。

图8C示出关于驱动电路40a的驱动方法的时序图。在图8C中从上方依次示出信号RES、信号SP、信号CK1至信号CK4以及布线OUT1至布线OUT6各自的电位变化的推移。注意，因为信号PWC1至信号PWC4分别使用具有与信号CK1至信号CK4相同的相位及周期的时钟信号，所以分别一并地表示CK1和信号PWC1、信号CK2和信号PWC2、信号CK3和信号PWC3、信号CK4和信号PWC4。

在图8C所示的时刻T0之前，信号SP成为高电位且信号CK1处于低电位。此时，布线OUT1至布线OUT6被输出低电位。

在时刻T0，信号CK1(信号PWC1)从低电位变为高电位，由此从时序电路30a_1向布线OUT1输出高电位。以后，通过信号CK1至信号CK4及信号PWC1至信号PWC4，向布线OUT2以后的布线依次输出高电位。

信号CK1至信号CK4各自是依次错开1/4周期的信号。同样地，信号PWC1至信号PWC4也各自是依次错开1/4周期的信号。因此，如图8C所示，布线OUT1至布线OUT6等被输出信号CK1等依次错开1/4周期的信号。

另外，布线OUT1至布线OUT6等被输出高电位的期间为信号CK1等的1/2周期的期间。也就是说，布线OUTn为高电位的期间与布线OUTn+1为高电位的期间重叠。由此，因为可以使选择布线OUTn的期间长，所以在布线的负载大的情况等下优选使用这种驱动方法。也就是说，在将驱动电路40a用于像素数多的显示装置或屏幕尺寸大的显示装置等的扫描线驱动电路的情况下，通过采用这种驱动方法可以使扫描线的充放电期间长，所以是优选的。注意，在此示出通过作为信号CK1至信号CL4使用错开1/4周期的四相时钟信号且将布线OUTn为高电位(被选择)的期间设定为信号CK1等的1/2周期的期间来设定邻接的两个布线被同时选择的期间的结构，但不局限于此。例如，也可以采用通过改变时钟信号的周期错开或占空比来同时选择邻接的三个以上的布线的结构。

〔驱动电路的结构例子2〕

以下说明部分结构与上述图6所示的信号生成电路14a不同的信号生成电路的结构例子。

图9是信号生成电路14b的电路图。信号生成电路14b是生成信号BDG的电路。与上述信号生成电路14a相比，信号生成电路14b具有不使用信号RIN2的结构，所以可以缩减布线数。

信号生成电路14b包括晶体管60至晶体管69、晶体管71以及晶体管72。

晶体管60的栅极被供应信号LIN，该晶体管60的源极和漏极中的一个被供应电位VDD，该晶体管60的源极和漏极中的另一个与晶体管71的栅极电连接。晶体管61的栅极被供应信号CLK3，该晶体管61的源极和漏极中的一个被供应电位VDD，该晶体管61的源极和漏极中的另一个与晶体管71的栅极电连接。晶体管62的栅极被供应信号RIN1，该晶体管62的源极和漏极中的一个被供应电位VDD，该晶体管62的源极和漏极中的另一个与晶体管71的栅极电连接。晶体管63的栅极被供应信号CLK1，该晶体管63的源极和漏极中的一个与晶体管71的栅极电连接，该晶体管63的源极和漏极中的另一个与晶体管64的源极和漏极中的一个电连接。晶体管64的栅极被供应信号CLK2，该晶体管64的源极和漏极中的另一个被供应电位VSS。晶体管65的栅极被供应信号CLK2，该晶体管65的源极和漏极中的一个被供应电位VDD，该晶体管65的另一个与晶体管66的源极和漏极中的一个电连接。晶体管66的栅极被供应信号CLK1，该晶体管66的源极和漏极中的另一个与晶体管72的栅极电连接。晶体管67的栅极被供应信号LIN，该晶体管67的源极和漏极中的一个与晶体管72的栅极电连接，该晶体管67的源极和漏极中的另一个被供应电位VSS。晶体管68的栅极被供应信号CLK3，该晶体管68的源极和漏极中的一个与晶体管72的栅极电连接，该晶体管68的源极和漏极中的另一个被供应电位VSS。晶体管69的栅极被供应信号RIN1，该晶体管69的源极和漏极中的一个与晶体管72的栅极电连接，该晶体管69的源极和漏极中的另一个被供应电位VSS。晶体管71的源极和漏极中的一个被供应电位VDD，该晶体管71的源极和漏极中的另一个与晶体管72的源极和漏极中的一个以及被输出信号BDG的布线电连接。晶体管72的源极和漏极中的另一个被供应电位VSS。

信号生成电路14b可以生成占空比为45％以上且55％以下、优选为45％以上且51％以下、典型的为50％以上且51％以下的信号BDG。因此，与不使用信号BDG而使用电位VDD的情况相比，可以实现高可靠性。

通过使信号生成电路14b具有上述结构，可以仅使用供应到电路13及电路11a的信号生成信号BDG。

〔驱动电路的结构例子3〕

以下，说明不使用信号生成电路的驱动电路的结构例子。

图10是时序电路30b的电路图。时序电路30b与时序电路30a主要不同之处在于不包括信号生成电路14a。

时序电路30b具有作为信号BDG使用信号CLK3的结构。由此，与上述时序电路30a不同，该时序电路30b不使用信号RIN2及信号生成电路14a，所以可以简化结构。

图11示出关于时序电路30b的驱动方法例子的时序图。图11示意性地示出信号CLK1(信号PWC)、信号CLK2、信号CLK3、信号RES、信号LIN、信号RIN1、信号BDG、节点N1(节点N2)及输出端子SROUT(输出端子GOUT)的电位的时间变化。

如图11所示，信号BDG和信号CLK3为相同信号。

在时刻T21，信号BDG处于高电位且信号LIN成为高电位，由此节点N1及节点N2成为高电位。接着，在时刻T22，信号CLK1及信号PWC成为高电位，由此节点N1及节点N2的电位上升。另外，在期间T22-T24，高电位被输出到输出端子SROUT及输出端子GOUT。此时，信号BDG成为低电位而晶体管23及晶体管26成为关闭状态，由此节点N1及节点N2成为电浮动状态。接着，在时刻T24，信号LIN处于低电位，信号RIN1成为高电位，信号BDG成为高电位，从而晶体管23及晶体管26再次成为开启状态，由此节点N1及节点N2的电位降低到低电位。因此，低电位被输出到输出端子SROUT及输出端子GOUT。接着，在时刻T26，信号BDG成为低电位。以后，作为信号BDG反复地输入高电位和低电位，但因为信号LIN和信号RIN1都处于低电位，所以输出端子SROUT及输出端子GOUT保持低电位。

因为时序电路30b具有作为信号BDG使用时钟信号的结构，所以作为信号BDG可以使用占空比为45％以上且55％以下、优选为45％以上且51％以下、典型的为50％的脉冲信号。因此，与不使用信号BDG而使用电位VDD的情况相比，可以实现高可靠性。

图12A是说明时序电路30b的输入输出端子的图。时序电路30b与上述时序电路30a不同之处在于不包括被输入信号RIN2的端子。

另外，图12B示出使用时序电路30b的驱动电路40b的结构例子。驱动电路40b除了不包括时序电路30a_n的连接于被输入信号RIN2的端子的布线之外，具有与上述驱动电路40a相同结构。

另外，图12C示出关于驱动电路40b的驱动方法的时序图。如图12C所示，通过与驱动电路40a相同的驱动方法，可以得到相同输出信号。

在此所示的驱动电路被用作向多个布线依次供应脉冲信号的移位寄存器，因此适合用于显示装置的栅极驱动电路(扫描线驱动电路)。此外，不局限于显示装置，还适合用于存储装置等使用移位寄存器电路的各种装置。

以上是驱动电路的结构例子的说明。

[晶体管的结构例子]

以下说明可用于以上所示的时序电路的晶体管的结构例子。

以下所示的晶体管具有包括夹持半导体层的一对栅极且一个栅极与源极和漏极中的一个电连接的结构。以下所示的晶体管可以用于以上所示的时序电路中的晶体管21等。

此外，通过改变以下所示的晶体管的栅极、源极及漏极的连接，可以制造可用于上面所示的时序电路中的晶体管22、晶体管23等其他晶体管的晶体管。例如，通过改变各导电层的连接部、导电层的形状(图案)，可以与下面所示的晶体管同样地制造一对栅极彼此电连接的晶体管或仅包括一个栅极的晶体管。

〔结构例子1〕

图13A是晶体管100的俯视示意图。另外，图13B相当于沿图13A中的点划线A1-A2的切断面的截面图，图13C相当于沿图13A中的点划线A3-A2的切断面的截面图。注意，在图13A中省略晶体管100的构成要素的一部分(栅极绝缘层等)。此外，点划线A1-A2的方向包含晶体管100的沟道长度方向，点划线A3-A2的方向包含晶体管100的沟道宽度方向。另外，与图13A同样，下面所示的晶体管的俯视图也省略构成要素的一部分进行图示。

晶体管100设置在衬底102上，并包括导电层106a、绝缘层103、半导体层108、绝缘层110及导电层112a等。导电层106a设置在衬底102上。绝缘层103以覆盖衬底102及导电层106a等的方式设置。岛状半导体层108设置在绝缘层103上并具有与导电层106a重叠的区域。绝缘层110以覆盖半导体层108及绝缘层103的方式设置。导电层112a设置在绝缘层110上并具有与半导体层108及导电层106a重叠的区域。

另外，以覆盖导电层112a及绝缘层110的方式设置有绝缘层118。

在晶体管100中，导电层112a的一部分被用作第一栅电极(也称为顶栅电极)，导电层106a的一部分被用作第二栅电极(也称为底栅电极)。另外，绝缘层110的一部分被用作第一栅极绝缘层，绝缘层103的一部分被用作第二栅极绝缘层。

半导体层108优选包含金属氧化物。例如，优选包含铟、M(M为选自镓、铝、硅、硼、钇、锡、铜、钒、铍、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁中的一种或多种)和锌。尤其是，M优选为选自铝、镓、钇和锡中的一种或多种。尤其是，作为半导体层108，优选使用包含铟、镓及锌的氧化物(也称为IGZO)。此外，优选使用包含铟、锡及锌的氧化物。此外，优选使用包含铟、镓、锡及锌的氧化物。

半导体层108包括被用作沟道形成区域的区域108i以及隔着区域108i设置的一对低电阻区域108n。一对低电阻区域108n中的一个被用作晶体管100的源区域，其中另一个被用作漏区域。区域108i与导电层112a和导电层106a中的至少一个重叠。注意，在图13B中，将半导体层108中的与导电层112a重叠的区域表示为被用作沟道形成区域的区域108i，但是有时实际上不与导电层112a重叠而与导电层106a重叠的部分(包括低电阻区域108n的部分)也形成有沟道。

此外，低电阻区域108n也可以说是与沟道形成区域相比电阻更低的区域、载流子浓度更高的区域、氧空位密度更高的区域、杂质浓度更高的区域或呈现n型的区域。

半导体层108的低电阻区域108n也可以是包含杂质元素的区域。作为该杂质元素，例如，可以举出氢、硼、碳、氮、氟、磷、硫、砷、铝或稀有气体等。作为稀有气体的典型例子，有氦、氖、氩、氪及氙等。特别是，优选包含硼或磷。此外，也可以包含这些元素中的两种以上。

可以以导电层112a为掩模通过绝缘层110对低电阻区域108n添加杂质。

低电阻区域108n优选包含杂质浓度为1×10

例如，可以利用二次离子质谱分析技术(SIMS：Secondary Ion MassSpectrometry)或者X射线光电子能谱技术(XPS：X-ray Photoelectron Spectroscopy)等分析技术分析出低电阻区域108n所包含的杂质的浓度。在利用XPS分析技术的情况下，通过组合来自表面一侧或背面一侧的离子溅射和SIMS分析或XPS分析等分析方法，可以得知深度方向上的浓度分布。

尤其是，在作为杂质元素使用氢的情况下，使用利用中子射线的分析方法即可。

此外，低电阻区域108n中的杂质元素优选在被氧化的状态下存在。例如，作为杂质元素，优选使用硼、磷、镁、铝、硅等容易被氧化的元素。这种容易被氧化的元素可以在与半导体层108中的氧键合而被氧化了的状态下稳定地存在，因此，即使在后面的工序中被施加高温(例如为400℃以上、600℃以上、800℃以上)，也可以抑制脱离。此外，杂质元素夺取半导体层108中的氧，由此在低电阻区域108n中产生很多氧空位。该氧空位与膜中的氢键合而成为载流子供给源，使得低电阻区域108n成为极低电阻状态。

例如，在使用硼作为杂质元素的情况下，包含在低电阻区域108n中的硼可以以与氧键合的状态存在。通过在XPS分析中观察到起因于B

绝缘层110的与低电阻区域108n重叠的区域有时包含上述杂质元素。此时，与低电阻区域108n同样地，绝缘层110中的杂质元素也优选在与氧键合的状态下存在。这种容易被氧化的元素可以在与绝缘层110中的氧键合而被氧化了的状态下稳定地存在，因此，即使在后面的工序中被施加高温，也可以抑制脱离。尤其是，在绝缘层110中含有能够通过加热脱离的氧(也称为过剩氧)的情况下，该过剩氧与杂质元素键合而被稳定化，由此可以抑制氧从绝缘层110供应给低电阻区域108n。此外，由于包含被氧化的杂质元素的绝缘层110的一部分中不容易扩散氧，所以抑制氧从绝缘层110的上方通过该绝缘层110供应给低电阻区域108n，也可以防止低电阻区域108n的高电阻化。

绝缘层103具有从衬底102一侧层叠有绝缘膜103a及绝缘膜103b的叠层结构。此时，作为位于导电层106a一侧的绝缘膜103a优选使用不容易使包含在导电层106a中的金属元素扩散的绝缘膜。例如，优选使用氮化硅膜、氮氧化硅膜、氧化铝膜、氧化铪膜等无机绝缘膜。另外，与半导体层108接触的绝缘膜103b优选使用含氧的绝缘膜。例如，优选使用氧化硅膜或氧氮化硅膜等。

此外，绝缘层103可以具有单层结构，也可以具有层叠有三层以上的叠层结构。另外，虽然在图13B及图13C中以单层表示绝缘层110，但该绝缘层110也可以具有层叠有两层以上的叠层结构。

虽然图13B及图13C示出绝缘层110覆盖半导体层108的端部的例子，但不局限于该结构。例如，绝缘层110也可以加工为具有与导电层112a的顶面形状大致一致的顶面形状。此时，半导体层108的低电阻区域108n的顶面与绝缘层118接触。

在本说明书等中，“顶面形状大致一致”是指在层叠的两层的边缘的至少一部分重叠。例如，还是指上层及下层的一部分或全部通过同一掩模图案被加工的情况。但是，实际上有边缘不重叠的情况，例如，上层位于下层的内侧或者上层位于下层的外侧，这种情况也可以说“顶面形状大致一致”。

另外，也可以在导电层112a与绝缘层110之间设置被用作阻挡膜的层。例如，也可以将金属膜、合金膜或者金属氧化物膜设置在导电层112a与绝缘层110之间。作为被用作阻挡膜的层，优选使用至少与绝缘层110相比不容易使氧和氢中的一方、优选为其双方透过的材料。由此，可以防止氧从半导体层108向导电层112a一侧扩散及氢从导电层112a向半导体层108扩散。由此，可以使被用作半导体层108的沟道形成区域的区域108i的载流子密度极低。作为可以用于被用作该阻挡膜的金属氧化物膜，可以使用氧化铝膜、氧化铪膜、铝酸铪膜等氧化物绝缘膜或者氧化铟、铟锡氧化物、含有硅的铟锡氧化物等导电氧化物膜。

或者，作为被用作阻挡膜的金属氧化物膜，优选使用包含一个以上的相同于半导体层108的元素的氧化物材料，更优选使用通过利用相同于半导体层108的溅射靶材来形成的金属氧化物膜。当使用溅射装置形成该金属氧化物膜时，通过在含氧气体气氛下形成该金属氧化物膜，可以将氧适当地添加到绝缘层110或半导体层108等中。注意，当为了向绝缘层110或半导体层108等供应氧形成金属氧化物膜，也可以在形成之后去除该金属氧化物膜。

如图13A及图13B所示，晶体管100在绝缘层118上包括导电层120a及导电层120b。导电层120a被用作源电极和漏电极中的一个，导电层120b被用作源电极和漏电极中的另一个。导电层120a及导电层120b在设置在绝缘层118及绝缘层110中的开口部141a及开口部141b中与半导体层108的低电阻区域108n电连接。

绝缘层118被用作保护晶体管100的保护层。作为绝缘层118，例如可以使用氧化物或氮化物等无机绝缘材料。更具体而言，可以使用氧化硅、氧氮化硅、氮化硅、氮氧化硅、氧化铝、氧氮化铝、氮化铝、氧化铪、铝酸铪等无机绝缘材料。

此外，如图13A及图13C所示，优选在沟道宽度方向上导电层112a及导电层106a延伸到半导体层108端部的外侧。此时，如图13C所示，导电层112a及导电层106a隔着绝缘层110及绝缘层103覆盖整个半导体层108的沟道宽度方向。

晶体管100具有被用作背栅极的导电层106a与被用作源电极和漏电极中的另一个的导电层120b电连接的结构。具体而言，导电层106a与导电层120b通过导电层112b电连接。

导电层112b是位于与晶体管100的导电层112a相同的面上且加工同一导电膜来形成的层。导电层112b与导电层106a在设置在绝缘层110及绝缘层103中的开口部143中电连接。另外，导电层120b与导电层112b在设置在绝缘层118中的开口部144中电连接。由此，实现了晶体管100的源极和漏极中的一个与背栅极电连接的结构。如此，优选的是，在绝缘层118、绝缘层110及绝缘层103中形成开口，来使导电层120b与导电层106a通过导电层112b电连接而不使它们直接连接。由此，可以使开口部的深度浅，所以可以防止如下不良，即开口部中的台阶变低而覆盖该开口部的导电膜的台阶覆盖性提高，不能覆盖该台阶而导电膜被断开。

另外，在图13A及图13C中，被用作顶栅极的导电层112a与被用作布线的导电层106b电连接。导电层112a与导电层106b在设置在绝缘层110及绝缘层103中的开口部142中电连接。优选的是，导电层106b是位于与导电层106a相同的面上且加工同一导电膜来形成的层。

例如，当将晶体管100用于图5A所示的时序电路30内的晶体管21或晶体管24时，导电层106b对应于与布线15b电连接的布线，导电层120a对应于与输出端子GOUT或输出端子SROUT电连接的布线，导电层120b对应于被供应电位VSS的布线。

在此，绝缘层103中的与半导体层108接触的绝缘膜103b优选使用氧化物膜。尤其是，优选使用通过加热会释放氧的氧化硅膜或者氧氮化硅膜。由此，因为通过晶体管100的制造工序中所施加的热等向半导体层108供应从绝缘层103释放的氧，可以减少半导体层108中的氧空位，所以可以实现可靠性高的晶体管100。

此时，优选在形成绝缘膜103b之后且形成半导体层108之前进行向绝缘膜103b供应氧的处理。作为向绝缘膜103b供应氧的处理，有含氧气氛下的等离子体处理或加热处理等。或者，也可以通过离子掺杂法或离子注入法等向绝缘膜103b供应氧。或者，如上所述那样，也可以通过在含氧气氛下使用溅射法在绝缘膜103b上形成金属氧化物膜来向绝缘膜103b供应氧，然后去除该金属氧化物膜。或者，通过在含氧气氛下使用溅射法形成半导体层108，可以兼作半导体层108的形成工序与向绝缘膜103b供应氧的工序。

注意，当绝缘膜103b包含过剩氧时，有时半导体层108与绝缘膜103b的界面或其附近容易生成缺陷态。此时，在被用作第二栅电极的导电层106a被供应高电位的情况下，有作为载流子的电子被该缺陷态俘获，而晶体管100的阈值电压向正方向漂移的担忧。但是，在晶体管100中，因为隔着绝缘层103设置的被用作第二栅电极的导电层106a被供应源极电位(例如，电位VSS)，所以在半导体层108与绝缘膜103b的界面或其附近几乎不感应载流子。其结果，因为即使存在上述缺陷态，电子也不容易被俘获，所以可以适当地抑制阈值电压向正方向漂移。因此，晶体管100可以说是可靠性极高的晶体管。

〔结构例子2〕

图14A示出部分结构与上述晶体管100不同的晶体管100A的俯视示意图。另外，图14B相当于沿图14A中的点划线B1-B2的切断面的截面图，图14C相当于沿图14A中的点划线B3-B2的切断面的截面图。

晶体管100A具有被用作顶栅极的导电层112a与导电层120b电连接的结构。以下，主要说明与上述晶体管100不同的部分而省略相同部分的说明。

导电层120b与导电层112a在设置在绝缘层118中的开口部144中电连接。

另外，导电层106a的一部分被用作布线。

例如，当将晶体管100A用于图5A所示的时序电路30内的晶体管21或晶体管24时，导电层106a对应于与布线15b电连接的布线，导电层120a对应于与输出端子GOUT或输出端子SROUT电连接的布线，导电层120b对应于被供应电位VSS的布线。

在晶体管100A中，绝缘层110优选使用通过加热会释放氧的氧化物膜。由此，因为通过晶体管100A的制造工序中所施加的热等向半导体层108供应从绝缘层110释放的氧，可以减少半导体层108中的氧空位，所以可以实现可靠性高的晶体管100A。

此时，优选在形成绝缘层110之后且形成导电层112a等之前进行向绝缘层110供应氧的处理。作为向绝缘层110供应氧的处理，有含氧气氛下的等离子体处理或加热处理等。或者，也可以通过离子掺杂法或离子注入法等向绝缘层110供应氧。或者，如上所述那样，也可以通过在含氧气氛下使用溅射法在绝缘层110上形成金属氧化物膜来向绝缘层110供应氧。该金属氧化物膜可以在形成后去除，也可以残留在导电层112a与绝缘层110之间。

注意，当绝缘层110包含过剩氧时，有时在半导体层108与绝缘层110的界面或其附近容易生成缺陷态。因此，在向导电层112a供应高电位的情况下，有晶体管100A的阈值电压向正方向漂移的担忧。但是，在晶体管100A中，因为被用作第一栅电极的导电层112a被供应源极电位(例如，电位VSS)，所以即使在半导体层108与绝缘层110的界面或其附近存在缺陷态，也可以适当地抑制晶体管100A的阈值电压向正方向漂移。因此，晶体管100A可以说是可靠性极高的晶体管。

〔结构例子3〕

以下说明包括两个晶体管及电容器的结构例子。

图15A是晶体管100、晶体管150与电容器160连接的结构的俯视示意图。另外，图15B相当于沿图15A中的点划线C1-C2的切断面的截面图，图15C相当于沿图15A中的点划线C3-C4的切断面的截面图。图15B包含晶体管150的沟道长度方向上的截面和电容器160的截面。图15C包含晶体管150的沟道宽度方向上的截面。

另外，图16示出去除图15A中的导电层120a至导电层120c的俯视示意图。在图16中，以虚线仅表示导电层120a至导电层120c的轮廓。

晶体管100是位于衬底102一侧的第二栅电极(底栅电极)与源极和漏极中的一个电连接的晶体管，可以援用上述图13A等所示的结构。

晶体管150是位于与晶体管100相同的面上且通过与该晶体管100相同的工序来制造的晶体管。晶体管150具有一对栅极彼此电连接的结构。

电容器160可以通过与晶体管100及晶体管150相同工序制造。

晶体管150包括其一部分被用作第二栅电极的导电层106c、其一部分被用作第二栅极绝缘层的绝缘层103、半导体层108a、其一部分被用作第一栅极绝缘层的绝缘层110以及其一部分被用作第一栅电极的导电层112c。半导体层108a具有被用作沟道形成区域的区域108ai以及被用作源极及漏极的一对低电阻区域108an。

另外，晶体管150包括与一对低电阻区域108an中的一个电连接的导电层120c以及与其中另一个电连接的导电层120a。导电层120a与晶体管100的低电阻区域108n(未图示)电连接。导电层120a及导电层120c分别在设置在绝缘层118及绝缘层110中的开口部141d或开口部141c中与低电阻区域108an电连接。

另外，如图15A及图15C所示，导电层112c与导电层106c在设置在绝缘层110及绝缘层103的开口部145中电连接。就是说，晶体管150具有以隔着半导体层108a设置的一对栅电极彼此电连接的结构。

通过采用上述结构，可以利用由一对栅电极产生的电场电围绕半导体层108a。此时，尤其是，对导电层106c和导电层112c供应同一电位。由此，可以对半导体层108a有效地施加用来引起沟道的电场，而可以增大晶体管150的通态电流。因此，可以实现晶体管150的微型化。

此外，导电层112c也可以不与导电层106c连接。此时，可以对一对栅电极中的一个供应固定电位，对另一个供应用来驱动晶体管150的信号。此时，可以通过利用供应给一个栅电极的电位控制用另一个栅电极驱动晶体管150时的阈值电压。

电容器160由半导体层108a的一部分(低电阻区域108an的一部分)、绝缘层103的一部分以及导电层106c的一部分构成。在电容器160中，绝缘层103被用作介电质层，导电层106c及半导体层108a被用作一对电极。

另外，在低电阻区域108an与导电层106c重叠的区域中，在绝缘层118及绝缘层110中设置多个开口部141e，在该开口部141e中导电层120a与低电阻区域108an电连接。此时，导电层120a不仅被用作晶体管150的源电极和漏电极中的一个，而且被用作电容器160的辅助布线(辅助电极)。并且，由于导电层120a与低电阻区域108an在多个部分接触，因此可以降低它们的接触电阻，而可以降低电容器160的寄生电阻，所以是优选的。另外，作为电容器160的一对电极，与使用导电层106c和导电层112c的结构或者使用导电层106c和导电层120a的结构相比，通过采用使用导电层106c和低电阻区域108an的结构，可以使被用作介电质层的绝缘层的厚度薄，并可以增大电容。

如图15A及图16所示，导电层120a可以兼作晶体管100的源电极和漏电极中的一个、晶体管150的源电极和漏电极中的一个以及电容器160的一个电极。另外，岛状半导体层108a可以兼作晶体管150的一部分和电容器160的一部分。通过采用这种结构，可以缩小图15A及图16所示的电路的占有面积。

可以将图15A等所示的结构用于上述时序电路的一部分。例如，当用于图5B所示的时序电路30时，可以将晶体管100用于晶体管21或晶体管24，将晶体管150用于晶体管22或晶体管25，并且将电容器160用于电容器C1或电容器C3。此时，导电层106b对应于与布线15b电连接的布线，导电层120a对应于与输出端子GOUT或输出端子SROUT电连接的布线，导电层120b对应于被供应电位VSS的布线，导电层106c对应于通过晶体管23或晶体管26与布线15a电连接的布线，导电层120c对应于被供应信号CLK1或信号PWC的布线。

以上是晶体管的结构例子的说明。

[制造方法例子]

以下，对本发明的一个方式的晶体管的制造方法的例子进行说明。这里，以上述晶体管的结构例子中的结构例子1及图13A至图13C所示的晶体管100为例进行说明。

构成半导体装置的薄膜(绝缘膜、半导体膜、导电膜等)可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、真空蒸镀法、脉冲激光沉积(PLD：PulsedLaser Deposition)法、原子层沉积(ALD：Atomic Layer Deposition)法等形成。作为CVD法有等离子体增强化学气相沉积(PECVD：Plasma Enhanced CVD)法或热CVD法等。此外，作为热CVD法之一，有有机金属化学气相沉积(MOCVD：Metal Organic CVD)法。

此外，构成半导体装置的薄膜(绝缘膜、半导体膜、导电膜等)可以利用旋涂法、浸渍法、喷涂法、喷墨法、分配器法、丝网印刷法、胶版印刷法、刮刀(doctor knife)法、狭缝式涂布法、辊涂法、帘式涂布法、刮刀式涂布法等方法形成。

此外，当对构成半导体装置的薄膜进行加工时，可以利用光刻法等进行加工。除了上述方法以外，还可以利用纳米压印法、喷砂法、剥离法等对薄膜进行加工。此外，可以利用金属掩模等遮蔽掩模的形成方法直接形成岛状的薄膜。

光刻法典型地有如下两种方法。一个是在要进行加工的薄膜上形成抗蚀剂掩模，通过蚀刻等对该薄膜进行加工，并去除抗蚀剂掩模的方法。另一个是在形成感光性薄膜之后，进行曝光及显影来将该薄膜加工为所希望的形状的方法。

在光刻法中，作为用于曝光的光，例如可以使用i线(波长为365nm)、g线(波长为436nm)、h线(波长为405nm)或将这些光混合而成的光。此外，还可以使用紫外光、KrF激光或ArF激光等。此外，也可以利用液浸曝光技术进行曝光。作为用于曝光的光，也可以使用极紫外光(EUV：Extreme Ultra-Violet)或X射线。此外，也可以使用电子束代替用于曝光的光。当使用极紫外光、X射线或电子束时，可以进行极其微细的加工，所以是优选的。此外，在通过电子束等光束的扫描进行曝光时，不需要光掩模。

作为薄膜的蚀刻方法，可以利用干蚀刻法、湿蚀刻法及喷砂法等。

图17A至图18D示出晶体管100的制造工序中的各阶段的截面图。在图17A至图18D中，点划线的左侧示出晶体管100的沟道长度方向上的截面，点划线的右侧示出沟道宽度方向上的截面。

〔导电层106a的形成〕

在衬底102上形成导电膜，对其进行蚀刻加工形成被用作第二栅电极的导电层106a(图17A)。

此时，如图17A所示，导电层106a的端部优选以具有锥形形状的方式进行加工。由此，可以提高接着形成的绝缘层103的台阶覆盖性。

当成为导电层106a的导电膜使用含铜的导电膜时，可以减少布线电阻。例如在将晶体管100用于大型显示装置或分辨率高的显示装置的情况下，导电层106a优选使用含铜的导电膜。即使作为导电层106a使用含铜的导电膜，也可以由绝缘层103抑制铜元素扩散到半导体层108一侧，由此可以得到可靠性高的晶体管。

〔绝缘层103的形成〕

接着，以覆盖衬底102及导电层106a的方式形成绝缘层103(图17B)。绝缘层103可以利用PECVD法、ALD法、溅射法等形成。

这里，绝缘层103通过层叠绝缘膜103a及绝缘膜103b形成。尤其是，构成绝缘层103的各绝缘膜优选利用PECVD法形成。

作为绝缘膜103a，例如可以使用氮化硅膜、氮氧化硅膜、氮化铝膜、氮化铪膜等含氮的绝缘膜。尤其是，作为绝缘膜103a，优选使用利用PECVD装置形成的致密氮化硅膜。通过使用这种含氮的绝缘膜，即使厚度薄也可以适当地抑制从被形成面一侧的杂质的扩散。

另外，当作为绝缘膜103a使用含氮的绝缘膜时，可以抑制因绝缘膜103b中的氧向导电层106a等扩散而绝缘膜103b所包含的氧减少及导电层106a等被氧化等。

注意，在本说明书中，“氧氮化物”是指在其组成中氧含量多于氮含量的材料，而“氮氧化物”是指在其组成中氮含量多于氧含量的材料。例如，在记载为“氧氮化硅”时指在其组成中氧含量多于氮含量的材料，而在记载为“氮氧化硅”时指在其组成中氮含量多于氧含量的材料。

另外，在本说明书中，当记载有各自包含相同元素的氧氮化物和氮氧化物时，氧氮化物包含满足如下条件中的一方或双方的材料：与氮氧化物相比氧含量多；与氮氧化物相比氮含量少。同样地，氮氧化物包含满足如下条件中的一方或双方的材料：与氧氮化物相比氧含量少；与氧氮化物相比氮含量多。例如，当记载有氧氮化硅和氮氧化硅时，氧氮化硅包含与氮氧化硅相比氧含量多且氮含量少的材料。同样地，氮氧化硅包含与氧氮化硅相比氧含量少且氮含量多的材料。

接触于半导体层108的绝缘膜103b优选使用包含氧化物的绝缘膜形成。尤其是，作为绝缘膜103b优选使用氧化物膜。另外，作为绝缘膜103b，优选使用水等杂质不容易吸附到其表面的致密的绝缘膜。此外，优选使用其缺陷尽可能少且水或氢等杂质得到减少的绝缘膜。

作为绝缘膜103b，例如可以使用包含氧化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种以上的绝缘膜。尤其是，作为绝缘膜103b优选使用氧化硅膜或氧氮化硅膜。

绝缘膜103b更优选具有含有超过化学计量组成的氧的区域。换言之，绝缘膜103b优选为通过加热能够释放氧的绝缘膜。例如，通过在氧气氛下形成绝缘膜103b，对形成后的绝缘膜103b在氧气氛下进行加热处理，在形成绝缘膜103b之后在氧气氛下进行等离子体处理等或者在绝缘膜103b上在氧气氛下形成氧化物膜等，可以将氧供应到绝缘膜103b。在上述供应氧的各处理中，代替氧或者除了氧以外还可以使用氧化气体(例如，一氧化二氮或臭氧等)。或者，也可以在将通过加热能够释放氧的绝缘膜形成在绝缘膜103b上之后进行加热处理来从该绝缘膜对绝缘膜103b中供应氧。或者，也可以利用等离子体掺杂法或离子注入法等对绝缘膜103b供应氧。

在此，绝缘膜103b优选厚于绝缘膜103a。由此，通过加热会从绝缘膜103b释放的氧量增大，而从绝缘膜103a释放的氢量得到减少。因此，可以在抑制向在后面工序中制造的半导体层108供应氢的同时向该半导体层108供应较多的氧，由此可以实现可靠性高的晶体管。绝缘膜103b的厚度优选为绝缘膜103a的2倍以上且50倍以下，更优选为3倍以上且30倍以下，进一步优选为5倍以上且20倍以下，更进一步优选为7倍以上且15倍以下，典型的为10倍左右。

另外，当在含氧气氛下利用溅射法形成成为半导体层108的金属氧化物膜时，可以对绝缘膜103b中供应氧。并且，也可以在形成成为半导体层的金属氧化物膜之后进行加热处理。通过进行加热处理，可以将绝缘膜103b中的氧更有效地供应到该金属氧化物膜，而可以降低金属氧化物膜中的氧空位。

〔半导体层108的形成〕

接着，在绝缘层103上形成金属氧化物膜108f(图17C)。

金属氧化物膜108f优选通过使用金属氧化物靶材的溅射法形成。

金属氧化物膜108f优选为缺陷尽可能少的致密的膜。金属氧化物膜108f优选为高纯度的膜，其中尽可能降低氢或水等杂质。尤其是，作为金属氧化物膜108f，优选使用具有结晶性的金属氧化物膜。

在形成金属氧化物膜108f时，也可以混合氧气体和惰性气体(例如，氦气体、氩气体、氙气体等)。注意，在形成金属氧化物膜时的成膜气体整体中所占的氧气体的比例(以下，也称为氧流量比)越高，金属氧化物膜的结晶性可以越高，可以实现具有高可靠性的晶体管。另一方面，氧流量比越低，金属氧化物膜的结晶性越低，可以实现通态电流(on-statecurrent)高的晶体管。

在形成金属氧化物膜108f时，随着衬底温度变高，可以形成结晶性更高的致密的金属氧化物膜。另一方面，随着衬底温度变低，可以形成结晶性更低且导电性更高的金属氧化物膜。

金属氧化物膜108f在衬底温度为室温以上且250℃以下，优选为室温以上且200℃以下，更优选为室温以上且140℃以下的条件下形成，即可。例如，衬底温度优选为室温以上且低于140℃，由此可以提高生产性。通过在衬底温度为室温或不进行意图性的加热的状态下形成金属氧化物膜，可以降低结晶性。

在此，通过在含氧气氛下形成金属氧化物膜108f，可以在形成金属氧化物膜108f时向绝缘层103供应氧。尤其是，优选在包含氧的气氛下利用溅射法形成金属氧化物膜108f。

当形成金属氧化物膜108f时，引入到成膜装置的成膜室内的成膜气体的总流量中的氧流量的比率(氧流量比)或成膜室内的氧分压越高，越可以增大供应给绝缘层103中的氧量。形成金属氧化物膜108f时的氧流量比或氧分压还影响到金属氧化物膜108f的结晶性或晶体管的电特性，所以该氧流量比或氧分压可以根据所要求的晶体管的电特性等决定。例如，形成金属氧化物膜108f时的氧流量比或氧分压在10％以上且100％以下、优选为20％以上且100％以下的范围内适当地决定即可。

另外，在含氧气氛下利用溅射法形成金属氧化物膜108f时，绝缘层103的表面被正在形成的金属氧化物膜108f覆盖。由此，可以抑制在形成金属氧化物膜108f时供应给绝缘层103中的氧的一部分被脱离到外部。其结果是，可以将极多的氧封闭在绝缘层103中。

在形成金属氧化物膜108f之前，优选进行用来脱离在绝缘层103的表面吸附的水、氢或有机物等的处理和对绝缘层103供应氧的处理中的至少一个。例如，可以在减压气氛下以70℃以上且200℃以下的温度进行加热处理。该加热处理也可以在金属氧化物膜108f的成膜装置内进行。或者，也可以进行含氧的气氛下的等离子体处理。或者，通过进行包含一氧化二氮(N

注意，在半导体层108具有层叠多个金属氧化物膜的叠层结构的情况下，优选的是，在形成下方的金属氧化物膜之后，以不使其表面暴露于大气的方式连续地形成上方的金属氧化物膜。

在层叠多个金属氧化物膜的情况下，可以使用组成不同的溅射靶材形成层叠组成不同的金属氧化物膜的叠层膜。另外，也可以使用相同溅射靶材以不同成膜条件层叠金属氧化物膜。作为成膜条件，有成膜气体种类、成膜气体流量、成膜气体流量比、成膜室压力、衬底温度(载物台温度)、功率等。

在此，当利用溅射法形成金属氧化物膜时，功率越高越可以提高成膜速度。另外，功率越低越可以抑制成膜速度，从而可以降低厚度、膜质等面内不均匀。因此，通过层叠利用相同溅射靶材以功率高的条件形成的金属氧化物膜和以功率比上述条件低的条件形成的金属氧化物膜，可以在降低面内不均匀的同时提高成膜速度。

例如，可以在绝缘层103上先以低功率形成金属氧化物膜，然后以比该功率高的功率形成金属氧化物膜。或者，也可以先以高功率形成金属氧化物膜，然后以比该功率低的功率形成金属氧化物膜。或者，也可以反复地进行低功率下的形成和高功率下的形成。

形成时的功率越高，形成越高密度(致密)的金属氧化物膜。另一方面，形成时的功率越低，得到越低密度的金属氧化物膜。另外，以低功率形成的金属氧化物膜具有在形成时可以向该金属氧化物膜之下的层供应更多的氧等特征。

例如，半导体层108可以具有从绝缘层103一侧以低功率形成的金属氧化物膜和以高功率形成的金属氧化物膜的叠层结构。由此，可以向绝缘层103供应多个氧。另外，半导体层108的上一侧可以为高密度，所以在后面的形成开口部141a、开口部141b等时半导体层108不容易被蚀刻，从而可以提高制造成品率。

另外，半导体层108也可以具有从绝缘层103一侧以高功率形成的金属氧化物膜和以低功率形成的金属氧化物膜的叠层结构。通过以高功率形成，可以抑制成膜室内残留的杂质混入到金属氧化物膜中。尤其是，通过在成膜处理的初期采用高功率，可以更有效地形成膜中的杂质得到减少的金属氧化物膜。因此，优选的是，绝缘层103一侧使用以高功率形成的金属氧化物膜。另外，当在以高功率形成的致密金属氧化物膜上以低功率形成金属氧化物膜时，第二层的金属氧化物膜也容易成为致密的膜。尤其是，当作为第一层形成致密且结晶性高的膜时，第二层的结晶性反映其结晶性而可以得到提高。另外，因为作为第二层通过以低功率形成金属氧化物膜，所以可以向第一层的金属氧化物膜直接供应氧，可以在形成半导体层108时减少膜中的氧空位。

接着，通过部分地蚀刻金属氧化物膜108f，形成岛状的半导体层108(图17D)。

金属氧化物膜108f通过湿蚀刻法及/或干蚀刻法进行加工。此时，有时不与半导体层108重叠的绝缘层103的一部分被蚀刻来变薄。例如，有时通过蚀刻消失绝缘层103中的绝缘膜103b，露出绝缘膜103a的表面。

这里，优选在形成金属氧化物膜108f或将金属氧化物膜108f加工为半导体层108之后进行加热处理。通过加热处理，可以去除包含在金属氧化物膜108f或半导体层108中或附着在金属氧化物膜108f或半导体层108的表面的氢或水。此外，通过加热处理，有时金属氧化物膜108f或半导体层108的膜质得到提高(例如，缺陷的降低、结晶性的提高等)。

另外，通过加热处理，可以将在形成金属氧化物膜108f时供应到绝缘层103的氧扩散到绝缘层103整体。例如，在刚形成金属氧化物膜108f后，被供应的氧的大部分存在于绝缘层103的顶部，有时处于氧容易脱离的状态。此时，在下述的绝缘层110的形成工序等中，有多个氧从绝缘层103的露出表面脱离的担忧。因此，通过由加热处理向绝缘层103整体扩散氧，在形成绝缘层110后也可以维持多个氧密封在绝缘层103中的状态。

另外，通过加热处理，可以将氧从绝缘层103供应给金属氧化物膜108f或半导体层108。此时，通过在加工为半导体层108之前进行加热处理，可以将从绝缘层103脱离的氧有效地供应给金属氧化物膜108f中，所以是更优选的。

另外，通过加热处理，可以使水或氢等从绝缘层103脱离。此时，通过在加工为半导体层108之后进行加热处理，水或氢等容易从绝缘层103露出的部分脱离，可以防止从绝缘层103脱离的水或氢等被供应到半导体层108。当绝缘层103中的水或氢等的含量多时，优选在加工为半导体层108之后进行加热处理。

典型的是，可以在150℃以上且低于衬底的应变点、200℃以上且500℃以下、250℃以上且450℃以下或者300℃以上且450℃以下的温度下进行加热处理。

加热处理可以在含稀有气体或氮的气氛下进行。或者，也可以在该气氛下进行加热处理，然后在含氧的气氛下进行加热处理。或者，也可以在干燥空气气氛下进行加热。优选的是，在上述加热处理的气氛中尽可能不包含氢或水等。该加热处理可以使用电炉或RTA(Rapid Thermal Anneal：气体快速热退火)装置等。通过使用RTA装置，可以缩短加热处理时间。

注意，该加热处理并不一定需要进行。在该工序中不需要进行加热处理，也可以将在后面的工序中进行的加热处理用作在该工序中的加热处理。有时，在后面的工序中的高温下的处理(例如，膜形成工序等)等中可以用作该工序中的加热处理。

〔绝缘层110的形成〕

接着，以覆盖绝缘层103及半导体层108的方式形成绝缘层110(图17E)。

构成绝缘层110的绝缘膜优选利用PECVD法形成。

作为绝缘层110，例如可以使用包含氧化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氧化铪膜、氧化钇膜、氧化锆膜、氧化镓膜、氧化钽膜、氧化镁膜、氧化镧膜、氧化铈膜和氧化钕膜中的一种以上的绝缘层。

与半导体层108接触的绝缘层110优选具有氧化物绝缘膜的叠层结构。此外，绝缘层110更优选具有含有超过化学计量组成的氧的区域。换言之，绝缘层110优选是能够释放氧的绝缘膜。

在此，作为绝缘层110，优选使用层叠成膜条件不同的三个绝缘膜的叠层膜。此时，尤其优选的是，三个绝缘膜都使用氧化硅膜或氧氮化硅膜。

第一层的绝缘膜由于形成于半导体层108上，所以优选为尽可能在不给半导体层108带来损伤的条件下形成的膜。例如，可以在与其他膜相比成膜速度(也称为成膜速率)充分低的条件下形成。例如，当作为第一层的绝缘膜利用等离子体CVD法形成氧氮化硅膜时，通过以低功率条件形成；使成膜气体中的硅烷、乙硅烷等含有硅的沉积气体的流量变小；等，可以降低成膜速度而使给半导体层108带来的损伤极小。

第二层的绝缘膜优选为在其成膜速度比第一层的绝缘膜高的条件下形成的膜。由此，可以提高生产率。

第三层的绝缘膜优选为其表面缺陷得到降低且不容易吸附水等包含在大气中的杂质的极为致密的膜。例如，与第一层的绝缘膜同样地，可以在成膜速度充分低的条件下形成。

优选的是，在形成绝缘层110之前对半导体层108的表面进行等离子体处理。通过该等离子体处理，可以降低附着在半导体层108的表面的水等杂质。因此，可以降低半导体层108与绝缘层110的界面的杂质，可以实现具有高可靠性的晶体管。在半导体层108的形成到绝缘层110的形成中半导体层108的表面暴露于大气的情况下，等离子体处理是尤其优选的。等离子体处理可以在含有氧、臭氧、氮、一氧化二氮和氩等中的一个以上的气氛下进行。等离子体处理与绝缘层110的形成优选以不暴露于大气的方式连续地进行。

在形成绝缘层110之后，优选进行加热处理。通过加热处理，可以去除包含在绝缘层110中或吸附到其表面的氢或水。同时，可以降低绝缘层110中的缺陷。

另外，通过加热处理，可以使绝缘层103所包含的氧脱离而供应到半导体层108。例如，在形成绝缘层110时，有时半导体层108受到损伤而在半导体层108中产生氧空位等缺陷。因此，通过在形成绝缘层110之后进行加热处理，借助于从绝缘层103供应的氧可以减少半导体层108中的氧空位，从而可以实现可靠性高的晶体管。

加热处理的条件可以参照上述记载。

注意，该加热处理并不一定需要进行。在该工序中不需要进行加热处理，也可以将在后面的工序中进行的加热处理用作在该工序中的加热处理。有时，在后面的工序中的高温下的处理(例如，膜形成工序等)等中可以用作该工序中的加热处理。

〔开口部143的形成〕

接着，通过对绝缘层110及绝缘层103部分地进行蚀刻，形成到达导电层106a的开口部143。

〔导电层112a、导电层112b的形成〕

接着，以覆盖开口部143的方式在绝缘层110上形成导电膜，将该导电膜加工为所希望的形状，来形成导电层112a及导电层112b(图17F)。

作为导电层112a及导电层112b，优选使用低电阻的金属或低电阻的合金材料。此外，作为导电层112a及导电层112b优选使用不容易释放氢且不容易扩散氢的材料形成。此外，作为导电层112a及导电层112b优选使用不容易氧化的材料。

例如，导电层112a及导电层112b优选通过使用包含金属或合金的溅射靶材的溅射法形成。

例如，导电层112a及导电层112b优选为层叠不容易氧化且不容易扩散氢的导电膜和低电阻的导电膜的叠层膜。

像这样，当在绝缘层110不被蚀刻而覆盖半导体层108的顶面及侧面以及绝缘层103时，可以防止在蚀刻成为导电层112a等的导电膜时半导体层108或绝缘层103等的一部分被蚀刻而变薄。

注意，在加工导电层112a及导电层112b时，有时绝缘层110的一部分被蚀刻而变薄。

另外，当形成图13A至图13C所示的开口部143时，首先在形成成为导电层112a及导电层112b的导电膜之前蚀刻绝缘层110及绝缘层103的一部分，来形成到达导电层106a的开口部143。接着，以覆盖开口部143的方式在绝缘层110上形成成为导电层112a及导电层112b的导电膜，并且通过加工该导电膜形成导电层112a及导电层112b。由此，可以在开口部143中形成与导电层106a电连接的导电层112b。

〔杂质元素的供应处理〕

接着，以导电层112a为掩模进行通过绝缘层110对半导体层108供应(也称为添加或注入)杂质元素的处理(图18A)。由此，可以在半导体层108的不被导电层112a覆盖的区域中形成低电阻区域108n。此时，优选以在半导体层108的与导电层112a重叠的区域中尽可能不供应杂质元素的方式根据作为掩模的导电层112a等的材料或厚度等决定杂质元素的供应处理的条件。由此，可以在半导体层108的与导电层112a重叠的区域中形成杂质浓度得到充分降低的沟道形成区域。

作为杂质元素的供应处理，可以举出含有所供应的杂质元素气氛下的等离子体处理。例如，通过在含氢气体或氨气体气氛下进行等离子体处理，可以经由绝缘层110向半导体层108供应氢。尤其是，优选在含氢气体气氛下进行等离子体处理。

图18A示意性地示出如下情况：通过暴露于等离子体140，经由绝缘层110向半导体层108供应杂质。

作为可以产生等离子体140的装置，可以使用干蚀刻装置、灰化装置、等离子体CVD装置或高密度等离子体CVD装置等。

在此，优选的是，在进行等离子体处理之后以不暴露于大気的方式连续地形成绝缘层118。此时，优选的是，在用来形成绝缘层118的成膜装置中的相同成膜室内连续地进行等离子体处理和成膜处理。例如，绝缘层118可以通过在向成膜室内供应含有氢气体的处理气体来进行等离子体处理，然后向成膜室内供应成膜气体来形成。此时，等离子体处理和成膜处理优选以相同衬底温度(保持衬底的载物台的温度)的条件进行。

在本发明的一个方式中，可以将杂质元素通过绝缘层110供应到半导体层108。由此，即使在半导体层108具有结晶性的情况下，也可以抑制在供应杂质元素时半导体层108受到的损伤，因此可以抑制结晶性损失。由此，适合用于由结晶性降低导致电阻增大等的情况。

或者，作为杂质元素的供应处理可以适当地使用等离子体掺杂法或离子注入法。通过使用这些方法，可以根据离子加速电压及剂量等以高准确度控制深度方向上的浓度轮廓。通过使用等离子体掺杂法，可以提高生产率。此外，通过使用利用质量分离的离子注入法，可以提高被供应的杂质元素的纯度。

在杂质元素的供应处理中，优选以半导体层108与绝缘层110的界面、半导体层108中接近该界面的部分或者绝缘层110中接近该界面的部分成为最高浓度的方式控制处理条件。由此，可以将具有最合适的浓度的杂质元素通过一次的处理供应到半导体层108及绝缘层110的双方。

作为杂质元素，可以举出氢、硼、碳、氮、氟、磷、硫、砷、铝、镁、硅或稀有气体等。作为稀有气体的典型例，可以举出氦、氖、氩、氪及氙等。尤其是，优选使用硼、磷、铝、镁或硅。

作为杂质元素的源气体，可以使用包含上述杂质元素的气体。当供应硼时，典型地可以使用B

除了上述以外，作为源气体，可以使用CH

通过根据绝缘层110及半导体层108的组成、密度、厚度等设定加速电压或剂量等的条件，可以控制杂质元素的添加。

〔绝缘层118的形成〕

接着，以覆盖绝缘层110、导电层112a及导电层112b等的方式形成绝缘层118(图18B)。

当在成膜温度过高的情况下通过等离子体CVD法形成绝缘层118时，有包含在低电阻区域108n等中的杂质扩散到包括半导体层108的沟道形成区域的周围部或低电阻区域108n的电阻上升等担忧。因此，绝缘层118的成膜温度考虑到这些因素来决定即可。

例如，绝缘层118优选在成膜温度为150℃以上且550℃以下，优选为160℃以上且500℃以下，更优选为180℃以上且450℃以下，进一步优选为250℃以上且400℃以下的条件下形成。通过以低温形成绝缘层118，即使是沟道长度短的晶体管，也可以具有良好的电特性。

另外，也可以在形成绝缘层118之后进行加热处理。通过该加热处理，有时可以使低电阻区域108n更稳定且低电阻。例如，通过加热处理，可以使杂质元素适当地扩散而局部性地被均匀化，来得到具有理想的杂质元素的浓度梯度的低电阻区域108n。注意，当加热处理的温度过高(例如为500℃以上)时，杂质元素扩散到沟道形成区域内，这可能导致晶体管的电特性或可靠性等的降低。

加热处理的条件可以参照上述记载。

注意，该加热处理并不一定需要进行。在该工序中不需要进行加热处理，也可以将在后面的工序中进行的加热处理用作在该工序中的加热处理。有时，在后面的工序中的高温下的处理(例如，膜形成工序等)中可以用作该工序中的加热处理。

〔开口部141a、开口部141b及开口部144的形成〕

接着，通过对绝缘层118部分地进行蚀刻，形成到达导电层112b的开口部144。另外，通过对绝缘层118及绝缘层110部分地进行蚀刻，形成到达低电阻区域108n的开口部141a及开口部141b(图18C)。

开口部144的形成和开口部141a及开口部141b的形成可以同时进行，也可以分别进行。在同时进行的情况下，优选以位于开口部144底部的导电层112b不容易被蚀刻的条件蚀刻位于开口部141a及开口部141b中的绝缘层110。

接着，以覆盖开口部141a、开口部141b及开口部144的方式在绝缘层118上形成导电膜，将该导电膜加工为所希望的形状，来形成导电层120a及导电层120b(图18D)。

通过上述工序，可以制造晶体管100。例如，在将晶体管100应用于显示装置的像素或者驱动电路的情况下，后面可以追加形成保护绝缘层、平坦化层、像素电极和布线中的一个以上的工序。

以上是制造方法例子的说明。

此外，当制造结构例子2所示的晶体管100A时可以通过使导电层112a及导电层106a的图案不同来制造。

另外，当制造图15A等所示的结构时，通过加工与导电层106a相同的导电膜来形成导电层106b及导电层106c，通过加工与半导体层108相同的金属氧化物膜来形成半导体层108a，通过加工与导电层112a及导电层112b相同的导电膜来形成导电层112c，并且通过加工与导电层120a及导电层120b相同的导电膜来形成导电层120c，即可。另外，开口部142及开口部145以与开口部143相同的方法形成，开口部141c、开口部141d及开口部141e以与开口部141a相同的方法形成，即可。由此，可以通过相同工序在同一衬底上形成晶体管100、晶体管150及电容器160而无需增加工序。

[制造方法例子的变形例子]

〔变形例子1〕

在上述制造方法例子中，也可以在加工导电层112a及导电层112b时通过蚀刻去除不重叠于导电层112a及导电层112b的区域中的绝缘层110。图19A示出通过上述方法制造的晶体管的截面示意图。

图19A所示的晶体管具有半导体层108的低电阻区域108n与绝缘层118接触的结构。此时，通过作为绝缘层118使用通过加热会释放氢的绝缘膜，可以在绝缘层118的制造工序中向低电阻区域108n适当地供应氢。另外，通过形成绝缘层118之后的加热处理或在后面工序中施加的热，可以从绝缘层118向低电阻区域108n供应氢。此时，作为绝缘层118可以适当地使用氮化硅膜或氮氧化硅膜等含有氮的绝缘膜。由此，绝缘层118可以具备释放氢的功能以及对水或氢等的阻挡膜的功能。

注意，在通过以与成为低电阻区域108n的半导体层108的一部分接触的方式形成绝缘层118而可以使该半导体层108的一部分十分低电阻化的情况下，绝缘层118并不需要使用通过加热会释放氢的绝缘膜。此时，绝缘层118例如可以使用氧化硅膜或氧氮化硅膜等含有氧的绝缘膜。

或者，也可以在形成绝缘层118之后进行上述杂质元素的供应处理，来通过绝缘层118向低电阻区域108n供应杂质元素。此时，绝缘层118并不需要是通过加热会释放氢的绝缘膜。

〔变形例子2〕

通过使用上述制造方法例子，可以同时制造仅包括一个栅极的晶体管。图19B示出通过上述方法制造的晶体管的截面示意图。

图19B所示的晶体管与上述晶体管100主要不同之处在于：不包括被用作底栅极的导电层106a；不包括开口部143及开口部144等；以及不包括导电层112b。

另外，图19C示出晶体管的截面示意图，在该晶体管中绝缘层110与上述变形例子1同样地以与导电层112a的顶面形状大致一致的方式被加工。

以上是变形例子的说明。

以上所示的晶体管不仅可以用于时序电路，而且可以用于设置在显示装置的像素中的晶体管。此时，可以通过相同工序在同一衬底上制造设置在时序电路中的晶体管以及设置在显示装置的像素中的晶体管。由此，可以以较低成本制造具有高可靠性的显示装置。

[半导体装置的构成要素]

以下，对包括在本实施方式的半导体装置中的构成要素进行说明。

〔衬底〕

虽然对衬底102的材料等没有特别的限制，但是至少需要具有能够承受后续的加热处理的耐热性。例如，可以使用以硅或碳化硅等为材料的单晶半导体衬底或多晶半导体衬底、硅锗等化合物半导体衬底、SOI衬底、玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等作为衬底102。此外，也可以将在上述衬底上设置有半导体元件的衬底用作衬底102。

此外，作为衬底102，也可以使用柔性衬底，并且在柔性衬底上直接形成半导体装置。或者，也可以在衬底102与半导体装置等之间设置剥离层。当剥离层上制造半导体装置的一部分或全部，然后将其从衬底102分离并转置到其他衬底上时可以使用剥离层。此时，也可以将半导体装置等转置到耐热性低的衬底或柔性衬底上。

〔导电膜〕

作为可用于晶体管的栅极、源极及漏极和构成半导体装置的各种布线及电极等导电层的材料，可以举出铝、钛、铬、镍、铜、钇、锆、钼、金、银、锌、钽、锰、铁、铌、钴或钨等金属或者以上述金属为主要成分的合金等。另外，可以以单层或叠层结构使用包含这些材料的膜。

例如，有包含硅的铝膜的单层结构、在钛膜上层叠铝膜的两层结构、在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构、依次层叠钛膜或氮化钛膜、铝膜或铜膜和钛膜或氮化钛膜的三层结构、依次层叠钼膜或氮化钼膜、铝膜或铜膜和钼膜或氮化钼膜的三层结构等。另外，可以使用氧化铟、氧化锡或氧化锌等氧化物。另外，通过使用包含锰的铜，可以提高蚀刻时的形状的控制性，所以是优选的。

此外，作为构成半导体装置的导电层，可以使用In-Sn氧化物、In-W氧化物、In-W-Zn氧化物、In-Ti氧化物、In-Ti-Sn氧化物、In-Zn氧化物、In-Sn-Si氧化物、In-Ga-Zn氧化物等的氧化物导电体或者金属氧化物。

这里，对氧化物导电体(OC：Oxide Conductor)进行说明。例如，通过在具有半导体特性的金属氧化物中形成氧空位并对该氧空位添加氢来在导带附近形成施主能级。由此，金属氧化物的导电性增高变为导电体，也可以将变为导电体的金属氧化物称为氧化物导电体。

此外，作为构成半导体装置的导电层，也可以采用含有上述氧化物导电体(金属氧化物)的导电膜、含有金属或合金的导电膜的叠层结构。通过使用含有金属或合金的导电膜，可以降低布线电阻。此时，优选作为与被用作栅极绝缘膜的绝缘层接触的部分，使用包含氧化物导电体的导电膜。

〔半导体层〕

当半导体层108为In-M-Zn氧化物时，作为用来形成In-M-Zn氧化物的溅射靶材中的金属元素的原子个数比，可以举出In：M：Zn＝1：1：1、In：M：Zn＝1：1：1.2、In：M：Zn＝1：3：2、In：M：Zn＝1：3：4、In：M：Zn＝1：3：6、In：M：Zn＝2：2：1、In：M：Zn＝2：1：3、In：M：Zn＝3：1：2、In：M：Zn＝4：2：3、In：M：Zn＝4：2：4.1、In：M：Zn＝5：1：3、In：M：Zn＝10：1：3、In：M：Zn＝5：1：6、In：M：Zn＝5：1：7、In：M：Zn＝5：1：8、In：M：Zn＝6：1：6、In：M：Zn＝5：2：5等。注意，在上述中，当作为元素M包含两种以上的元素时，上述原子个数比中的M的比例对应于该两种以上的金属元素的原子个数的总和。

此外，作为溅射靶材优选使用含有多晶氧化物的靶材，由此易于形成具有结晶性的半导体层108，所以是优选的。注意，所形成的半导体层108的原子个数比分别包含上述溅射靶材中的金属元素的原子个数比的±40％的范围内。例如，在用于半导体层108的溅射靶材的组成为In：Ga：Zn＝4：2：4.1[原子个数比]时，所形成的半导体层108的组成有时为In：Ga：Zn＝4：2：3[原子个数比]或其附近。

注意，当记载为原子个数比为In：Ga：Zn＝4：2：3或其附近时包括如下情况：In为4时，Ga为1以上且3以下，Zn为2以上且4以下。此外，当记载为原子个数比为In：Ga：Zn＝5：1：6或其附近时包括如下情况：In为5时，Ga大于0.1且2以下，Zn为5以上且7以下。此外，当记载为原子个数比为In：Ga：Zn＝1：1：1或其附近时包括如下情况：In为1时，Ga大于0.1且2以下，Zn大于0.1且2以下。

此外，半导体层108的能隙为2eV以上，优选为2.5eV以上。如此，通过使用能隙比硅宽的金属氧化物，可以减少晶体管的关态电流。

此外，半导体层108优选具有非单晶结构。非单晶结构例如包括后述的CAAC结构、多晶结构、微晶结构或非晶结构。在非单晶结构中，非晶结构的缺陷态密度最高，CAAC结构的缺陷态密度最低。

下面对CAAC(c-axis aligned crystal)进行说明。CAAC表示结晶结构的一个例子。

CAAC结构是指包括多个纳米晶(最大直径小于10nm的结晶区域)的薄膜等的结晶结构之一，具有如下特征：各纳米晶的c轴在特定方向上取向，其a轴及b轴不具有取向性，纳米晶彼此不形成晶界而连续地连接。尤其是，在具有CAAC结构的薄膜中，各纳米晶的c轴容易在薄膜的厚度方向、被形成面的法线方向或者薄膜表面的法线方向上取向。

CAAC-OS(Oxide Semiconductor：氧化物半导体)是结晶性高的氧化物半导体。在CAAC-OS中观察不到明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质及缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。

在此，在晶体学的单位晶格中，一般以构成单位晶格的a轴、b轴、c轴这三个轴(晶轴)中较特殊的轴为c轴。尤其是，在具有层状结构的结晶中，一般来说，与层的面方向平行的两个轴为a轴及b轴，与层交叉的轴为c轴。作为这种具有层状结构的结晶的典型例子，有分类为六方晶系的石墨，其单位晶格的a轴及b轴平行于劈开面，c轴正交于劈开面。例如，为层状结构的具有YbFe

具有微晶结构的氧化物半导体膜(微晶氧化物半导体膜)在利用透射电子显微镜(TEM：Transmission Electron Microscope)观察到的图像中有时不能明确地确认到结晶部。微晶氧化物半导体膜中含有的结晶部的尺寸大多为1nm以上且100nm以下或1nm以上且10nm以下。尤其是，将具有尺寸为1nm以上且10nm以下或1nm以上且3nm以下的微晶的纳米晶体(nc：nanocrystal)的氧化物半导体膜称为nc-OS(nanocrystalline OxideSemiconductor：纳米晶氧化物半导体)膜。例如，在使用TEM观察nc-OS膜时，有时不能明确地确认到晶界。

在nc-OS膜中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。此外，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS膜在某些分析方法中与非晶氧化物半导体膜没有差别。例如，在通过其中利用使用其束径比结晶部大的X射线的X射线衍射(XRD：X-Ray Diffraction)装置的out-of-plane法对nc-OS膜进行结构分析时，检测不出表示结晶面的峰值。此外，在使用其束径比结晶部大(例如，50nm以上)的电子射线获得的nc-OS膜的电子衍射图案(也称为选区电子衍射图案)中，观察到光晕图案。另一方面，在对nc-OS膜进行使用其电子束径接近结晶部的大小或者比结晶部小(例如，1nm以上且30nm以下)的电子射线的电子衍射(也称为纳米束电子衍射)时，观察到亮度高的呈圈状的区域，有时该环状区域内观察到多个斑点。

nc-OS膜比非晶氧化物半导体膜的缺陷态密度低。但是，nc-OS膜在不同的结晶部之间观察不到晶体取向的规律性。所以，nc-OS膜的缺陷态密度比CAAC-OS膜高。因此，nc-OS膜有时具有比CAAC-OS膜高的载流子密度及电子迁移率。所以，使用nc-OS膜的晶体管有时具有较高的场效应迁移率。

nc-OS膜可以以比CAAC-OS膜形成时更小的氧流量比形成。此外，nc-OS膜可以以比CAAC-OS膜形成时更低的衬底温度形成。例如，nc-OS膜可以在衬底温度为较低的低温(例如130℃以下的温度)的状态或不对衬底进行加热的状态下形成，因此适用于大型玻璃衬底或树脂衬底等，可以提高生产率。

下面，对金属氧化物的结晶结构的一个例子进行说明。使用In-Ga-Zn氧化物靶材(In：Ga：Zn＝4：2：4.1[原子个数比])在衬底温度为100℃以上且130℃以下的条件下利用溅射法形成的金属氧化物易于具有nc(nano crystal)结构和CAAC结构中的任一方的结晶结构或其混在的结构。在衬底温度为室温(R.T.)的条件下形成的金属氧化物易于具有nc结晶结构。注意，这里的室温(R.T.)是指包括对衬底不进行意图性的加热时的温度。

[金属氧化物的构成]

以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。

注意，CAAC(c-axis aligned crystal)是指结晶结构的一个例子，CAC(Cloud-Aligned Composite)是指功能或材料构成的一个例子。

CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。

此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。此外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时导电性区域被观察为其边缘模糊且以云状连接。

在CAC-OS或CAC-metal oxide中，有时导电性区域及绝缘性区域以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。

此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该结构中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分与具有宽隙的成分互补作用，与具有窄隙的成分联动地在具有宽隙的成分中载流子流过。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的开启状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。

就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。

以上是金属氧化物的构成的说明。

本实施方式所示的结构例子及对应于这些例子的附图等的至少一部分可以与其他结构例子或附图等适当地组合。

本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。

(实施方式2)

在本实施方式中，参照图20A至图20C对包括本发明的一个方式的半导体装置的显示装置进行说明。

图20A所示的显示装置包括像素部502、驱动电路部504、保护电路506及端子部507。注意，也可以采用不设置保护电路506的结构。

对像素部502或驱动电路部504等所包括的晶体管可以使用本发明的一个方式的晶体管。此外，也可以对保护电路506使用本发明的一个方式的晶体管。

像素部502包括配置为X行Y列(X、Y为分别独立的2以上的自然数)的像素电路501。各像素电路501都包括驱动显示元件的电路。

驱动电路部504包括对栅极线GL_1至栅极线GL_X输出扫描信号的栅极驱动器504a、对数据线DL_1至数据线DL_Y供应数据信号的源极驱动器504b等的驱动电路。栅极驱动器504a采用至少包括移位寄存器的结构即可。此外，源极驱动器504b例如由多个模拟开关等构成。此外，也可以由移位寄存器等构成源极驱动器504b。

可以将本发明的一个方式的时序电路用于栅极驱动器504a。另外，也可以将本发明的一个方式的时序电路还用于源极驱动器504b。

端子部507是指设置有用来从外部的电路对显示装置输入电源、控制信号及图像信号等的端子的部分。

保护电路506是在自身所连接的布线被供应一定的范围之外的电位时使该布线与其他布线之间处于导通状态的电路。图20A所示的保护电路506例如与栅极驱动器504a和像素电路501之间的布线的栅极线GL、或者与源极驱动器504b和像素电路501之间的布线的数据线DL等的各种布线连接。另外，在图20A中，为了区别保护电路506和像素电路501而对保护电路506附加阴影线。

此外，既可以采用栅极驱动器504a及源极驱动器504b各自设置在与像素部502相同的衬底上的结构，又可以采用形成有栅极驱动电路或源极驱动电路的衬底(例如，使用单晶半导体或多晶半导体形成的驱动电路板)以COG或TAB(Tape Automated Bonding：卷带自动结合)等安装于设置有像素部502的衬底的结构。

图20B及图20C示出可用于像素电路501的像素电路的结构的一个例子。图20B及图20C示出第m行n列(m为1以上且X以下的自然数，n为1以上且Y以下的自然数)的像素电路。

图20B所示的像素电路501包括液晶元件570、晶体管550及电容器560。此外，像素电路501连接有数据线DL_n、栅极线GL_m及电位供应线VL等。

根据像素电路501的规格适当地设定液晶元件570的一对电极中的一个电极的电位。根据被写入的数据设定液晶元件570的取向状态。此外，也可以对多个像素电路501的每一个所具有的液晶元件570的一对电极中的一个电极供应公共电位。此外，也可以对各行的像素电路501的每一个所具有的液晶元件570的一对电极中的一个电极供应不同的电位。

此外，图20C所示的像素电路501包括晶体管552、晶体管554、电容器562以及发光元件572。此外，像素电路501连接有数据线DL_n、栅极线GL_m、电位供应线VL_a及电位供应线VL_b等。

此外，电位供应线VL_a和电位供应线VL_b中的一个被施加高电源电位的电位VDD，电位供应线VL_a和电位供应线VL_b中的另一个被施加低电源电位的电位VSS。根据晶体管554的栅极被施加的电位，流过发光元件572中的电流被控制，从而来自发光元件572的发光亮度被控制。

图20B所示的晶体管550或者图20C所示的晶体管552及晶体管554优选设置在与栅极驱动器504a所包括的晶体管相同的衬底上。

本实施方式所示的结构例子及对应于这些例子的附图等的至少一部分可以与其他结构例子或附图等适当地组合而实施。

本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。

(实施方式3)

下面对备有用来校正像素所显示的灰度的存储器的像素电路以及具有该像素电路的显示装置进行说明。实施方式1中例示出的晶体管可以用于下文中例示出的像素电路所使用的晶体管。

[电路结构]

图21A示出像素电路400的电路图。像素电路400包括晶体管M1、晶体管M2、电容器C1及电路401。此外，像素电路400连接有布线S1、布线S2、布线G1及布线G2。

晶体管M1的栅极与布线G1连接，源极和漏极中的一个与布线S1连接，源极和漏极中的另一个与电容器C1的一个电极连接。晶体管M2的栅极与布线G2连接，源极和漏极中的一个与布线S2连接，源极和漏极中的另一个与电容器C1的另一个电极及电路401连接。

电路401至少包括一个显示元件。显示元件可以使用各种各样的元件，典型地有有机EL元件或LED元件等发光元件、液晶元件或MEMS(Micro Electro Mechanical Systems)元件等。

将连接晶体管M1与电容器C1的节点记作节点N1，将连接晶体管M2与电路401的节点记作节点N2。

像素电路400通过使晶体管M1变为关闭状态可以保持节点N1的电位。此外，通过使晶体管M2变为关闭状态可以保持节点N2的电位。此外，通过在晶体管M2处于关闭状态的状态下通过晶体管M1对节点N1写入规定的电位，由于通过电容器C1的电容耦合，可以使节点N2的电位对应节点N1的电位变化量而发生改变。

在此，作为晶体管M1、晶体管M2中的一方或双方可以使用实施方式1中例示出的使用氧化物半导体的晶体管。由于该晶体管具有极低的关态电流，因此可以长时间地保持节点N1或节点N2的电位。此外，当各节点的电位保持期间较短时(具体而言，帧频为30Hz以上时等)也可以采用使用了硅等半导体的晶体管。

[驱动方法例子]

接着，参照图21B对像素电路400的工作方法的一个例子进行说明。图21B是像素电路400的工作的时序图。注意，这里为了便于说明，不考虑布线电阻等各种电阻、晶体管或布线等的寄生电容及晶体管的阈值电压等的影响。

在图21B所示的工作中，将1个帧期间分为期间T1和期间T2。期间T1是对节点N2写入电位的期间，期间T2是对节点N1写入电位的期间。

〔期间T1〕

在期间T1，对布线G1和布线G2的双方供给使晶体管变为开启状态的电位。此外，对布线S1提供为固定电位的电位V

节点N1通过晶体管M1从布线S1被供给电位V

〔期间T2〕

接着，在期间T2，布线G1被供应使晶体管M1变为开启状态的电位，布线G2被供应使晶体管M2变为关闭状态的电位。另外，布线S1被供应第二数据电位V

节点N1通过晶体管M1从布线S1被供应第二数据电位V

这里，电位dV基本由电容器C1的电容值及电路401的电容值决定。当电容器C1的电容值充分大于电路401的电容值时，电位dV成为接近第二数据电位V

如上所述，由于像素电路400可以组合两种数据信号生成供应给包括显示元件的电路401的电位，所以可以在像素电路400内进行灰度校正。

此外，像素电路400可以生成超过可对与布线S1及布线S2连接的源极驱动器供给的最大电位的电位。例如，在使用发光元件的情况下，可以进行高动态范围(HDR)显示等。此外，在使用液晶元件的情况下，可以实现过驱动等。

[应用例子]

〔使用液晶元件的例子〕

图21C所示的像素电路400LC包括电路401LC。电路401LC包括液晶元件LC及电容器C2。

液晶元件LC的一个电极与节点N2及电容器C2的一个电极连接，另一个电极与被供应电位V

电容器C2用作存储电容器。此外，当不需要时可以省略电容器C2。

由于像素电路400LC可以对液晶元件LC供应高电压，所以例如可以通过过驱动实现高速显示，可以采用驱动电压高的液晶材料。此外，通过对布线S1或布线S2供应校正信号，可以根据使用温度或液晶元件LC的劣化状态等进行灰度校正。

〔使用发光元件的例子〕

图21D所示的像素电路400EL包括电路401EL。电路401EL包括发光元件EL、晶体管M3及电容器C2。

晶体管M3的栅极与节点N2及电容器C2的一个电极连接，源极和漏极中的一个与被供应电位V

晶体管M3具有控制对发光元件EL供应的电流的功能。电容器C2用作存储电容器。当不需要时也可以省略电容器C2。

此外，虽然这里示出发光元件EL的阳极一侧与晶体管M3连接的结构，但是也可以采用阴极一侧与晶体管M3连接的结构。当采用阴极一侧与晶体管M3连接的结构时，可以适当地改变电位V

像素电路400EL可以通过对晶体管M3的栅极施加高电位使大电流流过发光元件EL，所以例如可以实现HDR显示等。此外，通过对布线S1或布线S2供应校正信号可以对晶体管M3或发光元件EL等的电特性偏差进行校正。

此外，不局限于图21C及图21D所示的电路，也可以采用另外附加晶体管或电容器等的结构。

本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。

(实施方式4)

在本实施方式中，对可以使用本发明的一个方式制造的显示模块进行说明。

图22A所示的显示模块6000在上盖6001与下盖6002之间包括与FPC6005连接的显示装置6006、框架6009、印刷电路板6010及电池6011。

例如，可以将使用本发明的一个方式制造的显示装置用作显示装置6006。通过利用显示装置6006，可以实现功耗极低的显示模块。

上盖6001及下盖6002可以根据显示装置6006的尺寸适当地改变其形状或尺寸等。

显示装置6006也可以具有作为触摸面板的功能。

框架6009具有保护显示装置6006的功能、遮断因印刷电路板6010的工作而产生的电磁波的功能以及散热板的功能等。

印刷电路板6010具有电源电路以及用来输出视频信号及时钟信号的信号处理电路、电池控制电路等。

图22B是具备光学触摸传感器时的显示模块6000的截面示意图。

显示模块6000包括设置在印刷电路板6010上的发光部6015及受光部6016。此外，由上盖6001与下盖6002围绕的区域设置有一对导光部(导光部6017a、导光部6017b)。

显示装置6006隔着框架6009与印刷电路板6010或电池6011等重叠。显示装置6006及框架6009固定在导光部6017a、导光部6017b。

从发光部6015发射的光6018经过导光部6017a、显示装置6006的顶部及导光部6017b到达受光部6016。例如，当光6018被指头或触屏笔等被检测体阻挡时，可以检测触摸操作。

例如，多个发光部6015沿着显示装置6006的相邻的两个边设置。多个受光部6016配置在与发光部6015对置的位置。由此，可以取得触摸操作的位置的信息。

作为发光部6015例如可以使用LED元件等光源，尤其是，优选使用发射红外线的光源。作为受光部6016可以使用接收发光部6015所发射的光且将其转换为电信号的光电元件。优选使用能够接收红外线的光电二极管。

通过使用控制光6018的路径的导光部6017a及导光部6017b，可以将发光部6015及受光部6016配置在显示装置6006的下侧，可以抑制外光到达受光部6016而导致触摸传感器的错误工作。尤其优选使用吸收可见光且透过红外线的树脂，由此可以更有效地抑制触摸传感器的错误工作。

本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。

(实施方式5)

在本实施方式中对能够使用本发明的一个方式的显示装置的电子设备的例子进行说明。

图23A所示的电子设备6500是可以用作智能手机的便携式信息终端设备。

电子设备6500的外壳6501中包括显示部6502、电源按钮6503、按钮6504、扬声器6505、麦克风6506、照相机6507及光源6508等。显示部6502具有触摸面板功能。

显示部6502可以使用本发明的一个方式的显示装置。

图23B是包括外壳6501的麦克风6506一侧的端部的截面示意图。

外壳6501的显示面一侧设置有具有透光性的保护构件6510，被外壳6501及保护构件6510包围的空间内设置有显示面板6511、光学构件6512、触摸传感器面板6513、印刷电路板6517、电池6518等。

显示面板6511、光学构件6512及触摸传感器面板6513使用没有图示的粘合层固定到保护构件6510。

此外，在显示部6502外侧的区域中，显示面板6511的一部分被折叠。此外，该被折叠的部分与FPC6515连接。FPC6515安装有IC6516。此外，FPC6515与设置于印刷电路板6517的端子连接。

显示面板6511可以使用本发明的一个方式的柔性显示器面板。由此，可以实现极轻量的电子设备。此外，由于显示面板6511极薄，所以可以在抑制电子设备的厚度的情况下搭载大容量的电池6518。此外，通过折叠显示面板6511的一部分以在像素部的背面设置与FPC6515的连接部，可以实现窄边框的电子设备。

本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。

(实施方式6)

在本实施方式中对包括使用本发明的一个方式制造的显示装置的电子设备进行说明。

以下所示的电子设备是在显示部中包括本发明的一个方式的显示装置的电子设备，因此是可以实现高分辨率的电子设备。此外，可以同时实现高分辨率及大屏幕的电子设备。

在本发明的一个方式的电子设备的显示部上例如可以显示具有全高清、4K2K、8K4K、16K8K或更高的分辨率的影像。

作为电子设备，例如除了电视装置、笔记本型个人计算机、显示器装置、数字标牌、弹珠机、游戏机等具有比较大的屏幕的电子设备之外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。

使用了本发明的一个方式的电子设备可以沿着房屋、楼等的内壁或外壁、汽车等的内部装饰或外部装饰等的平面或曲面组装。

图24A是安装有取景器8100的照相机8000的外观图。

照相机8000包括外壳8001、显示部8002、操作按钮8003、快门按钮8004等。此外，照相机8000安装有可装卸的镜头8006。

在照相机8000中，镜头8006和外壳也可以被形成为一体。

照相机8000通过按下快门按钮8004或者触摸用作触摸面板的显示部8002，可以进行摄像。

外壳8001包括具有电极的嵌入器，除了可以与取景器8100连接以外，还可以与闪光灯装置等连接。

取景器8100包括外壳8101、显示部8102以及按钮8103等。

外壳8101通过嵌合到照相机8000的嵌入器的嵌入器装到照相机8000。取景器8100可以将从照相机8000接收的图像等显示到显示部8102上。

按钮8103被用作电源按钮等。

本发明的一个方式的显示装置可以用于照相机8000的显示部8002及取景器8100的显示部8102。此外，也可以在照相机8000中内置有取景器。

图24B是头戴显示器8200的外观图。

头戴显示器8200包括安装部8201、透镜8202、主体8203、显示部8204以及电缆8205等。此外，在安装部8201中内置有电池8206。

通过电缆8205，将电力从电池8206供应到主体8203。主体8203具备无线接收器等，能够将所接收的图像信息等显示到显示部8204上。此外，主体8203具有照相机，由此可以利用使用者的眼球或眼睑的动作作为输入方法。

此外，也可以对安装部8201的被使用者接触的位置设置多个电极，以检测出根据使用者的眼球的动作而流过电极的电流，由此实现识别使用者的视线的功能。此外，还可以具有根据流过该电极的电流监视使用者的脉搏的功能。安装部8201可以具有温度传感器、压力传感器、加速度传感器等各种传感器，也可以具有将使用者的生物信息显示在显示部8204上的功能或与使用者的头部的动作同步地使显示在显示部8204上的图像变化的功能等。

可以将本发明的一个方式的显示装置用于显示部8204。

图24C、图24D及图24E是头戴显示器8300的外观图。头戴显示器8300包括外壳8301、显示部8302、带状固定工具8304以及一对透镜8305。

使用者可以通过透镜8305看到显示部8302上的显示。优选的是，弯曲配置显示部8302，因为使用者可以感受高真实感。此外，通过透镜8305分别看到显示在显示部8302的不同区域上的图像，来可以进行利用视差的三维显示等。此外，本发明的一个方式不局限于设置有一个显示部8302的结构，也可以设置两个显示部8302以对使用者的一对眼睛分别配置两个不同的显示部。

可以将本发明的一个方式的显示装置用于显示部8302。因为包括本发明的一个方式的半导体装置的显示装置具有极高的清晰度，所以即使如图24E那样地使用透镜8305放大，也可以不使使用者看到像素而可以显示现实感更高的影像。

图25A至图25G所示的电子设备包括外壳9000、显示部9001、扬声器9003、操作键9005(包括电源开关或操作开关)、连接端子9006、传感器9007(该传感器具有测量如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)、麦克风9008等。

图25A至图25G所示的电子设备具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图像、文字图像等)显示在显示部上的功能；触摸面板的功能；显示日历、日期或时间等的功能；通过利用各种软件(程序)控制处理的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据来处理的功能；等。注意，电子设备的功能不局限于上述功能，而可以具有各种功能。电子设备可以包括多个显示部。此外，也可以在该电子设备中设置照相机等而使其具有如下功能：拍摄静态图像或动态图像来将所拍摄的图像储存在存储介质(外部存储介质或内置于照相机的存储介质)中的功能；将所拍摄的图像显示在显示部上的功能；等。

下面，详细地说明图25A至图25G所示的电子设备。

图25A是示出电视装置9100的立体图。可以将例如是50英寸以上或100英寸以上的大型显示部9001组装到电视装置9100。

图25B是示出便携式信息终端9101的立体图。便携式信息终端9101例如可以用作智能手机。便携式信息终端9101也可以设置有扬声器9003、连接端子9006、传感器9007等。此外，便携式信息终端9101可以将文字或图像信息等显示在其多个面上。图25B示出显示三个图标9050的例子。此外，也可以将由虚线矩形表示的信息9051显示在显示部9001的另一个面上。作为信息9051的一个例子，可以举出提示收到电子邮件、SNS或电话等的信息；电子邮件或SNS等的标题；发送者姓名；日期；时间；电池余量；以及天线接收信号强度等。或者，可以在显示有信息9051的位置上显示图标9050等。

图25C是示出便携式信息终端9102的立体图。便携式信息终端9102具有将信息显示在显示部9001的三个以上的面上的功能。在此，示出信息9052、信息9053、信息9054分别显示于不同的面上的例子。例如，使用者也可以在将便携式信息终端9102放在上衣口袋里的状态下确认显示在能够从便携式信息终端9102的上方观察到的位置上的信息9053。使用者可以确认到该显示而无需从口袋里拿出便携式信息终端9102，由此能够判断例如是否接电话。

图25D是示出手表型便携式信息终端9200的立体图。此外，显示部9001的显示面被弯曲，能够在所弯曲的显示面上进行显示。例如，通过与可进行无线通信的耳麦相互通信，便携式信息终端9200可以进行免提通话。此外，便携式信息终端9200包括连接端子9006，可以与其他信息终端进行数据的交换或者进行充电。此外，充电工作也可以利用无线供电进行。

图25E、图25F及图25G是示出能够折叠的便携式信息终端9201的立体图。此外，图25E是便携式信息终端9201为展开状态的立体图，图25G是便携式信息终端9201为折叠状态的立体图，并且图25F是便携式信息终端9201为从图25E和图25G中的一个状态变为另一个状态的中途的状态的立体图。便携式信息终端9201在折叠状态下可携带性好，在展开状态下因为具有无缝拼接的较大的显示区域而其显示的一览性优异。便携式信息终端9201所包括的显示部9001由铰链9055所连接的三个外壳9000来支撑。例如，可以以1mm以上且150mm以下的曲率半径使显示部9001弯曲。

图26A示出电视装置的一个例子。电视装置7100的显示部7500被组装在外壳7101中。在此示出利用支架7103支撑外壳7101的结构。

可以通过利用外壳7101所具备的操作开关或另外提供的遥控操作机7111进行图26A所示的电视装置7100的操作。此外，也可以将触摸面板应用于显示部7500，通过用手指等触摸显示部7500可以进行电视装置7100的操作。此外，遥控操作机7111也可以除了具备操作按钮以外还具备显示部。

此外，电视装置7100也可以具备电视广播的接收机或用来连接到通信网络的通信设备。

图26B示出笔记型个人计算机7200。笔记型个人计算机7200包括外壳7211、键盘7212、指向装置7213、外部连接端口7214等。在外壳7211中组装有显示部7500。

图26C及图26D示出数字标牌(Digital Signage)的一个例子。

图26C所示的数字标牌7300包括外壳7301、显示部7500及扬声器7303等。此外，还可以包括LED灯、操作键(包括电源开关或操作开关)、连接端子、各种传感器以及麦克风等。

此外，图26D示出设置于圆柱状柱子7401上的数字标牌7400。数字标牌7400包括沿着柱子7401的曲面设置的显示部7500。

显示部7500越大，一次能够提供的信息量越多，并且容易吸引人的注意，由此例如可以提高广告宣传效果。

优选将触摸面板用于显示部7500，使得使用者能够操作。由此，不仅可以用于广告，还可以用于提供路线信息、交通信息或商用设施的指南等使用者需要的信息。

如图26C和图26D所示，数字标牌7300或数字标牌7400优选通过无线通信可以与使用者所携带的智能手机等信息终端设备7311联动。例如，通过将显示在显示部7500上的广告的信息显示在信息终端设备7311的屏幕上或者操作信息终端设备7311，可以切换显示部7500的显示。

此外，可以在数字标牌7300或数字标牌7400上以信息终端设备7311为操作单元(控制器)执行游戏。由此，不特定多个使用者可以同时参加游戏，享受游戏的乐趣。

本发明的一个方式的显示装置可以应用于图26A至图26D所示的显示部7500。

虽然本实施方式的电子设备采用具有显示部的结构，但是本发明的一个实施方式也可以用于不具有显示部的电子设备。

本实施方式的至少一部分可以与本说明书所记载的其他实施方式适当地组合而实施。

[符号说明]

LIN：信号：RIN：信号：BDG：信号：CLK：信号：OUT：输出端子：GOUT：输出端子：SROUT：输出端子：PWC：信号：RES：信号：SP：信号：C1至C4：电容器：CK1至CK4：信号：CLK1至CLK3：信号：N、N1、N2：节点：OUT至OUT6：布线PWC1至PWC4：信号：RIN1、RIN2：信号：10、10a、10b、10c：时序电路：11、11a、12、13：电路：14a、14b：信号生成电路：15a、15b：布线：20：时序电路：21至26：晶体管：30、30a、30a_n：时序电路：30b：时序电路：31至34：晶体管：40a、40b：驱动电路：41至47、51、52、60至69、71、72：晶体管。