形成电荷阻挡材料的方法及具有电荷阻挡材料的集成组合件

本申请案涉及2019年12月5日申请的标题为“形成电荷阻挡材料的方法及具有电荷阻挡材料的集成组合件(Methods of Forming Charge-Blocking Material,andIntegrated Assemblies Having Charge-Blocking Material)”的序列号为16/704,176的美国专利申请案，所述申请案的全部内容以引用的方式并入本文中。

技术领域

集成组合件(例如，包含集成存储器的组合件)。形成集成组合件的方法。形成与集成存储器相关联的电荷阻挡材料的方法。

背景技术

存储器为电子系统提供数据存储。快闪存储器是一种类型的存储器，且在现代计算机及装置中具有许多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置利用固态驱动器中的快闪存储器取代常规硬盘驱动器变得越来越常见。作为又一实例，快闪存储器在无线电子装置中是普遍的，这是因为其使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且提供针对增强的特征远程地升级装置的能力。

NAND可为快闪存储器的基本架构，且可经配置以包括垂直堆叠存储器胞元。

在具体描述NAND之前，更一般地描述集成布置内的存储器阵列的关系可为有帮助的。图1展示现有技术装置1000的框图，现有技术装置1000包含存储器阵列1002，存储器阵列1002具有布置成行及列的多个存储器胞元1003以及存取线1004(例如，用于传导信号WL0到WLm的字线)及第一数据线1006(例如，用于传导信号BL0到BLn的位线)。可使用存取线1004及第一数据线1006来将信息传送到存储器胞元1003及从存储器胞元1003传送信息。行解码器1007及列解码器1008对地址线1009上的地址信号A0到AX进行解码以确定将存取哪些存储器胞元1003。感测放大器电路1015操作以确定从存储器胞元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器胞元1003读取或待写入到存储器胞元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制要对存储器胞元1003执行的存储器操作，且利用控制线1020上的信号。装置1000可分别在第一供应线1030及第二供应线1032上接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应以选择第一数据线1006及第二数据线1013上的信号，所述信号可表示待从存储器胞元1003读取或待编程到存储器胞元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地激活CSEL1到CSELn信号。选择电路1040可选择第一数据线1006及第二数据线1013上的信号以在读取及编程操作期间提供存储器阵列1002与I/O电路1017之间的通信。

图1的存储器阵列1002可为NAND存储器阵列，且图2展示可用于图1的存储器阵列1002的三维NAND存储器装置200的示意图。装置200包括多个电荷存储装置串。在第一方向(Z-Z’)上，每一电荷存储装置串可包括例如彼此上下堆叠的32个电荷存储装置，其中每一电荷存储装置对应于例如32个阶层(Tier)(例如，阶层0(Tier0)到阶层31(Tier31))中的一者。相应串的电荷存储装置可共享共同沟道区(例如形成于半导体材料(例如，多晶硅)的相应柱中的沟道区)，电荷存储装置串围绕所述共同沟道区形成。在第二方向(X-X’)上，多个串的例如16个第一群组中的每一第一群组可包括例如共享多条(例如，32条)存取线(即，“全局控制栅极(CG)线”，也称为字线(WL))的8个串。存取线中的每一者可耦合阶层内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的胞元时，由相同存取线耦合(且因此对应于相同阶层)的电荷存储装置可在逻辑上群组成例如两个页，例如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y’)上，多个串的例如8个第二群组中的每一第二群组可包括通过8条数据线中的对应者耦合的16个串。存储器块的大小可包括1,024个页及总计约16MB(例如，16个WL×32个阶层×2个位＝1,024个页/块，块大小＝1,024个页×16KB/页＝16MB)。串、阶层、存取线、数据线、第一群组、第二群组及/或页的数目可大于或小于图2中所展示的数目。

图3展示图2的3D NAND存储器装置200的存储器块300在X-X’方向上的横截面视图，其包含关于图2描述的串的16个第一群组串中的一者中的15个电荷存储装置串。存储器块300的多个串可群组成多个子集310、320、330(例如，片块(Tile)列)，例如片块列

替代地参考图4的示意图来描述NAND存储器装置200。

存储器阵列200包含字线202

存储器阵列200还包含NAND串206

电荷存储晶体管208定位于字线202与串206的交叉点处。电荷存储晶体管208表示用于数据存储的非易失性存储器胞元。每一NAND串206的电荷存储晶体管208以源极到漏极串联方式连接在源极选择装置(例如，源极侧选择栅极(SGS))210与漏极选择装置(例如，漏极侧选择栅极(SGD))212之间。每一源极选择装置210定位于串206与源极选择线214的交叉点处，而每一漏极选择装置212定位于串206与漏极选择线215的交叉点处。选择装置210及212可为任何合适存取装置，且在图1中大体上以方框进行说明。

每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。例如，源极选择装置210

每一漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。例如，漏极选择装置212

电荷存储晶体管208包含源极230、漏极232、电荷存储区234及控制栅极236。电荷存储晶体管208将其控制栅极236耦合到字线202。电荷存储晶体管208的列是NAND串206内的耦合到给定位线228的晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的晶体管。

存储器可制作为层叠，且两个或更多个层叠可彼此上下堆叠。沿着堆叠层叠可发生应力而导致与层叠相关联的材料的屈曲或其它问题扭曲。将期望发展出制作堆叠存储器层叠的经改进方法，所述方法减轻问题应力。

附图说明

图1展示具有具存储器胞元的存储器阵列的现有技术存储器装置的框图。

图2展示呈3D NAND存储器装置的形式的图1的现有技术存储器装置的示意图。

图3展示图2的现有技术3D NAND存储器装置在X-X’方向的横截面视图。

图4是现有技术NAND存储器阵列的示意图。

图5到21是在用于形成实例结构的实例方法的实例过程阶段的集成组合件的区的图解横截面侧视图。

图22是图21的集成组合件的区的图解俯视图；其中图21的横截面沿着图22的线21-21。

图23是展示为在图15的过程阶段之后且替代图16的过程阶段的实例过程阶段的图15的区的图解横截面侧视图。

图24是展示为在图23的过程阶段之后的实例过程阶段的图23的区的图解横截面侧视图。

图25是展示为在图15的过程阶段之后且替代图16的过程阶段的实例过程阶段的图15的区的图解横截面侧视图。

图26是展示为在图25的过程阶段之后的实例过程阶段的图25的区的图解横截面侧视图。

具体实施方式

一些实施例包含形成多层叠存储器布置的方法，其中在延伸穿过第一层叠的开口内提供具有拉伸应力(tensile stress)的牺牲材料(实例拉伸应力材料包含氧化铝、钨等)，同时在第一层叠上方形成额外层叠且进行图案化以平衡问题应力。在一些实施例中，在开口内提供牺牲材料之前，可沿着开口的侧壁形成电荷阻挡结构的第一部分。随后，可形成延伸穿过额外层叠而到牺牲材料的第二开口，可沿着第二开口的侧壁形成电荷阻挡结构的第二部分，且接着可移除牺牲材料。参考图5到26来描述实例实施例。

参考图5，组合件10包含导电结构12。导电结构12可为类似于上文在背景技术章节中描述的源极结构216的源极结构。所说明区包括导电材料14。导电材料14可包括任何合适导电组合物，且在一些实施例中可包括导电掺杂半导体材料。导电掺杂半导体材料可为导电掺杂硅(例如，n型硅)。在一些实施例中，源极结构12的导电掺杂半导体材料可在源极结构12的一或多种额外导电材料(例如，一或多种含金属材料；例如(举例来说)钨及硅化钨中的一或两者)上方。本公开的图中未展示源极结构12的额外导电材料以简化图式。

源极结构12可通过半导体衬底(基底)支撑。本公开的图中未展示半导体衬底以简化图式。半导体衬底可包括任何合适半导体组合物；且在一些实施例中可包括单晶硅。

绝缘材料16在导电材料14上方，且牺牲插塞18延伸穿过绝缘材料16。

绝缘材料16可包括任何合适组合物，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。

牺牲插塞18包括牺牲材料20。此牺牲材料可包括任何合适组合物，且在一些实施例中可包括钨、基本上由钨组成或由钨组成。

绝缘材料22跨材料16及20延伸。绝缘材料22可包括任何合适组合物，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。

交替第一及第二阶层(层级、层)26及28的堆叠24形成于绝缘材料22上方。堆叠24可包括任何合适数目的交替阶层26及28。阶层26最终成为存储器布置的导电层级。可存在任何合适数目个阶层26以形成所要数目个导电层级。在一些实施例中，阶层26的数目可为8、16、32、64等。

第一阶层26包括第一材料30。此第一材料可包括任何合适组合物，且在一些实施例中可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。

第二阶层28包括第二材料32。此类材料可为绝缘材料，且可包括任何合适组合物。在一些实施例中，材料32可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。

阶层26及28可具有任何合适厚度；且可为彼此相同的厚度，或可为相对于彼此不同的厚度。在一些实施例中，阶层26及28可具有在从约10纳米(nm)到约400nm的范围内的垂直厚度。

在一些实施例中，堆叠24可被称为第一堆叠以区分其与在稍后过程阶段形成的额外堆叠。第一堆叠24可被认为由第一层叠34包括。

参考图6，开口36经形成以延伸穿过堆叠24而到插塞18的牺牲材料20的上表面。

参考图7，牺牲材料20(图6)经移除，且因此开口36延伸到导电结构12的上表面13。在所说明实施例中，开口36包含延伸到堆叠24下方的凹部38，其中此类凹部在堆叠24与导电结构12的上表面13之间。

在一些实施例中，开口36可被称为第一开口以区分其与在后续过程阶段形成的额外开口。

参考图8，材料40经形成以加衬里于第一开口36的外围。材料40可被称为内衬材料。在一些实施例中，内衬材料40可被称为第一内衬材料以区分其与在后续过程阶段形成的额外内衬材料。

内衬材料40可包括任何合适组合物；且在一些实施例中可包括硅及氮的组合、基本上由其组成或由其组成(即，可包括SiN，其中化学式指示主要成分而非特定化学计量)。在一些实施例中，内衬材料40可包括化学计量氮化硅(即，Si

内衬材料40加衬里于开口36的外围。明确来说，内衬材料40沿着开口36的侧壁37，且延伸到凹部38中且沿着导电结构12的上表面13。

内衬材料40可形成为任何合适厚度；且在一些实施例中可形成为在从约10埃

参考图9，内衬材料40(图8)经化学更改以将此类内衬材料转化为电荷阻挡材料42。在一些实施例中，此类化学更改可包括内衬材料40的氧化。例如，在一些实施例中，内衬材料40可包括SiN(其中化学式指示主要成分而非特定化学计量)，且电荷阻挡材料42可包括通过使内衬材料的SiN氧化而形成的SiON(其中化学式指示主要成分而非特定化学计量)。

电荷阻挡材料42可包括任何合适厚度；且在一些实施例中可具有在从约

在一些实施例中，电荷阻挡材料42可被称为第一电荷阻挡材料以区分其与在后续过程阶段形成的额外电荷阻挡材料。

参考图10，牺牲材料44及46形成于开口36内。牺牲材料44及46沿着电荷阻挡材料42，且在所展示实施例中直接抵靠此类电荷阻挡材料。

常规制造工艺可发生的问题是可存在于半导体组合件内的问题应力失衡。例如，高k材料(例如，AlO

应了解，其中具有拉伸应力材料44的所说明开口36表示可形成于组合件10内的大量开口，且来自此类开口内的拉伸应力材料的组合影响可使应力失配平衡。

在一些实施例中，块体牺牲材料44可包括AlO、基本上由AlO组成或由AlO组成；其中化学式指示主要成分而非特定化学计量。在一些实施例中，块体牺牲材料44可包括化学计量氧化铝(Al

拉伸应力材料44可例如填充开口36的容积的至少约50％、开口36的容积的至少约90％，或开口36的容积的至少约100％。

在所展示实施例中，罩盖材料46层设置在块体材料44上方。罩盖材料46可包括任何合适组合物；且在一些实施例中可包括硅酸盐玻璃。例如，罩盖材料46可包括硼磷硅酸盐玻璃、磷硅酸盐玻璃及氟硅酸盐玻璃中的一或多者、基本上由其组成或由其组成。

罩盖材料可用于在后续蚀刻期间保护块体材料44的上表面。例如，在一些实施例中，块体材料44可包括氧化铝，且罩盖材料46可用于防止此类氧化铝暴露于可非所要地喷溅(sputter)氧化铝的后续蚀刻。

平坦化表面47跨堆叠24及材料46延伸。可运用任何合适处理来形成平坦化表面47；例如(举例来说)化学机械抛光(CMP)。

在一些实施例中，可省略罩盖材料46。例如，图11展示类似于图10的实施例的实施例，但其中未利用罩盖材料46。因此，块体材料44(即，拉伸应力材料)填充开口36的容积的100％。图11的实施例的材料44可包括任何合适组合物、基本上由任何合适组合物组成或由任何合适组合物组成；且在一些实施例中可包括氧化铝或钨。

图12展示在图10的过程阶段之后的过程阶段的组合件10(且因此，罩盖材料46在块体材料44上方)。尽管组合件被展示为在图10的过程阶段之后的处理阶段，但在其它实施例中，类似过程阶段可在图11的过程阶段之后(且因此可省略罩盖材料46)。

第二堆叠48形成于第一堆叠24上方。第二堆叠48包括交替第三及第四阶层(层级、层)54及56。堆叠48可包括任何合适数目的交替阶层54及56。阶层54最终成为存储器布置的导电层级。可存在任何合适数目个阶层54以形成所要数目个导电层级。在一些实施例中，阶层54的数目可为8、16、32、64等。

第三阶层54包括第三材料50。此类第三材料可包括任何合适组合物，且在一些实施例中可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。第三材料50可包括与第一阶层26的第一材料30相同的组合物。

第四阶层28包括第四材料52。此类材料可为绝缘材料，且可包括任何合适组合物。在一些实施例中，材料52可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。第四材料52可包括与第二阶层28的第二材料32相同的组合物。

阶层54及56可具有任何合适厚度；且可为彼此相同的厚度，或相对于彼此不同的厚度。在一些实施例中，阶层54及56可具有在从约10nm到约400nm的范围内的垂直厚度。

在一些实施例中，堆叠48可被称为第二堆叠以区分其与第一堆叠24。第二堆叠48可被认为由第二层叠58包括。

尽管第二堆叠48被展示为直接形成于第一堆叠24上方，但应了解，在其它实施例中，可存在设置于第一堆叠与第二堆叠之间的一或多种层叠间材料。

参考图13，开口60经形成以延伸穿过堆叠48而到牺牲材料46的上表面。

在一些实施例中，开口60可被称为第二开口以区分其与上文参考图6描述的第一开口36。

参考图14，在组合件10上方及开口60内形成第二内衬材料62。

第二内衬材料62可包括任何合适组合物；且在一些实施例中可包括硅及氮的组合、基本上由其组成或由其组成(即，可包括SiN，其中化学式指示主要成分而非特定化学计量)。在一些实施例中，内衬材料62可包括化学计量氮化硅(即，Si

第二内衬材料62可形成为任何合适厚度；且在一些实施例中可形成为在从约

第二内衬材料62可包括或可不包括与上文参考图8描述的第一内衬材料40相同的组合物。例如，在一些实施例中，第一及第二内衬材料40及62两者可包括化学计量氮化硅(Si

参考图15，内衬材料62经各向异性蚀刻以从堆叠48的顶部上方且从沿着开口60的底部移除内衬材料，而留下沿着开口60的侧壁61的内衬材料。内衬材料62可被认为在图15的处理阶段加衬里于侧壁61。

参考图16，第二内衬材料62(图15)经化学更改以将此类内衬材料转化为第二电荷阻挡材料64。在一些实施例中，此类化学更改可包括第二内衬材料62的氧化。例如，在一些实施例中，第二内衬材料62可包括SiN(其中化学式指示主要成分而非特定化学计量)，且电荷阻挡材料64可包括通过使内衬材料62的SiN氧化而形成的SiON(其中化学式指示主要成分而非特定化学计量)。

电荷阻挡材料64可包括任何合适厚度；且在一些实施例中可具有在从约

第二电荷阻挡材料64可包括或可不包括与上文参考图9描述的第一电荷阻挡材料42相同的组合物。例如，在一些实施例中，第一及第二电荷阻挡材料42及64两者可包括硅、氧及氮的组合(即，SiON，其中化学式指示主要成分而非特定化学计量)，基本上由其组成或由其组成。电荷阻挡材料42及64两者可包括SiON的相同化学计量；且因此可包括彼此相同的组合物。替代地，电荷阻挡材料42及64可包括相对于彼此不同的SiON的化学计量。

第一及第二电荷阻挡材料42及64的第一及第二横向厚度T

参考图17，牺牲材料44及46(图16)经移除，且因此开口60延伸到凹部38中。在图17中将电荷阻挡材料简单标记为材料64，而非区分材料42及64，这是因为在所说明实施例中，材料42及64是彼此相同的组合物及厚度。

参考图18，电荷存储材料66沿着电荷阻挡材料64形成，且电介质材料(栅极电介质材料、隧穿材料)68沿着电荷存储材料形成。

电荷存储材料66可包括任何合适组合物；且在一些实施例中可包括电荷捕获材料；例如(举例来说)氮化硅、氮氧化硅、导电纳米点等中的一或多者。

电介质材料68可包括任何合适组合物；且在一些实施例中可包括二氧化硅、氮化硅、氧化铝、氧化铪、氧化锆等中的一或多者。例如，在一些实施例中，材料68可包括ONO(即，具有夹置于二氧化硅层之间的氮化硅层的积层)。

参考图19，开口60延伸穿过开口的底部处的材料64、66及68。此可运用一或多个合适各向异性蚀刻来完成，且暴露导电结构12的上表面13。在一些实施例中，上表面13包括导电掺杂硅。

用于使开口60延伸穿过材料64、66及68的蚀刻可被称为击穿蚀刻。

参考图20，沟道材料70形成于开口60内且邻近于电介质材料68。沟道材料70可包括任何合适组合物；且在一些实施例中可包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者、基本上由其组成或由其组成；其中术语III/V族半导体材料指包括选自周期表的III族及V族的元素的半导体材料(其中III族及V族是旧命名法，且现在称为13族及15族)。在一些实例实施例中，沟道材料70可包括适当掺杂硅、基本上由适当掺杂硅组成或由适当掺杂硅组成。沟道材料与导电结构12电耦合，且在所展示实施例中直接抵靠导电材料14的上表面13。

沟道材料70配置为延伸穿过堆叠24及48的柱74。在所说明实施例中，此类柱是中空的，且电介质材料72形成于柱74中的中空内。在其它实施例中，沟道材料70可配置为实心柱，而非所说明的中空配置。

电介质材料72可包括任何合适组合物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。

在图20的所说明实施例中，电荷阻挡材料64、电荷存储材料66、栅极电介质材料(隧穿材料)68及沟道材料70全部在凹部38内延伸。因此，材料64、66、68及70的部分安置于24的堆叠下方，且直接在堆叠24与导电结构12的上表面13之间。

参考图21，用材料76、78及80取代第一及第三阶层26及54的材料30及50(图20)。

材料76可为电介质阻障材料；且可例如包括一或多种高k组合物(例如，氧化铝、氧化铪、氧化锆等)。术语“高k组合物”意味着具有大于与二氧化硅相关联的介电常数(即，大于约3.9)的介电常数的组合物。

材料78是导电材料且可包括含金属组合物(例如，金属氮化物、金属碳化物、金属硅化物等)。在一些实施例中，导电材料78可包括氮化钛。

材料80是导电材料且可包括金属。在一些实施例中，导电材料80可包括钨、钽、钛、钴、钼、镍、钌等中的一或多者、基本上由其组成或由其组成。

在一些实施例中，导电材料80可被视为导电核心材料，且导电材料78可被视为沿着核心材料的外部外围表面的导电内衬材料。内衬材料78包括与核心材料80不同的组合物，且可包括或可不包括与核心材料相同的金属。

在一些实施例中，导电材料78及80可一起被认为配置为导电结构82。

第一堆叠24的交替层级26及28可分别被称为第一导电层级及第一绝缘层级；且堆叠48的交替层级54及56可分别被称为第二导电层级及第二绝缘层级。

图21的组合件10可被视为包括垂直堆叠存储器胞元84的存储器装置。存储器胞元中的每一者包括导电层级(26及54)的导电结构82的段及沟道材料70的段。存储器胞元84内的导电结构82的部分可被视为存储器胞元的控制栅极区。不在存储器胞元内的导电结构82的部分可被称为布线区或被称为字线区。

在一些实施例中，第一层叠34内的存储器胞元84可被认为布置成安置于彼此顶上且通过中介绝缘阶层28彼此垂直间隔的第一阶层(即，第一导电阶层)26。第二层叠58内的存储器胞元84可被认为布置成安置于彼此顶上且通过中介绝缘阶层56彼此垂直间隔的第二阶层(即，第二导电阶层)54。

沟道材料柱74可被视为包含电荷存储材料66、电介质材料68、沟道材料70及电介质材料72的较大柱86的部分。

电荷阻挡材料64可被认为配置为延伸穿过堆叠24及48的电荷阻挡结构88。

柱86穿过第一及第二层叠34及58，且邻近于电荷阻挡结构88。

沿着柱86的存储器胞元84可对应于适用于上文参考图1到4描述的类型的NAND存储器中的垂直存储器胞元串。

最底部垂直堆叠结构被指示为SGS装置83。SGS装置可与存储器胞元84类似地配置(如所展示)或可与存储器胞元不同地配置。尽管仅展示导电层级26中的一者包括SGS装置，但在其它实施例中，多个层级可包括SGS装置。此类SGS装置可结合在一起。

在图21的过程阶段，柱86的所说明区(例如，SGD装置)上方可存在额外结构及装置，或可在后续过程阶段形成此类额外结构及装置。图21中未展示可存在于柱86的所说明区上方的结构及装置以简化图式。

柱86可为延伸穿过存储器装置10的层叠34及58的大量大体上相同柱中的一者，其中此类柱中的每一者具有与其相关联的多个存储器胞元84。因此，存储器装置10可包括数百个、数千个、数百万个、数亿个等存储器胞元84。柱被称为彼此“大体上相同”以指示柱在合理制造及测量公差内相同。

图22展示存储器装置10的区的俯视图，且展示以六边形布置堆积的多个柱86。在所说明实施例中，电荷阻挡结构88配置为环状环；且柱86中的每一者的材料66、68及70配置为由相关联电荷阻挡结构88包围的环状环的同心布置。

图22的视图展示邻近柱86的六边形布置的狭缝90的区。狭缝90可经敞开且在用材料76、78及80取代牺牲材料30及50期间用于接取堆叠24及48的材料。随后，可用绝缘材料92填充狭缝。此类绝缘材料可包括任何合适组合物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。

图22的配置展示包括穿过层叠34及58的堆叠24及48的单一均匀组合物及厚度的电荷阻挡结构88。在其它实施例中，电荷阻挡结构可在层叠58内包括与层叠34内不同的组合物及/或厚度。参考图23到26来描述实例实施例。

参考图23，组合件10被展示为在继图15的过程阶段之后且替代图16的过程阶段的过程阶段。电荷阻挡材料64包括与电荷阻挡材料42不同的组合物，且因此材料64及42在可检测界面94处结合。在一些实施例中，材料42及64两者可包括对应于硅、氧及氮的元素的组合；其中材料64具有与材料42不同的此类元素的化学计量布置。此可通过例如利用组合物不同之前驱体材料40及62用于电荷阻挡材料42及64，及/或通过利用与用于从前驱体材料62形成电荷阻挡材料64相比不同的氧化条件从前驱体材料40形成电荷阻挡材料42而完成。

图23的电荷阻挡结构88可被认为在下层叠34内包括第一组合物42且在上层叠58内包括第二组合物64；其中第二组合物可与第一组合物可检测地区分。

参考图24，图23的组合件10经受类似于上文参考图17到21描述的处理以形成存储器胞元84。图24的组合件10类似于图21的组合件，且可被认为对应于具有垂直堆叠存储器胞元84的存储器装置。然而，图24的组合件10与图21的组合件的不同之处在于电荷阻挡结构88在上层叠58内包括与下层叠34内不同的组合物。此类不同组合物在界面94处彼此结合。界面94可利用适当仪器及方法论进行检测；且可被称为可检测位置(或可检测界面)。

在一些实施例中，在下层叠34内的电荷阻挡结构88的部分可被认为包括具有材料42的组合物的第一区96，且在上层叠58内的电荷阻挡结构88的部分可被认为包括具有材料64的组合物的第二区98。

参考图25，组合件10被展示为在继图15的过程阶段之后且替代图16的过程阶段的另一过程阶段。电荷阻挡材料64包括与电荷阻挡材料42不同的横向厚度，且因此材料64及42在可检测位置100处结合。电荷阻挡材料42及64可包括或可不包括彼此相同的组合物。在一些实施例中，可通过例如利用前驱体材料40及62的不同厚度用于电荷阻挡材料42及64，及/或通过利用与用于从前驱体材料62形成电荷阻挡材料64相比不同的氧化条件从前驱体材料40形成电荷阻挡材料42而完成材料64相对于材料42的不同厚度。尽管材料64被展示为比材料42厚，但在其它实施例中，材料64可比材料42薄。在一些实施例中，材料42及64两者可具有在从约

参考图26，图25的组合件10经受类似于上文参考图17到21描述的处理以形成存储器胞元84。图26的组合件10类似于图21的组合件，且可被认为对应于具有垂直堆叠存储器胞元84的存储器装置。然而，图26的组合件10与图21的组合件的不同之处在于电荷阻挡结构88在上层叠58内包括与下层叠34内的区96相比具有不同厚度(及可能还具有不同组合物)的区98。此类不同区在可检测位置100处彼此结合。

本文中所描述的存储器胞元84可操作为NAND存储器装置的部分。在操作中，电荷存储材料(66)可经配置以将信息存储于存储器胞元84中。存储于个别存储器胞元84中的信息的值(其中术语“值”表示一个位或多个位)可基于存储于存储器胞元的电荷存储区中的电荷量(例如，电子数)。可至少部分基于施加到相关联控制栅极的电压的值，及/或基于施加到相关联沟道材料70的电压的值来控制(例如，增加或减少)个别电荷存储区内的电荷量。

隧穿材料68可经配置以允许电荷存储材料66与沟道材料70之间的电荷(例如，电子)的所要隧穿(例如，运输)。隧穿材料可经配置(即，经工程设计)以实现选定准则，例如(举例来说)但不限于等效氧化物厚度(EOT)。EOT依据代表性物理厚度量化隧穿材料的电气性质(例如，电容)。例如，EOT可被定义为具有与给定电介质(例如，隧穿材料68)相同的电容密度将需要的理论二氧化硅层的厚度，忽略泄漏电流及可靠性考虑。

电荷阻挡材料(42、64)可提供用于阻挡电荷从电荷存储材料流动到控制栅极的机构。

电介质阻障材料76可用于抑制电子从控制栅极反向隧穿朝向电荷存储材料。

上文所论述的组合件及结构可用于集成电路内(其中术语“集成电路”意味着通过半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广范围的系统中的任何者，例如(举例来说)相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。

除非另有指定，否则可运用现在已知或尚待发展的任何合适方法论(包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等)来形成本文中所描述的各种材料、物质、组合物等。

术语第一、第二、第三、第四等可用于指本公开及所附权利要求书中的各种项目(例如，层、结构等)。此类术语用于将项目彼此区分，且不希望暗示项目的沉积/形成的任何序列，只是在明确陈述特定序列的程度上(如果有)除外。

可利用术语“电介质”及“绝缘”来描述具有绝缘电气性质的材料。所述术语在本公开中被视为同义的。在一些例子中利用术语“电介质”且在其它例子中利用术语“绝缘”(或“电绝缘”)可在本公开内提供语言变化以简化所附权利要求书内的前提基础，且不用于指示任何显著化学或电气差异。

术语“电连接”及“电耦合”两者可用于本公开中。所述术语被视为同义的。在一些例子中利用一个术语且在其它例子中利用另一术语可在本公开内提供语言变化以简化所附权利要求书内的前提基础。

图式中的各个实施例的特定定向仅出于阐释性目的，且在一些应用中，实施例可相对于所展示的定向旋转。本文中所提供的描述及所附权利要求书涉及具有各种特征之间的所描述关系的任何结构，而不管结构是否成图式的特定定向或相对于此定向旋转。

所附说明的横截面视图仅展示在横截面的平面内的特征，且未展示在横截面的平面后方的材料(除非另有指示)以简化图式。

当结构在上文被称为“在”另一结构“上”、“邻近”或“抵靠”另一结构时，其可直接在所述另一结构上或还可存在中介结构。相比之下，当结构被称为“直接在”另一结构“上”、“直接邻近”或“直接抵靠”另一结构时，不存在中介结构。术语“在…正下方”、“在…正上方”等不指示直接物理接触(除非另有明确规定)，而是指示直立对准。

结构(例如，层、材料等)可被称为“垂直延伸”以指示结构大体上从下伏基底(例如，衬底)向上延伸。垂直延伸结构可相对于基底的上表面大体上正交地延伸，或并非如此。

一些实施例包含一种形成组合件的方法。在导电结构上方形成交替第一阶层及第二阶层的第一堆叠。第一阶层及第二阶层包含第一材料及绝缘第二材料。形成延伸穿过第一堆叠的第一开口。用第一内衬材料加衬里于第一开口的侧壁。将第一内衬材料转化为第一电荷阻挡材料。在第一开口内形成牺牲材料。在第一堆叠上方且在牺牲材料上方形成交替第三阶层及第四阶层的第二堆叠。第三阶层及第四阶层分别包含第三材料及绝缘第四材料。形成延伸穿过第二堆叠而到牺牲材料的第二开口。用第二内衬材料加衬里于第二开口的侧壁(例如，可将第二内衬材料沉积于第二开口内且接着进行各向异性蚀刻以留下仅沿着第二开口的侧壁的第二内衬材料)。将第二内衬材料转化为第二电荷阻挡材料。移除牺牲材料。形成邻近于第一电荷阻挡材料及第二电荷阻挡材料的电荷存储材料。形成邻近于电荷存储材料的电介质材料。形成邻近于电介质材料的沟道材料。用一或多种导电材料取代第一材料及第三材料中的至少一些。

一些实施例包含一种形成组合件的方法。在导电结构上方形成交替第一阶层及第二阶层的第一堆叠。形成延伸穿过第一堆叠且到导电结构的上表面的第一开口。用第一内衬材料加衬里于第一开口的外围。第一内衬材料沿着第一开口的侧壁且沿着导电结构的上表面。化学更改第一内衬材料以将第一内衬材料转化为第一电荷阻挡材料。在第一开口内且沿着第一电荷阻挡材料形成牺牲材料。在第一堆叠上方且在牺牲材料上方形成交替第三阶层及第四阶层的第二堆叠。形成延伸穿过第二堆叠而到牺牲材料的第二开口。用第二内衬材料加衬里于第二开口的侧壁(例如，可将第二内衬材料沉积于第二开口内且接着进行各向异性蚀刻以留下仅沿着第二开口的侧壁的第二内衬材料)。化学更改第二内衬材料以将第二内衬材料转化为第二电荷阻挡材料。移除牺牲材料，且接着形成沿着第一电荷阻挡材料及第二电荷阻挡材料的电荷存储材料。形成沿着电荷存储材料的电介质材料。击穿沿着导电结构的上表面的第一电荷阻挡材料，且接着形成沿着电介质材料且与导电结构电耦合的沟道材料。在第一阶层及第三阶层内形成一或多种导电材料。

一些实施例包含一种集成组合件，所述集成组合件具有：第一层叠，其具有布置成安置于彼此顶上的第一阶层的第一存储器胞元；及第二层叠，其在所述第一层叠上方，且具有布置成安置于彼此顶上的第二阶层的第二存储器胞元。电荷阻挡结构沿着第一层叠及第二层叠延伸。电荷阻挡结构具有沿着第一层叠的第一区，具有沿着第二层叠的第二区，且具有其中第一区与第二区结合的可检测位置。柱穿过第一层叠及第二层叠且邻近于电荷阻挡结构。柱包含邻近于电荷阻挡结构的电荷存储材料，包含邻近于电荷存储材料的电介质材料，且包含邻近于电介质材料的沟道材料。

根据法规，已以或多或少关于结构及方法论特征特定的语言描述本文中所公开的主题。然而，应了解，权利要求书不限于所展示及描述的特定特征，这是因为本文中所公开的构件包括实例实施例。因此，权利要求书应被赋予如字面措辞的全范围，且应根据等同原则加以适当解释。