一种芯片位置识别方法及基于该方法的芯片时序设定方法

技术领域

本发明涉及芯片设计及芯片识别技术领域，具体地说，涉及一种芯片位置识别方法及基于该方法的芯片时序设定方法。

背景技术

传统的DRAM，也即动态随机存储存储器，已无法满足如今例如人工智能、数据服务器应用等领域内，对存储设备的存储容量和存储速率所提出的更高要求。而硅通孔（TSV）互连技术，是一种完全穿过硅晶圆或芯片，并于芯片表面和背面之间形成数千个垂直互连电路连接技术，该技术相较于引线键合、倒装芯片等传统堆叠解决方案，其形成的三维封装集成电路具有互连长度更小的优点。因此基于硅通孔互连技术实现存储设备容量和带宽扩展的这一特性，其被作为提升DRAM性能和密度的重要手段，已经在现有的动态随机存取存储器中得到较为广泛的运用。

以控制器和芯片的一次读写过程为例。参看图1，图1为示意图，示出了现有技术下堆叠芯片的读写过程。图中的控制器（controller）向芯片（chip）发送一个读指令，当芯片接收到读指令后，将其存储的数据送出。在送出数据的同时，芯片还会发送一个返回的读指令，返回的读指令会按照图1所示的方向，是由发送数据的芯片朝向堆叠顶端的芯片，而当达到顶端芯片后再从顶端芯片返回，直至回到控制器处。

继续参看图1，在多芯片堆叠中，对于控制器在某一时刻发送出的指令，由于顶层芯片距离控制器的本征距离要大于底层芯片，则顶层芯片接收到该信号的时间要比底层芯片晚得多，也即，对不同层芯片请求数据时，其信号时序不同，那么采用硅通孔技术实现多芯片堆叠时，不同层间芯片的信号时序则是芯片设计中无法规避的问题。现有技术中，通常是根据堆叠芯片的数量，以及芯片在堆叠中所处的位置，在形成堆叠集成后为每一块芯片配置其相应的时序。实际上，由于芯片内部的逻辑都是提前设定的，因此尽管在芯片堆叠集成完成后，能够获取当前堆叠中包含的芯片的数量和某一芯片所处的位置，然而在芯片堆叠完成后再对芯片进行后期时序调节是非常麻烦的。

在芯片堆叠后进行调节的技术难题，究其原因在于，芯片无法自动识别其在堆叠中相对于其他芯片的位置（主要是顶层芯片和底层芯片），也无法自动识别自己是否为顶层或者底层芯片，从而芯片也就无法根据其相对顶层芯片和/或底层芯片的位置来配置相应时序。

有鉴于此，应当对现有技术进行改进，以解决堆叠芯片无法识别其所处位置的技术问题。

发明内容

针对现有技术的不足，本发明提供了一种能够实现芯片在堆叠集成后自动识别其在堆叠中的相对位置，尤其是相对底层芯片和顶层芯片相对位置的芯片位置识别方法，以及在该方法的基础上，在堆叠后为堆叠中的各芯片设定时序的芯片时序设定方法。

为解决以上技术问题，本发明采取了一种芯片位置识别方法，在芯片堆叠前，根据芯片的预设堆叠数量为每级芯片配置至少一个特征信号电路的步骤S1；为每级芯片的所述特征信号电路配置对应的逻辑电路，芯片堆叠上电后，每级芯片的所述逻辑电路根据前级芯片的输出信号，为其所在级芯片的至少一个特征信号电路中的特征信号赋值的步骤S2；每级芯片根据其的所述特征信号，确定其在堆叠中所处位置的步骤S3。

优选地，在所述步骤S1中，还包括使得至少一个所述特征信号电路中的每一特征信号电路都通过连接第一电阻后接地的步骤，其中，所述特征信号构成长度至少为一位的序列，定义该序列为特征信号标识位，初始状态下，保持每一所述特征信号电路都通过第一电阻接地，以使得每一所述特征信号保持第一状态，当所述特征信号标识位内的所述特征信号都保持第一状态时，将所述特征信号标识位标识出的位置定义为第一位置。

进一步优选的，所述步骤S2中，每级芯片的所述逻辑电路根据前级输出信号，为其所在级芯片的至少一个特征信号电路中的特征信号赋值的步骤S2包括：当前级芯片的所述逻辑电路获取前级芯片的输出信号的步骤S21；所述逻辑电路根据前级芯片的输出信号，按照预设顺序驱动至少一个特征信号电路中特征信号处于第一状态的首个特征信号电路，并驱动其特征信号为第二状态，并将驱动的首个特征信号电路的所有前序特征信号电路的特征信号驱动为第一状态，以使得当前级芯片的所述特征信号标识位按照预设量变化，并得到当前级芯片的特征信号标识位，以及该特征信号标识位标识的第二位置的步骤S22；将当前级芯片的所述特征信号标识位输出至下一级芯片，并重复步骤S21至步骤22，直至得到顶层芯片的特征信号位的步骤S23。

更进一步优选地，使得当前级芯片的所述特征信号标识位按照预设量变化的步骤具体为：当前芯片的所述特征信号标识位按照预设量实现增加或者减少，以使得堆叠后多个芯片的所述特征信号标识位呈递增或者递减序列。

又进一步优选地，当前级芯片的所述逻辑电路获取前级芯片的输出信号的步骤S21中，若当前级芯片为底层芯片，底层芯片获取前一级输出时为高阻态，则当前级芯片的所述特征信号都保持第一状态。

又优选地，每级芯片根据其的所述特征信号，确定其在堆叠中所处位置的步骤S3具体为：对于堆叠中任意两块芯片，根据两者各自的所述特征信号标识位确定其在堆叠中所处的位置。

进一步优选地，在所述步骤S1中，为每级芯片配置至少两个特征信号电路，分别定义为第一特征信号电路和第二特征信号电路，其中，配置所述第一特征信号电路对应的逻辑电路驱动方向为自堆叠芯片的底层向顶层驱动的方向，配置所述第二特征信号电路对应的逻辑电路的驱动方向为自堆叠芯片的顶层向底层驱动的方向。

再进一步优选地，在所述步骤S3中，所述第一特征信号电路内的特征信号构成的长度至少为一位的第一特征信号标识位，所述第二特征信号电路内的特征信号构成长度至少为一位的第二特征信号标识位，其中，每级芯片根据其的所述第一特征信号标识位，确定其在堆叠中相对底层芯片的位置，以及，每级芯片根据其的所述第二特征信号标识位，确定其在堆叠中相对顶层芯片的位置。

相应的，本发明还提供了一种基于前述芯片位置识别方法的芯片时序设定方法，所述方法包括如下步骤：芯片堆叠集成后，控制器驱动所述逻辑电路，按照预设顺序顺次改变堆叠中各芯片的特征信号，以得到各芯片的特征信号标识位；芯片根据各自的特征信号标识位确定其在堆叠中的位置，并根据其在堆叠中的位置，通过编码器选择不同的延迟。

优选地，所述方法还包括：当控制器向堆叠中的任一芯片发送信号时，所述信号自底层芯片按照堆叠顺序顺次发送至目标芯片后，继续按照堆叠顺序发送至堆叠顶层芯片，所述顶层芯片发送返回信号，所述返回信号按照自顶层芯片向底层芯片的顺序返回至所述控制器，以使得所述返回信号的时间固定。

又优选地，所述方法还包括：当控制器向堆叠中的任一芯片发送信号时，所述信号自底层芯片按照堆叠顺序顺次发送至目标芯片后，所述目标芯片发送返回信号，所述返回信号自所述目标芯片向底层芯片的方向返回所述控制器。

由于以上技术方案的采用，本发明相较于现有技术具有如下的有益技术效果：

1、由于堆叠中各芯片无法确定各自在堆叠中的位置，从而现有技术下，只能在堆叠集成后已知芯片位置的前提下，再对堆叠中各芯片进行相应的时序设定，本发明解决该技术问题的思路，是在芯片设计时加入逻辑电路，从而在堆叠后芯片可以识别其在堆叠中的位置，以及其相对底层芯片和顶层芯片的位置，这样，芯片可以识别出自己是否为底层芯片或者顶层芯片，从而在信号的返回过程中，可以明确自己是否需要发送返回信号，避免对各个芯片进行不必要的反馈训练；

2、每一芯片都包含至少一个特征信号电路，特征信号电路内包含一个特征信号，则多个特征信号电路中的特征信号又构成了一个特征信号序列，定义该序列为特征信号标识位，多个芯片的特征信号标识位又可以构成一个能够标识芯片在堆叠中位置的有序序列，控制器发送信号使得每一芯片都根据前级芯片的输出，按照预设量对特征信号标识位进行改变，而这种改变即会使得多个芯片的特征信号标识位形成顺序标识，顺序标识可以是按照底层芯片到顶层芯片的递增序列，也可能是从底层芯片到底层芯片的递减序列，也可以是其他具有顺序关系的有序序列；而如前所述，由于芯片的特征信号标识位代表了其在一个有序序列中的位置，也即可以视为是芯片在堆叠中的相应位置，从而根据该位置，任一芯片可以确定其相对堆叠中任一芯片的相对位置；

3、为使得芯片能够识别其相对堆叠底层芯片和顶层芯片的位置，从而，为每级芯片设置只是奥两路特征信号电路，其当芯片堆叠后，使得两路特征信号电路的驱动方向相反，也即，分别构成从底层芯片至顶层芯片方向的一路特征信号电路，和从顶层芯片方向至底层芯片方向的一路特征信号电路，这样，两路特征信号电路同时工作，使得每级芯片上具有了两个特征信号标识位，则每级芯片可以根据各自的两个特征信号标识位，确定其相对底层芯片和顶层芯片的位置；

4、另一方面，各芯片在明确其是否为顶层芯片的同时，也即获取了当前堆叠中的芯片总数，从而，解决了芯片堆叠数量无法预测的问题，并且进一步地，各芯片即可以根据其相对底层芯片和顶层芯片的位置，通过编码器自发的选择相应的延迟，从而取代了现有技术下在堆叠完成后，再根据芯片位置进行后期调节的设计方式，使得芯片的时序设定获得更好的性能。

附图说明

图1为示意图，示出了现有技术下堆叠芯片的读写过程；

图2为示意图，示出了本发明的一较佳实施例中配置有特征信号的单块芯片的结构；

图3为示意图，示出了本发明实施例一中两块芯片堆叠集成后的结构；

图4为示意图，示出了本发明实施例二中八块芯片堆叠集成后的结构；

图5为示意图，示出了本发明的其他实施例中通过加法器实现特征信号电路赋值的等效电路结构；

图6为示意图，示出了本发明实施例三中八块芯片堆叠集成后的结构。

具体实施方式

下面将参考附图来描述本发明所述的一种芯片位置识别方法及基于该方法的芯片时序设定方法的实施例。本领域的普通技术人员可以认识到，在不偏离本发明的精神和范围的情况下，可以用各种不同的方式对所描述的实施例进行修正。因此，附图和描述在本质上是说明性的，而不是用于限制权利要求的保护范围。此外，在本说明书中，附图未按比例画出，并且相同的附图标记表示相同的部分。

需要说明的是，本发明实施例中所使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”、“第二”仅为了表述的方便，不应理解为对发明实施例的限定，后续实施例对此不再一一说明。

现有技术下，堆叠芯片中各芯片的时序延迟设定，是在堆叠集成后，根据各芯片在堆叠中所处的位置，通过芯片内的再设计对各自芯片的时序延迟进行再调整。设计过程本身繁琐，且由于无法预测堆叠芯片的数量，使得堆叠后的再设计和调整显得十分不便。并且进一步的，由于芯片无法获知其自身在堆叠中的位置，也就无法判断自己是否为需要在信号传输过程中发送返回信号的顶层芯片。不难看出，解决该系列问题的核心，是实现芯片位置的自我识别。

由于芯片的堆叠是按照一定顺序的顺次堆叠，则如果能够引入一种在芯片堆叠后为每个芯片顺次分配标识的机制，那么每一芯片即可根据自身被分配到的标识识别其在堆叠中所处的位置，同样，也可根据这一标识，识别其相对于堆叠中其他芯片的位置。

在本发明的较佳实施例中，实现上述的这种标识分配机制的思路，是在每一芯片中配置至少一个特征信号电路，每一特征信号电路中包含的一个特征信号可以被配置为两种不同的状态，可广义地定义为第一状态和第二状态。这样，多个特征信号按照顺序构成的一组序列，定义为特征信号标识位，那么该特征信号标识位即可被视作一种能够指向芯片所处位置的位置标示，从而根据特征信号标识位，芯片即可识别其在堆叠中所处的具体位置，以及其相对堆叠中其他芯片的相对位置。

先参看图2，图2为示意图，示出了本发明的一较佳实施例中配置有特征信号的单块芯片的结构。则本发明的较佳实施例所述的芯片位置识别方法中，第一步则是为芯片配置特征信号。在单片芯片100（chip）上，配置至少一个特征信号电路200，每一特征信号电路内包含一位特征信号，该特征信号即可视为用来表征特征信号电路200的输出。特征信号的第一状态，可以视为特征信号电路200的输入为0，而特征信号的第二状态，则相应地视为特征信号电路200的输入为1。继续参看图2，三路特征信号电路200都通过第一电阻201接地，第一电阻201为大电阻，其使得特征信号电路200在初始状态下因呈高阻态而保持第一状态，也即输出为0的状态。当单片芯片100与控制器连接时，特征信号电路200上电，工作，则使得特征信号电路200的输出由0变为1，也即此时该芯片的特征信号电路200的特征信号由第一状态转为第二状态。

特征信号电路200被设置成将前级芯片的特征信号电路200的输出作为本级芯片的特征信号电路的输入，继而在前级特征信号电路输出的基础上按照预设值进行变化，从而为其所在级芯片的至少一个特征信号电路中的特征信号赋值，以作为本级芯片特征信号电路的输出。

实施例一

由于特征信号电路中的特征信号包含两种状态，则一条特征信号电路的两种输出状态，即可用以区分两块不同的芯片，在此基础上，再通过限定特征信号两种状态的顺序，即可在区分两块芯片的同时，为两块芯片标识不同的位置。

图3为示意图，示出了本发明的实施例一中两块芯片堆叠集成后的结构。如图3所示，两块芯片堆叠集成后与控制器300连接。按照图3展示的方向和顺序，将两块芯片定义为与控制器连接并作为底层芯片的第一芯片101，以及与第一芯片101堆叠并作为顶层芯片的第二芯片102。

再说说实施例一中的特征信号电路的赋值过程。如前所述，初始状态下，特征信号电路200中的特征信号输出为0，也即保持第一状态，从而堆叠前，第一芯片101和第二芯片102上的特征信号电路200中，特征信号都为第一状态。堆叠后，第一芯片101上的特征信号电路200上电工作，由于第一芯片101不包含前级芯片，换句话说，第一芯片101的前级芯片的输出信号呈高阻态，则第一芯片101的特征信号电路使得第一芯片101上的特征信号保持第一状态。第二芯片102的特征信号电路200获取前级芯片的输出信号，也即第一芯片101的输出信号，按照预设值进行变化，在该较佳实施例中，是将第二芯片102的特征信号改变为第二状态。参照前文所述，在此书，第一芯片101保持的第一状态可以视为输出为0，而第二芯片102更改后的第二状态可以视为输出为1。从而，第一芯片101根据其特征信号，可以识别自身为底层芯片，第二芯片102根据其特征信号，可以识别自身为顶层芯片。

实施例二

在实施例一中，由于单个特征信号电路中的一个特征信号仅具有两个输出状态，则单个特征信号电路仅能满足两块芯片堆叠时的位置识别。在实施例一的基础上，容易想到的是，于芯片上配置更多路特征信号电路，即可实现更多芯片的标识。也即，根据预设的堆叠数量为每级芯片配置满足堆叠数量的特征信号电路。

具体地说，图4为示意图，示出了本发明实施例二中八块芯片堆叠集成后的结构。参看图4，在本发明的实施例二中，按照与实施例一相同的方式，将八块芯片堆叠集成，而与实施例一不同的是，实施例二中，每一芯片上都配置三个特征信号电路200，每一特征信号电路200中包含一特征信号，每一特征信号包含两个输出状态，依旧分别定义为第一状态和第二状态。

同样，按照图4展示的方向和顺序，将八块芯片按照自底向上的顺序，定义为第一芯片101至第八芯片108。初始状态下，堆叠前所有芯片的特征信号电路中的三位特征信号都为第一状态。堆叠集成后，第一芯片101的特征信号电路200上电，同样，第一芯片101的三特征信号电路由于不存在前级输出，则仍然保持第一状态，如将特征信号保持第一状态的输出视为0，则此时，第一芯片101的三特征信号电路的输出为“000”。

而实施例二中的特征信号电路的赋值过程中，第二芯片102的特征信号电路200获取第一芯片101的输出信号“000”，并作为第二芯片102的特征信号电路200的输入。实施例二中的特征信号电路的赋值逻辑，是按照预设顺序驱动至少一个特征信号中特征信号处于第一状态的首个特征信号电路，并驱动其特征信号为第二状态，再将驱动的首个特征信号电路的所有前序特征信号电路的特征信号驱动为第一状态。则在实施例二中，第二芯片102的特征信号电路200的将其输入信号“000”的首个保持第一状态的特征信号电路中特征信号的状态改变，由于修改的该路特征信号电路不包含前序特征电路，则，第二芯片102的输出信号也即为“001”。

接着，第三芯片的特征信号电路200获取第二芯片102的输出信号，也即“001”，从而改变其输入中首个保持第一状态的特征信号电路的特征信号，也即改变为“011”，再将修改的该路特征信号包含一位前序特征电路，且前序的该路特征信号电路的特征信号此时为第二状态，则还需要将前序特征信号电路的特征信号驱动为第一状态，则第三芯片的输出信号即为“010”。第四芯片的特征信号电路200获取第三芯片的输出信号“010”，从而改变其输入中首个保持第一状态的特征信号电路的特征信号，也即改变为“011”，由于修改的该路特征信号电路不包含前序特征电路，则第四芯片的输出信号也即为“011”。

继续，第五芯片的特征信号电路200获取第四芯片的输出信号，也即“011”，从而改变其输入中首个保持第一状态的特征信号电路的特征信号，也即改变为“111”。再将修改的该路特征信号包含的两位前序特征电路，且前序的两路特征信号电路的特征信号都为第二状态，则将前序两路特征信号电路的特征信号驱动为第一状态，则第五芯片地输出信号也即为“100”。从而依次确定出第六至第八芯片的输出信号分别为：“101”、“110”、“111”。

这样，在实施例二中的八块芯片各自的特征信号电路具有了不同的输出信号。如果将每一芯片上的特征信号电路的三位特征信号视为有序的数列，则八块芯片的输出信号则构成从“000”至“111”的8位递增序列。在本发明的较佳实施例中，将按照预设的顺序将特征信号构成的长度至少一位的序列定义为特征信号标识位，则多块芯片的特征信号标识位即构成了如实施例二中的有序的数列。

继而，每一芯片即可以根据其自身的特征信号标识位，识别出自身在堆叠中的位置。例如，第一芯片101上，三路特征信号电路中的特征信号都保持第一状态，也即输出为0，则第一芯片101上的特征信号标识位为“000”，则第一芯片101可以识别出自己为堆叠中的第一块芯片，按照芯片堆叠的方式，第一芯片101可以识别出自己为底层芯片。

另一方面，任一块芯片又可以根据其特征信号标识位识别出自身相对于其他芯片的相对位置。例如，第一芯片的特征信号识别位为“000”，第五芯片的特征信号识别位为“100”，从而第五芯片可以通过特征信号标识位得知其相对第一芯片，也即底层芯片的位置。

在本发明的不同较佳实施例中，特征信号电路根据前级芯片的输入，按照预设量对本级芯片的输出进行变化的方式也可以不同。例如，基于实施例二的赋值方法相同原理，在本发明的又一实施例中，采用加法器作为特征信号电路的赋值方法。图5为示意图，示出了本发明的其他实施例中通过加法器实现特征信号电路赋值的等效电路结构，图中的箭头方向示出了特征信号电路中信号的传递方向。参看图5，在特征信号电路中配置了加法器，则加法器获取前级芯片的输出，并作为本级芯片特征信号电路的输入。加法器对前级芯片的输出，或者说对本级芯片的输入实现加一的过程，并将加一后得到的信号输出，并对该级的特征信号电路中的特征信号进行赋值。

实施例三

在本发明的实施例二中，芯片根据其特征信号标识位确定其相对底层芯片的位置。然而，在芯片设计时，如前所述，由于无法知道堆叠芯片中的芯片数量，也无法获得芯片相对顶层芯片的位置，就无法为返回信号的发送配置延迟。

为了解决该技术问题，本发明的实施例三中，将每级芯片包含的多路特征信号电路分成两组。参看图6，图6为示意图，示出了本发明的实施例三中八块芯片堆叠集成后的结构。在该较佳实施例中，仍然是以八块芯片堆叠集成为例，按照图6展示的方向和顺序，将八块芯片按照自底向上的顺序，定义为第一芯片101至第八芯片108。然而，与实施例二中不同的是，在实施例三中，每一级芯片上包括六路特征信号电路。将六路特征信号电路被分成了两组，为说明方便，将两组中的特征信号电路分别定义为第一特征信号电路202和第二特征信号电路203，三路第一特征信号电路202对应的三位特征信号构成了长度为三位的第一特征信号标识位，三路第二特征信号电路203对应的三位特征信号构成了长度同样为三位的第二特征信号标识位。

另一方面，两组特征信号电路的驱动方向配置为相反。例如在该较佳实施例中，将三路第一特征信号电路202的驱动方向配置为自堆叠芯片的底层向顶层驱动的方向，将三路第二特征信号电路203的驱动方向配置为自堆叠芯片的顶层向底层驱动的方向。当堆叠上电后，三路第一特征信号电路202和第二特征信号电路203分别按照实施例二中所述的赋值方法，为每级芯片分别赋值第一特征信号标志位和第二特征信号标识位。则第一芯片101至第八芯片108的标识位如下表所示。

实施例三中，每级芯片具有两个不同的特征信号标识位，则根据相应的特征信号标识位确定其在堆叠中所处的位置。具体地说，第一特征信号电路的驱动方向为自堆叠芯片的底层向顶层驱动的方向，则由于前级无输入或者前级输入呈高阻态，第一芯片的第一特征信号标识位为“000”，从而第一芯片可以确定其处于第一特征信号电路驱动方向的初始位置，也即，位于堆叠芯片的底层位置，换言之，确定自身为底层芯片。进一步地，堆叠中的其他芯片可以根据各自的第一特征信号标识位，按照与实施例二中相同的方法确定各自相对于第一芯片101的位置。

同理，第二特征信号电路的驱动方向为自堆叠芯片的顶层向底层驱动的方向，则由于前级无输入或者前级输入呈高阻态，第八芯片108的第二特征信号标识位为“000”，从而第八芯片可以确定其处于第二特征信号电路驱动方向的初始位置，也即，位于堆叠芯片的顶层位置，换言之，确定自身为顶层芯片。进一步地，堆叠中的其他芯片可以根据各自的第二特征信号标识位，按照与实施例二中相同的方法确定各自相对于第八芯片108的位置。

实施例四

根据实施例一至实施例三的说明，本发明的一个方面中提供的这种芯片位置识别方法，可以使得堆叠中的芯片确定其在堆叠中的位置，并且， 能够识别出堆叠中任一芯片相对于堆叠中其他任一块芯片的相对位置，尤其是顶层芯片和底层芯片。而这一技术效果，直接影响到本发明的另一个发明，也即芯片时序设定方法。

本发明的实施例四中，仍然以八块芯片堆叠为举例，基于实施例二的方法，堆叠后，第一芯片至第八芯片的第一特征信号标识位分别为“000”至“111”，第二特征信号标识位分别为“111”至“000”。如前所述，在多芯片堆叠中，对于控制器在某一时刻发送出的指令，随着堆叠中特征信号标识位的递增，接收到该指令信号的时长也是递增的。则为了保持控制器和存储芯片之间的沟通时序是固定的，在实施例四中，又要求返回信号都是由顶层芯片发送。由于第八芯片的第二特征信号标识位为“000”，且堆叠中不存在其第二特征信号电路驱动方向上的前级芯片以及相应的特征信号电路，则第八芯片根据其第二特征信号标识位识别出自己为堆叠中的顶层芯片，这样，控制器发出的读取信号，会一直传送到顶部芯片，再由第八芯片进行信号返回。

而实施例四的又一种实施方式中，为保持时序设定的稳定性，返回信号由与控制器沟通的芯片发送。例如，仍以八块芯片堆叠集成为例，由于顶层芯片的读取信号与返回信号经过的本征距离最大，则不需要进行时序设定，相反，由于底层芯片读取信号与返回信号经过的本征距离最小，所以底层芯片的返回信号需要设置最大延迟的时序设定。在第一至第八芯片识别出各自在堆叠中的位置后，每一芯片根据其相对底层芯片和顶层芯片的位置，将第二至第七芯片的延迟分别对应设置为1ns至6ns。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。