半导体存储装置

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本申请享有以日本专利申请2021-13139号(申请日：2021年1月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

关于半导体存储装置，已知有一种NAND(not and，与非)型闪速存储器。

发明内容

本发明的一实施方式提供一种能够使动作高速化的半导体存储装置。

一实施方式的半导体存储装置具备：存储单元，能够存储数据；位线，电连接于存储单元；及感测放大器，电连接于位线，并包含第1电路及锁存电路。第1电路包含：第1节点，能够电连接于位线，且在存储单元的读出动作中，根据存储单元的数据将电荷传输到位线；第1晶体管，栅极连接于第1节点，且该第1晶体管能够与连接于锁存电路的第2节点连接；第2晶体管，能够将第2节点与第3节点连接；及第3晶体管，栅极连接于第3节点，且该第3晶体管能够连接于第1节点。感测放大器在读出动作中，感测向位线传输电荷时的第1节点的第1电压，对第3节点施加将第1电压放大所得的第2电压，并对第1节点施加将第2电压放大所得的第3电压。

附图说明

图1是第1实施方式的NAND型闪速存储器的框图。

图2是第1实施方式的NAND型闪速存储器所包含的存储单元阵列的电路图。

图3是第1实施方式的NAND型闪速存储器所包含的存储单元晶体管的阈值分布图。

图4是第1实施方式的NAND型闪速存储器所包含的感测放大器的框图。

图5是第1实施方式的NAND型闪速存储器所包含的感测放大器组件的电路图。

图6是表示第1实施方式的NAND型闪速存储器的读出动作的流程图。

图7是表示第1实施方式的NAND型闪速存储器的读出动作时各种信号等的电压的时序图。

图8是表示第1实施方式的NAND型闪速存储器的读出动作时各种信号等的电压的时序图。

图9是表示第2实施方式的NAND型闪速存储器的读出动作的流程图。

图10是表示第2实施方式的NAND型闪速存储器的读出动作时各种信号等的电压的时序图。

图11是表示第3实施方式的NAND型闪速存储器的读出动作的流程图。

图12是表示第3实施方式的NAND型闪速存储器的读出动作时各种信号等的电压的时序图。

图13是第4实施方式的NAND型闪速存储器所包含的感测放大器组件的电路图。

图14是表示第4实施方式的NAND型闪速存储器的读出动作的流程图。

图15是表示第4实施方式的NAND型闪速存储器的读出动作时各种信号等的电压的时序图。

图16是表示第4实施方式的NAND型闪速存储器的读出动作时各种信号等的电压的时序图。

具体实施方式

以下，参照附图，对实施方式进行说明。进行该说明时，在所有图中，对共通部分标注共通的参照符号。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。以下，关于半导体存储装置，例举NAND型闪速存储器为例进行说明。

1.1构成

1.1.1NAND型闪速存储器的整体构成

使用图1，对本实施方式的NAND型闪速存储器的整体构成进行说明。图1是本实施方式的NAND型闪速存储器的框图。

NAND型闪速存储器1包含存储单元阵列2、控制电路3、电压产生电路4、行解码器5及感测放大器6。

存储单元阵列2具有多个块BLK(BLK0、BLK1、BLK2、…)，所述多个块包含与行及列建立对应的非易失性存储单元晶体管。各块BLK例如包含4个串组件SU(SU0～SU3)。各串组件SU包含多个NAND串NS。存储单元阵列2内的块BLK的数量及块BLK内的串组件SU的数量为任意数量。关于存储单元阵列2的详情，将在下文进行叙述。

控制电路3控制NAND型闪速存储器1整体的动作。

电压产生电路4根据控制电路3的控制，产生用于数据的写入、读出及抹除的电压，并将所产生的电压施加到行解码器5及感测放大器6。

行解码器5对行地址进行解码。行地址例如由控制NAND型闪速存储器1的外部控制器(未图示)提供。行解码器5基于解码结果，选择任一个块BLK，进而选择任一个串组件SU。行解码器5将从电压产生电路4供给的电压施加到块BLK。

感测放大器6在数据的读出动作时，感测从存储单元阵列2读出的数据，并将所读出的数据输出到控制器。感测放大器6在数据的写入动作时，将从控制器接收到的写入数据传输到存储单元阵列2。

所述构成的NAND型闪速存储器1经由未图示的NAND接口而与控制器连接。在控制器与NAND型闪速存储器1之间收发的信号的具体例为芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn及RE、写入保护信号WPn、数据选通信号DQS及DQSn、输入输出信号DQ、以及就绪/忙碌信号RBn。控制器使用这些信号控制NAND型闪速存储器1。

信号CEn是用来使NAND型闪速存储器1启用的信号，例如以低(Low)(“L”)电平被生效。此外，“被生效”是指使信号(或逻辑)成为有效(active)状态。信号CLE是表示信号DQ为指令的信号，例如以高(High)(“H”)电平被生效。信号ALE是表示信号DQ为地址的信号，例如以“H”电平被生效。信号WEn是用来将所接收到的信号取入到NAND型闪速存储器1内的信号，例如以“L”电平被生效。每当WEn被触发时，NAND型闪速存储器1便取入信号DQ。信号REn及RE是用来使控制器从NAND型闪速存储器1读出数据的信号。信号REn是信号RE的反相信号。每当信号REn及RE被触发时，NAND型闪速存储器1便将信号DQ输出到控制器。信号WPn是用来禁止NAND型闪速存储器1的写入或抹除的信号，例如由“L”电平被生效。信号CEn、CLE、ALE、WEn、REn、RE及WPn从控制器发送到NAND型闪速存储器1。

信号DQS及DQSn用来控制信号DQ的收发时序。信号DQSn是信号DQS的反相信号。例如，在数据写入时，将信号DQS及DQSn与写入数据DQ一起从控制器发送到NAND型闪速存储器1。NAND型闪速存储器1与接收信号DQS及DQSn同步地接收写入数据DQ。另外，在数据读出时，将信号DQS及DQSn与读出数据DQ一起从NAND型闪速存储器1发送到控制器。信号DQS及DQSn基于所述信号REn而产生。控制器与接收信号DQS及DQSn同步地接收读出数据DQ。

输入输出信号DQ例如为8比特信号。输入输出信号DQ是在NAND型闪速存储器1与控制器之间收发的数据实体，例如为指令CMD、地址ADD、写入数据或读出数据DAT、及状态信息STS。

信号RBn是表示NAND型闪速存储器1处于忙碌状态还是就绪状态的信号，例如在NAND型闪速存储器1为忙碌状态时设为“L”电平。在信号RBn为就绪状态的情况下，NAND型闪速存储器1能够从控制器接收指令，在信号RBn为忙碌状态的情况下，NAND型闪速存储器1无法从控制器接收指令。信号RBn从NAND型闪速存储器1发送到控制器。

1.1.2存储单元阵列2的电路构成

使用图2，对存储单元阵列2的电路构成进行说明。图2是本实施方式的NAND型闪速存储器1所包含的存储单元阵列2的电路图。

图2抽选出存储单元阵列2所包含的多个块BLK中的1个块BLK来表示作存储单元阵列2的电路构成的一例。其他块BLK也均具有图2所示的构成。

多个NAND串NS分别与位线BL0～BLm(m为1以上的自然数)建立关联。各NAND串NS例如包含存储单元晶体管MC0～MC7、以及选择晶体管ST1及ST2。存储单元晶体管MC0～MC7包含控制栅极及电荷储存层，非易失地存储数据。选择晶体管ST1及ST2用于各种动作时的串组件SU的选择。

各NAND串NS中，存储单元晶体管MC0～MC7串联连接。同一块BLK中，串组件SU0～SU3内的存储单元晶体管MC0～MC7的控制栅极分别共通地连接于字线WL0～WL7。

各NAND串NS中，选择晶体管ST1的漏极连接于与其建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MC0～MC7的一端。同一块BLK中，串组件SU0～SU3内的选择晶体管ST1的栅极分别共通地连接于选择栅极线SGD0～SGD3。

各NAND串NS中，选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MC0～MC7的另一端。同一块BLK中，串组件SU0～SU3内的选择晶体管ST2的源极连接于源极线SL，串组件SU0～SU3内的选择晶体管ST2的栅极共通地连接于选择栅极线SGS。

以上所说明的存储单元阵列2的电路构成中，位线BL例如在每个块BLK中在对应的多个NAND串NS间共有。源极线SL例如在多个块BLK间共有。

1.1.3存储单元晶体管MC的阈值分布

使用图3，对存储单元晶体管MC所能获得的阈值分布进行说明。图3是本实施方式的NAND型闪速存储器1所包含的存储单元晶体管MC的阈值分布图。以下，对存储单元晶体管MC能够存储8值(3比特)数据的情况进行说明，但所能存储的数据并不限定于8值，也可以是4值(2比特)或16值(4比特)。

各存储单元晶体管MC的阈值电压采取离散的8个分布中的任一个分布所包含的值。将该8个分布按照阈值从低到高的顺序分别称为“Er”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平。

“Er”电平例如相当于数据的抹除状态。“Er”电平所包含的阈值电压小于电压VA，具有正值或负值。

“A”～“G”电平相当于将电荷注入到电荷储存层而写入数据的状态。“A”～“G”电平各自所包含的阈值电压例如具有正值。“A”电平所包含的阈值电压为电压VA以上且小于电压VB(＞VA)。“B”电平所包含的阈值电压为电压VB以上且小于电压VC(＞VB)。“C”电平所包含的阈值电压为电压VC以上且小于电压VD(＞VC)。“D”电平所包含的阈值电压为电压VD以上且小于电压VE(＞VD)。“E”电平所包含的阈值电压为电压VE以上且小于电压VF(＞VE)。“F”电平所包含的阈值电压为电压VF以上且小于电压VG(＞VF)。“G”电平所包含的阈值电压为电压VG以上且小于电压VREAD(＞VG)。此外，电压VREAD是在数据的读出动作时及写入动作时施加到未选择字线WL而使存储单元晶体管MC成为接通状态的电压。

如上所述，各存储单元晶体管MC通过具有8个阈值分布中的任一个阈值分布，能够获取8种状态。将这些状态以2进制数表示分配为“000”～“111”，由此各存储单元晶体管MC能够存储3比特数据。将该3比特数据从下位比特起分别称为下位(Lower)比特、中位(Middle)比特、及上位(Upper)比特。

在本实施方式中，关于对“Er”～“G”电平的数据分配，将“Er”电平的数据设为“111”，将“A”电平的数据设为“110”，将“B”电平的数据设为“100”，将“C”电平的数据设为“000”，将“D”电平的数据设为“010”，将“E”电平的数据设为“011”，将“F”电平的数据设为“001”，将“G”电平的数据设为“101”。此外，对各电平的数据分配可以任意进行设定。在图3的示例中，在对应于相邻的2个阈值分布的数据间，3比特中仅1比特发生变化。因此，在读出下位比特时，只要使用相当于下位比特的值(“0”或“1”)发生变化的交界的电压即可，该情况对于中位比特及上位比特也一样。

关于下位比特的读出，使用区分“Er”电平与“A”电平的电压VA、及区分“D”电平与“E”电平的电压VE作为读出电压。

关于中位比特的读出，使用区分“A”电平与“B”电平的电压VB、区分“C”电平与“D”电平的电压VD、及区分“E”电平与“F”电平的电压VF作为读出电压。

关于上位比特的读出，使用区分“B”电平与“C”电平的电压VC、及区分“F”电平与“G”电平的电压VG作为读出电压。

1.1.4感测放大器6的构成

使用图4，对感测放大器6的构成进行说明。图4是本实施方式的NAND型闪速存储器1所包含的感测放大器6的框图。

感测放大器6包含多个感测放大器组件SAU及多个锁存电路XDL。

感测放大器组件SAU针对每个位线BL设置，在数据的读出动作时，感测读出到对应的位线BL的数据，在数据的写入动作时，将写入数据传输到对应的位线BL。图4中，8个感测放大器组件SAU共通地连接于1个总线DBUS。此外，连接于1个总线DBUS的感测放大器组件SAU的个数为任意个数。以下说明中，对共通地连接于1个总线DBUS的8个感测放大器组件SAU进行区分时，将它们分别记载为SAU＜0＞～SAU＜7＞。

锁存电路XDL针对每个感测放大器组件SAU设置，暂时存储与对应的位线BL相关的数据。图4中，分别对应于感测放大器组件SAU＜0＞～SAU＜7＞的8个锁存电路XDL＜7：0＞共通地连接于1个总线DBUS。此外，也可以将8个锁存电路XDL＜7：0＞各自分别连接于8个总线DBUS。另外，各锁存电路XDL连接于数据线IO。锁存电路XDL用于经由总线DBUS及数据线IO在感测放大器组件SAU与外部之间收发数据。也就是说，例如从控制器接收的数据首先经由数据线IO存储到锁存电路XDL，此后，经由总线DBUS传输到感测放大器组件SAU。反之也一样。

1.1.5感测放大器组件SAU的电路构成

使用图5，对感测放大器组件SAU的电路构成进行说明。图5是本实施方式的NAND型闪速存储器1所包含的感测放大器组件SAU的电路图。此外，在本实施方式中，例举感测流过位线BL的电流的电流感测方式的感测放大器组件SAU为例进行说明，也可以使用电压感测方式的感测放大器组件SAU。

图5抽选出感测放大器6所包含的多个感测放大器组件SAU中的1个感测放大器组件SAU来表示感测放大器组件SAU的电路构成的一例。其他感测放大器组件SAU也均具有图5所示的构成。

感测放大器组件SAU包含感测电路SA、及3个锁存电路(SDL、ADL及BDL)。

感测电路SA在数据读出时，感测读出到位线BL的数据，判定读出的数据是“0”还是“1”。感测电路SA在数据写入时，基于写入数据将电压施加到位线BL。另外，感测电路SA使用锁存电路SDL、ADL及BDL内的数据进行与(AND)运算或者或(OR)运算。

对感测电路SA的详情进行说明。以下说明中，将晶体管的源极或漏极中的一个称为“电流路径的一端”，将源极或漏极中的另一个称为“电流路径的另一端”。

感测电路SA包含n通道MOS晶体管10～22、p通道MOS晶体管23、以及电容元件24及25。

晶体管10的栅极被输入信号BLC，电流路径的一端连接于对应的位线BL，电流路径的另一端连接于节点SCOM。晶体管10用来将对应的位线BL钳位在与信号BLC相对应的电压。

晶体管11的栅极被输入信号BLX，电流路径的一端连接于节点SCOM，电流路径的另一端连接于节点SSRC。晶体管12的栅极被输入信号NLO，电流路径的一端连接于节点SCOM，电流路径的另一端连接于节点SRCGND。节点SRCGND例如被施加接地电压VSS。晶体管12用来对所对应的位线BL进行充电或放电。晶体管13的栅极连接于节点INV_S，电流路径的一端连接于节点SSRC，电流路径的另一端连接于节点SRCGND。晶体管14的栅极被输入信号XXL，电流路径的一端连接于节点SCOM，电流路径的另一端连接于节点SEN。晶体管14用来控制感测存储单元晶体管MC的数据的期间。节点SEN作为感测节点发挥功能，用来在数据读出时感测成为对象的存储单元晶体管MC的数据。更具体来说，在读出时，根据成为对象的存储单元晶体管MC的接通状态或断开状态，将在节点SEN(及电容元件24)所预充的电荷传输到位线BL。通过感测此时的节点SEN的电压，进行数据的读出。

晶体管15的栅极连接于节点SEN，电流路径的一端连接于晶体管16的电流路径的一端，电流路径的另一端被施加电压VLOP。电压VLOP例如为接地电压VSS。晶体管16的栅极被输入信号STB，电流路径的另一端连接于总线LBUS。晶体管17的栅极被输入信号BLQ，电流路径的一端连接于节点SEN，电流路径的另一端连接于总线LBUS。晶体管18的栅极连接于节点TDC，电流路径的一端连接于晶体管19的电流路径的一端，电流路径的另一端被施加电压VLOP。晶体管19的栅极被输入信号LSL，电流路径的另一端连接于节点SEN。

晶体管20的栅极被输入信号LPC，电流路径的一端连接于总线LBUS，电流路径的另一端被施加电压VHLB。电压VHLB例如为电源电压VDD。通过使晶体管20成为接通状态，将电压VHLB传输到总线LBUS，而对总线LBUS进行预充电。

晶体管21的栅极被输入信号L2T，电流路径的一端连接于节点TDC，电流路径的另一端连接于总线LBUS。

晶体管22的栅极被输入信号DSW，电流路径的一端连接于总线LBUS，电流路径的另一端连接于总线DBUS。晶体管22是用来将总线LBUS与总线DBUS连接的总线开关。利用该总线开关，将感测电路SA与锁存电路XDL连接。

晶体管23的栅极连接于节点INV_S，电流路径的一端被施加电压VHSA，电流路径的另一端连接于节点SSRC。电压VHSA例如为电源电压VDD。

电容元件24的一个电极连接于节点SEN，另一个电极连接于节点CLKSA。将时钟输入到节点CLKSA。

电容元件25的一个电极连接于节点TDC，另一个电极连接于节点CLKTD。将时钟输入到节点CLKTD。

锁存电路SDL、ADL及BDL暂时存储数据。在数据的写入动作中，感测电路SA根据锁存电路SDL中存储的数据，控制位线BL。其他锁存电路ADL及BDL例如用来在各存储单元晶体管MC存储2比特以上的数据时，暂时存储各比特的数据。此外，锁存电路的个数可以任意进行设定，例如根据存储单元晶体管MC所能存储的数据量(比特数)进行设定。

锁存电路SDL包含n通道MOS晶体管50～53及p通道MOS晶体管54～57。

晶体管50的栅极被输入信号STI，电流路径的一端连接于总线LBUS，电流路径的另一端连接于节点INV_S。晶体管51的栅极被输入信号STL，电流路径的一端连接于总线LBUS，电流路径的另一端连接于节点LAT_S。晶体管52的栅极连接于节点LAT_S，电流路径的一端接地，电流路径的另一端连接于节点INV_S。晶体管53的栅极连接于节点INV_S，电流路径的一端接地，电流路径的另一端连接于节点LAT_S。晶体管54的栅极连接于节点LAT_S，电流路径的一端连接于节点INV_S。晶体管55的栅极连接于节点INV_S，电流路径的一端连接于节点LAT_S。晶体管56的栅极被输入信号SLI，电流路径的一端连接于晶体管54的电流路径的另一端，电流路径的另一端被施加电源电压VDD。晶体管57的栅极被输入信号SLL，电流路径的一端连接于晶体管55的电流路径的另一端，电流路径的另一端被施加电源电压VDD。

锁存电路SDL中，由晶体管53及55构成第1反相器，由晶体管52及54构成第2反相器。第1反相器的输出及第2反相器的输入(节点LAT_S)经由数据传输用晶体管51连接于总线LBUS，第1反相器的输入及第2反相器的输出(节点INV_S)经由数据传输用晶体管50连接于总线LBUS。锁存电路SDL在节点LAT_S存储数据，并在节点INV_S存储其反相数据。

锁存电路ADL及BDL具有与锁存电路SDL同样的构成，因此省略说明，但各晶体管的参照符号及信号名如图5所示与锁存电路SDL进行区分并在以下进行说明。也就是说，锁存电路ADL中的晶体管30～37、及锁存电路BDL中的晶体管40～47分别对应于锁存电路SDL中的晶体管50～57。另外，信号ATI及BTI、以及信号ATL及BTL分别对应于信号STI及STL，信号ALI及BLI、以及信号ALL及BLL分别对应于信号SLI及SLL。在各感测放大器组件SAU中，感测电路SA、以及3个锁存电路SDL、ADL及BDL由总线LBUS连接，以便能够相互收发数据。

此外，所述构成的感测放大器组件SAU中的各种信号例如由控制电路3提供。

1.2读出动作

使用图6～图8，对本实施方式的NAND型闪速存储器1的读出动作进行说明。图6是表示本实施方式的NAND型闪速存储器1的读出动作的流程图。图7及图8是表示本实施方式的NAND型闪速存储器1的读出动作时各种信号等的电压的时序图。在本实施方式中，读出动作通过如下方式进行，即，对感测电路SA内的节点SEN进行预充电，并将预充电到节点SEN的电荷传输到位线BL之后，进行数字化(digitize)。此外，在本说明书中，“数字化”是指感测放大器6感测节点SEN的电压(读出到位线BL的数据)并将感测到的模拟电平的电压的信号转换为“L”电平或“H”电平的逻辑数据(数字信号)。

当选择读出对象的存储单元晶体管MC后，感测放大器6对位线BL进行预充电(S10)。如图7所示，在时刻t1，控制电路3使信号BLC从“L”电平(VSS)上升到“H”电平(VBLC)，使信号BLX从“L”电平(VSS)上升到“H”电平(VBLX)。电压VBLC是用来对位线BL的电压进行钳位的电压。电压VBLX是使晶体管11能够传输电压VDD的电压。电压VBLX高于电压VBLC。由此，晶体管10及11成为接通状态，位线BL被预充电。位线BL的预充电在时刻t1～时刻t5期间进行。

在位线BL的预充电过程中，感测放大器6对节点SEN进行预充电(S11)。如图7所示，在时刻t2，控制电路3使信号LPC及BLQ从“L”电平(VSS)上升到“H”电平(VX2)。电压VX2是使晶体管17、20及21能够传输电压VDD的电压。由此，晶体管17及20成为接通状态，节点SEN及总线LBUS被预充电到“H”电平(VDD)。在时刻t3，控制电路3使信号LPC及BLQ从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管17及20成为断开状态，节点SEN及总线LBUS维持在“H”电平。此外，总线LBUS在时刻t1～时刻t2期间，采取VSS以上VDD以下的任意值。

如果节点SEN被预充电，那么控制电路3将电压VDDSA施加到节点CLKSA(S12，以下称为“时钟上升”)。电压VDDSA例如为电源电压VDD。如图7所示，在时刻t4，控制电路3使节点CLKSA的电压从“L”电平(VSS)上升到“H”电平(VDDSA)。结果，电容元件24被充电，节点SEN的电压受电容耦合的影响而上升到电压Vcu。电压Vcu是通过时钟上升而上升后的节点SEN的电压，高于电压VDD。

进行时钟上升之后，感测放大器6感测节点SEN的电压(S13)。如图7所示，在时刻t5，控制电路3使信号XXL从“L”电平(VSS)上升到“H”电平(VXXL)。电压VXXL高于电压VBLX。在该状态下，读出对象的存储单元晶体管MC的阈值电压为读出电压(例如VA、VB、VC、…)以上的情况下，存储单元晶体管MC成为断开状态(以下，称为“断开单元(off-cell)”)，电流几乎不从对应的位线BL流到源极线SL。因此，节点SEN中所充的电荷几乎不被放电，节点SEN的电压几乎不发生变动。另一方面，在读出对象的存储单元晶体管MC的阈值电压小于读出电压的情况下，存储单元晶体管MC成为接通状态(以下，称为“接通单元(on-cell)”)，电流从对应的位线BL流到源极线SL。由于电压VXXL高于电压VBLX，所以，节点SEN中所充的电荷被放电。也就是说，节点SEN的电压下降。在时刻t6，控制电路3使信号XXL从“H”电平(VXXL)下降到“L”电平(VSS)。

感测到节点SEN的电压时，控制电路3将电压VSS施加到节点CLKSA(S14，以下称为“时钟下降”)。如图7所示，在时刻t7，控制电路3使节点CLKSA的电压从“H”电平(VDDSA)下降到“L”电平(VSS)。结果，受电容耦合的影响，节点SEN的电压下降。具体来说，如果将晶体管15的阈值电压设为Vth15，那么如图7所示，对应于断开单元的节点SEN的电压成为Vsn1(Vth15以上VDD以下)。另外，对应于接通单元的节点SEN的电压成为Vsn1'(VSS以上且小于Vth15)。

进行时钟下降之后，感测放大器6对节点TDC进行充电(S15)。如图8所示，在时刻t9，控制电路3使信号LPC及L2T从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管20及21成为接通状态，节点TDC及总线LBUS被充电到“H”电平(VDD)。在时刻t10，控制电路3使信号LPC及L2T从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管20及21成为断开状态，节点TDC及总线LBUS维持在“H”电平。此外，节点TDC在时刻t1～时刻t9期间，采取VSS以上VDD以下的任意值。

如果节点TDC被充电，那么感测放大器6会对节点TDC施加将节点SEN的电压放大所得的电压(S16)。如图8所示，在时刻t11，控制电路3使信号L2T从“L”电平(VSS)上升到“H”电平(VX2)，使信号STB从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管16及21成为接通状态。结果，对应于断开单元的晶体管15成为基于电压Vth15与电压Vsn1的电压差的较弱的接通状态，总线LBUS及节点TDC的电压下降。将此时的总线LBUS的电压设为Vlb1，将节点TDC的电压设为Vtd1。电压Vtd1与电压Vsn1处于Vtd1＜Vsn1关系。另一方面，对应于接通单元的晶体管15成为基于电压Vsn1'与电压Vth15的电压差的较弱的断开状态，总线LBUS及节点TDC大致维持在电压VDD(或略微减少)。将此时的总线LBUS的电压设为Vlb1'，将节点TDC的电压设为Vtd1'。电压Vtd1'与电压Vsn1'处于Vtd1'＞Vsn1'的关系。结果，电压Vth15与电压Vsn1的电压差及电压Vth15与电压Vsn1'的电压差分别被放大。换句话说，电压Vsn1与电压Vsn1'的电压差被放大到电压Vtd1与Vtd1'的电压差。在时刻t12，控制电路3使信号L2T从“H”电平(VX2)下降到“L”电平(VSS)，使信号STB从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管16及21成为断开状态，节点TDC的电压得以维持。

如果对节点TDC施加将节点SEN的电压放大所得的电压，那么感测放大器6会对节点SEN进行充电(S17)。如图8所示，在时刻t13，控制电路3使信号LPC及BLQ从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管17及20成为接通状态，节点SEN及总线LBUS被充电到“H”电平(VDD)。在时刻t14，控制电路3使信号LPC及BLQ从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管17及20成为断开状态，节点SEN及总线LBUS维持在“H”电平。

如果节点SEN被充电，那么感测放大器6会对节点SEN施加将节点TDC的电压放大所得的电压(S18)。如图8所示，在时刻t15，控制电路3使信号LSL从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管19成为接通状态。结果，对应于断开单元的晶体管18成为基于电压Vtd1与晶体管18的阈值电压Vth18的电压差的接通状态，节点SEN的电压下降。将此时的节点SEN的电压设为Vsn2。电压Vsn2与电压Vtd1处于Vsn2＞Vtd1的关系。另一方面，对应于接通单元的晶体管18成为基于电压Vtd1'与电压Vth18的电压差的断开状态，节点SEN大致维持在电压VDD。将此时的节点SEN的电压设为Vsn2'。电压Vsn2'与电压Vtd1'处于Vsn2'＜Vtd1'的关系。结果，电压Vsn1与电压Vsn1'的电压差被放大到电压Vsn2与电压Vsn2'的电压差(例如放大100倍)。以下，将如下动作称为“节点SEN的电压的放大动作”，即，对节点TDC施加将节点SEN的电压放大所得的电压之后对节点SEN施加将节点TDC的电压放大所得的电压的动作。在时刻t16，控制电路3使信号LSL从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管19成为断开状态，节点SEN的电压得以维持。

如果对节点SEN施加将节点TDC的电压放大所得的电压，那么感测放大器6会对总线LBUS进行充电(S19)。如图8所示，在时刻t17，控制电路3使信号LPC从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管20成为接通状态，总线LBUS被充电到“H”电平(VDD)。在时刻t18，控制电路3使信号LPC从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管20成为断开状态，总线LBUS维持在“H”电平。

如果总线LBUS被充电，那么感测放大器6会对总线LBUS施加将节点SEN的电压放大所得的电压(S20)。如图8所示，在时刻t19，控制电路3使信号STB从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管16成为接通状态。结果，对应于断开单元的晶体管15成为基于电压Vsn2与电压Vth15的电压差的接通状态，总线LBUS的电压下降。将此时的总线LBUS的电压设为Vlb2。电压Vlb1及Vlb2处于Vlb2≤Vlb1的关系。另一方面，对应于接通单元的晶体管15成为基于电压Vsn2'与电压Vth15的电压差的断开状态，总线LBUS大致维持在电压VDD。将此时的总线LBUS的电压设为Vlb2'。电压Vlb1'及Vlb2'处于Vlb1'≤Vlb2'的关系。在时刻t20，控制电路3使信号STB从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管16成为断开状态，总线LBUS的电压得以维持。结果，确定读出的数据的逻辑电平。在总线LBUS的电压为电压Vlb2的情况下，判定总线LBUS保存着“L”电平的数据，在总线LBUS的电压为电压Vlb2'的情况下，判定总线LBUS保存着“H”电平的数据。也就是说，读出的数据的数字化完成。

如果读出的数据的逻辑电平确定，那么实施使用所确定的逻辑电平的逻辑运算(例如所确定的数据与锁存电路ADL的数据的与运算或者或运算、所确定的数据与锁存电路BDL的数据的与运算或者或运算等)。另外，所确定的逻辑电平也可以传输到锁存电路XDL。

1.3效果

在本实施方式的构成中，感测电路SA内包含用来暂时存储数据的节点TDC。在读出动作中，感测放大器6通过进行节点SEN的电压的放大动作，将节点SEN的电压与栅极连接于节点SEN的晶体管15的阈值电压的电压差放大。感测放大器6基于放大的电压差进行数字化。通过使用节点TDC来代替锁存电路(SDL、ADL及BDL)，无需进行锁存电路的控制、及锁存电路与感测电路SA之间的数据收发便能够进行数字化。因此，能够削减数字化所花费的时间。因此，能够使NAND型闪速存储器1的动作高速化。另外，由于能够使用节点TDC来代替锁存电路，因此无需增加锁存电路的数量便能够进行数字化，从而能够抑制NAND型闪速存储器1的面积增加。

进而，由于能够将节点SEN的电压与栅极连接于节点SEN的晶体管15的阈值电压的电压差放大，因此能够抑制数字化时的错误判定。

2.第2实施方式

对第2实施方式进行说明。本实施方式的NAND型闪速存储器1具有与第1实施方式相同的构成。在本实施方式中，进行两次第1实施方式中的节点SEN的电压的放大动作。以下，以与第1实施方式的不同点为中心进行说明。

2.1读出动作

使用图9及图10，对本实施方式的NAND型闪速存储器1的读出动作进行说明。图9是表示本实施方式的NAND型闪速存储器1的读出动作的流程图。图10是表示本实施方式的NAND型闪速存储器1的读出动作时各种信号等的电压的时序图。

当选择读出对象的存储单元晶体管MC后，控制电路3设定i＝1(S30)。接着，感测放大器6与第1实施方式同样地实施所述S10～S18。S10～S18中的各种信号等的电压与第1实施方式的图7及图8中的时刻t1～时刻t16期间同样地进行控制。

实施S18之后，控制电路3判断是否i＝2(S31)。在并非i＝2的情况下(S31，否(No))，控制电路3使i递增成为i＝i+1(S32)，再实施S15。如图10所示，在时刻t17，控制电路3使信号LPC及L2T从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管20及21成为接通状态，节点TDC及总线LBUS被充电到“H”电平(VDD)。在时刻t18，控制电路3使信号LPC及L2T从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管20及21成为断开状态，节点TDC及总线LBUS维持在“H”电平。

实施S15之后，感测放大器6实施S16。如图10所示，在时刻t19，控制电路3使信号L2T从“L”电平(VSS)上升到“H”电平(VX2)，使信号STB从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管16及21成为接通状态。结果，对应于断开单元的晶体管15成为基于电压Vsn2与电压Vth15的电压差的接通状态，总线LBUS及节点TDC的电压下降。将此时的总线LBUS的电压设为Vlb2，将节点TDC的电压设为Vtd2。电压Vtd2与电压Vsn2处于Vtd2＜Vsn2的关系。另一方面，对应于接通单元的晶体管15成为基于电压Vsn2'与电压Vth15的电压差的断开状态，总线LBUS及节点TDC大致维持在电压VDD。将此时的总线LBUS的电压设为Vlb2'，将节点TDC的电压设为Vtd2'。电压Vtd2'与电压Vsn2'处于Vtd2'＞Vsn2'的关系。结果，电压Vth15与电压Vsn2的电压差及电压Vth15与电压Vsn2'的电压差分别被放大。换句话说，电压Vsn2与电压Vsn2'的电压差被放大到电压Vtd2与Vtd2'的电压差。在时刻t20，控制电路3使信号L2T从“H”电平(VX2)下降到“L”电平(VSS)，使信号STB从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管16及21成为断开状态，节点TDC的电压得以维持。

实施S16之后，感测放大器6实施S17。如图10所示，在时刻t21，控制电路3使信号LPC及BLQ从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管17及20成为接通状态，节点SEN及总线LBUS被充电到“H”电平(VDD)。在时刻t22，控制电路3使信号LPC及BLQ从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管17及20成为断开状态，节点SEN及总线LBUS维持在“H”电平。

实施S17之后，感测放大器6实施S18。如图10所示，在时刻t23，控制电路3使信号LSL从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管19成为接通状态。结果，对应于断开单元的晶体管18成为基于电压Vtd2与电压Vth18的电压差的接通状态，节点SEN的电压下降。将此时的节点SEN的电压设为Vsn3。电压Vsn3与电压Vtd2处于Vsn3＞Vtd2的关系。另一方面，对应于接通单元的晶体管18成为基于电压Vtd2'与电压Vth18的电压差的断开状态，节点SEN大致维持在电压VDD。将此时的节点SEN的电压设为Vsn3'。电压Vsn3'与电压Vtd2'处于Vsn3'＜Vtd2'的关系。结果，电压Vsn2与电压Vsn2'的电压差被放大到电压Vsn3与电压Vsn3'的电压差(例如放大100倍)。在时刻t24，控制电路3使信号LSL从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管19成为断开状态，节点SEN的电压得以维持。

另一方面，在i＝2的情况下(S31，是(Yes))，感测放大器6实施所述S19。如图10所示，在时刻t25，控制电路3使信号LPC从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管20成为接通状态，总线LBUS被充电到“H”电平(VDD)。在时刻t26，控制电路3使信号LPC从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管20成为断开状态，总线LBUS维持在“H”电平。

实施S19之后，感测放大器6实施所述S20。如图10所示，在时刻t27，控制电路3使信号STB从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管16成为接通状态。结果，对应于断开单元的晶体管15成为基于电压Vsn3与电压Vth15的电压差的接通状态，总线LBUS的电压下降。将此时的总线LBUS的电压设为Vlb3。电压Vlb2及Vlb3处于Vlb3≤Vlb2的关系。另一方面，对应于接通单元的晶体管15成为基于电压Vsn3'与电压Vth15的电压差的断开状态，总线LBUS大致维持在电压VDD。将此时的总线LBUS的电压设为Vlb3'。电压Vlb2'及Vlb3'处于Vlb2'≤Vlb3'的关系。在时刻t28，控制电路3使信号STB从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管16成为断开状态，总线LBUS的电压得以维持。结果，确定读出的数据的逻辑电平。在总线LBUS的电压为电压Vlb3的情况下，判定总线LBUS保存着“L”电平的数据，在总线LBUS的电压为电压Vlb3'的情况下，判定总线LBUS保存着“H”电平的数据。

如果读出的数据的逻辑电平确定，那么与第1实施方式同样地实施使用所确定的逻辑电平的逻辑运算。另外，所确定的逻辑电平也可以传输到锁存电路XDL。

2.2效果

根据本实施方式的构成，发挥与第1实施方式同样的效果。另外，在本实施方式的构成中，在读出动作中，感测放大器6进行两次节点SEN的电压的放大动作。由于能够将节点SEN的电压与栅极连接于节点SEN的晶体管15的阈值电压的电压差放大两次，所以，能够抑制数字化时的错误判定。

3.第3实施方式

对第3实施方式进行说明。本实施方式的NAND型闪速存储器1具有与第1实施方式相同的构成。在本实施方式中，在第2实施方式中的第1次节点SEN的电压的放大动作时向节点SEN施加将节点TDC的电压放大所得的电压的过程中，进行第2次节点SEN的电压的放大动作时的动作，即，向节点TDC施加将节点SEN的电压放大所得的电压。以下，以与第1实施方式及第2实施方式的不同点为中心进行说明。

3.1读出动作

使用图11及图12，对本实施方式的NAND型闪速存储器1的读出动作进行说明。图11是表示本实施方式的NAND型闪速存储器1的读出动作的流程图。图12是表示本实施方式的NAND型闪速存储器1的读出动作时各种信号等的电压的时序图。

选择读出对象的存储单元晶体管MC后，控制电路3设定i＝1(S40)。接着，感测放大器6与第1实施方式同样地实施所述S10～S17。S10～S17中的各种信号等的电压与第1实施方式的图7及图8中的时刻t1～时刻t14期间同样地进行控制。

实施S17之后，感测放大器6实施所述S18。如图12所示，在时刻t15，控制电路3使信号LSL从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管19成为接通状态。结果，对应于断开单元的晶体管18成为基于电压Vtd1与晶体管18的阈值电压Vth18的电压差的接通状态，节点SEN的电压下降。将此时的节点SEN的电压设为Vsn2。电压Vsn2与电压Vtd1处于Vsn2＞Vtd1的关系。另一方面，对应于接通单元的晶体管18成为基于电压Vtd1'与电压Vth18的电压差的断开状态，节点SEN大致维持在电压VDD。将此时的节点SEN的电压设为Vsn2'。电压Vsn2'与电压Vtd1'处于Vsn2'＜Vtd1'的关系。结果，电压Vsn1与电压Vsn1'的电压差被放大到电压Vsn2与电压Vsn2'的电压差(例如放大100倍)。在时刻t17，控制电路3使信号LSL从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管19成为断开状态，节点SEN的电压得以维持。

开始S18之后，控制电路3判断是否i＝2(S41)。在并非i＝2的情况下(S41，否)，控制电路3使i递增成为i＝i+1(S42)，再实施S16。如图12所示，在时刻t16，控制电路3使信号L2T从“L”电平(VSS)上升到“H”电平(VX2)，使信号STB从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管16及21成为接通状态。结果，对应于断开单元的晶体管15成为基于电压Vth15与电压Vsn2的电压差的接通状态，总线LBUS的电压下降，节点TDC的电压上升。将此时的总线LBUS的电压设为Vlb2，将节点TDC的电压设为Vtd2。电压Vtd2与电压Vsn2处于Vtd2＜Vsn2的关系。另一方面，对应于接通单元的晶体管15成为基于电压Vsn2'与电压Vth15的电压差的断开状态，总线LBUS及节点TDC大致维持在电压VDD。将此时的总线LBUS的电压设为Vlb2'，将节点TDC的电压设为Vtd2'。电压Vtd2'与电压Vsn2'处于Vtd2'＞Vsn2'的关系。结果，电压Vth15与电压Vsn2的电压差及电压Vth15与电压Vsn2'的电压差分别被放大。换句话说，电压Vsn2与电压Vsn2'的电压差被放大到电压Vtd2与Vtd2'的电压差。在时刻t18，控制电路3使信号L2T从“H”电平(VX2)下降到“L”电平(VSS)，使信号STB从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管16及21成为断开状态，节点TDC的电压得以维持。

实施S16之后，感测放大器6实施S17。如图12所示，在时刻t19，控制电路3使信号LPC及BLQ从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管17及20成为接通状态，节点SEN及总线LBUS被充电到“H”电平(VDD)。在时刻t20，控制电路3使信号LPC及BLQ从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管17及20成为断开状态，节点SEN及总线LBUS维持在“H”电平。

实施S17之后，感测放大器6实施S18。如图12所示，在时刻t21，控制电路3使信号LSL从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管19成为接通状态。结果，对应于断开单元的晶体管18成为基于电压Vtd2与电压Vth18的电压差的接通状态，节点SEN的电压下降。将此时的节点SEN的电压设为Vsn3。电压Vsn3与电压Vtd2处于Vsn3＞Vtd2的关系。另一方面，对应于接通单元的晶体管18成为基于电压Vtd2'与电压Vth18的电压差的断开状态，节点SEN大致维持在电压VDD。将此时的节点SEN的电压设为Vsn3'。电压Vsn3'与电压Vtd2'处于Vsn3'＜Vtd2'的关系。结果，电压Vsn2与电压Vsn2'的电压差被放大到电压Vsn3与电压Vsn3'的电压差(例如放大100倍)。在时刻t22，控制电路3使信号LSL从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管19成为断开状态，节点SEN的电压得以维持。

另一方面，在i＝2的情况下(S41，是)，感测放大器6实施所述S19。如图12所示，在时刻t23，控制电路3使信号LPC从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管20成为接通状态，总线LBUS被充电到“H”电平(VDD)。在时刻t24，控制电路3使信号LPC从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管20成为断开状态，总线LBUS维持在“H”电平。

实施S19之后，感测放大器6实施所述S20。如图12所示，在时刻t25，控制电路3使信号STB从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管16成为接通状态。结果，对应于断开单元的晶体管15成为基于电压Vsn3与电压Vth15的电压差的接通状态，总线LBUS的电压下降。将此时的总线LBUS的电压设为Vlb3。电压Vlb2及Vlb3处于Vlb3≤Vlb2的关系。另一方面，对应于接通单元的晶体管15成为基于电压Vsn3'与电压Vth15的电压差的断开状态，总线LBUS大致维持在电压VDD。将此时的总线LBUS的电压设为Vlb3'。电压Vlb2'及Vlb3'处于Vlb2'≤Vlb3'的关系。在时刻t26，控制电路3使信号STB从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管16成为断开状态，总线LBUS的电压得以维持。结果，确定读出的数据的逻辑电平。在总线LBUS的电压为电压Vlb3的情况下，判定总线LBUS保存着“L”电平的数据，在总线LBUS的电压为电压Vlb3'的情况下，判定总线LBUS保存着“H”电平的数据。

如果读出的数据的逻辑电平确定，那么与第1实施方式同样地实施使用所确定的逻辑电平的逻辑运算。另外，所确定的逻辑电平也可以传输到锁存电路XDL。

3.2效果

根据本实施方式的构成，发挥与第2实施方式同样的效果。另外，在本实施方式的构成中，在读出动作中，感测放大器6在第1次节点SEN的电压的放大动作时向节点SEN施加将节点TDC的电压放大所得的电压的过程中，进行如下动作，即，在第2次节点SEN的电压的放大动作时向节点TDC施加将节点SEN的电压放大所得的电压。因此，无需在第1次节点SEN的电压的放大动作与第2次节点SEN的电压的放大动作之间进行节点TDC的充电便能够进行数字化。因此，能够削减数字化所花费的时间。

4.第4实施方式

对第4实施方式进行说明。在本实施方式中，第1实施方式的NAND型闪速存储器1所包含的感测放大器组件SAU中，去掉晶体管21及电容元件25，并追加n通道MOS晶体管26。以下，以与第1实施方式的不同点为中心进行说明。

4.1感测放大器组件SAU的电路构成

使用图13，对感测放大器组件SAU的电路构成进行说明。图13是本实施方式的NAND型闪速存储器1所包含的感测放大器组件SAU的电路图。

图13抽选出感测放大器6所包含的多个感测放大器组件SAU中的1个感测放大器组件SAU来表示感测放大器组件SAU的电路构成的一例。其他感测放大器组件SAU也均具有图13所示的构成。

感测电路SA包含n通道MOS晶体管10～20、22及26、p通道MOS晶体管23、以及电容元件24。

晶体管26的栅极被输入信号LSW，电流路径的一端连接于总线LBUS。晶体管17的栅极被输入信号BLQ，电流路径的一端连接于节点SEN，电流路径的另一端连接于晶体管26的电流路径的另一端。晶体管18的栅极连接于总线LBUS，电流路径的一端连接于晶体管19的电流路径的一端，电流路径的另一端被施加电压VLOP。晶体管20的栅极被输入信号LPC，电流路径的一端连接于晶体管26的电流路径的另一端，电流路径的另一端被施加电压VHLB。晶体管22的栅极被输入信号DSW，电流路径的一端连接于晶体管26的电流路径的另一端，电流路径的另一端连接于总线DBUS。感测电路SA的其他构成与第1实施方式的图5相同。

4.2读出动作

使用图14～图16，对本实施方式的NAND型闪速存储器1的读出动作进行说明。图14是表示本实施方式的NAND型闪速存储器1的读出动作的流程图。图15及图16是表示本实施方式的NAND型闪速存储器1的读出动作时各种信号等的电压的时序图。

当选择读出对象的存储单元晶体管MC后，感测放大器6对位线BL进行预充电(S50)。如图15所示，在时刻t1，控制电路3与第1实施方式同样地使信号BLC从“L”电平(VSS)上升到“H”电平(VBLC)，使信号BLX从“L”电平(VSS)上升到“H”电平(VBLX)。由此，晶体管10及11成为接通状态，位线BL被预充电。位线BL的预充电在时刻t1～时刻t5期间进行。

在位线BL的预充电过程中，感测放大器6对节点SEN进行预充电(S51)。如图15所示，在时刻t2，控制电路3与第1实施方式同样地使信号LPC及BLQ从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管17及20成为接通状态，节点SEN被预充电到“H”电平(VDD)。在时刻t3，控制电路3与第1实施方式同样地使信号LPC及BLQ从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管17及20成为断开状态，节点SEN维持在“H”电平。

如果节点SEN被预充电，那么控制电路3将电压VDDSA施加到节点CLKSA(S52)。如图15所示，在时刻t4，控制电路3与第1实施方式同样地使节点CLKSA的电压从“L”电平(VSS)上升到“H”电平(VDDSA)。结果，电容元件24被充电，节点SEN的电压受电容耦合的影响而上升到电压Vcu。

进行时钟上升之后，感测放大器6感测节点SEN的电压(S53)。如图15所示，在时刻t5，控制电路3与第1实施方式同样地使信号XXL从“L”电平(VSS)上升到“H”电平(VXXL)。在该状态下，读出对象的存储单元晶体管MC的阈值电压为读出电压(例如VA、VB、VC、…)以上的情况下，存储单元晶体管MC成为断开状态(断开单元)，节点SEN的电压几乎不发生变动。另一方面，在读出对象的存储单元晶体管MC的阈值电压小于读出电压的情况下，存储单元晶体管MC成为接通状态(接通单元)，节点SEN的电压下降。在时刻t6，控制电路3与第1实施方式同样地使信号XXL从“H”电平(VXXL)下降到“L”电平(VSS)。

感测到节点SEN的电压时，控制电路3将电压VSS施加到节点CLKSA(S54)。如图15所示，在时刻t7，控制电路3与第1实施方式同样地使节点CLKSA的电压从“H”电平(VDD)下降到“L”电平(VSS)。结果，受电容耦合的影响，节点SEN的电压下降。具体来说，如图15所示，对应于断开单元的节点SEN的电压成为Vsn1(Vth15以上VDD以下)。另外，对应于接通单元的节点SEN的电压成为Vsn1'(VSS以上且小于Vth15)。

进行时钟下降之后，感测放大器6会对总线LBUS进行充电(S55)。如图16所示，在时刻t9，控制电路3使信号LPC及LSW从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管20及26成为接通状态，总线LBUS被充电到“H”电平(VDD)。在时刻t10，控制电路3使信号LPC及LSW从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管20及26成为断开状态，总线LBUS维持在“H”电平。此外，总线LBUS在时刻t1～时刻t2期间，采取VSS以上VDD以下的任意值。

如果总线LBUS被充电，那么感测放大器6会对总线LBUS施加将节点SEN的电压放大所得的电压(S56)。如图16所示，在时刻t11，控制电路3使信号LSW从“L”电平(VSS)上升到“H”电平(VX2)，使信号STB从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管16及26成为接通状态。结果，对应于断开单元的晶体管15成为基于电压Vsn1与电压Vth15的电压差的较弱的接通状态，总线LBUS的电压下降。将此时的总线LBUS的电压设为Vlb1。电压Vlb1与电压Vsn1处于Vlb1＜Vsn1的关系。另一方面，对应于接通单元的晶体管15成为基于电压Vsn1'与电压Vth15的电压差的较弱的断开状态，总线LBUS大致维持在电压VDD(或略微减少)。将此时的总线LBUS的电压设为Vlb1'。电压Vlb1'与电压Vsn1'处于Vlb1'＞Vsn1'的关系。结果，电压Vth15与电压Vsn1的电压差及电压Vth15与电压Vsn1'的电压差分别被放大。换句话说，电压Vsn1与电压Vsn1'的电压差被放大到电压Vlb1与Vlb1'的电压差。在时刻t12，控制电路3使信号LSW从“H”电平(VX2)下降到“L”电平(VSS)，使信号STB从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管16及26成为断开状态，总线LBUS的电压得以维持。

如果对总线LBUS施加将节点SEN的电压放大所得的电压，那么感测放大器6会对节点SEN进行充电(S57)。如图16所示，在时刻t13，控制电路3与第1实施方式同样地使信号LPC及BLQ从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管17及20成为接通状态，节点SEN被充电到“H”电平(VDD)。在时刻t14，控制电路3与第1实施方式同样地使信号LPC及BLQ从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管17及20成为断开状态，节点SEN维持在“H”电平。

如果节点SEN被充电，那么感测放大器6会对节点SEN施加将总线LBUS的电压放大所得的电压(S58)。如图16所示，在时刻t15，控制电路3与第1实施方式同样地使信号LSL从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管19成为接通状态。结果，对应于断开单元的晶体管18成为基于电压Vtd1与电压Vth18的电压差的接通状态，节点SEN的电压下降。将此时的节点SEN的电压设为Vsn2。电压Vsn2与电压Vtd1处于Vsn2＞Vtd1的关系。另一方面，对应于接通单元的晶体管18成为基于电压Vtd1'与电压Vth18的电压差的断开状态，节点SEN大致维持在电压VDD。节点SEN大致维持在电压VDD。将此时的节点SEN的电压设为Vsn2'。电压Vsn2'与电压Vtd1'处于Vsn2'＜Vtd1'的关系。结果，电压Vsn1与电压Vsn1'的电压差被放大到电压Vsn2与电压Vsn2'的电压差(例如放大100倍)。在时刻t16，控制电路3与第1实施方式同样地使信号LSL从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管19成为断开状态，节点SEN的电压得以维持。

如果对节点SEN施加将总线LBUS的电压放大所得的电压，那么感测放大器6会对总线LBUS进行充电(S59)。如图16所示，在时刻t17，控制电路3与所述S55同样地使信号LPC及LSW从“L”电平(VSS)上升到“H”电平(VX2)。由此，晶体管20及26成为接通状态，总线LBUS被充电到“H”电平(VDD)。在时刻t18，控制电路3与S55同样地使信号LPC及LSW从“H”电平(VX2)下降到“L”电平(VSS)。由此，晶体管20及26成为断开状态，总线LBUS维持在“H”电平。

如果总线LBUS被充电，那么感测放大器6会对总线LBUS施加将节点SEN的电压放大所得的电压(S60)。如图16所示，在时刻t19，控制电路3与所述S56同样地使信号LSW从“L”电平(VSS)上升到“H”电平(VX2)，使信号STB从“L”电平(VSS)上升到“H”电平(VDD)。由此，晶体管16及26成为接通状态。结果，对应于断开单元的晶体管15成为基于电压Vsn2与电压Vth15的电压差的接通状态，总线LBUS的电压下降。将此时的总线LBUS的电压设为Vlb2。电压Vlb1及Vlb2处于Vlb2≤Vlb1的关系。另一方面，对应于接通单元的晶体管15成为基于电压Vsn2'与电压Vth15的电压差的断开状态，总线LBUS大致维持在电压VDD。将此时的总线LBUS的电压设为Vlb2'。电压Vlb1'及Vlb2'处于Vlb1'≤Vlb2'的关系。在时刻t20，控制电路3与S56同样地使信号LSW从“H”电平(VX2)下降到“L”电平(VSS)，使信号STB从“H”电平(VDD)下降到“L”电平(VSS)。由此，晶体管16及26成为断开状态，总线LBUS的电压得以维持。结果，确定读出的数据的逻辑电平。在总线LBUS的电压为电压Vlb2的情况下，判定总线LBUS保存着“L”电平的数据，在总线LBUS的电压为电压Vlb2'的情况下，判定总线LBUS保存着“H”电平的数据。

如果读出的数据的逻辑电平确定，那么与第1实施方式同样地实施使用所确定的逻辑电平的逻辑运算。另外，所确定的逻辑电平也可以传输到锁存电路XDL。

4.3效果

根据本实施方式的构成，发挥与第1实施方式同样的效果。

5.变化例等

如上所述，实施方式的半导体存储装置具备：存储单元(MC)，能够存储数据；位线(BL)，电连接于存储单元；及感测放大器(6)，电连接于位线，且包含第1电路(SA)及锁存电路(S/A/BDL)。第1电路包含：第1节点(SEN)，能够电连接于位线，且在存储单元的读出动作中，根据存储单元的数据将电荷传输到位线；第1晶体管(15)，栅极连接于第1节点，且该第1晶体管能够与连接于锁存电路的第2节点(LBUS)连接；第2晶体管(21)，能够将第2节点与第3节点(TDC)连接；及第3晶体管(18)，栅极连接于第3节点，且该第3晶体管能够连接于第1节点。感测放大器在读出动作中，感测向位线传输电荷时的第1节点(SEN)的第1电压，对第3节点(TDC)施加将第1电压放大所得的第2电压，并对第1节点(SEN)施加将第2电压放大所得的第3电压。

此外，实施方式并不限定于上文所说明的方式，可以进行各种变化。

5.1第1变化例

对第1变化例进行说明。本变化例是将第4实施方式应用于第2实施方式所得。在本变化例中，表示读出动作的流程图是将第2实施方式的图9的S10～S20变更为第4实施方式的图14的S50～S60所得。另外，在本变化例中，S30及S50～S58中的各种信号等的电压与第4实施方式的图15及图16中的时刻t1～时刻t16期间同样地进行控制。实施S58之后，S31、S32及S55～S60中的各种信号等的电压与第2实施方式的图10中的时刻t16～时刻t28期间同样地进行控制。在时刻t16之后的期间，信号LSW在时刻t17上升到VX2，在时刻t18下降到VSS(总线LBUS的充电)。信号LSW在时刻t19上升到VX2，在时刻t20下降到VSS(向总线LBUS施加将节点SEN的电压放大所得的电压)。信号LSW在时刻t25上升到VX2，在时刻t26下降到VSS(总线LBUS的充电)。信号LSW在时刻t27上升到VX2，在时刻t28下降到VSS(向总线LBUS施加将节点SEN的电压放大所得的电压)。根据本变化例的构成，发挥与第2实施方式同样的效果。

5.2第2变化例

对第2变化例进行说明。本变化例是将第4实施方式应用于第3实施方式所得。在本变化例中，表示读出动作的流程图是将第3实施方式的图11的S10～S20变更为第4实施方式的图14的S50～S60所得。另外，在本变化例中，S40及S50～S57中的各种信号等的电压与第4实施方式的图15及图16中的时刻t1～时刻t14期间同样地进行控制。实施S57之后，S58、S41、S42及S58～S60中的各种信号等的电压与第3实施方式的图12中的时刻t14～时刻t25期间同样地进行控制。在时刻t14之后的期间，信号LSW在时刻t16上升到VX2，在时刻t18下降到VSS(向总线LBUS施加将节点SEN的电压放大所得的电压)。信号LSW在时刻t23上升到VX2，在时刻t24下降到VSS(总线LBUS的充电)。信号LSW在时刻t25上升到VX2，在时刻t26下降到VSS(向总线LBUS施加将节点SEN的电压放大所得的电压)。根据本变化例的构成，发挥与第3实施方式同样的效果。

另外，所述实施方式所说明的流程图可以在可能的范围内调换其处理顺序。

对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明范围。这些实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明范围或主旨中，且同样包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1:NAND型闪速存储器

2:存储单元阵列

3:控制电路

4:电压产生电路

5:行解码器

6:感测放大器

10～23,26,30～37,40～47,50～57:晶体管

24,25:电容元件。