包括硅通孔的存储器宏

技术领域

本公开总体上涉及包括硅通孔的存储器宏。

背景技术

集成电路(IC)小型化的趋势已经产生了越来越小的器件，相比于早期的技术，这样的器件消耗更少的功率，但在更高的速度下提供更多的功能。这种小型化是通过与日益严格的规范相联系的设计和制造创新而实现的。

IC封装通常用于在一个或多个IC管芯之间分配功率的应用。在某些情况下，管芯以三维(3D)布置堆叠，其中功率分配依赖于一个或多个堆叠IC管芯中的硅通孔(through-silicon vias，TSV)。

发明内容

根据本公开的一个方面，提供了一种存储器宏结构，包括：第一存储器阵列；第二存储器阵列；单元激活电路，耦合到所述第一存储器阵列和所述第二存储器阵列，并且位于所述第一存储器阵列和所述第二存储器阵列之间；控制电路，耦合到所述单元激活电路，并且被定位为与所述单元激活电路相邻；以及硅通孔TSV，延伸穿过所述单元激活电路或所述控制电路中的一者。

根据本公开的另一方面，提供了一种集成电路IC封装，包括：逻辑管芯；衬底；以及存储器管芯，位于所述逻辑管芯和所述衬底之间，其中，所述存储器管芯包括：多个存储器宏；以及多个硅通孔TSV，跨越所述存储器管芯的正面和背面，并且电耦合到所述逻辑管芯和所述衬底，其中，所述多个TSV中的TSV延伸穿过所述多个存储器宏中的存储器宏，并且与该存储器宏电隔离。

根据本公开的又一方面，提供了一种制造存储器宏结构的方法，所述方法包括：在半导体晶圆中构建存储器宏，所述存储器宏包括单元激活电路和控制电路；以及构造硅通孔TSV，所述硅通孔跨越所述半导体晶圆的正面和背面并延伸穿过所述单元激活电路或所述控制电路中的一者。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1A和图1B是根据一些实施例的存储器宏结构的图示。

图2是根据一些实施例的存储器宏结构的图示。

图3A-3C是根据一些实施例的存储器宏结构的部分的图示。

图4是根据一些实施例的IC封装的图示。

图5是根据一些实施例的操作IC封装的方法的流程图。

图6是根据一些实施例的制造存储器宏结构的方法的流程图。

图7是根据一些实施例的生成IC布局图的方法的流程图。

图8A-8C是根据一些实施例的IC布局图。

图9是根据一些实施例的IC布局图生成系统的框图。

图10是根据一些实施例的IC制造系统和与其相关联的IC制造流程的框图。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。考虑了其他组件、值、操作、材料、布置等。例如，在下面的说明中，在第二特征之上或上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。

在各种实施例中，一种存储器宏结构包括延伸穿过存储器宏，并跨越包括存储器宏的存储器管芯的正面和背面的TSV。包括位于逻辑管芯和衬底之间的存储器管芯的IC封装的功率分配结构由此能够包括在存储器宏之间延伸以及延伸穿过存储器宏的TSV。与不包括延伸穿过存储器宏的TSV的方法相比，TSV密度增加，使得对于给定的存储器宏大小，功率分配结构中的电阻和功率损耗减小。

图1A和图1B是根据一些实施例的存储器宏结构100的图示。图1A描绘了包括X和Y方向的平面图，并且图1B描绘了沿着包括X方向和Z方向的平面A-A’的截面图。

存储器宏结构100包括存储器宏100M和TSV 100T的多个实例；TSV 100T的每个实例跨越IC管芯100D(在一些实施例中也称为存储器管芯100D)的正面FS和背面BS。在图1A和图1B所示的实施例中，存储器宏100M的每个实例包括延伸穿过存储器宏100M的实例并与其电隔离的TSV 100T的两个实例，如下所讨论的。存储器宏结构100M和IC管芯100D可用作IC封装(例如，下面关于图4所讨论的IC封装400)的组件。

图1A和图1B中所示的存储器宏100M和TSV 100T的数量、位置和相对大小是为了说明而提供的非限制性示例。在各种实施例中，存储器宏结构100包括具有不同于图1A和图1B所示的数量、位置和/或相对大小存储器宏100M和TSV 100T。

存储器宏(例如，存储器宏100M)是一种存储器电路，包括：被配置为存储数据的至少一个存储器单元阵列，以及被配置为控制数据输入、输出和存储操作的一个或多个电路(图1A和图1B中未示出细节)。在一些实施例中，存储器宏100M的存储器单元包括静态随机存取存储器(SRAM)单元。在各种实施例中，SRAM单元包括五个晶体管(5T)SRAM单元、六个晶体管(6T)SRAM单元、八个晶体管(8T)SRAM单元、九个晶体管(9T)SRAM单元、或具有其他数量晶体管的SRAM单元。在各种实施例中，存储器宏100M的存储器单元包括动态随机存取存储器(DRAM)单元、只读存储器(ROM)单元、非易失性存储器(NVM)单元、或能够存储数据的其他存储器单元类型。

TSV(例如，TSV 100T)是跨越IC管芯的正面和背面(例如，IC管芯100D的正面FS和背面BS)的导电结构，并且由此被配置为提供穿过IC管芯的低电阻路径。TSV包括一种或多种导电材料，例如，铜、铝、钨、钛、和/或适于在IC管芯的正面和背面之间提供低电阻路径的(一种或多种)其他材料。通过被配置为提供穿过IC管芯的低电阻路径，TSV能够被包括在IC封装的功率分配结构中，例如，下面关于图4讨论的IC封装400的功率分配结构400PDS。

存储器宏100M的实例(包括延伸穿过存储器宏100M的TSV 100T的一个或多个实例)也被称为存储器宏结构100M。在一些实施例中，存储器宏结构100M的一个或多个实例包括下文关于图2-3C所讨论的存储器宏结构200。

在图1A和图1B所示的实施例中，存储器宏100M的每个实例包括延伸穿过存储器宏100M的实例并与其电隔离的TSV 100T的两个实例。在各种实施例中，存储器宏100M的给定实例包括延伸穿过存储器宏100M的实例并与其电隔离的零个、一个、或多于两个的TSV100T的实例。

在图1A和图1B所示的实施例中，存储器宏结构100(在一些实施例中也称为存储器管芯结构100)包括沿X方向成行布置的存储器宏100M和TSV 100T中的每一个。TSV 100T的行既位于存储器宏100M的行中的存储器宏100M内，也位于存储器宏100M的相邻行之间。TSV100T在Y方向上在存储器宏100M中居中，使得TSV 100T在Y方向上具有间距P1。因此，存储器宏100M的Y方向上的间距P2是间距P1的两倍。

对于给定大小的存储器宏100M，通过包括具有间距P1(为间距P2一半)的TSV100T，存储器宏结构100包括密度大于不包括延伸穿过存储器宏的TSV的方法中的密度的TSV 100T。在一些实施例中，存储器宏结构100包括这样的TSV 100T，其以其他方式被布置为包括延伸穿过至少一个存储器宏100M并与其电隔离的至少一个TSV 100T，使得TSV 100T的密度大于不包括延伸穿过存储器宏的TSV的方法中的密度。

在各种实施例中，存储器宏结构100包括这样的TSV 100T，其在Y方向上在存储器宏100M中不居中，和/或替代位于存储器宏100M的相邻行之间和/或除了位于存储器宏100M的相邻行之间以外，位于存储器宏100M的相邻列之间。在各种实施例中，存储器宏结构100包括存储器宏100M的子集，例如，交替的行和/或列，其中第一子集包括一个或多个TSV100V，并且第二子集不包括一个或多个TSV 100T。

通过包括延伸穿过至少一个存储器宏100M并与其电隔离的至少一个TSV 100T而使得TSV 100T的密度大于不包括延伸穿过存储器宏的TSV的方法中的密度，包括该至少一个存储器宏100M的IC管芯100D能够被包括在IC封装中，例如下面关于图4讨论的IC封装400，其中对于给定的存储器宏大小，功率分配结构中的电阻和功率损耗减小。

图2是根据一些实施例的存储器宏结构200的图示。存储器宏结构200可用作上面关于图1A和图1B讨论的存储器宏100M的一个或多个实例。图2描绘了存储器宏结构200的平面图，包括上面关于图1A和图1B讨论的X和Y方向。下面讨论的图3A-3C中的每个图是根据一些实施例的存储器宏结构200的一部分的图示。

存储器宏结构200包括全局控制电路200GCT、全局输入/输出(I/O)电路200GIO、局部控制电路200LCT、局部I/O电路200LIO、单元激活电路200WLD、存储器阵列200A、和上面关于图1A和图1B讨论的TSV 100T。

全局控制电路200GCT位于全局I/O电路200GIO之间并且电耦合到全局I/O电路200GIO，并且电耦合到局部控制电路200LCT的每个实例。局部控制电路200LCT的每个实例位于局部I/O电路200LIO的两个实例之间并与其电耦合，并且位于单元激活电路200WLD(在一些实施例中也称为字线驱动器200WLD)的两个实例之间并与其电耦合。局部I/O电路200LIO的每个实例和激活电路200WLD的每个实例位于存储器阵列200A的两个实例之间并与其电耦合。在各种实施例中，存储器宏结构200包括地址线、位线、数据线、单元激活线(在一些实施例中也称为字线)和/或信号线(在图2中未示出)中的一者或多者的组合，由此全局控制电路200GCT、全局I/O电路200GIO、局部控制电路200LCT、局部I/O电路200LIO、单元激活电路200WLD和存储器阵列200A如所讨论的彼此电耦合。

存储器阵列200A是被配置为存储数据的存储器单元的阵列，如上面关于图1A和图1B所讨论的。全局控制电路200GCT、全局I/O电路200GIO、局部控制电路200LCT、局部I/O电路200LIO和激活电路200WLD中的每一者都是被配置为执行操作子集的IC，通过这些操作，响应于地址、时钟、控制和/或数据信号(图2中未示出)的各种组合而将数据输入到存储器阵列200A的相应实例中、从存储器阵列200A的相应实例输出、以及存储在存储器阵列200A的相应实例中。

全局控制电路200GCT被配置为生成和接收地址、时钟、控制和/或数据信号中的一个或多个，这些信号被配置为控制存储器宏结构200的顶层操作；全局IO电路200GIO的每个实例被配置为响应于地址、时钟、控制和/或数据信号中的一个或多个来执行顶层I/O操作；局部控制电路200LCT的每个实例被配置为响应于地址、时钟、控制和/或数据信号中的一个或多个来控制局部I/O电路200LIO和单元激活电路200WLD的相邻实例的操作，从而控制存储器阵列200A的对角相邻实例；并且局部I/O电路200LIO和单元激活电路200WLD的每个实例被配置为响应于地址、时钟、控制和/或数据信号中的一个或多个来部分地控制存储器阵列200A的相邻实例的操作。

在图2所示的实施例中，存储器宏结构200包括总共两个局部控制电路200LCT的实例，每个实例对应于存储器阵列200A的四个对角相邻实例。在各种实施例中，存储器宏结构200包括总共一个或多于两个的局部控制电路200LCT的实例，每个实例对应于存储器阵列200A的四个对角相邻实例。在一些实施例中，存储器宏结构200包括与存储器阵列200A的少于或多于四个实例相对应的局部控制电路200LCT的至少一个实例。

在图2所示的实施例中，TSV 100T的单个实例延伸穿过全局控制电路200GCT、局部控制电路200LCT的每个实例和单元激活电路200WLD的每个实例中的每一个，并且与它们电隔离。在一些实施例中，TSV 100T的不止一个实例延伸穿过全局控制电路200GCT、局部控制电路200LCT的每个实例和单元激活电路200WLD的每个实例中的一个或多个，并且与它们电隔离。在一些实施例中，全局控制电路200GCT、局部控制电路200LCT的每个实例和单元激活电路200WLD的每个实例中的一个或多个不包括TSV 100T。

在一些实施例中，TSV 100T的一个或多个实例延伸穿过全局控制电路200GCT和局部控制电路200LCT的每个实例中的每一个，并且与它们电隔离；并且单元激活电路200WLD的每个实例不包括TSV 100T。在一些实施例中，TSV 100T的一个或多个实例延伸穿过单元激活电路200WLD的每个实例，并且与它们电隔离；并且全局控制电路200GCT和局部控制电路200LCT的每个实例中的每一个不包括TSV 100T。

在各种实施例中，TSV 100T的一个或多个实例(未示出)延伸穿过全局I/O电路200GIO、局部I/O电路200LIO和/或存储器阵列200A的一个或多个实例中的每一个，并且与它们电隔离。

在图3A-3C所示的每个实施例中，单元激活电路200WLD的实例与存储器阵列200A的两个实例中的每一个相邻并与其电耦合，并且局部控制电路200LCT的实例例如在正X方向或负X方向上与单元激活电路200WLD的实例相邻。单元激活电路200WLD包括电耦合到存储器阵列200A的第一实例的部分200WLDA和电耦合到存储器阵列200A的第二实例的部分200WLDB。

在图3A和图3B所示的每个实施例中，单元激活电路200WLD包括虚设区域200D的实例，并且TSV 100T的实例延伸穿过虚设区域200D的实例，并且由此与单元激活电路200WLD电隔离。在一些实施例中，控制电路200LCT包括虚设区域200D的实例，并且TSV 100T的附加实例延伸穿过控制电路200LCT并且与其电隔离。在图3C所示的实施例中，控制电路200LCT包括虚设区域200D的实例，并且TSV 100T的实例延伸穿过虚设区域200D的实例并且由此与控制电路200LCT电隔离，并且单元激活电路200WLD不包括TSV 100T。

在图3A和图3B所示的每个实施例中，局部控制电路200LCT通过信号总线CTLBA耦合到部分200WLDA，并且通过信号总线CTLBA单独地耦合到部分200WLDA。因此，局部控制电路200LCT被配置为单独地通过信号总线CTLBA将第一组信号CTLA传送到部分200WLDA，并且通过信号总线CTLBB将第二组信号CTLB传送到部分200WLDB。

在一些实施例中，部分200WLDA和200WLDB中的每一个包括地址解码器，并且第一组信号CTLA和第二组信号CTLB中的每一个包括一组或多组预解码信号。

在图3C所示的实施例中，局部控制电路200LCT通过单个信号总线CTLB耦合到部分200WLDA和200WLDB两者，并且局部控制电路200LCT由此被配置为通过信号总线CTLB将一组信号CTL传送到部分200WLDA和200WLDB两者。在一些实施例中，部分200WLDA和200WLDB中的每一个包括地址解码器，并且该组信号CTL包括一个或多个预解码信号集。

在图3A所示的实施例中，虚设区域200D的实例延伸跨过整个单元激活电路200WLD，使得部分200WLDA和200WLDB被虚设区域200D的实例间隔开。在图3B所示的实施例中，虚设区域200D的实例延伸跨过单元激活电路200WLD的一部分，使得部分200WLDA和200WLDB共享由虚设区域200D的实例间隔开的第一边界和第二边界(未标记)。

在一些实施例中，虚设区域200D的实例延伸跨过单元激活电路200WLD的一部分，使得部分200WLDA和200WLDB共享与虚设区域200D的实例相邻的单个边界(未标记)。在一些实施例中，单元激活电路200WLD包括虚设区域200D的一个或多个附加实例(未示出)，使得部分200WLDA和200WLDB共享与虚设区域200D的每个实例相邻的一个或多个边界。

在图3A和图3B所示的实施例中，TSV 100T的单个实例延伸穿过单元激活电路200WLD中的虚设区域200D的实例。在各种实施例中，TSV 100T的两个或更多个实例延伸穿过单元激活电路200WLD中的虚设区域200D的实例，或者单元激活电路200WLD中的虚设区域200D的实例不包括TSV 100T。

通过上面讨论的配置，存储器宏结构200能够包括至少一个这样的TSV 100T，该TSV 100T延伸穿过存储器宏结构200并且与存储器宏结构200电隔离，使得包括存储器宏结构200的IC管芯能够实现上面关于存储器宏结构100讨论的益处。

图4是根据一些实施例的IC封装400的图示。图4描绘了IC封装400的截面图，包括上面关于图1A和图1B讨论的X和Z方向。IC封装400是包括IC管芯100D的至少一个实例的IC封装的非限制性示例，在IC管芯100D中，TSV 100T的一个或多个实例延伸穿过存储器宏100M的一个或多个实例，如上面关于图1A-3C所讨论的。

IC封装400包括逻辑管芯400L、衬底400S、位于逻辑管芯400L和衬底400S之间的存储器管芯100D0-100D3、以及功率分配结构400PDS。存储器管芯100D0-100D3中的每一个是IC管芯100D的实例，包括延伸穿过存储器宏100M的一个或多个实例的TSV 100T的一个或多个实例(标记的代表性实例)，每个实例都在上面关于图1A-3C讨论。功率分配结构400PDS包括凸块(bump)结构400B和TSV 100T的实例，并且由此被配置为将逻辑管芯400L电耦合到衬底400S。

存储器管芯100D0与逻辑管芯400L相邻；存储器管芯100D1A-100D1C沿X方向对齐，并且存储器管芯100D1A-100D1C中的每一个与存储器管芯100D0相邻；存储器管芯100D2与存储器管芯100D1A-100D1C中的每一个相邻；并且存储器管芯100D3与存储器管芯100D2和衬底400S中的每一个相邻。TSV 100T的实例位于存储器管芯100D0、100D1A、100D1B和100D2之间，并且TSV 100T的实例位于存储器管芯100D0、100D1B、100D1C和100D2之间。

逻辑管芯400L、存储器管芯100D0、100D1A、100D2和100D3、以及衬底400S沿Z方向对齐；逻辑管芯400L、存储器管芯100D0、100D1B、100D2和100D3、以及衬底400S沿Z方向对齐；并且逻辑管芯400L、存储器管芯100D0、100D1C、100D2和100D3、以及衬底400S沿Z方向对齐。

逻辑管芯400L是包括一个或多个IC器件的IC芯片，例如，逻辑电路、信号电路、或应用处理器、IC上系统(SoIC)、发射器和/或接收器、专用IC(ASIC)、大规模集成(LSI)或超大规模集成(VLSI)电路、电压或电流调节器等中的一者或组合。

衬底400S是IC芯片或印刷电路板，包括由多个绝缘层支撑和电分离的导电区段，并且被配置为接收一个或多个电源电压和参考(例如，接地)电压，并且将一个或多个电源电压和参考电压分配到凸块结构400B中的一个或多个。

导电区段包括导电线、通孔、接触焊盘和/或凸块下金属化(under-bumpmetallization，UBM)结构，包括一种或多种导电材料，例如，诸如铜、铝、钨或钛之类的金属、多晶硅、或能够提供低电阻路径的另一种材料。绝缘层包括一种或多种电介质材料，例如二氧化硅、氮化硅、或一种或多种高k电介质材料、模塑化合物、或能够彼此电绝缘相邻的导电区段的其他材料。

功率分配结构400PDS(在一些实施例中也称为功率分配网络400PDS)包括由多个绝缘层支撑和电分离的多个导电区段，并根据例如逻辑管芯400L的功率传送要求进行布置。在各种实施例中，功率分配结构400PDS包括TSV(例如，TSV 100T)、电介质通孔(TDV)、电源轨、超级电源轨、埋置电源轨、接触焊盘、布置在栅格或网状结构中的导电区段、或适于将功率分配到一个或多个IC器件的另一种布置中的一种或组合。

多个导电区段被布置为接触逻辑管芯400L、和包括在一些或全部存储器管芯100D0-100D3中的TSV 100T的一些或全部实例，使得功率分配结构400PDS被配置为通过TSV100T和凸块结构400B的一些或全部实例将逻辑管芯400L电耦合到衬底400S。

凸块结构400B是上覆于并接触衬底400S的部分的导电结构，由此被配置为在衬底400S和包括在存储器管芯100D3中的TSV 100T的一些或全部实例之间提供电连接。在一些实施例中，凸块结构400B包括铅。在一些实施例中，凸块结构400B包括无铅材料，例如锡、镍、金、银、铜、或其他适合于向外部导电元件提供电连接的材料。

在一些实施例中，凸块结构400B具有基本上球形的形状。在一些实施例中，凸块结构400B是受控折叠芯片连接(C4)凸块、球栅阵列凸块、微凸块等。

在图4所示的非限制性示例中，IC封装400包括存储器管芯100D的六个实例：位于逻辑管芯400L和衬底400S之间以便将逻辑管芯400L电耦合到衬底400S的布置在四行中的存储器管芯100D0-100D3。在各种实施例中，IC封装包括存储器管芯100D的多于或少于六个的实例、和/或包括以其他方式布置以便将逻辑管芯400L电耦合到衬底400S的存储器管芯100D的实例。在一些实施例中，IC封装400包括位于逻辑管芯400L和衬底400S之间以便将逻辑管芯400L电耦合到衬底400S的存储器管芯100D的单个实例。

在图4所示的非限制性示例中，IC封装400包括存储器管芯100D0-100D3，其被定向为正面FS比背面BS沿Z方向更远(所标记的存储器管芯100D3的代表性实例)。在各种实施例中，存储器管芯100D0-100D3中的一个或多个具有相反的定向，背面BS比正面FS沿Z方向更远。

在图4所示的非限制性示例中，IC封装400包括逻辑管芯400L和衬底400S中的每一个的单个实例。在各种实施例中，IC封装400包括逻辑管芯400L或衬底400S中的一者或两者的两个或更多个实例，并且存储器管芯100D的实例被布置为使得逻辑管芯400L的每个实例电耦合到衬底400S的每个实例。

在图4所示的非限制性示例中，存储器管芯100D0-100D3包括从1到5范围内的存储器宏100M的实例数量。在各种实施例中，存储器管芯100D0-100D3中的一个或多个不包括存储器宏100M的实例，或者包括大于5的存储器宏100M的实例数量。

在图4所示的非限制性示例中，存储器宏100M的实例包括从1到3范围内的TSV100T的实例数量。在各种实施例中，存储器宏100M的一个或多个实例包括大于3的TSV 100T的实例数量。

通过以上讨论的配置，IC封装400包括IC管芯100D的至少一个实例，在该IC管芯100D中，TSV 100T的一个或多个实例延伸穿过存储器宏100M的一个或多个实例，使得IC封装400能够实现上述关于存储器宏100的益处。

图5是根据一个或多个实施例的操作IC封装的方法500的流程图。方法500可用于IC封装，例如上面关于图4讨论的IC封装400。

图5中描述方法500的操作的顺序仅用于说明；方法500的操作能够以不同于图5中描述的顺序执行。在一些实施例中，除了图5中描绘的之外的操作在图5中描绘的操作之前、之间、期间和/或之后被执行。在一些实施例中，方法500的操作是对电路进行操作的一部分，例如，包括IC封装的电路。

在操作510，在一些实施例中，在存储器管芯的TSV的第一端处接收电源电压。在存储器管芯的TSV的第一端处接收电源电压包括存储器管芯被定位在IC封装中，并且在存储器管芯的TSV的第一端处接收电源电压包括从IC封装的功率分配结构接收电源电压。在一些实施例中，在存储器管芯的TSV的第一端处接收电源电压包括从上面关于图4讨论的功率分配结构400PDS接收电源电压。在一些实施例中，从功率分配结构接收电源电压包括从凸块结构(例如，上面关于图4讨论的凸块结构400B)接收电源电压。

在一些实施例中，存储器管芯位于逻辑管芯和被配置为接收电源电压的衬底之间，并且在存储器管芯的TSV的第一端处接收电源电压包括在衬底处接收电源电压。在一些实施例中，在衬底处接收电源电压包括在上面关于图4讨论的IC封装400的衬底400S处接收电源电压。

在一些实施例中，在存储器管芯的TSV的第一端处接收电源电压包括在上面关于图1A-4讨论的存储器管芯100D的TSV 100T的一端处接收电源电压。

在一些实施例中，TSV是多个TSV中的一个TSV，并且在TSV的第一端处接收电源电压包括在该多个TSV的每个TSV处接收电源电压，例如，上面关于图1A-4讨论的TSV 100T的多个实例。

在一些实施例中，存储器管芯是多个存储器管芯中的一个存储器管芯，并且在存储器管芯的TSV的第一端处接收电源电压包括接收通过多个存储器管芯中的一个或多个附加存储器管芯转换的电源电压。

在一些实施例中，在存储器管芯的TSV的第一端处接收电源电压包括接收参考电压，例如，接地电压。

在操作520，通过存储器宏将电源电压转换到TSV的第二端。通过存储器宏转换电源电压包括转换与存储器宏电隔离的电源电压。在一些实施例中，通过存储器宏转换电源电压包括通过上面关于图1A-4讨论的存储器宏100转换电源电压。

在一些实施例中，通过存储器宏来转换电源电压包括通过存储器宏的控制电路或单元激活电路(例如，上面关于图2-3C讨论的全局控制电路200GCT、局部控制电路200LCT或单元激活电路200WLD)来转换电源电压。

在一些实施例中，TSV是包括在存储器宏中的多个TSV中的一个TSV，并且通过存储器宏转换电源电压包括将电源电压转换到多个TSV的每个TSV的第二端，例如，上面关于图1A-4讨论的TSV 100T的多个实例。

在一些实施例中，存储器宏是多个存储器宏中的一个存储器宏，并且通过存储器宏转换电源电压包括通过多个存储器宏中的每个存储器宏转换电源电压，例如，上面关于图1A-4讨论的存储器宏100M的多个实例。

在一些实施例中，通过存储器宏转换电源电压包括通过存储器宏转换参考电压。

在操作530，在逻辑管芯处从TSV的第二端接收电源电压。在逻辑管芯处接收电源电压包括从IC封装的功率分配结构接收电源电压，例如，上面关于图4讨论的IC封装400的功率分配结构400PDS。

在一些实施例中，存储器管芯是多个存储器管芯中的一个存储器管芯，并且从TSV的第二端接收电源电压包括接收通过多个存储器管芯中的一个或多个附加存储器管芯转换的电源电压。

在一些实施例中，TSV是多个TSV中的一个TSV，并且从TSV的第二端接收电源电压包括从多个TSV中的每个TSV的第二端接收电源电压，例如，上面关于图1A-4讨论的TSV100T的多个实例。

在一些实施例中，从TSV的第二端接收电源电压包括从TSV的第二端接收参考电压。

通过执行方法500的一些或全部操作，IC封装操作包括通过包括TSV的存储器宏来转换电源电压，从而获得上面关于存储器宏结构100讨论的益处。

图6是根据一些实施例的制造存储器宏结构的方法600的流程图。方法600可操作以形成上面关于图1A和图1B讨论的存储器宏结构100、和/或上面关于图4讨论的IC封装400。在一些实施例中，方法600的操作是形成IC封装(例如，2.5D IC封装、3D IC封装或InFO封装)的方法的操作的子集。

在一些实施例中，方法600的操作按照图6所示的顺序执行。在一些实施例中，方法600的操作以与图6中描绘的顺序不同的顺序执行。在一些实施例中，在方法600的操作之前、期间和/或之后执行一个或多个附加操作。在一些实施例中，执行方法600的一些或全部操作包括执行下面关于IC制造系统1000和图10讨论的一个或多个操作。

在操作610，在一些实施例中，在半导体晶圆中构建存储器宏。在一些实施例中，构建存储器宏包括构建上面关于图1A-4讨论的存储器宏100D。

构建存储器宏包括构建多个IC器件，例如，晶体管、逻辑门、存储器单元、互连结构、和/或其他合适的器件，这些器件被配置为如上面关于存储器宏100M所讨论的进行操作。

构建存储器宏包括执行多种制造操作，例如，光刻、扩散、沉积、蚀刻、平坦化、或适于在半导体晶圆中构建多个IC器件的其他操作中的一种或多种。

在一些实施例中，构建存储器宏包括构建具有虚设区域(例如，上面关于图3A-3C讨论的虚设区域200D)的存储器宏。构建包括虚设区域的存储器宏包括形成一个或多个电介质层，从而将虚设区域配置为与存储器宏电隔离，例如，与上面关于图2-3C讨论的全局控制电路200GCT、局部控制电路200LCT、或单元激活电路200WLD电隔离。

形成一个或多个电介质层包括沉积一种或多种电介质材料，例如，二氧化硅、氮化硅、或一种或多种高k电介质材料、或能够彼此电绝缘相邻的导电区段的其他材料。在各种实施例中，沉积电介质材料包括执行物理气相沉积(PVD)或化学气相沉积(CVD)工艺、激光化学气相沉积(LCVD)工艺、蒸发工艺、电子束蒸发(电子枪)工艺、或另一合适的沉积工艺。

在一些实施例中，在执行操作610之前执行操作620，并且构建存储器宏包括形成与延伸穿过存储器宏结构的一个或多个TSV相邻的虚设区域。

在一些实施例中，在半导体晶圆中构建存储器宏包括在半导体晶圆中构建多个存储器宏，例如，上面关于图1A-4讨论的存储器宏的多个实例。

在一些实施例中，重复操作610，使得在半导体晶圆中构建存储器宏包括在对应的多个半导体晶圆(例如，对应于上面关于图4讨论的存储器管芯100D0-100D3)中构建多个存储器宏。

在操作620，在一些实施例中，构造跨越半导体晶圆的正面和背面并延伸穿过存储器宏的TSV。构造TSV包括执行多个制造操作，包括沉积和图案化一个或多个光致抗蚀剂层，执行一个或多个蚀刻工艺，以及执行一个或多个沉积工艺，由此一种或多种导电材料被配置成形成跨越半导体晶圆正面和背面的连续的低电阻结构。

在一些实施例中，构造跨越半导体晶圆的正面和背面并延伸穿过存储器宏的TSV包括构造跨越IC管芯100D的正面FS和背面BS并延伸穿过存储器宏100M的TSV 100T，如上面关于图1A-4讨论的。

在一些实施例中，构造延伸穿过存储器宏的TSV包括构造延伸穿过存储器宏的虚设区域(例如，上面关于图3A-3C讨论的虚设区域200D)的TSV。

在一些实施例中，在执行操作610之前执行操作620，并且构造延伸穿过存储器宏的TSV包括构造延伸穿过半导体晶圆的一个或多个电介质层的TSV，该一个或多个电介质层对应于存储器宏。在一些实施例中，迭代地执行每个操作的部分，由此构造跨越半导体晶圆的正面和背面并延伸穿过存储器宏的TSV。

在一些实施例中，构造跨越半导体晶圆的正面和背面并延伸穿过存储器宏的TSV包括构建多个TSV，例如，上面关于图1A-4讨论的TSV 100T的多个实例。

在一些实施例中，重复操作610，从而构造跨越半导体晶圆的正面和背面并延伸穿过存储器宏的TSV包括：构造跨越对应的多个半导体晶圆的正面和背面并延伸穿过对应的存储器宏的多个TSV，例如，与上面关于图4讨论的与存储器管芯100D0-100D3相对应的TSV100T的多个实例。

在操作630，在一些实施例中，TSV连接到IC封装的功率分配结构，从而将逻辑管芯电连接到衬底。将TSV连接到IC封装的功率分配结构包括执行一个或多个IC封装制造操作，由此包括延伸穿过存储器宏的TSV的半导体晶圆的一部分或全部被连接到IC封装的功率分配结构。

在各种实施例中，一个或多个IC封装制造操作包括以下操作中的一种或多种：管芯分离工艺、模塑注射或沉积、键合工艺、金属沉积工艺、焊接工艺、退火工艺、或适于制造IC封装的另一工艺。

在一些实施例中，将TSV连接到IC封装的功率分配结构包括将TSV 100T的实例连接到功率分配结构400PDS，如上面关于图4讨论的。

在一些实施例中，TSV是多个TSV中的一个TSV，并且将TSV连接到IC封装的功率分配结构包括将多个TSV中的每个TSV连接到IC封装的功率分配结构，例如，将TSV 100T的多个实例连接到功率分配结构400PDS，如上面关于图4讨论的。

在一些实施例中，重复操作630，使得多个半导体晶圆的TSV被连接到功率分配结构，例如，将一个或多个IC管芯100D0-100D3的TSV连接到功率分配结构400PDS，如上面关于图4讨论的。

方法600的操作能够作为整体或操作的单独子集来执行。例如，通过执行操作610和620中的一些或全部，形成了包括延伸穿过存储器宏并与其电隔离的TSV的存储器宏结构，从而获得上面关于存储器宏结构100讨论的益处。通过基于根据操作610和620形成的存储器宏结构执行操作630的一些或全部，形成其中存储器宏结构包括延伸穿过存储器宏并与其电隔离的TSV的IC封装，从而获得上面关于存储器宏结构100和关于IC封装400讨论的益处。

图7是根据一些实施例的生成IC布局图的方法700的流程图。在一些实施例中，生成IC布局图包括生成对应于存储器宏结构(例如，上面关于图1A-4讨论的存储器宏结构100)的IC布局图(例如，下面关于图8A-8C讨论的IC布局图800A-800C)，所述存储器宏结构是基于所生成的IC布局图制造的。

在一些实施例中，方法700的一些或全部由计算机的处理器执行。在一些实施例中，方法700的一些或全部由下面关于图9讨论的IC布局图生成系统900的处理器902执行。

方法700的一些或全部操作能够作为在设计室(例如，下面关于图10讨论的设计室1020)中执行的设计程序的一部分来执行。

在一些实施例中，方法700的操作按照图7所示的顺序执行。在一些实施例中，方法700的操作被同时执行、和/或以与图7中描绘的顺序不同的顺序执行。在一些实施例中，在执行方法700的一个或多个操作之前、之间、期间和/或之后执行一个或多个操作。

图8A-8C描绘了在一些实施例中，通过执行如下所讨论的方法700的一个或多个操作而生成的相应IC布局图800A-800C的非限制性示例。为了说明的目的，对每个IC布局图800A-800C进行简化。在各种实施例中，IC布局图800A-800C中的一个或多个包括除了在图8A-8C中描绘的那些特征之外的特征，例如，一个或多个晶体管元件、通孔、接触件、隔离结构、阱、导电元件等。除了相应IC布局图800A-800C之外，图8A-8C中的每一个描绘了上面关于图1A-4所讨论的X和Y方向。

在操作710，在一些实施例中，修改存储器宏的布局图以包括虚设区域。修改存储器宏的布局图以包括虚设区域包括：虚设区域可用于制造过程，来作为在基于存储器宏的布局图制造的存储器宏中限定虚设区域的一部分。在一些实施例中，修改存储器宏的布局图以包括虚设区域包括修改上面关于图1A-4所讨论的存储器宏100M。

在一些实施例中，修改存储器宏的布局图以包括虚设区域包括：将虚设区域定位在存储器宏的控制电路区域或单元激活电路区域中。在一些实施例中，修改存储器宏的布局图以包括虚设区域包括：虚设区域可用作限定上面关于图2-3C讨论的虚设区域200D的实例的一部分。

在一些实施例中，修改存储器宏的布局图以包括虚设区域包括：修改存储器宏的布局图以包括多个虚设区域。在一些实施例中，修改存储器宏的布局图以包括虚设区域包括修改IC布局图800A以包括虚设区域800DR，如图8A-8C所示。IC布局图800A对应于存储器宏100M，并且虚设区域800DR中的每一个对应于上面关于图1A-4讨论的虚设区域200D的实例。

在一些实施例中，修改存储器宏的布局图包括从存储设备(例如，下文关于图9讨论的非暂时性计算机可读存储介质904)接收存储器宏。在一些实施例中，修改存储器宏的布局图包括通过网络接口(例如，下面关于图9讨论的网络接口912)接收存储器宏。

在一些实施例中，修改存储器宏的布局图包括：存储器宏被包括在知识产权(IP)块中。在一些实施例中，修改存储器宏的布局图包括例如以通过网络传输的一个或多个电子文件的形式接收IP块。

在一些实施例中，修改存储器宏的布局图包括将存储器宏存储在存储设备中、和/或通过网络接口发送存储器宏。

在操作720，接收包括虚设区域的存储器宏的布局图。在一些实施例中，接收存储器宏的布局图包括在IC布局图生成系统(例如，下面关于图9讨论的IC布局图生成系统900)处接收布局图。

在一些实施例中，接收存储器宏的布局图包括接收IC布局图800A。

在一些实施例中，接收存储器宏的布局图包括接收存储器宏的多个布局图。在各种实施例中，接收存储器宏的多个布局图包括：这些布局图是相同或不同的布局图。

在操作730，将存储器宏的布局图置于IC管芯的布局图中。在一些实施例中，将存储器宏的布局图置于IC管芯的布局图中包括与上面关于图1A-4讨论的IC管芯100D相对应的IC管芯的布局图。

在一些实施例中，布局图是存储器宏的多个布局图中的一个布局图，并且将存储器宏的布局图置于IC管芯的布局图中包括将存储器宏的多个布局图置于IC管芯的布局图中。在一些实施例中，将存储器宏的多个布局图置于IC管芯的布局图中包括将存储器宏的多个布局图布置在行和/或列中。

在一些实施例中，将存储器宏的布局图置于IC管芯的布局图中包括将IC布局图800A置于图8B所示的IC布局图800B、或图8C所示的IC布局图800C中的一个中。

在操作740，通过将多个TSV区域中的第一TSV区域置于虚设区域中，在IC管芯的布局图中布置多个TSV区域。在一些实施例中，将多个TSV区域中的第一TSV区域置于虚设区域中包括放置与上面关于图1A-4讨论的TSV 100T的实例相对应的第一TSV区域。

在一些实施例中，虚设区域是存储器宏的多个虚设区域中的第一虚设区域，并且在IC管芯的布局图中布置多个TSV区域包括：将多个TSV区域中的第二TSV区域置于多个虚设区域中的第二虚设区域中。

在一些实施例中，存储器宏的布局图是存储器宏的多个布局图中的一个布局图，并且在IC管芯的布局图中布置多个TSV区域包括：将多个TSV区域中的TSV区域置于存储器宏的多个布局图中的相应存储器宏的每个虚设区域中。

在一些实施例中，存储器宏的布局图是按行布置的存储器宏的多个布局图中的一个布局图，并且在IC管芯的布局图中布置多个TSV区域包括：将多个TSV区域的子集置于存储器宏的多个布局图的相邻行之间。

在一些实施例中，在IC管芯的布局图中布置多个TSV区域包括：在图8B中所示的IC布局图800B、或图8C中所示的IC布局图800C中的一个中布置TSV区域800TSV。每个TSV区域800TSV是可用于制造过程来作为限定TSV(例如上文关于图1A-4讨论的TSV 100T)的一部分的IC布局图中的区域。

在图8B所示的非限制性示例中，布置TSV区域800TSV包括：将TSV区域800TSV的实例置于IC布局图800A的每个实例的虚设区域800DR的每个实例中。在图8C所示的非限制性示例中，布置TSV区域800TSV包括：将TSV区域800TSV的实例置于IC布局图800A的每个实例的虚设区域800DR的单个实例中。在各种实施例中，布置TSV区域800TSV包括：以其他方式将TSV区域800TSV的实例置于IC布局图800A的实例的虚设区域800DR的实例中，例如，对于IC布局图800A的给定实例，将不同数量的TSV区域的实例置于虚设区域800DR的实例中。

在一些实施例中，在IC管芯的布局图中布置多个TSV区域是基于逻辑管芯(例如，上面关于图4讨论的逻辑管芯400L)的一个或多个设计准则的。在一些实施例中，该一个或多个设计准则包括基于对应于多个TSV区域的多个TSV的电阻值的电源电压降。

在操作750，在一些实施例中，IC布局图被生成并存储在存储设备中。生成IC布局图由处理器执行，例如，下面关于图9讨论的IC布局图生成系统900的处理器902。

在一些实施例中，生成IC布局图包括定位一个或多个特征(未示出)，例如，接触件、通孔或导电区域，这些特征与基于一个或多个特征制造的一个或多个IC结构相对应，并且被配置为通过对与包括虚设区域的存储器宏相对应的一个或多个存储器宏的电连接。

在各种实施例中，将IC布局图存储在存储设备中包括将IC布局图存储在非易失性计算机可读存储器(例如数据库)中，和/或包括通过网络存储IC布局图。在各种实施例中，将IC布局图存储在存储设备中包括将IC布局图存储在非易失性计算机可读存储器904、和/或通过下面关于图9讨论的IC布局图生成系统900的网络914进行存储。

在各种实施例中，生成并存储IC布局图包括生成并存储IC布局图800A-800C中的一个或多个。

在操作760，在一些实施例中，基于IC布局图制造一个或多个半导体掩模中的至少一个、或半导体IC层中的至少一个组件。下面关于IC制造系统1000和图10讨论了制造一个或多个半导体掩模、或半导体IC层中的至少一个组件。

在各种实施例中，制造一个或多个半导体掩模、或半导体IC层中的至少一个组件是基于IC布局图800A-800C中的一个或多个的。

在操作770，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一个或多个光刻曝光。下面关于图10讨论了基于IC布局图执行一个或多个制造操作(例如，一个或多个光刻曝光)。

在各种实施例中，执行一个或多个制造操作是基于IC布局图800A-800C中的一个或多个的。

通过执行方法700的一些或全部操作，生成了与其中TSV延伸穿过存储器宏结构的存储器宏结构相对应的IC布局图，例如，IC布局图800A-800C，从而实现上面关于存储器宏结构100的益处。此外，通过放置存储器宏的布局图并单独地布置多个TSV区域，与其中布置多个TSV区域和放置存储器宏的布局图未分开的方法相比，设计灵活性得到了改进。

图9是根据一些实施例的IC布局图生成系统900的框图。根据一些实施例，本文描述的根据一个或多个实施例设计IC布局图的方法是例如可使用IC布局图生成系统900来实现的。

在一些实施例中，IC布局图生成系统900是通用计算设备，包括硬件处理器902和非暂时性计算机可读存储介质904。除其他外，存储介质904编码有(即存储)计算机程序代码906，即可执行指令集。由硬件处理器902执行指令906表示(至少部分地)EDA工具，该EDA工具实现方法(例如，生成上述IC布局图的方法700)(在下文中为所述过程和/或方法)的部分或全部。

处理器902经由总线908电耦合到计算机可读存储介质904。处理器902还通过总线908电耦合到I/O接口910。网络接口912还经由总线908电连接到处理器902。网络接口912连接到网络914，使得处理器902和计算机可读存储介质904能够经由网络914连接到外部元件。处理器902被配置为执行在计算机可读存储介质904中编码的计算机程序代码906，以便使得IC布局图生成系统900可用于执行所述过程和/或方法的部分或全部。在一个或多个实施例中，处理器902是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一个或多个实施例中，计算机可读存储介质904是电子、磁性、光学、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质904包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质904包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频盘(DVD)。

在一个或多个实施例中，存储介质904存储计算机程序代码906，所述计算机程序代码906被配置为使得IC布局图生成系统900(其中这种执行表示(至少部分地)EDA工具)可用于执行所述过程和/或方法的部分或全部。在一个或多个实施例中，存储介质904还存储有助于执行所述过程和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质904存储IC管芯的IC管芯库907，该IC管芯库907包括上面关于图8A-8C讨论的IC布局图800A和/或800B。

IC布局图生成系统900包括I/O接口910。I/O接口910耦合到外部电路。在一个或多个实施例中，I/O接口910包括用于将信息和命令传送到处理器902的键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键。

IC布局图生成系统900还包括耦合到处理器902的网络接口912。网络接口912允许系统900与网络914进行通信，一个或多个其他计算机系统连接到网络914。网络接口912包括：无线网络接口，例如，蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如，以太网、USB或IEEE-1364。在一个或多个实施例中，在两个或更多个IC布局图生成系统900中实现所述过程和/或方法的一部分或全部。

IC布局图生成系统900被配置为通过I/O接口910接收信息。通过I/O接口910接收的信息包括指令、数据、设计规则、标准单元库、和/或用于由处理器902处理的其他参数中的一个或多个。信息经由总线908传输到处理器902。IC布局图生成系统900配置为通过I/O接口910接收与UI相关的信息。该信息作为用户界面(UI)942存储在计算机可读介质904中。

在一些实施例中，所述过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所述过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所述过程和/或方法的一部分或全部被实现为IC布局图生成系统900所使用的软件应用。在一些实施例中，使用诸如可从铿腾电子科技有限公司(CADENCE DESIGN SYSTEMS，Inc.)获得的

在一些实施例中，这些过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存储装置或存储器单元，例如，光盘(例如，DVD)、磁盘(例如，硬盘)、半导体存储器(例如，ROM、RAM)、存储卡等中的一项或多项。

图10是根据一些实施例的IC制造系统1000以及与其相关联的IC制造流程的框图。在一些实施例中，基于IC布局图，使用制造系统1000来制造下列项中的至少一项：(A)一个或多个半导体掩模、或(B)半导体集成电路的层中的至少一个组件。

在图10中，IC制造系统1000包括在与制造IC器件1060有关的设计、开发、以及制造周期和/或服务中彼此交互的实体，例如，设计室1020、掩模室1030和IC制造商/制造者(“fab”)1050。系统1000中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内部网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室1020、掩模室1030和IC制造商/制造者1050中的两个或更多个由单个较大公司拥有。在一些实施例中，设计室1020、掩模室1030和IC制造商/制造者1050中的两个或更多个在公共设施中共存并使用公共资源。

设计室(或设计团队)1020生成IC设计布局图1022。IC设计布局图1022包括各种几何图案，例如，上述IC布局图。几何图案对应于组成要制造的IC器件1060的各种组件的金属、氧化物、或半导体层的图案。各个层进行组合以形成各种IC特征。例如，IC设计布局图1022的一部分包括在半导体衬底(例如，硅晶圆)中形成的各种IC特征(例如，有源区域、栅极电极、源极和漏极、层间互连的金属线或通孔、以及焊盘的开口)、以及设置在半导体衬底上的各种材料层。设计室1020实施适当的设计过程以形成IC设计布局图1022。设计程序包括逻辑设计、物理设计、或布局和布线中的一个或多个。IC设计布局图1022呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1022可以以GDSII文件格式或DFII文件格式表达。

掩模室1030包括数据准备1032和掩模制造1044。掩模室1030使用IC设计布局图1022来制造一个或多个掩模1045，其被用来根据IC设计布局图1022制造IC器件1060的各个层。掩模室1030执行掩模数据准备1032，其中，IC设计布局图1022被转换成代表性数据文件(“RDF”)。掩模数据准备1032将RDF提供给掩模制造1044。掩模制造1044包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如，掩模(分划板)1045或半导体晶圆1053。掩模数据准备1032处理IC设计布局图1022，以符合掩模写入器的特定特性和/或IC制造商/制造者1050的要求。在图10中，掩模数据准备1032和掩模制造1044被示为单独的元件。在一些实施例中，掩模数据准备1032和掩模制造1044可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1032包括光学接近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他工艺影响等引起的图像误差。OPC调整IC设计布局图1022。在一些实施例中，掩模数据准备1032包括进一步的分辨率增强技术(RET)，例如，离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。

在一些实施例中，掩模数据准备1032包括掩模规则检查器(MRC)，其利用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1022，该组掩模创建规则合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图1022以补偿掩模制造1044期间的限制，这可以撤消由OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备1032包括光刻工艺检查(LPC)，其模拟将由IC制造商/制造者1050实施以制造IC器件1060的工艺。LPC基于IC设计布局图1022来模拟该工艺以创建模拟制造器件，例如，IC器件1060。LPC模拟中的工艺参数可以包括与IC制造周期的各个工艺相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，例如，航空图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等、或其组合。在一些实施例中，在通过LPC创建了模拟制造器件之后，如果模拟器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图1022。

应当理解，为了清楚起见，掩模数据准备1032的以上描述已被简化。在一些实施例中，数据准备1032包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图1022。此外，可以以各种不同的顺序执行在数据准备1032期间应用于IC设计布局图1022的处理。

在掩模数据准备1032之后并且在掩模制造1044期间，基于经修改的IC设计布局图1022来制造掩模1045或一组掩模1045。在一些实施例中，掩模制造1022包括基于IC设计布局图1022来执行一个或多个光刻曝光。在一些实施例中，基于经修改的IC设计布局图1022，使用电子束(e-beam)或多个电子束的机制来在掩模(光掩模或分划板)1045上形成图案。可以以各种技术形成掩模1045。在一些实施例中，掩模1045是使用二元技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如，紫外线(UV)束或EUV束)被不透明区域阻挡并透射通过透明区域。在一个示例中，掩模1045的二元掩模版本包括透明衬底(例如，熔融石英)以及涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1045。在掩模1045的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各个特征被配置为具有适当的相差以增强分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1044生成的(一个或多个)掩模被用于各个工艺中。例如，这样的(一个或多个)掩模被用于离子注入工艺以在半导体晶圆1053中形成各种掺杂区域，被用于蚀刻工艺以在半导体晶圆1053中形成各种蚀刻区域，和/或用于在其他合适的工艺。

IC制造商/制造者1050是IC制造企业，其包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC制造商/制造者1050是半导体铸造厂。例如，可能存在用于多个IC产品的前端制造(前端(FEOL)制造)的制造设施，而第二制造设施可以提供用于互连和封装IC产品的后端制造(后端(BEOL)制造)，并且第三制造设施可以为铸造企业提供其他服务。

IC制造商/制造者1050包括晶圆制造工具1052，晶圆制造工具1052被配置为在半导体晶圆1053上执行各种制造操作，使得IC器件1060根据(一个或多个)掩模(例如掩模1045)来进行制造。在各种实施例中，制造工具1052包括晶圆步进器(wafer stepper)、离子注入器、光致抗蚀剂涂布器、工艺室(例如，CVD室或LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统或者能够执行本文所讨论的一个或多个合适的制造过程的其他制造设备中的一者或多者。

IC制造商/制造者1050使用由掩模室1030制造的(一个或多个)掩模1045来制造IC器件1060。因此，IC制造商/制造者1050至少间接地使用IC设计布局图1022来制造IC器件1060。在一些实施例中，半导体晶圆1053由IC制造商/制造者1050使用(一个或多个)掩模1045来制造以形成IC器件1060。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1022来执行一次或多次光刻曝光。半导体晶圆1053包括硅衬底、或在其上形成有材料层的其他合适的衬底。半导体晶圆1053还包括(在随后的制造步骤中形成的)各种掺杂区域、电介质特征、多级互连等中的一个或多个。

关于IC制造系统(例如，图10的系统1000)和与之相关联的IC制造流程的详细信息可在以下文件中找到，例如，2016年2月9日授权的第9256709号美国专利、2015年10月1日公开的第20150278429号美国授权前公开、2014年2月6日公开的第20140040838号美国授权前公开、以及2007年8月21日授权的第7260442号美国专利，它们的全部内容由此通过引用并入本文。

在一些实施例中，一种存储器宏结构包括：第一存储器阵列；第二存储器阵列；单元激活电路，耦合到所述第一存储器阵列和所述第二存储器阵列，并且位于所述第一存储器阵列和所述第二存储器阵列之间；控制电路，耦合到所述单元激活电路，并且被定位为与所述单元激活电路相邻；以及TSV，延伸穿过所述单元激活电路或所述控制电路中的一者。在一些实施例中，所述单元激活电路包括耦合到所述第一存储器阵列的第一部分和耦合到所述第二存储器阵列的第二部分，所述TSV在所述第一部分和所述第二部分之间延伸穿过所述单元激活电路，并且所述控制电路被配置为将第一组预解码信号传送到所述第一部分，并且将第二组预解码信号传送到所述第二部分。在一些实施例中，所述第一部分和所述第二部分由虚设区域分开，并且所述TSV延伸穿过所述虚设区域。在一些实施例中，所述TSV延伸穿过所述控制电路，并且，所述控制电路被配置为将单组预解码信号传送到所述单元激活电路。在一些实施例中，所述TSV是第一TSV，所述控制电路是局部控制电路，所述存储器宏结构包括耦合到所述局部控制电路的全局控制电路，并且第二TSV延伸穿过所述全局控制电路。在一些实施例中，所述单元激活电路是第一单元激活电路，所述TSV是延伸穿过所述第一单元激活电路的第一TSV，并且所述存储器宏结构包括第二单元激活电路和延伸穿过所述第二单元激活电路的第二TSV。在一些实施例中，所述控制电路是第一局部控制电路，所述TSV是延伸穿过所述第一局部控制电路的第一TSV，并且所述存储器宏结构包括第二局部控制电路和延伸穿过所述第二局部控制电路的第二TSV。在一些实施例中，所述存储器宏结构是多个存储器宏结构中的一个存储器宏结构，所述多个存储器宏结构中的每个存储器宏结构包括对应的单元激活电路和对应的控制电路，所述TSV是多个TSV中的一个TSV，并且所述多个TSV中的每个TSV延伸穿过所述多个存储器宏结构中的对应的存储器宏结构的单元激活电路或控制电路中的对应一者。

在一些实施例中，一种IC封装包括：逻辑管芯；衬底；以及存储器管芯，位于所述逻辑管芯和所述衬底之间。所述存储器管芯包括：多个存储器宏；以及多个TSV，跨越所述存储器管芯的正面和背面，并且电耦合到所述逻辑管芯和所述衬底，所述多个TSV中的TSV延伸穿过所述多个存储器宏中的存储器宏，并且与该存储器宏电隔离。在一些实施例中，所述TSV延伸穿过所述存储器宏的单元激活电路或控制电路中的一者。在一些实施例中，所述TSV是所述多个TSV的第一子集中的一个TSV，所述多个TSV的第一子集中的每个TSV延伸穿过所述多个存储器宏中对应的存储器宏延，并且所述多个TSV的第二子集中的每个TSV在所述多个存储器宏中的每个存储器宏外部延伸穿过所述存储器管芯。在一些实施例中，所述多个存储器宏的间距是所述多个TSV的间距的两倍。在一些实施例中，所述存储器管芯是位于所述逻辑管芯和所述衬底之间的多个存储器管芯中的一个存储器管芯，并且所述多个存储器管芯中的每个存储器管芯包括：对应的多个存储器宏；以及对应的多个TSV，这些TSV跨越对应的存储器管芯的正面和背面，并且电耦合到所述逻辑管芯和所述衬底，其中，所述多个TSV中对应的TSV延伸穿过所述多个存储器宏中对应的存储器宏。在一些实施例中，所述逻辑管芯、所述多个存储器管芯和所述衬底沿单个方向对齐。在一些实施例中，所述多个存储器宏中的每个存储器宏包括SRAM单元的阵列。

在一些实施例中，一种制造存储器宏结构的方法包括：在半导体晶圆中构建存储器宏，所述存储器宏包括单元激活电路和控制电路，以及构造TSV，该TSV跨越所述半导体晶圆的正面和背面并延伸穿过所述单元激活电路或所述控制电路中的一者。在一些实施例中，构建所述存储器宏包括在所述单元激活电路或所述控制电路中的该一者中形成包括一个或多个电介质层的虚设区域，并且构建所述TSV包括构建延伸穿过所述虚设区域的TSV。在一些实施例中，所述存储器宏是第一存储器宏，所述TSV是第一TSV，构建所述存储器宏包括构建与所述第一存储器宏相邻的第二存储器宏，并且构造所述TSV包括构造在所述第一存储器宏和所述第二存储器宏之间延伸的第二TSV。在一些实施例中，所述TSV是第一TSV，并且构造所述TSV包括构造延伸穿过所述单元激活电路或所述控制电路中的另一者的第二TSV。在一些实施例中，所述方法还包括：将所述TSV连接到IC封装的功率分配结构。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种存储器宏结构，包括：第一存储器阵列；第二存储器阵列；单元激活电路，耦合到所述第一存储器阵列和所述第二存储器阵列，并且位于所述第一存储器阵列和所述第二存储器阵列之间；控制电路，耦合到所述单元激活电路，并且被定位为与所述单元激活电路相邻；以及硅通孔TSV，延伸穿过所述单元激活电路或所述控制电路中的一者。

示例2.根据示例1所述的存储器宏结构，其中，所述单元激活电路包括耦合到所述第一存储器阵列的第一部分和耦合到所述第二存储器阵列的第二部分，所述TSV在所述第一部分和所述第二部分之间延伸穿过所述单元激活电路，并且所述控制电路被配置为将第一组预解码信号传送到所述第一部分，并且将第二组预解码信号传送到所述第二部分。

示例3.根据示例2所述的存储器宏结构，其中，所述第一部分和所述第二部分由虚设区域分开，并且所述TSV延伸穿过所述虚设区域。

示例4.根据示例1所述的存储器宏结构，其中，所述TSV延伸穿过所述控制电路，并且所述控制电路被配置为将单组预解码信号传送到所述单元激活电路。

示例5.根据示例4所述的存储器宏结构，其中，所述TSV是第一TSV，所述控制电路是局部控制电路，所述存储器宏结构包括耦合到所述局部控制电路的全局控制电路，并且第二TSV延伸穿过所述全局控制电路。

示例6.根据示例1所述的存储器宏结构，其中，所述单元激活电路是第一单元激活电路，所述TSV是延伸穿过所述第一单元激活电路的第一TSV，并且所述存储器宏结构包括第二单元激活电路和延伸穿过所述第二单元激活电路的第二TSV。

示例7.根据示例1所述的存储器宏结构，其中，所述控制电路是第一局部控制电路，所述TSV是延伸穿过所述第一局部控制电路的第一TSV，并且所述存储器宏结构包括第二局部控制电路和延伸穿过所述第二局部控制电路的第二TSV。

示例8.根据示例1所述的存储器宏结构，其中，所述存储器宏结构是多个存储器宏结构中的一个存储器宏结构，所述多个存储器宏结构中的每个存储器宏结构包括对应的单元激活电路和对应的控制电路，所述TSV是多个TSV中的一个TSV，并且所述多个TSV中的每个TSV延伸穿过所述多个存储器宏结构中的对应的存储器宏结构的单元激活电路或控制电路中的对应一者。

示例9.一种集成电路IC封装，包括：逻辑管芯；衬底；以及存储器管芯，位于所述逻辑管芯和所述衬底之间，其中，所述存储器管芯包括：多个存储器宏；以及多个硅通孔TSV，跨越所述存储器管芯的正面和背面，并且电耦合到所述逻辑管芯和所述衬底，其中，所述多个TSV中的TSV延伸穿过所述多个存储器宏中的存储器宏，并且与该存储器宏电隔离。

示例10.根据示例9所述的IC封装，其中，所述TSV延伸穿过所述存储器宏的单元激活电路或控制电路中的一者。

示例11.根据示例9所述的IC封装，其中，所述TSV是所述多个TSV的第一子集中的一个TSV，所述多个TSV的第一子集中的每个TSV延伸穿过所述多个存储器宏中对应的存储器宏，并且所述多个TSV的第二子集中的每个TSV在所述多个存储器宏中的每个存储器宏外部延伸穿过所述存储器管芯。

示例12.根据示例9所述的IC封装，其中，所述多个存储器宏的间距是所述多个TSV的间距的两倍。

示例13.根据示例9所述的IC封装，其中，所述存储器管芯是位于所述逻辑管芯和所述衬底之间的多个存储器管芯中的一个存储器管芯，并且所述多个存储器管芯中的每个存储器管芯包括：对应的多个存储器宏；以及对应的多个TSV，这些TSV跨越对应的存储器管芯的正面和背面，并且电耦合到所述逻辑管芯和所述衬底，其中，所述多个TSV中对应的TSV延伸穿过所述多个存储器宏中对应的存储器宏。

示例14.根据示例13所述的IC封装，其中，所述逻辑管芯、所述多个存储器管芯和所述衬底沿单个方向对齐。

示例15.根据示例9所述的IC封装，其中，所述多个存储器宏中的每个存储器宏包括静态随机存取存储器SRAM单元的阵列。

示例16.一种制造存储器宏结构的方法，所述方法包括：在半导体晶圆中构建存储器宏，所述存储器宏包括单元激活电路和控制电路；以及构造硅通孔TSV，所述硅通孔跨越所述半导体晶圆的正面和背面并延伸穿过所述单元激活电路或所述控制电路中的一者。

示例17.根据示例16所述的方法，其中，构建存储器宏包括在所述单元激活电路或所述控制电路中的所述一者中形成包括一个或多个电介质层的虚设区域，并且构建所述TSV包括构建延伸穿过所述虚设区域的TSV。

示例18.根据示例16所述的方法，其中所述存储器宏是第一存储器宏，所述TSV是第一TSV，构建所述存储器宏包括构建与所述第一存储器宏相邻的第二存储器宏，并且构造所述TSV包括构造在所述第一存储器宏和所述第二存储器宏之间延伸的第二TSV。

示例19.根据示例16所述的方法，其中，所述TSV是第一TSV，并且构造所述TSV包括构造延伸穿过所述单元激活电路或所述控制电路中的另一者的第二TSV。

示例20.根据示例16所述的方法，还包括：将所述TSV连接到集成电路IC封装的功率分配结构。