用于动态分配的侵害者检测的设备和方法

技术领域

本公开是针对用于动态分配的侵害者检测的设备和方法。

背景技术

本公开大体上涉及半导体装置，且更具体地说，涉及半导体存储器装置。具体地说，本公开涉及易失性存储器，例如动态随机存取存储器(DRAM)。信息可作为物理信号存储在存储器的个别存储器单元上(例如，电容性元件上的电荷)。存储器可以是易失性存储器，且物理信号可随时间推移衰减(其可能使存储于存储器单元中的信息降级或毁坏)。可能需要通过例如重写信息将物理信号恢复到初始值来周期性地刷新存储器单元中的信息。

随着存储器组件的大小减小，存储器单元的密度大大增加。对特定存储器单元或存储器单元群组的各种存取模式(通常称为攻击(attack))可导致邻近存储器单元中的数据降级速率增大。作为目标刷新操作的一部分，可识别及刷新受攻击影响的存储器单元。存储器可跟踪对各种存储器地址的存取模式以便确定它们是否在攻击中涉及。然而，跟踪对每个地址的存取可为极端存储密集的。

发明内容

在一个方面中，本公开是针对一种设备，其包括：多个存储器排组，其各自包括多个字线；侵害者存储结构，其包括多个槽，每一槽经配置以存储与所述多个字线中的一个相关联的行地址和与所述多个排组中的一个相关联的排组地址，存储逻辑电路，其经配置以接收行地址和排组地址，将所述所接收行地址和所述所接收排组地址与所述多个槽中的所存储行地址和所存储排组地址进行比较，且确定所述所接收行地址和排组地址是否为侵害者行地址和侵害者排组地址；以及多个行解码器，其各自与所述多个存储器排组中的一个相关联，其中所述多个行解码器中的所选择一个经配置以基于所述经识别侵害者行地址刷新所述相关联排组中的所述多个字线中的一或多个，且其中所述多个行解码器中的所述所选择一个是基于所述侵害者排组地址选择的。

在另一方面中，本公开是针对一种设备，其包括：地址解码器，其经配置以沿着地址总线提供行地址和相关联排组地址作为存取操作的部分；以及侵害者检测器电路，其经配置以基于所述行地址的值和所述相关联排组地址的值更新计数值，且部分地基于所述计数值确定所述行地址和所述排组地址是侵害者，且其中基于所述所确定侵害者行和排组地址产生刷新地址。

在另一方面中，本公开是针对一种方法，其包括：通过提供行地址和排组地址执行存取操作；在侵害者检测器电路处接收所述行和排组地址；部分地基于所述所接收行和排组地址与所述侵害者检测器电路中的多个所存储行和排组地址中的一个之间的匹配而确定所述所接收行和排组地址是否为侵害者行和排组地址；以及如果所述所接收行和排组地址是侵害者行和排组地址，那么基于所述所接收行地址产生刷新地址且基于所述所接收排组地址将所述刷新地址提供到排组。

附图说明

图1是根据本公开的实施例的半导体装置的框图。

图2是根据本公开的实施例的刷新控制电路的框图。

图3是根据本公开的一些实施例的存储器的一部分的框图。

图4是根据本公开的一些实施例的侵害者检测器的框图。

图5是根据本公开的一些实施例的方法的框图。

具体实施方式

以下对某些实施例的描述在本质上仅是示范性的，且决不意图限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，以及借助于说明示出的其中可实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的系统和方法，且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免使本公开的实施例的描述混淆不清。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。

易失性存储器装置中的信息可以存储在存储器单元(例如，作为电容性元件上的电荷)中，且可以随时间推移而衰减。在存储器阵列的每一排组中，存储器单元可组织成行(字线)和列(位线)。可在逐行的基础上刷新存储器单元。为了防止由于此衰减而丢失或损坏信息，存储器可实行后台刷新过程，例如作为自刷新模式的一部分的自动刷新操作。在刷新操作期间，信息可经重写到字线以恢复其初始状态。可对序列中的存储器的字线执行自动刷新操作，使得随时间推移以快于数据降级的预期速率的速率刷新存储器的字线。

例如对存储器的特定行(例如，侵害者行)的重复存取的各种攻击模式可能由于例如行之间的电磁耦合而导致相邻行(例如，受害者行)中的衰减速率增大。重复存取的模式可称为‘行锤击(row hammer)’。这些重复存取可以是针对存储器的有意攻击的部分和/或可能归因于存储器的‘自然’存取模式。受害者行中的增加速率的衰减可能要求它们作为目标刷新操作的部分经刷新以防止信息丢失。

存储器可跟踪对不同行的存取以确定那些行是否为侵害者。侵害者检测器电路可存储行潜在侵害者地址(例如，先前存取的行地址)，且可将那些存储的行地址与当前存取行地址进行比较。存储器准确地捕捉侵害者地址的能力可部分地取决于存储器如何存储潜在侵害者地址。一些解决方案可包含用于存储用于存储器的每一排组的潜在侵害者地址的存储结构。然而，此解决方案无法随着排组数目增加而良好地缩放。此外，在逐排组基础上划分存储装置可为低效的，因为每个排组将同时受攻击是不大可能的。因此可存在增加侵害者地址存储和跟踪的效率的需要。

本公开是针对用于动态分配的侵害者检测的设备、系统和方法。存储器装置可具有侵害者地址存储结构，其在存储器的一或多个排组之间共享。存储结构的个别存储槽可在不同排组之间动态分配(例如，基于对那些排组的存取)。举例来说，存储结构可存储行地址以及其相关联排组地址。可基于所存储的行地址和排组地址确定侵害者。一旦检测到侵害者，就可基于行地址和排组地址定位和刷新其受害者。由于存储结构中的槽不是永久地指派到给定排组，因此可基于对不同排组的存取模式向那些排组动态分配空间。以此方式，如果单个排组受攻击，那么更多存储装置可用于跟踪所述攻击，即使侵害者地址存储装置可包含比排组特定解决方案中可使用的总存储空间少的总存储空间也是如此。在一些实施例中，共享的侵害者地址存储装置还可移动到存储器裸片的较远离排组的区域(例如，不在排组逻辑区中)，这可帮助减少更接近排组的释放空间。在一些实施例中，侵害者存储的共享还可允许与具有用于每一排组的单独侵害者存储的存储器装置相比减少存储器装置上的侵害者存储的总量。

图1是根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。

半导体装置100包含存储器阵列118。存储器阵列118示出为包含多个存储器排组。在图1的实施例中，存储器阵列118示出为包含八个存储器排组BANK0到BANK7。在其它实施例的存储器阵列118中可以包含更多或更少排组。每一存储器排组包含多个字线WL、多个位线BL和/BL，以及布置在所述多个字线WL和所述多个位线BL和/BL的相交处的多个存储器单元MC。字线WL的选择由行解码器108执行，且位线BL和/BL的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器排组的相应行解码器，且列解码器110包含用于每一存储器排组的相应列解码器。位线BL和/BL耦合到相应感测放大器(SAMP)。来自位线BL或/BL的读取数据由感测放大器SAMP放大，且通过互补局部数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读取/写入放大器120。相反地，从读取/写入放大器120输出的写入数据通过互补主要数据线MIOT/B、传输门TG和互补局部数据线LIOT/B传输到感测放大器SAMP，且写入在耦合到位线BL或/BL的存储器单元MC中。

半导体装置100可采用多个外部端子，包含：耦合到命令和地址总线以接收命令和地址的命令和地址(C/A)端子；和用于接收时钟CK和/CK的CS信号时钟端子；用于提供数据的数据端子DQ；以及用于接收供电电位VDD、VSS、VDDQ和VSSQ的供电端子。

为时钟端子供应外部时钟CK和/CK，所述外部时钟被提供到输入电路112。外部时钟可为互补的。输入电路112基于CK和/CK时钟产生内部时钟ICLK。ICLK时钟提供到命令解码器110和内部时钟产生器114。内部时钟产生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。将内部数据时钟LCLK提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。

C/A端子可供应有存储器地址。经由命令/地址输入电路102将供应给C/A端子的存储器地址传送到地址解码器104。地址解码器104接收地址且将经解码的行地址XADD供应到行解码器108且将经解码的列地址YADD供应到列解码器110。地址解码器104还可供应经解码排组地址BADD，其可指示含有经解码行地址XADD和列地址YADD的存储器阵列118的排组。可为C/A端子供应命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和排组地址BADD相关联。

命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成用于执行操作的各个内部信号和命令的电路。例如，命令解码器106可以提供用以选择字线的行命令信号和用以选择位线的列命令信号。

装置100可接收作为读取命令的存取命令。当接收到读取命令且及时向排组地址、行地址和列地址供应所述读取命令时，从存储器阵列118中对应于所述行地址和列地址的存储器单元读取读取数据。读取命令由命令解码器106，所述命令解码器提供内部命令，使得读取数据从存储器阵列118提供到读取/写入放大器120。读取数据经由输入/输出电路122从数据端子DQ输出到外部。

装置100可接收作为写入命令的存取命令。当接收到写入命令且及时向排组地址、行地址和列地址供应写入命令时，将供应到数据端子DQ的写入数据写入到存储器阵列118中对应于行地址和列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令以使得写入数据由输入/输出电路122中的数据接收器接收。还可将写入时钟提供到外部时钟端子，以用于对输入/输出电路122的数据接收器接收写入数据进行定时。写入数据经由输入/输出电路122供应到读取/写入放大器120，且通过读取/写入放大器120供应到待写入到存储器单元MC中的存储器阵列118。

装置100还可接收使其执行作为自刷新模式的部分的一或多个刷新操作的命令。在一些实施例中，自刷新模式命令可以在外部发出到存储器装置100。在一些实施例中，自刷新模式命令可由装置的部件周期性地产生。在一些实施例中，当外部信号指示自刷新进入命令时，还可激活刷新信号AREF。刷新信号AREF可以是当命令解码器106接收指示进入自刷新模式的信号时被激活的脉冲信号。刷新信号AREF可紧接在命令输入之后激活，且此后可按所要内部定时循环激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的定时。因此，刷新操作可自动继续。自刷新退出命令可以使刷新信号AREF的自动激活停止并且可以使装置100返回到闲置状态和/或恢复其它操作。

刷新信号AREF被供应到刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应到行解码器108，所述行解码器可刷新由刷新行地址RXADD指示的一或多个字线WL。在一些实施例中，刷新地址RXADD可以表示单个字线。在一些实施例中，刷新地址RXADD可以表示多个字线，其可以由行解码器108顺序地或同时地刷新。在一些实施例中，由刷新地址RXADD表示的字线的数量可以从一个刷新地址到另一刷新地址而不同。刷新控制电路116可以控制刷新操作的定时，且可生成和提供刷新地址RXADD。可以控制刷新控制电路116以改变刷新地址RXADD的细节(例如，如何计算刷新地址、刷新地址的定时、地址表示的字线的数量)，或可以基于内部逻辑进行操作。

刷新控制电路116可选择性地输出目标刷新地址(例如其基于侵害者指定一或多个受害者地址)或自动刷新地址(例如来自自动刷新地址的序列)作为刷新地址RXADD。基于刷新地址RXADD的类型(且在一些实施例中，指示操作类型的再一个额外信号)，行解码器108可执行目标刷新或自动刷新操作。自动刷新地址可以来自基于刷新信号AREF的激活而提供的地址序列。刷新控制电路116可以按AREF确定的速率循环通过一连串自动刷新地址。在一些实施例中，自动刷新操作通常可以以这样的定时发生：循环自动刷新地址序列，使得对于给定字线，在自动刷新操作之间的时间中期望没有信息降级。换句话说，可执行自动刷新操作使得以快于信息衰减之预期速率的速率刷新每一字线。

刷新控制电路116还可基于存储器阵列118中附近地址(例如，对应于侵害者行的侵害者地址)的存取模式来确定目标刷新地址，其是需要刷新的地址(例如，对应于受害者行的受害者地址)。刷新控制电路116可以使用装置100的一或多个信号来计算目标刷新地址RXADD。举例来说，可基于由地址解码器提供的行地址XADD来计算刷新地址RXADD。

在一些实施例中，刷新控制电路116可对由地址解码器104沿着行地址总线提供的行地址XADD的当前值进行取样，并且基于经取样地址中的一或多个确定目标刷新地址。经取样地址可存储在刷新控制电路的数据存储单元中。当对行地址XADD进行取样时，所述行地址XADD可与数据存储单元中的所存储地址进行比较。在一些实施例中，可基于经取样地址及/或所存储地址而确定侵害者地址。举例来说，经取样地址与所存储地址之间的比较可用于更新与所存储地址相关联的计数值(例如存取计数)，且可基于计数值计算侵害者地址。接着可基于侵害者地址使用刷新地址RXADD。

虽然一般来说，本公开涉及确定侵害者和受害者字线和地址，但应理解，如本文中所使用，侵害者字线未必需要引起相邻字线中的数据降级，而受害者字线未必需要经受这种降级。刷新控制电路116可以使用一些准则来判断地址是否是侵害者地址，从而可捕获潜在的侵害者地址而非决定性地确定哪些地址正造成附近受害者的数据降级。例如，刷新控制电路116可以基于对地址的存取模式来确定潜在的侵害者地址，并且此准则可以包含一些不是侵害者的地址而错过一些是侵害者的地址。类似地，可基于预期哪些字线将受到侵害者的影响，而不是哪些字线正经历增加的数据衰减速率的决定性确定来确定受害者地址。

如本文更详细描述，刷新控制电路116可在对给定排组特定的组件与在排组之间共享的组件之间划分。刷新控制电路116的侵害者检测器部分可在一或多个排组之间为共同的，而刷新控制电路116的产生刷新地址RXADD的部分可为排组特定的。因此，可存在单个侵害者检测器部分，同时可存在多个刷新地址产生器部分(例如，每个排组一个)。在一些实施例中，这些组件可放置于保持存储器装置的物理裸片的不同部分中。图2中更详细地描述实例刷新控制电路。

向供电端子供应供电电位VDD和VSS。将供电电位VDD和VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到供电端子的供电电位VDD和VSS产生各种内部电位VPP、VOD、VARY、VPERI等。内部电位VPP主要在行解码器108中使用，内部电位VOD和VARY主要在存储器阵列118中包含的感测放大器SAMP中使用，且内部电位VPERI在许多外围电路块中使用。

还向供电端子供应供电电位VDDQ和VSSQ。供电电位VDDQ和VSSQ供应给输入/输出电路122。在本公开的一些实施例中，供应给供电端子的供电电位VDDQ和VSSQ可为与供应给供电端子的供电电位VDD和VSS相同的电位。在本公开的另一实施例中，供应给供电端子的供电电位VDDQ和VSSQ可为与供应给供电端子的供电电位VDD和VSS不同的电位。供应到电源端子的供电电位VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的供电噪声不会传播到其它电路块。

图2是根据本公开的实施例的刷新控制电路的框图。在一些实施例中，刷新控制电路216可以包含在图1的刷新控制电路116中。展示刷新控制电路216的某些内部组件和信号以说明刷新控制电路216的操作。示出点线218表示在某些实施例中，组件中的每一个(例如，RHR状态控制电路236、刷新地址产生器234、本地侵害者存储装置238和行解码器208)可对应于存储器的特定排组，且这些组件可针对存储器的排组中的每一个重复。类似地，例如取样定时电路230和侵害者检测器232等其它组件可在排组之间共享。出于简洁起见，由于针对每一排组重复的组件可大体上彼此类似，因此仅将详细地描述共享组件与单组逐排组组件的交互。

DRAM接口226可以向地址刷新控制电路216和行解码器208提供一或多个信号。刷新控制电路216可以包含取样定时电路230、侵害者检测器电路232、行锤击刷新(RHR)状态控制电路236和刷新地址产生器234。DRAM接口226可以提供一或多个控制信号，例如刷新信号AREF和行地址XADD。刷新控制电路216基于刷新信号AREF向刷新地址RXADD提供定时，其中刷新地址中的一些是基于接收到的行地址XADD。

在一些实施例中，侵害者检测器电路232可以响应于激活取样信号ArmSample来对当前行地址XADD进行取样。侵害者检测器电路232可耦合到沿着地址总线的行地址XADD和排组地址BADD，但当存在取样信号ArmSample的激活时仅可接收(例如，处理、注意)行地址XADD和排组地址BADD的当前值。经取样地址可存储在侵害者电路232中和/或与先前存储的地址进行比较。侵害者检测器电路232可基于当前经取样行地址XADD和排组地址BADD和/或先前经取样行地址和排组地址提供匹配地址HitXADD(例如，经识别侵害者地址)。侵害者地址HitXADD可为经取样/存储行地址，且可基于连同经取样存储行地址一起经取样/存储的排组地址BADD而被引导到排组层级电路(例如，本地侵害者存储装置238)。

RHR状态控制电路236可提供信号RHR以指示应发生行锤击刷新(例如，与所识别的侵害者行相对应的受害者行的刷新)。RHR状态控制电路236还可提供内部刷新信号IREF，以指示应发生自动刷新。响应于RHR或IREF的激活，刷新地址产生器234可提供刷新地址RXADD，其可为自动刷新地址或可为与对应于存储于本地侵害者存储装置238中(或直接由侵害者检测器电路232提供)的匹配地址HitXADD的侵害者行的受害者行相对应的一或多个受害者地址。RHR状态控制电路236可响应于刷新信号AREF提供RHR和IREF的一组激活，表示对刷新信号AREF的每一激活的刷新泵的数目。行解码器208可响应于刷新地址RXADD和行锤击刷新信号RHR而执行目标刷新操作。行解码器208可基于刷新地址RXADD和内部刷新信号IREF而执行自动刷新操作。

DRAM接口226可以表示向排组的组件提供信号的一或多个组件。在一些实施例中，DRAM接口226可以表示耦合到半导体存储器装置(例如，图1的装置100)的存储器控制器。在一些实施例中，DRAM接口226可表示例如图1的命令地址输入电路102、地址解码器104和/或命令解码器106等组件。DRAM接口226可提供行地址XADD、排组地址BADD、刷新信号AREF，以及例如激活信号ACT和预充电信号PRE的存取信号。刷新信号AREF可为周期性信号，其可指示自动刷新操作何时发生。存取信号ACT和PRE可大体上连同行地址XADD和排组地址BADD一起作为存取操作的部分提供。可提供激活信号ACT以激活与相关联排组和行地址相关联的存储器的排组和行。可提供预充电信号PRE以对由所述排组和行地址指定的存储器的排组和行进行预充电。

行地址XADD可为包含多个位的信号(其可串行或并行传输)且可对应于激活的存储器排组的特定行。类似地，排组地址BADD可为对应于存储器阵列的特定排组的多位信号。行和排组地址的位数目可基于排组的数目和每一排组中的行的数目。举例来说，行地址可为17位长，而排组地址可为5位长。

在图2的实例实施例中，刷新控制电路216使用取样来监视沿着地址总线提供的地址XADD和BADD的一部分。因此，并非响应于每个地址，刷新控制电路216可对地址总线上的地址XADD和BADD的当前值进行取样，且可基于经取样地址确定哪些地址是侵害者。刷新控制电路216的取样的定时可以受提供取样信号ArmSample的取样定时电路230控制。取样定时电路230可提供取样信号ArmSample的激活，且信号ArmSample的每一激活可指示应对行地址的当前值进行取样。ArmSample的激活可以是‘脉冲’，其中ArmSample升高到高逻辑电平且接着返回到低逻辑电平。信号ArmSample的激活可以具备周期性定时、随机定时、半随机定时、伪随机定时或其组合。在其它实施例中，可不使用取样，且侵害者检测器电路232可接收沿着行地址总线的行地址XADD和排组地址BADD的每个值。

如在本文中更详细地描述，侵害者检测器电路232可基于经取样行和排组地址中的一或多个确定侵害者地址，且接着可提供经确定侵害者地址作为匹配地址HitXADD。虽然基于行和排组地址对，但在一些实施例中，匹配地址HitXADD可仅表示经识别侵害者行地址，而排组地址可用以将匹配地址HitXADD路由到合适的排组部分218。侵害者检测器电路232可包含数据存储单元(例如，若干寄存器)，其可用以存储经取样行和排组地址。当侵害者检测器电路232对行地址XADD和排组地址BADD的新值进行取样时(例如，响应于ArmSample的激活)，其可将经取样行和排组地址与存储于数据存储单元中的行/排组地址进行比较。在一些实施例中，匹配地址HitXADD可为存储在侵害者检测器电路232中的地址中的一个，所述一个地址最频繁地与经取样地址匹配。

RHR状态控制电路236可接收刷新信号AREF且提供自动刷新信号IREF和行锤击刷新信号RHR。刷新信号AREF可以周期性地产生且可以用于控制刷新操作的定时。存储器装置可以实行一连串自动刷新操作，以便周期性地刷新存储器装置的行。RHR信号可以生成以便指示装置应刷新特定目标行(例如受害者行)而非来自自动刷新地址的序列的地址。RHR状态控制电路236还可以提供内部刷新信号IREF，其可以指示应进行自动刷新操作。在一些实施例中，信号RHR及IREF可以生成使得其不会同时起作用(例如两者不同时处于高逻辑电平)。在一些实施例中，可针对每一刷新操作激活IREF，且除非RHR也在作用中，否则可执行自动刷新操作，在RHR也在作用中的情况下，改为执行目标刷新操作。

在一些实施例中，刷新控制电路216可以响应于刷新信号AREF的每次激活来执行多个刷新操作。举例来说，每次接收到刷新信号AREF时，刷新控制电路216可以通过提供N个不同的刷新地址RXADD来执行N个不同的刷新操作。每一刷新操作都可被称为‘泵’。响应于刷新信号AREF而产生的不同泵可为自动刷新和目标刷新操作的混合。举例来说，如果产生4个泵，那么两个可用于自动刷新操作且两个可用于目标刷新操作。其它实施例中可使用其它模式。在一些实施例中，目标操作和自动刷新操作的模式可在泵的不同群组之间变化。

刷新地址产生器234可接收行锤击刷新信号RHR和匹配地址HitXADD。匹配地址HitXADD可表示侵害者行。刷新地址产生器234可基于匹配地址HitXADD确定一或多个受害者行的位置，且当信号RHR指示目标刷新操作时将所述匹配地址提供为刷新地址RXADD。在一些实施例中，受害者行可包含物理上邻近于侵害者行的行(例如，HitXADD+1和HitXADD-1)。在一些实施例中，受害者行还可以包含物理上邻近于侵害者行的物理上邻近行的行(例如，HitXADD+2和HitXADD-2)。受害者行与经识别侵害者行之间的其它关系可用于其它实例中。举例来说，还可刷新+/-3、+/-4和/或其它行。

刷新地址产生器234可以基于行锤击刷新信号RHR确定刷新地址RXADD的值。在一些实施例中，当信号RHR不处于作用中时，刷新地址产生器234可提供一连串自动刷新地址中的一个。当信号RHR处于作用中时，刷新地址产生器234可提供例如受害者地址的目标刷新地址作为刷新地址RXADD。在一些实施例中，刷新地址产生器234可以对信号RHR的激活进行计数，并且相比更远离侵害者地址的受害者行(例如，HitXADD+/-2)可以更频繁地提供更靠近的受害者行(例如，HitXADD+/-1)

在一些实施例中，匹配地址HitXADD可存储于任选的本地侵害者存储装置238中。而刷新地址产生器234在一些实施例中可直接从侵害者检测器电路232检索匹配地址HitXADD。然而，例如如果侵害者检测器电路232位于存储器装置的未接近存储器排组组件218的一部分中，那么这可能导致定时困难。因此，当匹配地址HitXADD经识别时，其可存储于本地侵害者存储装置238中。侵害者检测器电路232可基于与匹配地址相关联的排组地址(例如，与匹配地址一起接收/存储的排组地址)将匹配地址HitXADD提供到适当的本地侵害者存储装置238。在一些实施例中，匹配地址HitXADD可沿着地址总线(例如，行地址总线)提供到本地侵害者存储装置238。可使用各种定时逻辑来防止与沿着地址总线的其它地址冲突。在一些实施例中，侵害者检测器电路232和本地侵害者存储装置238可由专用总线(例如，与用以作为存取操作的部分运载行地址和排组地址的地址总线不同的总线)耦合。专用总线可以串行方式、并行方式或其组合操作。

行解码器208可以基于经接收信号和地址对存储器阵列(未示出)执行一或多个操作。举例来说，响应于激活信号ACT和行地址XADD(和处于低逻辑电平的IREF和RHR)，行解码器208可以指导对指定行地址XADD进行一或多个存取操作(例如，读取操作)。响应于RHR信号起作用，行解码器208可以刷新刷新地址RXADD。

图3是根据本公开的一些实施例的存储器的一部分的框图。在一些实施例中，存储器300可表示图1的存储器102的一部分。确切地说，存储器300示出可用于论述侵害者检测器电路302的操作的某些组件。在一些实施例中，侵害者检测器电路302可包含在图2的侵害者检测器电路232中。

侵害者检测器电路302包含地址存储结构304和管理存储于地址存储结构304中的信息的存储逻辑306。地址存储结构304具有若干个别槽(例如，如图3中所图示的行)，其中的每一个存储一或多个相关联信息片段。举例来说，在图3中，地址存储结构304的每一槽保持行地址XADD、排组地址BADD和计数值Count。如本文更详细所论述，其它实施例可存储不同信息和/或可以不同方式存储信息。

存储逻辑306可表示管理地址存储结构304的内容的一或多个组件。当取样信号ArmSample由取样定时逻辑308提供时，存储逻辑306可捕捉沿着地址总线的下一行地址XADD和排组地址BADD。存储逻辑306可将接收的行和排组地址与存储于地址存储结构304中的行和排组地址进行比较。存储逻辑306可确定接收的行和排组地址是否匹配于存储的行和排组地址中的一个。

在一些实施例中，地址存储结构304可包含内容可寻址存储器(CAM)单元。每一CAM单元可存储个别信息位。举例来说，如果行地址是i位长且排组地址是j位长，那么每一槽可包含i+j个CAM单元。构成槽的地址存储部分的CAM单元可一起作用以提供匹配信号，所述匹配信号指示所接收的信息(例如，经取样行/排组地址)的所有位是否匹配于所存储信息(例如，所存储行/排组地址)的位。举例来说，每一CAM单元可提供单元匹配信号，且单元匹配信号可逻辑上组合(例如，用AND逻辑)以确定总体匹配信号。在一些实施例中，可仅在经取样排组地址的所有位匹配于所存储排组地址且与经取样排组地址相关联的经取样行地址的所有位匹配于与所存储排组地址相关联的所存储行地址的情况下提供匹配信号。

侵害者检测器302可使用基于计数的方案以确定经取样行和排组地址是否为侵害者地址。因此，如果所接收(例如，经取样)行和排组地址与所存储行和排组地址中的一个之间存在匹配，那么可改变(例如，递增)与所存储行和排组地址相关联的计数值。存储逻辑306可包含一或多个计数逻辑电路。响应于来自侵害者地址存储装置304的匹配信号，提供匹配信号的槽中的计数值可经读出，且更新(例如，递增)。

经更新计数值可通过存储逻辑306的比较器电路与阈值进行比较。基于所述比较(例如，如果经更新计数大于阈值)，存储逻辑可确定经取样排组/行地址是否为侵害者，且可提供经取样行地址作为匹配地址HitXADD和经取样排组地址BADD作为匹配地址HitBADD。如果经取样地址不是匹配地址(例如，如果计数低于阈值)，那么可将经更新计数值写回到侵害者地址存储装置304。如果经取样地址提供作为匹配地址HitXADD/HitBADD，那么计数值在写回到侵害者地址存储装置304之前可进一步改变(例如，以阈值递减，复位到例如0的初始值等)。在一些实施例中，所存储的行和排组地址一旦用以提供匹配地址HitXADD和HitBADD就可从地址存储结构304移除。

如果所接收行和排组地址与所存储行和排组地址中的任一个之间不存在匹配，那么存储逻辑306可将所接收行和排组地址存储于地址存储结构304中。存储逻辑306可确定侵害者存储结构304中是否存在开放空间(例如，当前不在使用中的槽)，且如果是，那么在开放空间中存储接收的行和排组地址。如果不存在开放空间，那么存储逻辑306可使用一或多个准则以确定是否以及在何处存储新的行和排组地址。举例来说，可更换与计数值中的最低者相关联的所存储行和排组地址。

在一些实施例中，存储逻辑306可使用不同准则用于确定哪一个地址是匹配地址HitXADD和HitBADD。举例来说，存储逻辑306可将所接收行和排组地址与所存储行和排组地址进行比较，且在存在匹配的情况下提供所接收行和排组地址作为地址HitXADD和HitBADD。在此类实施例中，侵害者存储结构304可不包含计数值。在另一实例中，存储逻辑306可提供具有最高计数值的所存储行和排组地址作为地址HitXADD和HitBADD。在其它实例实施例中可使用用于识别侵害者地址使得其可提供作为匹配地址HitXADD和HitBADD的其它方案。

匹配行和排组地址HitXADD和HitBADD分别可提供到对与排组匹配地址HitBADD相关联的排组特定的刷新电路。匹配排组地址HitBADD可用以将匹配行地址HitXADD路由到对与排组地址HitBADD相关联的排组特定的电路。

在图3的实施例中，示出三个实例排组314、324和334。每一排组与相应本地地址存储结构和地址产生器以及在图3中未图示的其它排组特定电路(例如，行解码器、RHR状态控制电路)相关联。因此，举例来说，第一排组314具有排组特定本地地址存储装置310和地址产生器312，第二排组324具有排组特定本地地址存储装置320和地址产生器322，且第三排组334具有排组特定本地地址存储装置330和地址产生器332。由于排组特定电路可大体上彼此类似，因此仅将详细地描述第一排组314和其电路。

匹配地址HitXADD可基于匹配排组地址HitBADD而存储于本地地址存储结构310、320或330中的一个中。举例来说，排组解码器(未示出)可激活地址存储结构中的一个，并且接着匹配行地址HitXADD可存储于经激活地址存储结构中。在一些实施例中，地址HitXADD和HitBADD可沿着专用总线提供。专用总线可以串行方式、并行方式或其组合操作。在一些实施例中，作为正常存取操作的部分，地址HitXADD和HitBADD可沿着运载行和排组地址(例如，XADD和BADD)的同一地址总线提供。在此类实施例中，存储器可包含管理提供地址HitXADD和HitBADD的定时以便不会干扰正常存储器操作的逻辑。

本地地址存储装置310可存储和与排组314相关联的HitBADD的值相关联的一或多个地址HitXADD。在一些实施例中，本地地址存储装置310可仅存储单个地址HitXADD。在一些实施例中，本地地址存储装置310可存储多个地址HitXADD。在其中本地地址存储装置310存储多个地址的实施例中，可使用逻辑(例如，FIFO)来管理队列。

当排组逻辑(例如，图2的RHR状态控件236)确定应当执行目标刷新操作时，存储于本地地址存储装置310中的地址HitXADD可提供到地址产生器312。地址产生器312可基于所提供的HitXADD计算一或多个刷新地址RXADD。举例来说，刷新地址RXADD可表示物理上邻近于与HitXADD相关联的字线的字线。可使用其它关系(例如，+/-2、+/-3等)。与排组314相关联的行解码器可随后刷新与刷新地址RXADD相关联的字线。

在一些实施例中，可省略本地存储装置310，侵害者检测器电路302可将地址HitXADD和HitBADD直接提供到地址产生器。

在一些实施例中，存储器300的不同组件可位于存储器芯片的不同区中。如由点线309所指示，一些组件可位于物理上接近相关联排组的‘排组区’或排组逻辑区段。举例来说，本地存储装置310和地址产生器312可位于物理上接近第一排组314的排组区中，本地存储装置320和地址产生器322可位于物理上接近第二排组324处，等等。相比之下，例如侵害者检测器302等并非排组特定的一些组件可位于存储器芯片的中央区或中央逻辑区中。举例来说，侵害者检测器302可相对远离排组中的任一个定位。在一些实施例中，侵害者检测器302可位于存储器的命令/地址垫附近(例如，图1的C/A端子附近)。将侵害者检测器302放在中心区中可为有用的，因为中心区没有排组逻辑区那么拥挤，且侵害者存储结构304可占用相对大量的空间。

在一些实施例中，与其中不存在共享侵害者检测器电路302(例如，且每一排组具有其自身的侵害者检测器电路302)的存储器装置相比，共享侵害者检测器电路302的使用可减少地址存储结构304的总大小。举例来说，共享地址存储结构304可存储N个地址，但不具有共享存储装置的存储器装置可具有在B个排组中的每一个中存储A个地址的存储结构，且所存储地址的总数目A*B可大于N(但在一些实施例中，N可大于A)。这可能是因为所存储地址的总数目A可基于排组的‘最坏情况’，而共享实施例中的数目N可基于考虑了所有排组无法同时具有最坏情况攻击(例如，由于存储器中的存取如何工作的限制)的事实的最坏情况。

因此在例如图3中示出的共享实施例中，‘最坏情况’可基于存储器的所有排组(例如，314、324、334等)可受攻击的最大速率，而不是基于任何一个排组可受攻击的速率。举例来说，存储器可具有其可经存取的最大速率。因此，如果单个排组正以相对高的速率受攻击则可排除对存储器的其它排组的存取。因此，由于地址存储结构304的槽可动态分配给不同排组，因此槽的总数目可基于此最大攻击速率，因为单个排组的最大攻击速率可防止最大攻击速率在额外排组中发生。因此，在共享实施例中，地址存储空间的总数目可小于并不使用共享侵害者检测的存储器装置中的地址存储空间的总数目。这可减少装置上用于地址存储的空间量。

图4是根据本公开的一些实施例的侵害者检测器的框图。在一些实施例中，图4的侵害者检测器400可包含于图2的侵害者检测器232中。由于侵害者检测器400可以大体上类似于图2的侵害者检测器232和/或图3的302的方式动作，因此出于简洁起见，将不再次详细地描述相对于那些图先前描述的特征、操作和组件。

侵害者检测器400使用散列电路410来操作侵害者存储结构404。在图4的实施例中，并非直接在存储结构404中存储地址XADD和BADD，侵害者存储结构可使用散列产生器410以产生散列值，所述散列值可用以标引存储结构404中的计数值。以此方式，所接收行和排组地址XADD和BADD的大量可能的值可通过较小数目的计数值来跟踪。

散列产生器410可基于行和排组地址XADD和BADD接收输入值，且可提供索引值散列(Hash)。输入值可包含第一数目的位，且索引值散列可包含小于第一数目的第二数目的位。因此，输入的多个值可与索引值散列的值相关联。索引值散列的每一值可与存储结构404中的计数值相关联。

基于散列的值，可改变(例如，递增)存储结构404中的计数中的一个。存储逻辑406可使用计数值以确定所接收行和排组地址XADD和BADD是否应当提供作为匹配地址HitXADD和HitBADD。举例来说，存储逻辑406可将改变的计数值与阈值进行比较，且如果计数值大于阈值，那么所接收行和排组地址可提供作为匹配地址。随后可改变(例如，复位、减小等)计数值。

在一些实施例中，输入值输入可包含行和排组地址XADD和BADD。举例来说，如果行地址是17位且排组地址是5位，那么值输入可为22位且可为行和排组地址的串接。在一些实施例中，输入值输入可为行地址，且第二散列产生器(未示出)可将排组地址散列。

图5是根据本公开的一些实施例的方法的框图。在一些实施例中，方法500可由本文所描述的组件、设备和/或系统中的一或多个实施。

方法500可大体上以框510开始，其描述通过提供行地址和排组地址执行存取操作。行和排组地址可由地址解码器(例如，图1的104)沿着地址总线提供。行和排组地址可为多位信号，其值分别指定行和排组。举例来说，排组地址可指定多个排组中的一个，而行地址可指定所述排组内的多个行(字线)中的一个。

框510可大体上随后是框520，其描述在侵害者检测器电路处接收行和排组地址。在一些实施例中，行和排组地址可经取样，且可响应于取样信号的激活而接收。取样信号的激活可以随机定时、常规定时、半随机定时、伪随机定时、基于一或多个其它信号的定时或其组合来执行。在一些实施例中，侵害者检测器电路可位于存储器装置的中心区中(例如，C/A端子附近)。

框520可大体上随后是框530，其描述部分地基于所接收行和排组地址与侵害者检测器电路中的多个所存储行和排组地址中的一个之间的匹配而确定所接收行和排组地址是否为侵害者行和排组地址。存储逻辑电路可将所接收行和排组地址与侵害者地址存储结构中的一或多个所存储行和排组地址进行比较。如果所接收行和排组地址分别匹配于所存储行地址及其相关联所存储排组地址的值，那么可确定匹配。在一些实施例中，如果不存在匹配，那么存储逻辑电路可将所接收行和排组地址存储于侵害者地址存储结构中。在一些实施例中，如果存在匹配，那么所接收行和排组地址可经确定为侵害者行和排组地址。在一些实施例中，侵害者地址存储结构可包含与每一所存储行和排组地址相关联的计数值，且可响应于匹配而改变(例如，递增)计数值。可基于计数值(例如，计数值与阈值的比较)而将所接收行和排组地址确定为侵害者行和排组地址。

框530可大体上随后是框540，其描述如果所接收行和排组地址是侵害者行和排组地址，那么基于所接收行地址产生刷新地址且基于所接收排组地址将刷新地址提供到排组。举例来说，可基于侵害者排组地址将侵害者行和排组地址提供到所选择的一组排组特定电路。在一些实施例中，排组特定电路可包含可保持侵害者行地址的本地存储结构。排组特定电路可包含刷新地址产生器，其可基于侵害者行地址产生刷新地址作为目标刷新操作的部分。刷新地址可表示与由侵害者行地址表示的字线具有物理关系(例如，邻接)的字线。作为目标刷新操作的部分，可刷新与刷新地址相关联的字线。

如本文中所使用，样本的激活可以指电路响应于的信号波形的任何部分。举例来说，如果电路对上升沿作出响应，那么从低电平切换到高电平的信号可为激活。激活的一个实例类型是脉冲，其中信号在一段时间内从低电平切换到高电平，且接着返回到低电平。这可触发响应于上升沿、下降沿和/或处于高逻辑电平的信号的电路。所属领域的技术人员应了解，虽然可描述关于由特定电路使用的特定类型的激活(例如，高电平有效)的实施例，但其它实施例可使用其它类型的激活(例如，低电平有效)。

当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例及/或过程组合或分离及/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。

最后，上文的论述仅旨在说明本发明系统，且不应解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例详细地描述了本发明系统，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下，所属领域的技术人员可设计众多修改和替代实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。