静电放电保护装置及器件及形成静电放电保护器件的方法

技术领域

在本发明的实施例中阐述的技术大体来说涉及集成电路，且更具体来说，涉及静电放电保护装置及器件及形成静电放电保护器件的方法。

背景技术

随着集成电路(integrated circuit；IC)制造技术的进步，越来越多的电路集成在单个芯片中。此外，单个IC芯片可包含配置成保护集成电路免受静电放电(electrostatic discharge；ESD)事件影响的ESD保护电路。然而，ESD保护电路的无源元件(例如，触发电路的电容器和电阻器)可消耗IC芯片上的大量区域。举例来说，ESD保护电路的传统RC组件可利用15％至30％的硅区域。例如电压控制振荡器(voltage-controlledoscillator；VCO)、模数转换器(analog-to-digital converter；ADC)或滤波器的电路还可包含其设计的一或多个电阻(R)、电感(L)以及电容(C)。因而，归因于需要分配给无源组件的大量硅区域和布局资源，集成各种电路的IC芯片可能受区域限制。

由于硅区域是IC生产中的重要成本控制因素，因此需要减少无源组件(例如，ESD保护电路)所需的硅区域的量。因此，需要提供一种用于无源元件的半导体结构，所述半导体结构更好地利用竖直集成且提供改进的芯片上布局区域利用率。

此背景技术部分中所公开的信息仅期望为下文所描述的本发明的各种实施例提供上下文，且因此，此背景技术部分可包含未必为现有技术信息(即，本领域的普通技术人员已知的信息)的信息。因此，在此背景技术部分中描述工作的范围内，当前署名的发明人的工作以及在提交时可能没有以其它方式作为现有技术的资格的描述的方面既不明确也不隐含地被认为是针对本公开的现有技术。

发明内容

本发明实施例提供一种静电放电保护装置，包括：多个晶体管，形成于半导体衬底上；金属内连线，形成于所述多个晶体管的顶部上且配置成使所述多个晶体管内连；以及多个无源组件，在背侧层中形成于所述半导体衬底之下，其中所述多个无源组件通过多个通孔连接到所述多个晶体管。

本发明实施例提供一种静电放电保护器件，包括：多个晶体管，形成于半导体衬底上，其中所述多个晶体管配置成在静电放电事件期间箝位静电放电电压，以便保护在所述半导体衬底上图案化的集成电路免受所述静电放电事件影响；金属内连线，形成于所述多个晶体管的顶部上且配置成使所述多个晶体管与所述集成电路内连；以及触发网络，包括与电阻器串联连接的电容器且在背侧层中形成于所述半导体衬底之下，其中所述触发网络在高电源轨与低电源轨之间电连接。

本发明实施例提供一种形成静电放电保护器件的方法，包括：在前段工艺期间在半导体衬底上形成多个晶体管，其中所述多个晶体管配置成在静电放电事件期间箝位静电放电电压，以便保护在所述半导体衬底上图案化的集成电路免受所述静电放电事件影响；在后段工艺期间在所述多个晶体管的顶部上形成金属内连线，其中所述金属内连线配置成使所述多个晶体管与所述集成电路内连；以及形成包括与电阻器串联连接的电容器的触发网络，其中所述触发网络在背侧后段工艺期间在背侧层中形成于所述半导体衬底之下，且其中所述触发网络在高电源轨与低电源轨之间电连接。

附图说明

参考以下图式在下文详细描述本公开的各种示例性实施例。图式仅出于说明的目的被提供且仅描绘本公开的示例性实施例以促进读者对本公开的理解。因此，图式不应视为限制本公开的广度、范围或可应用性。应注意，出于说明的清楚性和简易性起见，这些图式未必按比例绘制。

图1示出根据一些实施例的ESD电源箝位电路的示意图。

图2示出根据一些实施例的用于在晶片堆叠的背侧层中实施ESD电源箝位电路的无源组件的示例性晶片堆叠的横截面图。

图3示出根据一些实施例的具有在背侧层中实施的触发网络的ESD电源箝位电路的横截面图。

图4示出根据一些实施例的形成静电放电(ESD)电源箝位器件的方法的流程图。

具体实施方式

参考随附图式在下文描述本公开的各种示例性实施例以使本领域的普通技术人员能够制造且使用本公开。如本领域的普通技术人员将显而易见，在阅读本公开之后，可在不脱离本公开的范围的情况下对本文中所描述的实例进行各种改变或修改。因此，本公开不限于本文中所描述和示出的示例性实施例和应用。另外，本文中所公开的方法中的步骤的特定次序和/或层次仅为示例性方法。基于设计偏好，所公开的方法或工艺的步骤的特定次序或层次可在保持在本公开的范围内的情况下重新布置。因此，本领域的普通技术人员将理解，本文中所公开的方法和技术以示例次序呈现各种步骤或动作，且除非明确陈述，否则本公开不限于所呈现的特定次序或层次。

图1示出根据一些实施例的可实施为ESD保护电路的部分的ESD电源箝位电路100的示意图。在一些实施例中，ESD电源箝位电路100包含分别在高(例如，VDD引脚)电源节点101和低(例如，VSS引脚)电源节点103两端电连接的高电流容量场效应晶体管(field-effect transistor；FET)111。根据其它实施例，ESD电源箝位电路100可包含在电源节点101与电源节点103之间串联连接的多个高电流容量场效应晶体管(FET)。在另外的实施例中，FET晶体管111可提供用于在ESD事件期间从高电源节点101放电电流的电流路径。因而，FET晶体管111可具有约2,000微米(μm)到9,000微米(μm)的沟道宽度，以便处置在ESD事件期间存在的大电流。

此外，如图1中所绘示，ESD电源箝位电路100包含RC触发网络102，所述RC触发网络102包括与电阻器105串联的电容器107。RC触发网络102分别在高电源节点101与低电源节点103之间连接。ESD电源箝位电路100可更包含在RC触发网络102与FET晶体管111的栅极端子之间耦合的反相器109。在一些实施例中，反相器109可包含串联连接的两个晶体管(例如，PMOS)和(例如，NMOS)。

在一些实施例中，ESD保护电路可实施为ESD电源箝位电路100的阵列。在另外的实施例中，ESD电源箝位电路100的无源组件(例如，电阻、电感以及电容)可在背侧后段(backend-of-line；“BEOL”)制造工艺期间在半导体晶片的背侧上图案化。下文还进一步详细解释此实施例。ESD电源箝位电路100的上述实施结构的一个示例性优点为增加了晶片的内连线层中可用于其它专用电路的布线资源。

图2示出根据一些实施例的用于在晶片堆叠200的背侧层203中实施ESD电源箝位电路100的无源组件的示例性晶片堆叠200的横截面图。在一些实施例中，背侧层203还可用于图案化电压控制振荡器(VCO)、模数转换器(ADC)或滤波器的无源组件。

如图2中所绘示，晶片堆叠200可使用后段(“BEOL”)制造工艺来制造第一导电内连线层213。因而，第一导电内连线层213可用于使集成电路(IC)的组件与在前段工艺(front-end-of-line；“FEOL”)和中段工艺(mid-end-of-line“MEOL”)层201的FEOL部分中图案化的其它微器件内连。在其它实施例中，第一导电内连线层213可包含适合于使集成电路(IC)与在FEOL和MEOL层201的FEOL部分中制造的图案化的其它微器件内连的触点(衬垫)、内连线导线以及竖直导电路径(通孔)。根据一个实施例，第一导电内连线层213也可包含配置成使集成电路与在FEOL和MEOL层201的FEOL部分中制造的微器件内连的触点、绝缘层、多个金属层级以及键合位置。

在另外的实施例中，BEOL制造工艺可使用例如铝(Al)、铜(Cu)或铜类合金的导电材料以在第一导电内连线层213中产生金属化线和通孔。此外，在深亚微米BEOL工艺中，第一导电内连线层213可使用呈现良好间隙填充能力、低介电常数以及低缺陷密度的高密度等离子体(high-density plasma；HDP)氧化物来绝缘。

在另外的实施例中，晶片堆叠200可使用MEOL制造工艺来制造第二导电内连线层。在一些实施例中，第二导电内连线层可包含栅极触点以及在层201的FEOL和MEOL部分的MEOL部分的源极区和漏极区中制造的触点结构。

在一些实施例中，层201的FEOL部分可包括半导体衬底和部分埋入半导体衬底中的内连线轨。在一些实施例中，FEOL和MEOL层201形成于第一导电内连线层213之下。

在各种实施例中，晶片堆叠200可包含可形成于前段工艺(“FEOL”)和中段工艺(“MEOL”)层201之下的背侧层203。在一些实施例中，背侧层203可使用背侧后段(backsideback end-of-line；“B-BEOL”)工艺来形成。在一些实施例中，B-BEOL工艺可大体上类似于BEOL。在另外的实施例中，背侧层203可包含配置成将电源输送到个别集成电路和微器件的电源输送网络(power delivery network；“PDN”)211。在一些实施例中，PDN 211形成于FEOL和MEOL层201之下。此外，PDN 211中的电源输送网络可借助于金属填充TSV(半导体穿孔)或借助于镶嵌型触点而连接到FEOL和MEOL层201的掩埋内连线轨。此外，FEOL和MEOL层201也可包含配置成将信号从PDN 211路由到第一导电内连线层的层内连线通孔。在一些实施例中，层内连线通孔可与形成于FEOL和MEOL层201中的集成电路及其内连线屏蔽。

在一些实施例中，背侧层203可包含一或多个金属内连线层级。因而，背侧层203的一或多个金属内连线层级可由铜(Cu)、铝(Al)或其合金(例如，Cu-Al合金)构成。一或多个金属内连线层级可利用例如CVD、PECVD、溅镀、化学溶液沉积或电镀的沉积工艺来形成。

如图2中所示出，无源组件205可在背侧层203中图案化。在一些实施例中，无源组件205可为电感器、电容器、电阻器或包括内连的电感器、电容器以及电阻器的网络。举例来说，无源组件205可为平面电阻器。作为另一实例，无源组件205可为具有位于金属内连线层级之间的可调谐电阻值的竖直电阻。在又另一实例中，无源组件205可为形成于一或多个金属内连线层级上的竖直平行板金属氧化物金属(Metal-Oxide-Metal；MOM)电容器。在一些实施例中，MOM电容器可使用形成于一或多个金属内连线层级上的多个叉合指状件来图案化。在另外的实施例中，形成MOM电容器的指状件可通过通孔连接。在背侧层203中制造无源组件205的一个示例性优点为增加了允许将更多功能性集成到FEOL和MEOL层201以及第一导电内连线层213中的布线资源。

在另外的实施例中，晶片堆叠200也可包含称为凸块衬垫的多个焊料凸块端子209，其用作输入/输出(I/O)端子以及电源(VDD和VSS)触点。在一个实施例中，焊料凸块衬垫209可形成于背侧层203的底表面上方。在一些实施例中，焊料凸块衬垫209可为线性对准凸块衬垫阵列，其中各线性对准凸块衬垫阵列可具有一或多个I/O凸块衬垫、一或多个VDD凸块衬垫以及一或多个VSS凸块衬垫。在一些实施例中，ESD保护电路可形成于背侧层203中，如下文进一步详细描述。

图3示出根据一些实施例的具有在背侧层325中实施的触发网络102(图1)的ESD电源箝位电路100的横截面图300。在一些实施例中，背侧层325可形成于包含集成电路和微器件的FEOL层326下方。在另外的实施例中，背侧层325可具有多个层且可通过本领域中已知的任何方法(包含但不限于化学气相沉积、溅镀沉积、电镀等等)形成。背侧金属化物层325可包括多层材料，且在一些实施例中包括一或多个铝(Al)层、铜(Cu)层或钛层、二氧化硅(SiO

如图3中所绘示，触发网络102的电容器107(图1)可在背侧层325中图案化。因而，电容器107可图案化为金属氧化物金属(MOM)电容器，其包括连接到电源VSS触点303的第一金属结构329和连接到电阻器305的第一端子的第二金属结构331。在一些实施例中，第一金属结构329和第二金属结构331可由氧化物层327分隔开。在一些实施例中，氧化物层327可由呈现高K介电常数的材料形成。举例来说，氧化物层327可为氧化硅类材料，例如未掺杂硅酸盐玻璃(undoped silicate glass；USG)、氟化硅酸盐玻璃(fluorinated silicateglass；FSG)或等离子体增强化学气相沉积(plasma enhanced chemical vapordeposition；PECVD)氧化硅。如图3中所进一步绘示，触发网络102(图1)的电阻器305可在背侧层325中图案化。在一些实施例中，电阻器305的第二端子可连接到电源VDD触点301。在另外的实施例中，电阻器305可为高电阻多晶硅电阻器。

在一些实施例中，电阻器305的第一端子和MOM电容器107的第二金属结构331可连接到第一通孔323，所述第一通孔323随后通过第二通孔319连接到反相器109的输入。在一些实施例中，第二通孔319可为硅穿孔(through-silicon via；TSV)。在一些实施例中，第一通孔323可具有锥形轮廓，所述锥形轮廓具有暴露于第二通孔319的底表面的窄端和暴露于电阻器305的第一端子的其宽端。

在另外的实施例中，ESD电源电路100(图1)的高电流容量FET 111可构建为串联连接的两个FET。举例来说，第一FET的栅极307和第二FET的栅极311可由反相器109控制。此外，第一FET的漏极和第二FET的源极图案化为共享区313。此外，第二FET的漏极可通过TSV317连接到形成于背侧层325中且连接到电源VDD节点101的锥形通孔301。另外，第一FET的源极可通过TSV 309连接到形成于背侧层325中且连接到电源VSS节点103的锥形通孔303。

在其它实施例中，ESD电源电路100的高电流容量FET 111可构建为具有多个栅极的FinFET器件。举例来说，反相器109的输出可连接到FinFET器件的多个栅极。此外，FinFET器件多个栅极可跨越鳍片。在一些实施例中，多个栅极可通过介电层与鳍片分隔开。

在另外的实施例中，例如VSO、ADC或滤波器的各种其它集成电路的无源组件也可在背侧层325中图案化，且由此释放布线资源且允许集成更多功能电路。

图4示出根据一些实施例的形成静电放电(ESD)电源箝位器件的方法的流程图。尽管相对于图1到图3描述图4中所绘示的示例性方法，但应了解，此示例性方法不限于图1到图3中所公开的此类结构，且可独立于图1到图3中所公开的结构而独立使用。另外，除本文中所示出和/或描述的那些次序之外，图4中所示出的示例性方法的一些操作可以不同次序发生和/或与其它操作或事件同时发生。此外，可能不需要所有示出的操作来实施本公开的一或多个方面或实施例。此外，本文中所描绘的操作中的一或多个可以一或多个单独的操作和/或阶段进行。

在操作401处，可在前段(FEOL)工艺期间形成多个晶体管器件(例如，图1的FET111)。在一些实施例中，在FEOL工艺期间，可形成可包括半导体衬底和图案化晶体管以及硅穿孔(TSV)的层201(图2)。在一些实施例中，图案化晶体管器件可为ESD电源箝位电路、VSO、ADC或滤波器的部分。

在操作403处，可在后段(BEOL)工艺期间形成金属内连线层。在一些实施例中，金属内连线层可用于使多个晶体管的组件与在FEOL工艺期间图案化的其它微器件内连。在其它实施例中，金属内连线层可包含适合于使多个晶体管内连的触点(衬垫)、内连线导线以及竖直导电路径(通孔)。根据一个实施例，金属内连线层也可包含配置成使多个晶体管内连的触点、绝缘层、多个金属层级以及键合位置。在另外的实施例中，在操作403期间，导电材料(例如，铝(Al)、铜(Cu)或铜类合金)可用于产生金属化线和通孔。

在操作405处，背侧层可形成于在操作401处的FEOL工艺期间形成的图案化的多个晶体管器件之下。更具体地说，可在用于图案化多个晶体管的半导体表面的底表面处形成背侧层。在一些实施例中，可通过大体上类似于BEOL工艺的背侧后段(B-BEOL)工艺形成背侧层。在一些实施例中，背侧层可包含配置成将电源输送到在操作401期间形成的多个晶体管器件的电源输送网络(PDN)层。在一些实施例中，可在背侧层中形成包括铜(Cu)、铝(Al)或其合金(例如，Cu-Al合金)的一或多个金属内连线层级。另外，一或多个金属内连线层级可利用例如CVD、PECVD、溅镀、化学溶液沉积或电镀的沉积工艺来形成。

在操作407处，多个无源组件可形成于背侧层中。在一些实施例中，多个无源组件可为电感器、电容器、电阻器或包括内连的电感器、电容器以及电阻器的网络。举例来说，无源组件205(图2)可形成于背侧层中。在一些实施例中，多个无源组件可为平面电阻器。在又另一实施例中，多个无源组件可为形成于背侧层的一或多个金属内连线层级上的竖直平行板金属氧化物金属(MOM)电容器。在一些实施例中，MOM电容器可使用形成于一或多个金属内连线层级上的多个叉合指状件来图案化。在另外的实施例中，形成MOM电容器的指状件可通过通孔连接。在一些实施例中，形成于背侧层中的多个无源组件为IC芯片提供芯片上ESD保护电路。

在一实例中，一种静电放电保护装置，包括：多个晶体管，形成于半导体衬底上；金属内连线，形成于所述多个晶体管的顶部上且配置成使所述多个晶体管内连；以及多个无源组件，在背侧层中形成于所述半导体衬底之下，其中所述多个无源组件通过多个通孔连接到所述多个晶体管。

在相关实施例中，所述背侧层包括由一或多个介电层分隔开的一或多个金属内连线层级。

在相关实施例中，所述多个无源组件包含形成于所述一或多个金属内连线层级上的竖直平行板金属氧化物金属电容器。

在相关实施例中，所述多个无源组件包含所述一或多个金属内连线层级中的至少一个上的多晶硅电阻器。

在相关实施例中，所述竖直平行板金属氧化物金属电容器包括由呈现高K介电常数的材料分隔开的第一金属结构和第二金属结构。

在另一实例中，一种静电放电保护器件，包括：多个晶体管，形成于半导体衬底上，其中所述多个晶体管配置成在静电放电事件期间箝位静电放电电压，以便保护在所述半导体衬底上图案化的集成电路免受所述静电放电事件影响；金属内连线，形成于所述多个晶体管的顶部上且配置成使所述多个晶体管与所述集成电路内连；以及触发网络，包括与电阻器串联连接的电容器且在背侧层中形成于所述半导体衬底之下，其中所述触发网络在高电源轨与低电源轨之间电连接。

在相关实施例中，所述多个晶体管在所述高电源轨与所述低电源轨之间串联连接，且配置成在静电放电电流期间在所述高电源轨与所述低电源轨之间提供电流路径。

在相关实施例中，所述背侧层包括由一或多个介电层分隔开的一或多个金属内连线层级。

在相关实施例中，所述电容器为形成于所述一或多个金属内连线层级上的平行板金属氧化物金属电容器。

在相关实施例中，所述平行板金属氧化物金属电容器更包括由呈现高K介电常数的材料分隔开的第一金属结构和第二金属结构。

在相关实施例中，所述电阻器由所述一或多个金属内连线层级中的至少一个上的多晶硅材料形成。

在相关实施例中，所述平行板金属氧化物金属电容器的所述第一金属结构连接到所述低电源轨，且所述第二金属结构连接到所述电阻器的第一端子。

在相关实施例中，所述电阻器的第二端子连接到所述高电源轨。

在相关实施例中，所述电阻器的所述第一端子和所述平行板金属氧化物金属电容器的所述第二金属结构通过硅穿孔连接到配置成控制所述多个晶体管的栅极的反相器的输入。

在又一实例中，一种形成静电放电保护器件的方法，包括：在前段工艺期间在半导体衬底上形成多个晶体管，其中所述多个晶体管配置成在静电放电事件期间箝位静电放电电压，以便保护在所述半导体衬底上图案化的集成电路免受所述静电放电事件影响；在后段工艺期间在所述多个晶体管的顶部上形成金属内连线，其中所述金属内连线配置成使所述多个晶体管与所述集成电路内连；以及形成包括与电阻器串联连接的电容器的触发网络，其中所述触发网络在背侧后段工艺期间在背侧层中形成于所述半导体衬底之下，且其中所述触发网络在高电源轨与低电源轨之间电连接。

在相关实施例中，所述的方法更包括：在所述背侧层中形成由一或多个介电层分隔开的一或多个金属内连线层级。

在相关实施例中，所述电容器形成于所述一或多个金属内连线层级上。

在相关实施例中，所述电容器的第一金属结构和第二金属结构由呈现高K介电常数的材料分隔开。

在相关实施例中，所述的方法更包括：在所述一或多个金属内连线层级中的至少一个上由多晶硅材料形成所述电阻器。

在相关实施例中，所述的方法更包括：通过通孔在所述电容器的所述第一金属结构与所述低电源轨之间以及在所述电容器的所述第二金属结构与所述电阻器的第一端子之间形成电连接。

尽管上文已描述本公开的各种实施例，但应理解，所述实施例已仅借助于实例而非借助于限制呈现。同样地，各种图可描绘实例架构或配置，提供所述实例架构或配置以使得本领域的普通技术人员能够理解本公开的示例性特征和功能。然而，此类技术人员将理解，本公开不限于所示出的实例架构或配置，而可使用各种替代架构和配置来实施。另外，如本领域的普通技术人员将理解，一个实施例的一或多个特征可与本文中所描述的另一实施例的一或多个特征组合。因此，本公开的广度和范围不应受任何上述示例性实施例限制。

还应理解，本文中使用例如“第一”、“第二”等名称对元件进行的任何提及通常不限制那些元件的数量或次序。相反，这些名称在本文中用作区别两个或大于两个元件或元件的例子的方便方式。因此，对第一元件和第二元件的提及不意味着仅可采用两个元件或第一元件必须以某一方式先于第二元件。

另外，本领域的普通技术人员将理解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示例如在上文描述中可能参考的数据、指令、命令、信息、信号、位以及符号。

本领域的普通技术人员将进一步了解，可由电子硬件(例如，数字实施方案、模拟实施方案或两者的组合)、固件、并入有指令的各种形式的程序或设计代码(为方便起见，在本文中可称为“软件”或“软件模块”)或这些技术的任何组合来实施结合本文中所公开的各方面描述的各种说明性逻辑块、模块、处理器、构件、电路、方法以及功能中的任一个。

为清楚地示出硬件、固件以及软件的此可互换性，上文已大体在其功能性方面描述了各种说明性组件、块、模块、电路以及步骤。此类功能性是否实施为硬件、固件或软件或这些技术的组合，取决于施加于整个系统上的特定应用和设计约束条件。本领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但此类实施方案决策并不导致脱离本公开的范围。根据各种实施例，处理器、器件、组件、电路、结构、机器、模块等可配置成执行本文中所描述的功能中的一个或多个。如本文中所使用的相对于指定操作或功能的术语“配置成”或“配置成用于”是指以物理方式构建、程序化、布置和/或格式化以执行指定操作或功能的处理器、器件、组件、电路、结构、机器、模块、信号等。

此外，本领域的普通技术人员将理解，本文中所描述的各种说明性逻辑块、模块、器件、组件以及电路可实施在集成电路(IC)内或由集成电路执行，所述集成电路可包含数字信号处理器(digital signal processor；DSP)、专用集成电路(application specificintegrated circuit；ASIC)、现场可编程门阵列(field programmable gate array；FPGA)或其它可编程逻辑器件或其任何组合。逻辑块、模块以及电路可进一步包含天线和/或收发器以与网络内或器件内的各个组件通信。编程以执行本文中的功能的处理器将变为特殊编程的或特殊目的处理器，且可实施为计算器件的组合，例如，DSP与微处理器的组合、多个微处理器、与DSP核心结合的一或多个微处理器或任何其它适合的配置来执行本文中所描述的功能。

如果实施于软件中，则可将功能作为一或多个指令或代码存储在计算机可读媒体上。因此，本文中所公开的方法或算法的步骤可实施为存储在计算机可读媒体上的软件。计算机可读媒体包含计算机存储媒体和通信媒体两者，所述通信媒体包含可使得计算机程序或代码能够从一个地点转移到另一地点的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。借助于实例而非限制，此类计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储器件，或可用于存储呈指令或数据结构形式的所要程序代码且可由计算机存取的任何其它媒体。

在此文件中，如本文中所使用的术语“模块”是指用于执行本文中所描述的相关联功能的软件、固件、硬件以及这些元件的任何组合。另外，出于论述的目的，将各种模块描述为离散模块；然而，如将对本领域的普通技术人员显而易见的是，可将两个或大于两个模块进行组合以形成执行根据本公开的实施例的相关联功能的单个模块。

本公开中所描述的实施方案的各种修改对本领域的技术人员将易于显而易见，且在不脱离本公开的范围的情况下，本文中所定义的一般原理可应用于其它实施方案。因此，本公开并不意图限于本文中所绘示的实施方案，而应被赋予与本文中所公开的新颖特征和原理相一致的最广泛范围，如上文权利要求书中所述。