非易失性存储器装置及其操作方法和存储器系统

本申请要求于2021年1月21日在韩国知识产权局提交的第10-2021-0008917号韩国专利申请的优先权，所述韩国专利申请的主题通过引用包含于此。

技术领域

发明构思总体上涉及存储器装置，更具体地，涉及非易失性存储器装置、包括(一个或多个)非易失性存储器装置的存储器系统、以及非易失性存储器装置的操作方法。

背景技术

当代和新兴的存储器装置必须具有高数据存储容量和越来越密集的集成，以便满足消费者对扩展功能和更低成本的需求。所谓的“垂直NAND”(或“V-NAND”)型闪存装置是对更高数据存储容量和增大的集成密度的需求的一种响应。可提供用于V-NAND结构的芯片对芯片(chip to chip，C2C)结构，在芯片对芯片结构中存储器单元电路和外围电路在不同晶片(或晶圆)上单独地被制造并且随后被连接。这个方法与用于制造外围上单元(COP)结构的方法形成对比，在外围上单元(COP)结构中存储器单元电路和外围电路二者在单个晶片上被制造。

遗憾的是，随着垂直堆叠在V-NAND中的字线的数量增加，每条字线的相应沟道孔的大小可变化。甚至在恒定电压被施加到相应的字线时，这个结果与其它因素一起可能产生输出电压的范围不均匀。

发明内容

发明构思的实施例提供了包含人工神经网络模型的非易失性存储器装置，人工神经网络模型被配置为推断字线的最佳电压。发明构思的实施例还提供了具有该特征的非易失性存储器装置的操作方法以及包括这样的(一个或多个)非易失性存储器装置的存储器系统。

根据发明构思的一个方面，提供了一种非易失性存储器装置，所述非易失性存储器装置包括：存储器单元阵列，包括存储芯片级信息的元数据区域；控制逻辑，被配置为接收命令并识别由所述命令指示的目标单元；机器学习(ML)逻辑，被配置为基于作为输入被施加到人工神经网络模型的芯片级信息和与目标单元相关联的物理信息来推断最佳参数；以及缓冲存储器，被配置为存储人工神经网络模型的权重参数。

根据发明构思的一个方面，提供了一种非易失性存储器装置的操作方法，其中，所述非易失性存储器装置包括存储器单元阵列和外围区域，存储器单元阵列被实现于在第一晶片上制造的第一芯片中，并且包括存储芯片级信息的元区域，外围区域被实现于在与第一晶片不同的第二晶片上制造的第二芯片上，并且包括缓冲存储器和机器学习(ML)逻辑，其中，第一芯片和第二芯片使用芯片对芯片(C2C)键合方法被键合。所述操作方法包括：响应于接收到的命令而识别存储器单元阵列中的目标单元；将芯片级信息从存储器单元阵列加载到缓冲存储器；将与目标单元相关联的物理信息加载到缓冲存储器；以及基于作为输入被施加到人工神经网络模型的芯片级信息和物理信息，使用ML逻辑来推断最佳参数。

根据发明构思的一个方面，提供了一种存储器系统，所述存储器系统包括：主机装置，被配置为传送命令；以及非易失性存储器装置。非易失性存储器装置包括：存储器单元阵列，包括存储芯片级信息的元数据区域；控制逻辑，被配置为接收所述命令并且响应于所述命令而识别目标单元；机器学习(ML)逻辑，被配置为基于作为输入被施加到人工神经网络模型的芯片级信息和与目标单元相关联的物理信息来推断最佳参数；以及缓冲存储器，被配置为存储人工神经网络模型的权重参数，其中，ML逻辑还被配置为对人工神经网络模型执行训练操作。

附图说明

在考虑下面的详细描述以及附图时，可更清楚地理解发明构思的实施例，其中：

图1是示出根据发明构思的实施例的非易失性存储器装置10的框图；

图2是进一步示出图1的非易失性存储器装置10的框图；

图3是示出可被包含在图1的非易失性存储器装置10内的存储器块BLK0的立体图；

图4是示出根据发明构思的实施例的神经网络的一种方法和使用神经网络的计算处理的概念图；

图5是示出根据发明构思的实施例的机器学习(ML)逻辑的框图；

图6是示出不同的编程电压分别被施加到不同的字线的比较示例的概念图；

图7是示出根据发明构思的实施例的人工神经网络模型的概念图；

图8和图9是示出根据发明构思的实施例的非易失性存储器装置的(一个或多个)操作方法的相应流程图；

图10是示出根据发明构思的实施例的非易失性存储器装置的剖视图；以及

图11是示出根据发明构思的实施例的被实现为固态驱动器(SSD)系统的非易失性存储器装置的框图。

具体实施方式

贯穿书面描述和附图，相同的参考标号和标签用于表示相同或相似的元件和/或特征。

图1是示出根据发明构思的实施例的非易失性存储器装置10的框图。

参照图1，非易失性存储器装置10通常可包括存储器单元阵列100和外围电路200。这里，外围电路200可包括页缓冲器电路210、控制逻辑220、电压生成器230、行解码器240、计数电路260、缓冲存储器270以及机器学习(ML)逻辑280。这里，ML逻辑280可以以硬件、固件和/或软件不同地实现，并且可被泛称为“机器学习(ML)推断处理器”。尽管图1中未具体示出，但是外围电路200还可包括各种(一个或多个)数据输入和输出(I/O)电路以及各种I/O接口。

在一些实施例中，存储器单元阵列100可通过位线BL连接到页缓冲器电路210，并且通过字线WL、串选择线SSL和/或地选择线GSL连接到行解码器240。存储器单元阵列100可包括一种或多种类型的存储器单元(例如，闪存单元)。在下文中，将在存储器单元阵列100的存储器单元是NAND闪存单元的背景下(或者在存储器单元阵列100的存储器单元是NAND闪存单元的假设下)描述发明构思的实施例。然而，发明构思的范围不限于此，并且存储器单元阵列100的存储器单元可另外地或可选地包括电阻式存储器单元(例如，电阻式随机存取存储器(ReRAM)存储器单元)、相变随机存取存储器(PRAM)存储器单元和/或磁随机存取存储器(MRAM)存储器单元。

在一些实施例中，存储器单元阵列100可包括三维(3D)存储器单元阵列，三维存储器单元阵列包括NAND串，NAND串包括分别连接到垂直堆叠在基底上的字线的存储器单元。就此而言，第7,679,133号美国专利、第8,553,466号美国专利、第8,654,587号美国专利和第8,559,235号美国专利以及公开的第2011/0233648号美国专利申请的共同主体通过引用包含于此。这些文档公开了3D存储器阵列形成在共享字线和/或位线的多个级(level)处的若干配置。然而，在一些实施例中，存储器单元阵列100可包括二维(2D)存储器单元阵列。

在一些实施例中，存储器单元阵列100还可包括与存储器单元阵列100的至少一个区域对应的元区域110。元区域110可用于存储描述芯片级信息的特定数据(诸如，晶片(或晶圆)位置信息、晶片可靠性信息、编程/擦除(P/E)循环信息等)。

就此而言，“晶片位置信息”可包括指示实现非易失性存储器装置10的晶片上的芯片位置的信息。因为特定可变的处理结果可使得晶片上不同位置处的不同芯片表现出不同性能特性，所以晶片位置信息是有价值的。例如，当与位于晶片上的第二位置(例如，晶片的中央部分)处的芯片相比时，位于晶片上的第一位置(例如，晶片的边缘部分)处的芯片可表现出高劣化速度或增大的错误概率。因此，存储器单元阵列100的元区域110可包括晶片位置信息，晶片位置信息可全部地或选择性地与ML逻辑280进行通信(例如，被发送到ML逻辑280和/或从ML逻辑280接收)。

“晶片可靠性信息”可包括与“包括非易失性存储器装置10的芯片在其上被实现的晶片”相关联的各种工艺可靠性信息。例如，即使在晶片由同一制造商制造时，晶片的特定质量特性也可能从一个晶片到另一晶片不同。因此，在具有相对高质量的第一晶片上制造的芯片可具有比在具有相对低质量的第二晶片上制造的芯片更小的劣化速度。因此，存储器单元阵列100的元区域110可包括晶片可靠性信息(例如，不同晶片的质量信息)，晶片可靠性信息可全部或选择性地与ML逻辑280进行通信。

“P/E循环信息”指示先前已针对存储器单元阵列10中的相应存储器单元(或存储器单元的相应组)执行的P/E循环的数量。就此而言，P/E循环信息可被理解为描述存储器单元阵列100的耐久性。

在一些实施例中，控制逻辑220可用于提供控制存储器单元阵列100中的数据的编程、从存储器单元阵列100读取数据和/或擦除存储在存储器单元阵列100中的数据的各种控制信号。这样的控制信号可被不同地定义，但是通常包括(一个或多个)命令CMD、(一个或多个)地址ADDR和/或(一个或多个)控制信号CTRL。示例性控制信号可包括电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。以这种方式，控制逻辑220可总体控制非易失性存储器装置10的各种操作的执行。

在一些实施例中，电压生成器230可响应于(例如)电压控制信号CTRL_vol而生成在编程操作、读取操作和/或擦除操作期间选择性地施加到存储器单元阵列100的电压。也就是说，电压生成器230可生成字线电压VWL(例如，编程电压、读取电压、通过电压、擦除验证电压或编程验证电压)。电压生成器230还可生成串选择线电压和/或地选择线电压。

在一些实施例中，行解码器240可从存储器单元阵列100中的多个存储器块之中选择一个或多个存储器块。行解码器240还可响应于(例如)行地址X-ADDR而选择一条或多条字线WL和/或一条或多条串选择线SSL。

在一些实施例中，页缓冲器电路210可响应于(例如)列地址Y-ADDR而选择一条或多条位线BL。就此而言，页缓冲器电路210可在编程(或写入)操作期间作为写入驱动器进行操作，或者在读取操作期间作为感测放大器进行操作。这里，在一些实施例中，页缓冲器电路210可包括分别连接到位线BL的多个页缓冲器PB。因此，页缓冲器PB可被布置为包括列和行的矩阵。在一些实施例中，页缓冲器PB可不同地被布置在多级结构中。

在一些实施例中，计数电路260可用于对作为由页缓冲器PB执行的感测操作的结果的存储器单元的数量(“计数值(CNT)”)进行计数。基于计数值，计数电路260可另外地在验证电压被施加到存储器单元阵列100时对导通单元的数量和/或截止单元的数量进行计数。计数电路260可将特定的(一个或多个)计数值提供给控制逻辑220和/或缓冲存储器270。

在一些实施例中，ML逻辑280可用于使用人工神经网络模型得出(或“推断”)“最佳参数”(例如，与目标存储器单元相关联的字线电压)。就此而言，ML逻辑280的操作不仅可基于人工神经网络模型，而且可基于各种ML模型(包括决策树、线性回归模型、支持向量机等中的至少一种)。

在一些实施例中，人工神经网络模型可包括一个或多个模型(诸如，卷积神经网络(CNN)(例如，GoogleNet、AlexNet、VGG网络等))。人工神经网络模型可替代地或附加地包括区域CNN(R-CNN)、区域生成网络(RPN)、循环神经网络(RNN)、基于堆叠的深度神经网络(S-DNN)、状态空间动态神经网络(S-SDNN)、解卷积网络、深度信念网络(DBN)、受限玻尔兹曼机(RBM)、全卷积网络、长短期记忆(LSTM)网络、分类网络等的区域。然而，人工神经网络模型不仅限于前述示例。

在一些实施例中，缓冲存储器270可用于将人工神经网络模型加载到ML逻辑280。缓冲存储器270还可用于存储在由人工神经网络执行的“推断处理”期间得出的参数、中间输出、结果值等(例如，DT1和DT2)。这里，ML逻辑280可包括被配置为处理通常与人工神经网络模型的操作相关联的大量计算的附加IP块。例如，附加IP块可包括被配置为快速地执行一个或多个计算的图形处理器(GPU)或加速器。

图2是进一步示出图1的非易失性存储器装置10的框图。

这里，假设非易失性存储装置10被制造为具有C2C结构(例如，包括单元区域CELL的上部芯片在第一晶片上被制造并且包括外围电路区域PERI的下部芯片在第二晶片上被制造的结构，其中上部芯片和下部芯片之后使用键合(bonding)方法彼此连接)。就此而言，单元区域CELL可对应于图1的存储器单元阵列100，外围电路区域PERI可对应于图1的外围电路200。本领域技术人员将理解，例如，可使用各种众所周知的键合方法中的一种来将形成在上部芯片的最下层金属层上的键合金属层与形成在下部芯片的最上层金属层上的键合金属电连接。就此而言，在特定的Cu-Cu键合方法中，键合金属可包括Cu。然而，键合金属也可包括Al或W。

在使用C2C结构时，固有的是第一晶片和第二晶片可以是不同的晶片的可能性，和/或上部芯片和下部芯片已经使用不同的工艺条件被制造的可能性。例如，与单元区域CELL相比，在外围电路区域PERI的制造期间可使用相对更复杂的工艺操作。在一些实施例中，控制逻辑220可用于执行大部分计算。然而，当使用外围电路区域PERI中的ML逻辑(MLIP)280和缓冲存储器270的逻辑处理可用时，存储器可直接执行控制非易失性存储器装置10所需的复杂计算，而无需存储器控制器的干预并且无需与存储器控制器进行相应信号交换。这种方法使得整体性能被改善(诸如，与计算操作相关联的延迟时间减少等)。

图3是示出可与图1的存储器单元阵列100相关联的存储器块BLK0的立体图。

参照图3，存储器块BLK0可在垂直于基底SUB的方向上被形成。在第二水平方向HD2上延伸的共源极线CSL可被设置在基底SUB上。在基底SUB上的两条相邻的共源极线CSL之间，可在垂直方向VD上顺序地设置在第二水平方向HD2上延伸的绝缘层IL，其中绝缘层IL可在垂直方向VD上彼此分开预定距离。在基底SUB上的两条相邻的共源极线CSL之间，可设置在第一水平方向HD1上顺序布置并且在垂直方向VD上穿透绝缘层IL的柱P。每个柱P的表面层S可包括具有第一类型的硅材料，并且可用作沟道区域。每个柱P的内层I可包括绝缘材料(诸如，氧化硅或气隙(air gap))。

在两条相邻的共源极线CSL之间，可沿着绝缘层IL、柱P和基底SUB的暴露表面设置电荷存储层CS。例如，电荷存储层CS可具有氧化物-氮化物-氧化物(ONO)结构。此外，在两条相邻的共源极线CSL之间，可在电荷存储层CS的暴露表面上设置栅电极GE(诸如，选择线GSL和SSL以及字线WL1至WL8)。漏极DR可分别被设置在柱P上。在第一水平方向HD1上延伸的位线BL1至BL3可被设置在漏极DR上。

图4是示出根据发明构思的实施例的神经网络NN和使用神经网络NN的示例性计算处理的概念图。

参照图4，神经网络NN可包括多个层(例如，层L1至Ln)。层L1至Ln中的每个可以是线性层或非线性层。在一些实施例中，至少一个线性层和至少一个非线性层可被组合并且被称为层。就此而言，线性层可包括卷积层和全连接层，而非线性层可包括采样层、池化层和激活层。

相对于图4示出的示例，第一层L1可以是卷积层，第二层L2可以是采样层。神经网络NN还可包括激活层以及执行其它类型的计算的其它层。

每个层可接收从图像数据生成的输入特征图，图像数据或者从外部源接收或者由前一层生成。在接收到输入特征图时，层可计算输出特征图。

因此，在图4中，第一层L1可形成第一特征图FM1与权重图WM的卷积，以生成第二特征图FM2。权重图WM可对第一特征图FM1进行滤波，并且可被称为滤波器或内核。第一特征图FM1可具有W(宽度)×H(高度)×D(深度)的大小。例如，权重图WM的深度(例如，通道的数量)可与第一特征图FM1的深度相同，使得权重图WM和第一特征图FM1的相同通道可被形成为卷积。可经由使用第一特征图FM1作为滑动窗口的交叉方法来对权重图WM进行移位。移位量可被称为“步幅的长度”或“步幅”。在每次移位期间，包括在权重图WM中的每个权重可以同与第一特征图FM1重叠的区域中的所有特征值相乘并相加。当第一特征图FM1与权重图WM的卷积被形成时，第二特征图FM2的一个通道可被生成。

图4的示出的示例假设使用一个权重图WM。然而，在实际实施方式中，多个权重图可与第一特征图FM1形成卷积，以生成第二特征图FM2的多个通道。也就是说，第二特征图FM2的通道的数量可对应于权重图的数量。

第二层L2可通过改变第二特征图FM2的空间尺寸来生成第三特征图FM3。例如，第二层L2可以是采样层。第二层L2可执行上采样或下采样，并且第二层L2可选择包括在第二特征图FM2中的数据的一部分。例如，2D窗口WD可以以窗口WD的大小(例如，4×4矩阵)为单位在第二特征图FM2上被移位，并且与窗口WD重叠的区域中的预定位置(例如，第一行、第一列)的值可被选择。第二层L2可输出选择的数据作为第三特征图FM3的数据。作为另一示例，第二层L2可以是池化层。在这种情况下，第二层L2可从第二特征图FM2选择与窗口WD重叠的区域中的特征值的最大值(最大池化)或平均值(平均池化)。

因此，可通过改变第二特征图FM2的空间尺寸来生成第三特征图FM3。第三特征图FM3的通道的数量可与第二特征图FM2的通道的数量相同。因此，在一些实施例中，采样层的计算速度可大于池化层的计算速度，并且采样层可改善输出图像的质量(例如，在峰值信噪比(PSNR)方面)。这里，例如，池化层的计算可包括计算最大值或平均值，因此可能需要比采样层的计算更长的计算时间。

在一些实施例中，第二层L2不限于采样层或池化层。也就是说，第二层L2可以是类似于第一层L1的卷积层。第二层L2可通过形成第二特征图FM2与权重图的卷积来生成第三特征图FM3。在这种情况下，第二层L2对其执行卷积计算的权重图可与第一层L1对其执行卷积计算的权重图WM不同。

可经由包括第一层L1和第二层L2的多个层，由第N层生成第N特征图。可将第N特征图输入到位于神经网络NN的后端的重建层(例如，如图4中的“CL”所示)，输出数据从该后端被提供。重建层可基于第N特征图生成输出图像。此外，重建层可接收包括第一特征图FM1和第二特征图FM2的特征图，而不仅是第N特征图，并且可基于特征图生成输出图像。第三层L3可通过组合第三特征图FM3的特征来生成输出信号REC。例如，输出信号REC可包括针对目标字线的最佳编程电压值(例如，最佳读取电压值、增量步进脉冲编程(ISPP)、最佳擦除电压值、增量步进脉冲擦除(ISPE)、编程电压脉冲宽度、编程循环控制、擦除电压脉冲宽度、擦除循环控制值等)中的至少一个。

图5是进一步示出根据发明构思的实施例的图1的ML逻辑280的框图。

参照图5，ML逻辑280可包括推断模块282、训练模块284和触发模块286。

在一些实施例中，推断模块282可用于基于已经完成学习(或训练)的人工神经网络模型的权重参数来生成与输入对应的输出。就此而言，推断模块282可接收芯片级信息(chip-level information)、物理信息和操作信息中的至少一个来作为输入。

“操作信息”可包括在执行一个或多个编程、读取和/或擦除操作期间获得的值。例如，操作信息可包括以下中的至少一个：存储器单元速度信息、指示响应于验证电压的导通单元的数量和/或截止单元的数量的计数信息、验证通过循环的数量、与分布形状相关联的信息、与保留劣化(retention deterioration)的程度相关联的信息、与相邻单元的写入模式相关联的信息、温度信息等。操作信息也可替代地被称为监控信息、单元状态信息、实时信息等。

“物理信息”可包括以下中的至少一个：关于编程、读取和/或擦除目标单元的信息、用于编程、读取或擦除目标单元的块信息、目标单元的字线信息、目标单元的串选择信息等。

在一些实施例中，训练模块284可用于对人工神经网络模型执行训练。训练模块284可通过基于芯片级信息、物理信息和操作信息训练人工神经网络模型来更新最佳权重参数。例如，训练模块284可从缓冲存储器270加载关于响应于验证电压的导通单元和/或截止单元的数量的计数信息、存储器单元速度信息(诸如，为完成编程或擦除而执行的循环的数量)和由于数据的保留导致的存储在存储器单元中的数据的劣化程度。计数信息、单元速度信息和单元保留信息可具有与先前训练人工神经网络模型的时间相关联的值不同的值。因此，训练模块284可基于更新的计数信息、更新的存储器单元速度信息和更新的存储器单元保留信息来训练人工神经网络模型。因此，重新训练的人工神经网络模型可具有与先前训练的神经网络模型的权重参数不同的权重参数。

在一些实施例中，ML逻辑280可仅包括推断模块282。在这种情况下，ML逻辑280可仅基于预训练的人工神经网络模型的权重参数来执行推断操作。因此，可不执行基于更新的单元速度信息、更新的计数信息和更新的存储器单元保留信息的新训练。

在其它实施例中，ML逻辑280可包括推断模块282、训练模块284和触发模块286。这里，触发模块286可对应于被配置为确定是否激活训练模块284的模块。例如，触发模块286可基于待机时间、计数信息与阈值之间的比较结果或存储器单元速度信息与阈值之间的比较结果来激活训练模块284。

在一些实施例中，触发模块286可确认自执行特定编程、读取和/或擦除操作以来的待机时间是否已经过去。在确定待机时间超过预定的第一阈值时，触发模块286激活训练模块284。为了进行这个确认，触发模块286可包括定时器电路(未示出)。当待机时间超过第一阈值时，触发模块286可激活训练模块284，并且可将存储在缓冲存储器270中的存储器单元速度信息和计数信息输入到训练模块284。也就是说，触发模块286可在编程、读取和擦除不被执行的待机时间期间发起人工神经网络模块的训练，以便推断最佳编程电压、最佳读取电压和/或最佳擦除电压。可选地，在一些实施例中，触发模块286可接收存储器控制器的请求，并且可响应于该请求而激活训练模块284。当在预定时间段期间没有从主机接收到编程命令或读取命令时，存储器控制器可确定训练人工神经网络模型，并且可将指示训练人工神经网络的附加命令发送到触发模块286。

在一些实施例中，触发模块286可响应于存储器单元速度信息与阈值之间的比较、或者响应于计数信息与阈值之间的比较而激活训练模块284。就此而言，由于编程操作和擦除重复地被执行，因此存储器单元阵列100的性能可随着时间而劣化。

阈值可对应于用于确定通过由预训练的人工神经网络得出(或推断)的电压尚未实现期望的性能提高的参考值。例如，当检测到存储器单元速度小于预定参考速度时，触发模块286可激活训练模块284。作为另一实例，当截止单元的数量超过预定义的参考数量时，触发模块286可激活训练模块284以，反映存储器单元阵列100的性能劣化的程度。

在一些实施例中，触发模块286不仅可触发训练模块284，而且还可触发将存储在缓冲存储器270中的数据备份到存储器单元阵列100的元区域。例如，假设缓冲存储器270是易失性存储器，则触发模块286可确认在改变的权重参数被存储在缓冲存储器270中之后是否已经过去预定义的待机时间，或者可周期性地从存储器控制器接收请求对缓冲存储器270进行备份的命令。当预定义的待机时间已经过去时，或者当请求备份的命令被接收时，触发模块286可触发控制逻辑220将缓冲存储器270中的改变的权重参数、推断的最佳字线电压值、中间输出的数据等写入存储器单元阵列100的元区域。

图6是示出编程电压根据字线而变化的比较示例的概念图。

参照图6，随着堆叠字线的数量增加，存储器单元之间的变化也可增加。也就是说，控制逻辑220可将字线分组成一个或多个组，并且可在优化时间段期间将最佳电压施加到每个组。参照图6，随着沟道孔的尺寸(例如，宽度)在分别与不同字线相关联的不同垂直等级的范围内变化，施加到每条字线的电压(例如，编程电压、读取电压、擦除电压、脉冲施加时间等)也将变化。

图6示出了将不同的编程电压(例如，VPGM1至VPGM7)施加到不同的字线的示例。例如，为了根据相同的分布对每条字线执行编程操作，控制逻辑220可在对第十二字线WL12进行编程时施加第一编程电压VPGM1，并且在位于第一字线WL01中的单元被编程时施加第六编程电压VPGM6，其中第一编程电压VPGM1和第六编程电压VPGM6不同。因此，具有类似特性的字线可被分组，并且每个组的最佳编程电压和最佳编程时间可使用(例如)映射表而被管理。然而，随着堆叠层的数量增加，所得到的映射表的大小也增加，并且优化可能变得困难。相比之下，通过使用人工神经网络模型和ML逻辑280管理具有类似特性的字线，即使堆叠层的数量增加，也可执行相对更复杂的优化。

图7是示出根据发明构思的实施例的人工神经网络模型的概念图。

参照图7，人工神经网络模型可用于推断与输入(诸如，包括编程目标单元的块信息、字线信息和串选择线信息、指示目标单元是内孔(in-hole)的信息以及指示目标单元是外孔(out-hole)的信息中的至少一个的物理信息；包括晶片位置信息、晶片可靠性信息和P/E循环信息中的至少一个的芯片级信息；包括读取计数的数量、响应于验证电压的截止单元和/或导通单元的计数信息中的至少一个的操作信息等)有关的最佳编程电压V

因此，人工神经网络模型可包括在一个或多个输入层中设置的输入节点I1、I2和I3、包括在至少一个隐藏层中的隐藏节点、以及包括在一个或多个输出层中的输出节点v1、v2和v3。存储在缓冲存储器270中的权重参数可以是用于确定在操作从一个节点进行到下一节点时的前进方向的值，并且可经由训练确定对于每个节点可能的所有前进方向的固有值。

图7的示出的示例仅假设单个隐藏层，但是发明构思不限于此。在一些实施例中，对应于关于最佳编程电压、最佳读取电压和最佳擦除电压的误差允许范围以及非易失性存储器装置10的性能，隐藏节点的数量以及隐藏层的数量和结构可变化。

图8是至少部分地示出根据发明构思的实施例的由图1的非易失性存储器装置10执行的编程操作的流程图。

参照图8，控制逻辑220可接收编程命令CMD(S110)。因此，控制逻辑220可通过与编程命令CMD一起提供的地址来识别编程目标单元。

然后，ML逻辑280可加载存储在元区域110中的芯片级信息(S120)。芯片级信息可包括晶片位置信息、晶片可靠性信息等。ML逻辑280可将芯片级信息加载到缓冲存储器270。在一些实施例中，ML逻辑280可在ML逻辑280从控制逻辑220接收控制信号之前将芯片级信息加载到缓冲存储器270。例如，在非易失性存储器装置10上电时，ML逻辑280可将芯片级信息预加载到缓冲存储器270。

ML逻辑280可加载编程目标单元的物理信息(S130)。控制逻辑220可通过对编程命令CMD进行解码来获得与编程目标单元相关联的位置信息。例如，控制逻辑220可将编程目标单元的块信息、字线信息和串选择信息作为输入传送到ML逻辑280。

然后，ML逻辑280可基于加载的操作信息、芯片级信息和物理信息来推断最佳编程电压(S140)。ML逻辑280可根据芯片级信息中的晶片位置信息和晶片可靠性信息以及编程目标单元的地址，输出最佳编程电压值。

然后，控制逻辑220可应用推断的最佳编程电压(S150)。例如，控制逻辑220可接收由ML逻辑280推断的最佳编程电压值，并且可将接收的编程电压值发送到电压生成器230，以执行编程操作。

控制逻辑220可将通过执行编程操作而获得的操作信息存储在缓冲存储器270中(S160)。这里，每当编程、读取、擦除操作被执行时，操作信息可被改变(或更新)，并且改变的操作信息可用于随后的推断操作以及人工神经网络模型的训练。因此，当编程操作完成时，控制逻辑220可控制缓冲存储器270以存储更新的存储器单元速度信息、导通单元和截止单元的数量、验证通过所需的循环的数量、关于分布形状的信息、关于保留劣化的程度的信息等。

图8的示出的示例假设编程操作的执行由非易失性存储器装置10执行。然而，发明构思不限于此，并且类似的方法步骤可关于读取操作和/或擦除操作被执行。

图9是至少部分地示出根据发明构思的实施例的图1的非易失性存储器装置10的操作的流程图。

参照图9，ML逻辑280可根据第一训练阶段来生成权重参数(S210)。这里，可在产品发货之前仅使用芯片级信息来执行第一训练阶段。

ML逻辑280可使用人工神经网络模型来推断第一最佳编程电压(S220)。就此而言，方法步骤S220可包括图8的操作S110至操作S150。第一最佳编程电压可表示在第一训练阶段期间的训练之后从推断模块282输出的值。

ML逻辑280可通过使用触发模块286来激活训练模块284(S230)。这里，触发模块286可通过检测预定义的事件来激活训练模块284。在一些实施例中，当触发模块286在预定义的待机时间已经过去之后没有接收到编程命令和擦除命令时，触发模块286可激活训练模块284。在其它实施例中，触发模块286可对特定类型的存储器单元(例如，具有小于预定速度的速度的存储器单元等)进行计数，以便激活训练模块284。在其它实施例中，触发模块286可施加后编程验证电压或后擦除验证电压，并且对截止单元的数量进行计数。如果截止单元的数量超过预定义的数量，则触发模块286可激活训练模块284。在其它实施例中，触发模块286可从存储器控制器接收指示人工神经网络模型的训练操作的命令，并且可响应于该命令而激活训练模块284。

ML逻辑280可通过加载操作信息、物理信息和芯片级信息来对人工神经网络模型执行第二训练阶段(S240)。ML逻辑280的训练模块284可执行与编程目标单元的位置信息、目标单元的位置、晶片位置信息、关于响应于后编程验证电压或后擦除验证电压的截止单元和导通单元的数量的计数信息等有关的训练。

根据第二训练阶段，可改变(或更新)在第一训练阶段中生成的权重参数。通过第二训练阶段更新的权重参数还可反映与在第一训练阶段之后重复地执行编程操作和擦除操作之后劣化的存储器单元相关联的信息，因此可用于在存储器单元阵列100的改变的状态下推断第二最佳编程电压。

ML逻辑280可验证人工神经网络模型的权重参数的适当性(appropriateness)(S245)。就此而言，ML逻辑280可预先设置关于权重参数的允许范围。这可防止响应于随机或错误输入而训练(或偏置)人工神经网络模型的情况，使得不生成超出界限的最佳编程电压值、最佳读取电压值或最佳擦除电压值的情况。

在一些实施例中，每当训练完成时，ML逻辑280可确定包括在人工神经网络模型中的权重参数是否偏离允许范围。当识别到偏离允许范围的权重参数时，ML逻辑280可将识别的权重参数的值重置为允许范围内的值。

在一些实施例中，ML逻辑280可调整超参数(hyper parameter)。超参数可以是影响人工神经网络模型的训练操作的参数，而不是人工神经网络模型的节点之间的权重参数。例如，超参数可包括隐藏层的数量、学习率、训练迭代的次数、批大小、正则化强度中的至少一个。例如，当识别到偏离允许范围的权重参数时，ML逻辑280可执行权重初始化，然后将训练数据集划分为用于验证超参数的第一数据集和用于训练的第二数据集。ML逻辑280可改变第一数据集的人工神经网络模型的超参数，并且将改变的超参数与第二数据集的结果进行比较以获得最佳超参数。

然后，ML逻辑280可更新人工神经网络模型的权重参数(S250)。在执行第二训练阶段时，ML逻辑280可将改变的权重参数的值存储在缓冲存储器270中。例如，当改变的权重参数被存储在缓冲存储器270中并且预定义的时间已经过去时，触发模块286可触发控制逻辑220将缓冲存储器270中的改变的权重参数存储在存储器单元阵列100的元区域中，以便防止由于突然断电(SPO)现象引起的改变的权重参数的丢失。

在前述实施例中，已经通过聚焦于ML逻辑280推断最佳编程电压的操作来描述ML逻辑280。然而，ML逻辑280不限于此。在一些实施例中，ML逻辑280可推断最佳读取电压值、ISPP、最佳擦除电压值、ISPE、编程电压的脉冲宽度、编程循环控制、擦除电压的脉冲宽度以及擦除循环控制值中的至少一个。例如，ML逻辑280可针对存储器单元阵列100的改变的状态，对将被优化的ISPP的开始电压电平、验证电压电平、ISPP电压脉冲的数量、ISPP电压脉冲的电压上升区间等进行改变。换句话说，最佳参数可以是编程电压值、读取电压值、编程电压的脉冲宽度、编程循环控制、增量步进脉冲编程(ISPP)的脉冲的数量和电压上升区间、擦除电压值、擦除电压的脉冲宽度、擦除循环控制、以及增量步进脉冲擦除(ISPE)的脉冲的数量和电压上升区间中的至少一个。

这里应注意，ML逻辑280可基于决策树、神经网络模型和线性回归中的任何一种。然而，ML逻辑280不限于此。在一些实施例中，ML逻辑280可基于决策树、神经网络模型和线性回归中的至少两者的组合来推断最佳编程电压。例如，ML逻辑280可基于针对元信息的决策树、基于针对物理信息的神经网络模型、以及基于针对操作信息的线性回归来推断最佳编程电压。

图10是示出根据发明构思的实施例的存储器装置900的剖视图。

参照图10，存储器装置900可具有与以上描述一致的C2C结构。图1至图9中示出的实施例可被实施在存储器装置900中。例如，以上参照图1至图9描述的ML逻辑280可被实施在外围电路区域PERI中。

存储装置900的外围电路区域PERI和单元区域CELL中的每个可包括外部垫(pad)键合区域PA、字线键合区域WLBA和位线键合区域BLBA。外围电路区域PERI可包括第一基底710、层间绝缘层715、形成在第一基底710上的多个电路装置720a、720b和720c、分别连接到多个电路装置720a、720b和720c的第一金属层730a、730b和730c、以及分别形成在第一金属层730a、730b和730c上的第二金属层740a、740b和740c。在一些实施例中，第一金属层730a、730b和730c可包括具有相对高的电阻的W，第二金属层740a、740b和740c可包括具有相对低的电阻的Cu。

在图10的示出的示例中，仅示出并描述了第一金属层730a、730b和730c以及第二金属层740a、740b和740c。然而，发明构思不限于此，并且可在第二金属层740a、740b和740c上进一步形成一个或多个金属层。形成在第二金属层740a、740b和740c上的一个或多个金属层中的至少一个可包括具有比包括在第二金属层740a、740b和740c中的Cu的电阻更高的电阻的Al等。层间绝缘层715可设置在第一基底710上并且覆盖电路装置720a、720b和720c、第一金属层730a、730b和730c以及第二金属层740a、740b和740c，并且可包括绝缘材料(诸如，氧化硅、氮化硅等)。

下键合金属771b和772b可形成在字线键合区域WLBA中的第二金属层740b上。也就是说，在字线键合区域WLBA中，外围电路区域PERI的下键合金属771b和772b可通过键合方式被电连接到单元区域CELL的上键合金属871b和872b。此外，下键合金属771b和772b以及上键合金属871b和872b可包括Al、Cu或W等。单元区域CELL中的上键合金属871b和872b可被称为第一金属垫，外围电路区域PERI中的下键合金属771b和772b可被称为第二金属垫。

单元区域CELL可提供至少一个存储器块。单元区域CELL可包括第二基底810和共源极线820。多条字线830(例如，字线831至838)可在垂直于第二基底810的上表面的方向VD上被堆叠在第二基底810上。串选择线和地选择线可分别布置在多条字线830的上部和下部上，多条字线830可设置在串选择线与地选择线之间。

在位线键合区域BLBA中，沟道结构CH可在垂直于第二基底810的上表面的方向VD上延伸，并且可穿过多条字线830、串选择线和地选择线。沟道结构CH可包括数据存储层、沟道层、掩埋绝缘层等，沟道层可电连接到第一金属层850c和第二金属层860c。例如，第一金属层850c可以是位线接触件，第二金属层860c可以是位线。根据实施例，位线860c可在平行于第二基底810的上表面的第一水平方向HD1上延伸。

在图10中示出的实施例中，设置有沟道结构CH和位线860c等的区域可被定义为位线键合区域BLBA。在位线键合区域BLBA中，位线可电连接到在外围电路区域PERI中提供页缓冲器893的电路装置720c。例如，位线可连接到外围电路区域PERI中的上键合金属871c和872c，上键合金属871c和872c可连接到下键合金属771c和772c，下键合金属771c和772c连接到页缓冲器893的电路装置720c。

在字线键合区域WLBA中，多条字线830可在平行于第二基底810的上表面的第二水平方向HD2上延伸，并且可连接到多个单元接触插塞840(例如，单元接触插塞841至847)。多条字线830和多个单元接触插塞840可经由通过多条字线830中的一条或多条提供的垫彼此连接，多条字线830中的一条或多条在第二水平方向HD2上以不同长度延伸。第一金属层850b和第二金属层860b可顺序地连接到与多条字线830连接的多个单元接触插塞840的上部。在字线键合区域WLBA中，多个单元接触插塞840可通过单元区域CELL的上键合金属871b和872b以及外围电路区域PERI的下键合金属771b和772b连接到外围电路区域PERI。

多个单元接触插塞840可电连接到在外围电路区域PERI中提供行解码器894的电路装置720b。在一些实施例中，提供行解码器894的电路装置720b的操作电压可不同于提供页缓冲器893的电路装置720c的操作电压。例如，提供页缓冲器893的电路装置720c的操作电压可大于提供行解码器894的电路装置720b的操作电压。

共源极线接触插塞880可设置在外部垫键合区域PA中。共源极线接触插塞880可包括导电材料(诸如，金属、金属化合物、多晶硅等)，并且可电连接到共源极线820。第一金属层850a和第二金属层860a可顺序地堆叠在共源极线接触插塞880上方。例如，设置有共源极线接触插塞880、第一金属层850a和第二金属层860a的区域可被定义为外部垫键合区域PA。

第一输入和输出垫705以及第二输入和输出垫805可设置在外部垫键合区域PA中。参照图10，覆盖第一基底710的下表面的下绝缘层701可形成在第一基底710下方，第一输入和输出垫705可形成在下绝缘层701上。第一输入和输出垫705可通过第一输入和输出接触插塞703连接到设置在外围电路区域PERI中的多个电路装置720a、720b和720c中的至少一个，并且可通过下绝缘层701与第一基底710绝缘。此外，侧面绝缘层可设置在第一输入和输出接触插塞703与第一基底710之间，以将第一输入和输出接触插塞703与第一基底710电分离。

参照图10，覆盖第二基底810的上表面的上绝缘层801可形成在第二基底810上方，第二输入和输出垫805可设置在上绝缘层801上。第二输入和输出垫805可通过第二输入和输出接触插塞803、下金属图案772a和下金属过孔771a连接到设置在外围电路区域PERI中的多个电路装置720a、720b和720c中的至少一个。

在一些实施例中，第二基底810和共源极线820可不设置在设置有第二输入和输出接触插塞803的区域中。此外，第二输入和输出垫805可在垂直方向VD上不与多条字线830重叠。

在一些实施例中，第二输入和输出接触插塞803可在平行于第二基底810的上表面的方向上与第二基底810分离，并且可通过穿过单元区域CELL的层间绝缘层815来连接到第二输入和输出垫805。

在一些实施例中，可选择性地形成第一输入和输出垫705以及第二输入和输出垫805。例如，存储器装置900可仅包括设置在第一基底710上方的第一输入和输出垫705，或者可仅包括设置在第二基底810上方的第二输入和输出垫805。可选地，存储器装置900可包括第一输入和输出垫705以及第二输入和输出垫805二者。

在包括在单元区域CELL和外围电路区域PERI中的外部垫键合区域PA和位线键合区域BLBA中的每个中，最上金属层中的金属图案可作为虚设图案存在，或者最上金属层可为空。

在存储器装置900中，在外部垫键合区域PA中，具有与单元区域CELL的上金属图案872a相同的形状的下金属图案773a可形成在外围电路区域PERI的最上层金属层上，以对应于形成在单元区域CELL的最上金属层上的上金属图案872a。形成在外围电路区域PERI的最上金属层上的下金属图案773a可不连接到外围电路区域PERI中的附加接触件。类似地，在外部垫键合区域PA中，具有与外围电路区域PERI的下金属图案773a相同形状的上金属图案872a可形成在单元区域CELL的最上层金属层上，以对应于形成在外围电路区域PERI的最上层金属层上的下金属图案。

下键合金属771b和772b可形成在字线键合区域WLBA的第二金属层740b上。在外部垫键合区域PA中，外围电路区域PERI的下键合金属773a可通过键合方式电连接到单元区域CELL的上键合金属871a和872a。在字线键合区域WLBA中，外围电路区域PERI的下键合金属771b和772b可通过键合方式电连接到单元区域CELL的上键合金属871b和872b。在位线键合区域BLBA中，可在单元区域CELL的最上层金属层上形成具有与外围电路区域PERI的下金属图案752相同形状的上金属图案892，以对应于形成在外围电路区域PERI的最上层金属层上形成的下金属图案752。下金属图案752可通过下键合金属751连接到电路装置720c。可不在形成在单元区域CELL的最上金属层上的上金属图案892上形成接触件。

图11是示出根据发明构思的实施例的被实现为固态驱动器(SSD)系统1000的非易失性存储器装置的框图。

参照图11，SSD系统1000可包括主机1100和SSD 1200。SSD 1200可包括SSD控制器1210、辅助电源1220以及存储器装置(MEM)1230、1240和1250。在示例实施例中，主机1100可与SSD控制器1210交换信号(SIG)，并且可与辅助电源1220交换电力(PWR)，存储器装置(MEM)1230、1240和1250可分别通过通道Ch1、Ch2和Chn连接到SSD控制器1210。

存储器装置1230、1240和1250可以是垂直堆叠的NAND闪存装置。这里，可通过使用以上参照图1至图10描述的实施例来实现SSD 1200。

虽然已经参照发明构思的实施例具体示出并描述了发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中做出形式上和细节上的各种改变。