半导体存储器设备和操作半导体存储器设备的方法

本申请要求于2021年1月19日提交的韩国专利申请号10-2021-0007394的优先权，其全部内容通过引用并入本文。

技术领域

本公开的各种实施例总体上涉及电子设备，并且更具体地涉及半导体存储器设备和操作半导体存储器设备的方法。

背景技术

半导体存储器设备可以具有其中串被水平地布置在半导体衬底上的二维(2D)结构。备选地，半导体存储器设备可以具有其中串被竖直堆叠在半导体衬底上的三维(3D)结构。由于具有2D结构的存储器设备正在达到其物理扩展极限(即，集成度的极限)，已生产了包括在半导体衬底上竖直堆叠的多个存储器单元的3D存储器设备。

发明内容

本公开的各种实施例涉及可以增强编程操作的可靠性的半导体存储器设备和操作半导体存储器设备的方法。

本公开的一个实施例可以提供半导体存储器设备。半导体存储器设备可以包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可以包括多个存储器单元。外围电路可以被配置为对多个存储器单元之中的、与选择的字线耦合的选择的存储器单元执行编程操作。控制逻辑可以被配置为控制外围电路的编程操作。编程操作可以包括多个编程循环。多个编程循环中的每个编程循环可以包括编程阶段和验证阶段。验证阶段可以包括一个或多个验证操作。控制逻辑还可以被配置为：在编程操作期间，对在多个编程循环中的一个编程循环中包括的验证阶段中由外围电路执行的验证操作的数目进行计数。

本公开的一个实施例可以提供操作半导体存储器设备的方法，半导体存储器设备包括多个存储器单元。方法可以包括执行对多个存储器单元中的、与选择的字线耦合的存储器单元进行编程的编程操作。编程操作包括多个编程循环，并且多个编程循环中的每个编程循环可以包括向选择的字线施加编程电压、对与选择的字线耦合的存储器单元执行与一个或多个编程状态分别对应的一个或多个验证操作、以及对所执行的验证操作的数目进行计数。

本公开的一个实施例可以提供半导体存储器设备。半导体存储器设备可以包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列可以包括多个存储器单元。外围电路可以被配置为对多个存储器单元之中的、与选择的字线耦合的选择的存储器单元执行编程操作。控制逻辑可以被配置为控制外围电路的编程操作。编程操作可以包括多个编程循环。多个编程循环中的每个编程循环可以包括编程阶段和验证阶段。验证阶段可以包括一个或多个验证操作。控制逻辑可以包括验证操作计数器、最大验证操作数目存储装置和过度验证操作检测器。验证操作计数器可以被配置为在编程操作期间，对在多个编程循环中的一个编程循环中由外围电路执行的验证操作的数目进行计数。最大验证操作数目存储装置可以被配置为存储最大验证操作数目。过度验证操作检测器可以被配置为将在编程循环中执行的验证操作的数目与最大验证操作数目进行比较，并且基于比较的结果来确定编程操作是否已成功。

本公开的一个实施例可以提供操作半导体存储器设备的方法。方法可以包括：对选择的存储器单元执行一个或多个循环操作的编程操作，循环操作中的每个循环操作由编程电压施加操作以及分别针对一个或多个目标编程状态的一个或多个验证操作来配置；以及当循环操作中的一个循环操作内的验证操作的数目变得大于阈值时，将编程操作确定为失败。

附图说明

图1是图示了根据本公开的一个实施例的半导体存储器设备的框图。

图2是图示了根据本公开的一个实施例的图1的存储器单元阵列的示图。

图3是图示了根据本公开的一个实施例的图2的存储器块BLK1至BLKz中的存储器块BLKa的电路图。

图4是图示了根据本公开的一个实施例的图2的存储器块BLK1至BLKz中的存储器块BLKb的一个示例的电路图。

图5是图示了根据本公开的一个实施例的在图1的存储器单元阵列110中包括的存储器块BLK1至BLKz中的存储器块BLKc的一个示例的电路图。

图6是图示了根据本公开的一个实施例的在编程操作中包括的多个编程循环以及在每个编程循环中包括的编程阶段和验证阶段的示图。

图7是图示了多级单元(MLC)的阈值电压分布的曲线图。

图8是图示了三级单元(TLC)的阈值电压分布的曲线图。

图9是图示了根据本公开的一个实施例的在编程阶段中施加的编程电压和在验证阶段中施加的验证电压的示图。

图10是详细图示了根据本公开的一个实施例的图9的编程电压和验证电压的示图。

图11是图示了根据本公开的一个实施例的在图1中图示的控制逻辑140的示图。

图12是图示了根据本公开的一个实施例的操作半导体存储器设备的方法的流程图。

图13A和图13B是图示了根据本公开的一个实施例的操作半导体存储器设备的方法的示图。

图14A和图14B是图示了根据本公开的一个实施例的操作半导体存储器设备的方法的示图。

图15是图示了根据本公开的一个实施例的包括图1的半导体存储器设备的存储器系统的框图。

图16是图示了图15的存储器系统的应用的示例的框图。

图17是图示了包括参考图16描述的存储器系统的计算系统的框图。

具体实施方式

在本说明书或申请中介绍的本公开的实施例中的具体结构或功能描述被公开来描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式来实践，并且不应被解释为限于说明书中描述的实施例。

图1是图示了根据本公开的一个实施例的半导体存储器设备的框图。

参考图1，半导体存储器设备100包括存储器单元阵列110、地址解码器120、读取和写入电路130、控制逻辑140、电压生成器150和电流感测电路160。

存储器单元阵列110可以包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz通过字线WL而被耦合到地址解码器120。存储器块BLK1至BLKz通过位线BL1至BLm而被耦合到读取和写入电路130。存储器块BLK1至BLKz中的每个存储器块包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元，并且可以被实现为具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可以被实现为具有二维(2D)结构的存储器单元阵列。在一个实施例中，存储器单元阵列110可以被实现为具有三维(3D)结构的存储器单元阵列。此外，在存储器单元阵列中包括的每个存储器单元可以存储至少一位数据。在一个实施例中，在存储器单元阵列110中包括的每个存储器单元可以是存储1位数据的单级单元(SLC)。在一个实施例中，在存储器单元阵列110中包括的每个存储器单元可以是存储2位数据的多级单元(MLC)。在一个实施例中，在存储器单元阵列110中包括的每个存储器单元可以是存储3位数据的三级单元(TLC)。在一个实施例中，在存储器单元阵列110中包括的每个存储器单元可以是存储4位数据的四级单元(QLC)。根据一个实施例，在存储器单元阵列110可以包括多个存储器单元，该多个存储器单元中的每个存储器单元存储5位或更多位的数据。

地址编码器120通过字线WL而被耦合到存储器单元阵列110。地址解码器120可以在控制逻辑140的控制下操作。地址解码器120通过在半导体存储器设备100中设置的输入/输出缓冲器(未示出)来接收地址。

地址解码器120可以对所接收的地址中的块地址进行解码。地址解码器120基于经解码的块地址来选择至少一个存储器块。此外，当读取电压施加操作在读取操作期间被执行时，地址解码器120可以将由电压生成器150生成的读取电压Vread施加到选择的存储器块的选择的字线，并且可以将通过电压Vpass施加到其余字线，即，未选择的字线。此外，在编程验证操作期间，地址解码器120可以将由电压生成器150生成的验证电压施加到选择的存储器块的选择的字线，并且可以将通过电压Vpass施加到其余字线，即，未选择的字线。

地址解码器120可以对所接收的地址中的列地址进行解码。地址解码器120可以将经解码的列地址传输到读取和写入电路130。

半导体存储器设备100的读取和编程操作各自以页为基础来执行。响应于针对读取和编程操作的请求而接收的地址可以包括块地址、行地址和列地址。地址解码器120可以根据块地址和行地址来选择一个存储器块和一个字线。列地址可以由地址解码器120解码，并且然后可以被提供给读取和写入电路130。在本说明书中，与一个字线耦合的存储器单元可以被称为“物理页”。

读取和写入电路130包括多个页缓冲器PB1至PBm。读取和写入电路130可以在存储器单元阵列110的读取操作期间被操作为“读取电路”并且在其写入操作期间被操作为“写入电路”。多个页缓冲器PB1至PBm通过位线BL1至BLm而被耦合到存储器单元阵列110。为了在读取操作和编程验证操作期间感测存储器单元的阈值电压，页缓冲器PB1至PBm中的每个页缓冲器可以通过感测节点来感测与对应存储器单元的编程状态相关的流动电流量的变化，并且将所感测的变化锁存为感测数据，同时向与存储器单元耦合的位线连续地提供感测电流。读取和写入电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。在本说明书中，写入电路的写入操作可以被用作与对选择的存储器单元执行的编程操作具有相同含义。

在读取操作期间，读取和写入电路130可以感测在存储器单元中存储的数据并且临时存储所读取的数据，并且然后可以将数据DATA输出到半导体存储器设备100的输入/输出缓冲器(未示出)。在一个实施例中，读取和写入电路130可以包括列选择电路等以及页缓冲器(或者页寄存器)。

控制逻辑140可以被耦合到地址解码器120、读取和写入电路130和电流感测电路160。控制逻辑140可以通过半导体存储器设备100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL来控制半导体存储器设备100的整体操作。控制逻辑140可以输出用于控制在多个页缓冲器PB1至PBm的感测节点处的预充电电位电平的控制信号。控制逻辑140可以控制读取和写入电路130来执行存储器单元阵列110的读取操作。

此外，控制逻辑140可以响应于从电流感测电路160接收的通过或失败信号PASS或FAIL来确定与特定目标编程状态相对应的验证操作是否已通过或失败。

电压生成器150可以响应于从控制逻辑140输出的控制信号来生成用于读取操作的读取电压Vread和通过电压Vpass。电压生成器150可以包括多个泵浦电容器，该多个泵浦电容器用于接收内部供电电压以生成具有各种电压电平的多个电压，并且电压生成器150可以通过在控制逻辑140的控制下选择性地启用多个泵浦电容器来生成多个电压。

在验证操作期间，电流感测电路160可以响应于从控制逻辑140接收的使能位VRY_BIT<#>而生成参考电流，并且可以将由参考电流生成的参考电压与从读取和写入电路130中包括的页缓冲器PB1至PBm接收的感测电压VPB进行比较，并且然后输出通过信号PASS或失败信号FAIL。

地址解码器120、读取和写入电路130、电压生成器150和电流感测电路160可以用作对存储器单元阵列110执行读取操作、写入操作和擦除操作的外围电路。外围电路可以在控制逻辑140的控制下对存储器单元阵列110执行读取操作、写入操作和擦除操作。

根据本公开的一个实施例，在半导体存储器设备100的编程操作期间，控制逻辑140可以对在每个编程循环中执行的验证操作的数目(即，验证操作计数)进行计数，并且可以将所计数的数目与所设置的最大验证操作数目(即，所设置的最大验证操作计数)进行比较。当在编程循环中执行的验证操作的数目大于最大验证操作数目时，控制逻辑140可以确定编程失败。相反，当在编程循环中执行的验证操作的数目小于或等于验证操作的最大数目时，控制逻辑140可以控制外围电路使得过程进行到后续编程循环。因此，可以预期地检测到由于选择的字线中的缺陷而导致编程失败的情况，该情况可能导致阈值电压的增加高于预期值。

图2是图示了根据本公开的一个实施例的图1的存储器单元阵列110的框图。

参考图2，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块具有三维(3D)结构。存储器块中的每个存储器块可以包括堆叠在衬底上的多个存储器单元。多个存储器单元被布置在+X、+Y和+Z方向上。以下将参考图3和图4来更详细地描述每个存储器块的结构。

图3是图示了根据本公开的一个实施例的图2的存储器块BLK1至BLKz中的存储器块BLKa的电路图。

参考图3，存储器块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施例中，单元串CS11至CS1m和CS21至CS2m中的每个单元串可以被形成为“U”形。在存储器块BLKa中，m个单元串可以被布置在行方向(即，正(+)X方向)上。在图3中，两个单元串被图示为被布置在列方向(即，正(+)Y方向)上。然而，该图示是为了便于描述，并且可以理解，三个或更多单元串可以被布置在列方向上。

多个单元串CS11至CS1m和CS21至CS2m中的每个单元串包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道(pipe)晶体管PT和至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以具有类似结构。在一个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施例中，用于提供通道层的柱可以被设置在每个单元串中。在一个实施例中，用于提供通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一者的柱可以被设置在每个单元串中。

每个单元串的源极选择晶体管SST被耦合在公共源极线CSL和存储器单元MC1至MCp之间。

在一个实施例中，在相同行中布置的单元串的源极选择晶体管被耦合到在行方向上延伸的源极选择线，并且在不同行中布置的单元串的源极选择晶体管被耦合到不同的源极选择线。在图3中，在第一行中的单元串CS11至CS1m的源极选择晶体管被耦合到第一源极选择线SSL1。在第二行中布置的单元串CS21至CS2m的源极选择晶体管被耦合到第二源极选择线SSL2。

在一个实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以被共同耦合到一个源极选择线。

每个单元串中的第一至第n存储器单元MC1至MCn被耦合在源极选择晶体管SST和漏极选择晶体管DST之间。

第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp被顺序地布置在与正(+)Z方向相反的方向上，并且串联耦合在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn被顺序地布置在+Z方向上，并且串联耦合在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此耦合。每个单元串的第一至第n存储器单元MC1至MCn的栅极被分别耦合至第一至第n字线WL1至WLn。

每个单元串的管道晶体管PT的栅极被耦合到管线PL。

每个单元串的漏极选择晶体管DST被耦合在对应位线与存储器单元MCp+1至MCn之间。在行方向上布置的单元串被耦合到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管被耦合到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管被耦合到第二漏极选择线DSL2。

在列方向上布置的单元串可以被耦合到在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21被耦合到第一位线BL1。第m列中的单元串CS1m和CS2m被耦合到第m位线BLm。

在行方向上布置的单元串中与相同字线耦合的存储器单元形成单个页。例如，在第一行中的单元串CS11至CS1m之中，与第一字线WL1耦合的存储器单元形成单个页。在第二行中的单元串CS21至CS2m之中，与第一字线WL1耦合的存储器单元形成另一单个页。在单个行的方向上布置的单元串可以通过选择漏极选择线DSL1和DSL2中一者来选择。一个页可以通过选择字线WL1至WLn中的一个字线而从选择的单元串中被选择。

在一个实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的偶数编号的单元串可以被耦合到相应偶数位线。在行方向上布置的单元串CS11至CS1m或CS21至CS2m之中的奇数编号的单元串可以被耦合到相应奇数位线。

在一个实施例中，第一至第n存储器单元MC1至MCn中的一个或多个存储器单元可以被用作虚设存储器单元。例如，一个或多个虚设存储器单元被提供来减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。备选地，一个或多个虚设存储器单元被提供来减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着所提供的虚设存储器单元的数目增加，存储器块BLKa的操作可靠性可以被提高，而存储器块BLKa的尺寸可能被增大。随着所提供的虚设存储器单元的数目减少，存储器块BLKa的尺寸可以被减小，而存储器块BLKa的操作可靠性可能劣化。

为了高效地控制一个或多个虚设存储器单元，相应虚设存储器单元可以具有所需的阈值电压。在对存储器块BLKa执行擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当擦除操作在编程操作已被执行之后被执行时，通过控制待施加到与相应虚设存储器单元耦合的虚设字线的电压，相应虚设存储器单元可以具有所需的阈值电压。

图4是图示了根据本公开的一个实施例的图2的存储器块BLK1至BLKz中的存储器块BLKb的一个示例的电路图。

参考图4，存储器块BLKb可以包括多个单元串CS11’至CS1m’以及CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串均沿正Z(+Z)方向延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每个单元串可以包括在存储器块BLKb下方的衬底(未示出)上堆叠的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn和至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST被连接在公共源极线CSL和存储器单元MC1至MCn之间。在相同行中布置的单元串的源极选择晶体管被耦合到相同的源极选择线。在第一行中布置的单元串CS11’至CS1m’的源极选择晶体管被耦合到第一源极选择线SSL1。在第二行中布置的单元串CS21’至CS2m’的源极选择晶体管被耦合到第二源极选择线SSL2。在一个实施例中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以被共同耦合到单个源极选择线。

每个单元串中的第一至第n存储器单元MC1至MCn被串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极被分别耦合至第一至第n字线WL1至WLn。

每个单元串的漏极选择晶体管DST被连接在对应的位线和存储器单元MC1至MCn之间。在行方向上布置的单元串的漏极选择晶体管被耦合到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管被耦合到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管被耦合到第二漏极选择线DSL2。

结果，除了管道晶体管PT从每个单元串被去除之外，图4的存储器块BLKb具有类似于图3的存储器块BLKa的等效电路。

在一个实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。此外，在行方向上布置的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数编号的单元串可以被分别耦合到偶数位线，而在行方向上布置的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数编号的单元串可以被分别耦合到奇数位线。

在一个实施例中，第一至第n存储器单元MC1至MCn中的一个或多个存储器单元可以被用作虚设存储器单元。例如，一个或多个虚设存储器单元被提供来减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。备选地，一个或多个虚设存储器单元被提供来减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着更多的虚设存储器单元被提供，存储器块BLKb的操作的可靠性被提高，但是存储器块BLKb的尺寸增大。随着更少的存储器单元被提供，存储器块BLKb的尺寸减小，但是存储器块BLKb的操作的可靠性可能劣化。

为了高效地控制一个或多个虚设存储器单元，虚设存储器单元中的每个虚设存储器单元可以具有所需的阈值电压。在执行存储器块BLKb的擦除操作之前或之后，可以对所有或一些虚设存储器单元执行编程操作。当擦除操作在编程操作已被执行之后被执行时，虚设存储器单元可以通过控制待施加到与相应虚设存储器单元耦合的虚设字线的电压而具有所需的阈值电压。

图5是图示了根据本公开的一个实施例的在图1的存储器单元阵列110中包括的存储器块BLK1至BLKz中的存储器块BLKc的一个示例的电路图。

参考图5，存储器块BLKc可以包括多个单元串CS1至CSm。多个单元串CS1至CSm可以被分别耦合到多个位线BL1至BLm。单元串CS1至CSm中的每个单元串包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn和至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以具有类似的结构。在一个实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一者可以包括通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施例中，用于提供通道层的柱可以被设置在每个单元串中。在一个实施例中，用于提供通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一者的柱可以被设置在每个单元串中。

每个单元串的源极选择晶体管SST被耦合在公共源极线CSL和存储器单元MC1至MCn之间。

每个单元串中的第一至第n存储器单元MC1至MCn被耦合在源极选择晶体管SST和漏极选择晶体管DST之间。

每个单元串的漏极选择晶体管DST被耦合在对应的位线与存储器单元MC1至MCn之间。

与相同字线耦合的存储器单元可以构成单个页。单元串CS1至CSm可以通过选择漏极选择线DSL来选择。一个页可以通过选择字线WL1至WLn中的一个字线而从选择的单元串中被选择。

在其他实施例中，可以提供偶数位线和奇数位线来代替第一至第m位线BL1至BLm。在单元串CS1至CSm之中，偶数编号的单元串可以被分别耦合到偶数位线，并且奇数编号的单元串可以被分别耦合到奇数位线。

如上所述，与一个字线耦合的存储器单元可以形成一个物理页。在图5的示例中，在属于存储器块BLKc的存储器单元之中，与多个字线WL1至WLn中的一个字线耦合的m个存储器单元形成一个物理页。

半导体存储器设备100的存储器单元阵列110可以被配置为如图2至图4所示的3D结构，或者可以被配置为如图5所示的2D结构。

图6是图示了根据本公开的一个实施例的编程操作中包括的多个编程循环以及每个编程循环中包括的编程阶段和验证阶段的示图。

参考图6，编程操作可以包括多个编程循环。如图6所示，编程操作可以通过执行第一编程循环(1

然而，当即使与所设置的最大编程循环数目相同的数目的编程循环已被重复，编程操作也未被完成时，可以确定编程操作已失败。

图7是图示了根据本公开的一个实施例的多级单元(MLC)的阈值电压分布的曲线图。在本公开的一个实施例中，在图1的存储器单元阵列110中包括的存储器单元可以包括具有图7所示的阈值电压分布的多级单元。

参考图7，图示了多级单元的阈值电压分布，多级单元中的每个多级单元存储2位数据。多级单元中的每个多级单元可以具有与擦除状态E、第一编程状态P1、第二编程状态P2和第三编程状态P3中的一者相对应的阈值电压。因此，为了读取在多级单元中存储的数据，可以使用第一读取电压R1、第二读取电压R2和第三读取电压R3。

在编程操作期间，第一验证电压VR1可以被用于验证要被编程到第一编程状态P1的存储器单元的阈值电压。此外，第二验证电压VR2可以被用于验证要被编程到第二编程状态P2的存储器单元的阈值电压。最后，第三验证电压VR3可以被用于验证要被编程到第三编程状态P3的存储器单元的阈值电压。

图8是图示了根据本公开的一个实施例的三级单元(TLC)的阈值电压分布的曲线图。在本公开的一个实施例中，图1的存储器单元阵列110中包括的存储器单元可以包括具有图8所示的阈值电压分布的三级单元。

参考图8，三级单元(TLC)共有八个阈值电压状态。三级单元(TLC)的阈值电压状态包括擦除状态E以及第一至第七目标编程状态P1至P7。

如图8所示，相应阈值电压状态可以基于第一至第七读取电压R1至R7来标识。此外，在编程操作期间，第一至第七验证电压VR1至VR7可以被分别用于确定与编程状态P1至P7相对应的存储器单元的编程是否已完成。

在图7和图8中，图示了多级单元和三级单元的目标编程状态。然而，这只是一个示例，并且在本公开的其他实施例中，存储器单元阵列110可以包括四级单元(QLC)。在下文中，将基于对三级单元(TLC)执行的编程操作来描述本公开。然而，本公开不限于此，并且本公开还可以被应用于多级单元、四级单元或存储5位或更多位数据的存储器单元的编程。

图9是图示了根据本公开的一个实施例的在编程阶段中施加的编程电压和在验证阶段中施加的验证电压的示图。

参考图9，图示了在多个编程循环中的一个编程循环中施加到选择的字线的电压。在编程循环中包括的编程阶段中，编程电压VP被施加到选择的字线。在编程循环中包括的验证阶段中，至少一个验证电压可以被施加到选择的字线。在图9中，图示了其中在验证阶段中向选择的字线顺序地施加第一验证电压VR1和第二验证电压VR2的实施例。在图9中，图示了其中第一验证电压VR1和第二验证电压VR2为负电压的实施例。然而，这只是一个示例，并且第一验证电压VR1和第二验证电压VR2可以是正电压。

在图9中，仅描绘了施加到选择的字线的电压，并且省略了施加到未选择的字线的电压的图示。虽然图9中未图示，但是编程通过电压可以在编程阶段中被施加到未选择的字线，并且验证通过电压可以在验证阶段中被施加到未选择的字线。编程通过电压可以是小于编程电压VP的电压。验证通过电压可以是大于第一验证电压VR1和第二验证电压VR2的电压。

图10是详细图示了根据本公开的一个实施例的图9的编程电压和验证电压的示图。

参考图10，在正常情况下施加到选择的字线的电压由实线表示，而在缺陷情况下施加到选择的字线的电压由虚线表示。首先，以下将描述在正常情况下执行的编程操作。

在时间t1处，编程通过电压Vpass可以被施加到选择的字线。此处，编程通过电压Vpass也可以被施加到未选择的字线。此后，在时间t2处，编程电压VP可以被施加到选择的字线。此处，未选择的字线的电压可以被保持在编程通过电压Vpass处。直到时间t3，施加到选择的字线的编程电压VP可以被保持。因此，在从时间t2到时间t3的时段期间，在与选择的字线耦合的存储器单元之中，与向其施加编程允许电压的位线耦合的存储器单元的阈值电压可以增加。在从时间t2到时间t3的时段期间，在与选择的字线耦合的存储器单元之中，与向其施加编程禁止电压的位线耦合的存储器单元的阈值电压可以不增加。

在时间t3处，选择的字线的电压开始减小。进一步地，在时间t4处，选择的字线的电压的减小可以结束。因此，一个编程循环的编程阶段完成。即，如图10所示，从时间t1到时间t4的时段可以对应于图6所示的编程阶段。

此后，在时间t5处，验证阶段被启动。因此，在时间t5处，选择的字线的电压可以减小到第一验证电压VR1。在从时间t5到时间t6的时段期间，验证操作可以对要被编程到第一编程状态P1的存储器单元执行。此后，在时间t6处，选择的字线的电压可以增加到第二验证电压VR2。在从时间t6到时间t7的时段期间，验证操作可以对要被编程到第二编程状态P2的存储器单元执行。此后，选择的字线的电压在时间t7处开始增大，并且可以在时间t8处增加到参考电压，例如，接地电压(0V)。因此，在时间t8处，验证阶段终止。

在图10中，图示了其中在一个编程循环中仅通过第一和第二验证电压VR1和VR2来分别执行与第一编程状态P1和第二编程状态P2对应的验证操作的实施例。然而，随着编程循环重复，要在验证阶段中被执行的验证操作的目标可能变化。当在特定编程循环中与第一编程状态P1相对应的验证操作已被完成时，在后续编程循环中可以不执行与第一编程状态P1相对应的验证操作。当达到所设置的编程循环时，与第三编程状态P3相对应的验证操作可以被重新执行。要在其中执行与相应编程状态相对应的验证操作的编程循环可以被设置。这将在后面参考图14A和图14B来详细描述。

如图10中实线所示，在正常情况下，选择的字线的电压快速变化，并且因此编程操作可以被期望地执行。然而，在缺陷的情况下，字线的电阻增加，并且因此编程操作可能无法被期望地执行。即，当选择的字线的电阻由于选择的字线的电阻缺陷而增加时，如图10中虚线所示，选择的字线的电压的上升速度会降低。因此，选择的存储器单元的阈值电压的上升速度可能降低，并且因此编程循环的重复次数可能增加。这可能是降低整体编程速度的原因。

此外，在作为与负验证电压相对应的较低状态的第一编程状态P1中，稳定字线的电压所需的时间不足，并且因此实际施加的验证电压的电平可能增加。可以看出，在图10的时间t5到时间t6的时段期间，缺陷情况下实际施加的验证电压大于正常情况下的验证电压。这指示基于第一验证电压VR1对已正常完成编程操作的存储器单元的验证被确定为已失败。因此，编程循环的总重复次数可能增加。在典型情况下，当对要被编程到最高编程状态(即，TLC情况下的第七编程状态P7)的存储器单元的编程已完成时，可以确定整个编程操作已通过。

因此，基于第七编程状态P7，编程操作被识别为已通过，但是由于增加第一验证电压VR1的影响，与第一编程状态P1相对应的存储器单元的阈值电压也可能增加，从而导致后续读取操作中的读取失败。

根据本公开的实施例的半导体存储器设备100和操作半导体存储器设备100的方法，在编程操作期间，控制逻辑140可以对在每个编程循环中执行的验证操作的数目进行计数，并且可以将所计数的数目与所设置的最大验证操作数目进行比较。当每个编程循环中的验证操作数目大于最大验证操作数目时，控制逻辑140可以确定编程操作已失败。相反，当编程循环中的验证操作的数目小于或等于最大验证操作数目时，控制逻辑140可以控制外围电路使得过程进行到后续的编程循环。因此，可以预期地检测到其中由于选择的字线中的缺陷而导致编程失败的情况，该情况可能导致阈值电压的增加高于预期值。

图11是图示了根据本公开的一个实施例的图1中图示的控制逻辑140的示图。

参考图11，控制逻辑140可以包括验证操作计数器141、最大验证操作数目存储装置143和过度验证操作检测器145。验证操作计数器141可以对在每个编程循环中执行的验证操作的数目N

图12是图示了根据本公开的一个实施例的操作半导体存储器设备的方法的流程图。

参考图12，通过根据本公开的实施例的操作半导体存储器设备的方法，与选择的字线耦合的存储器单元可以被编程。

在操作S110处，编程电压VP可以被施加到选择的字线。因此，在与选择的字线耦合的存储器单元之中，与向其施加编程允许电压的位线耦合的存储器单元的阈值电压可能增加。即，操作S110可以对应于在图10所示的从时间t1到时间t4的时段期间执行的编程阶段。

在操作S120处，验证操作计数器141的值可以被初始化。这对应于对在先前编程循环中计数的值进行初始化以对在每个编程循环中执行的验证操作的数目进行计数的操作。在一个实施例中，操作S120可以在操作S110之前执行。在其他实施例中，在操作S140已被执行之后，操作S120可以被执行。

在操作S130处，与编程状态相对应的验证操作可以被执行，并且在当前编程循环中执行的验证操作的数目N

在操作S140处，可以确定在当前编程循环中执行的验证操作的数目N

如果在操作S140处确定在当前编程循环中执行的验证操作的数目N

当在操作S150处确定与所有编程状态P1至P7相对应的验证操作尚未通过时，过程进行到操作S160。

在操作S160处，确定当前编程循环数目(即，当前编程循环计数)是否已达到最大编程循环数目(即，最大编程循环计数)。当当前编程循环计数已达到最大编程循环计数时，过程进行到操作S170，在操作S170中确定编程操作已失败。

当在操作S160处确定当前编程循环计数未达到最大编程循环计数时，需要执行后续编程循环。因此，过程返回到操作S110，在操作S110中执行后续编程循环。此处，编程循环的数目(编程循环计数)可以增加1。参考图12，可以看出，操作S110至S160可以构成单个编程循环。

如图12所示，根据本公开的一个实施例的操作半导体存储器设备的方法可以包括：将在编程循环之中的当前编程循环中执行的验证操作的数目N

图13A和图13B是图示了根据本公开的一个实施例的操作半导体存储器设备的方法的示图。在图13A中，图示了在第i编程循环(i

参考图13A，在第i编程循环(i

参考图13B，在第i编程循环(i

图14A和图14B是图示了根据本公开的一个实施例的操作半导体存储器设备的方法的示图。

参考图14A，图示了一个实施例，在该实施例中，与第一编程状态P1相对应的验证操作在第一编程循环中开始，与第二编程状态P2相对应的验证操作在第二编程循环中开始，与第三编程状态P3相对应的验证操作在第三编程循环中开始，与第四编程状态P4相对应的验证操作在第六编程循环中开始，并且与第五编程状态P5相对应的验证操作在第八编程循环中开始。

因此，可以看出，在第一编程循环中，第一编程电压VP1和第一验证电压VR1被施加到选择的字线。在第二编程循环中，第二编程电压VP2、第一验证电压VR1和第二验证电压VR2被施加到选择的字线。在第三编程循环中，第三编程电压VP3、第一验证电压VR1、第二验证电压VR2和第三验证电压VR3被施加到选择的字线。

在图14A中，在第三编程循环中，针对第一编程状态P1的验证已通过。因此，从第四编程循环开始，第一验证电压VR1不被施加到选择的字线。

这样，在图14A所示的示例中，在每个编程循环中执行的验证操作的数目不超过3。因此，可以看出后续的编程循环被连续执行。

参考图14B，类似于图14A的示例，图示了一个实施例，在该实施例中，与第一编程状态P1相对应的验证操作在第一编程循环中开始，与第二编程状态P2相对应的验证操作在第二编程循环中开始，与第三编程状态P3相对应的验证操作在第三编程循环中开始，与第四编程状态P4相对应的验证操作在第六编程循环中开始，并且与第五编程状态P5相对应的验证操作在第八编程循环中开始。

因此，可以看出，在第一编程循环中，第一编程电压VP1和第一验证电压VR1被施加到选择的字线。在第二编程循环中，第二编程电压VP2、第一验证电压VR1和第二验证电压VR2被施加到选择的字线。在第三编程循环中，第三编程电压VP3、第一验证电压VR1、第二验证电压VR2和第三验证电压VR3被施加到选择的字线。

可以看出，与图14A不同，根据图14B中的图示，在第三编程循环中，针对第一编程状态P1的验证尚未通过。因此，即使在第四编程循环中，第一验证电压VR1也被施加到选择的字线。因此，即使在第四编程循环中，针对第一编程状态P1的验证也尚未通过，并且因此即使在第五编程循环中，第一验证电压VR1也被施加到选择的字线。此外，即使在第五编程循环中，针对第一编程状态P1的验证也尚未通过，因此即使在第六编程循环中，第一验证电压VR1也被施加到选择的字线。

此外，可以看出，与图14A不同，根据图14B中的图示，在第五编程循环中，针对第二编程状态P2的验证尚未通过。因此，即使在第六编程循环中，第二验证电压VR2也被施加到选择的字线。

因此，在第六编程循环中，第一至第四验证电压VR1至VR4被施加到选择的字线。即，在第六编程循环中执行的验证操作的数目N

图15是图示了根据本公开的一个实施例的包括图1的半导体存储器设备的存储器系统的框图。

参考图15，存储器系统1000可以包括半导体存储器设备100和控制器1100。半导体存储器设备100可以是参考图1描述的半导体存储器设备。在下文中，将省略重复的描述。

控制器1100被耦合到主机Host和半导体存储器设备100。控制器1100可以响应于来自主机Host的请求而访问半导体存储器设备100。例如，控制器1100可以控制半导体存储器设备100的读取、写入、擦除和后台操作。控制器1100可以提供半导体存储器设备100和主机Host之间的接口。控制器1100可以运行指令，例如用于控制半导体存储器设备100的固件。

控制器1100包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110被用作以下中的至少一者：处理器1120的工作存储器、半导体存储器设备100和主机Host之间的高速缓存存储器以及半导体存储器设备100和主机Host之间的缓冲存储器。处理器1120可以控制控制器1100的整体操作。附加地，控制器1100可以在写入操作期间临时存储从主机Host提供的编程数据。

主机接口1130包括用于在主机Host和控制器1100之间执行数据交换的协议。在一个实施例中，控制器1100可以通过各种通信标准或接口中的至少一者来与主机Host通信，各种通信标准或接口诸如是通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议和私有协议。

存储器接口1140与半导体存储器设备100对接。例如，存储器接口可以包括NAND接口或NOR接口。

错误校正块1150可以使用错误校正码(ECC)来检测和校正从半导体存储器设备100接收的数据中的错误。处理器1120可以基于错误校正块1150的错误检测结果来调整读取电压，并且可以控制半导体存储器设备100来执行重新读取。在一个实施例中，错误校正块可以被提供作为控制器1100的元件。

控制器1100和半导体存储器设备100可以被集成到单个半导体设备中。在一个实施例中，控制器1100和半导体存储器设备100可以被集成到单个半导体设备中以形成存储器卡。例如，控制器1100和半导体存储器设备100可以被集成到单个半导体设备中以形成存储器卡，诸如个人计算机存储器卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、存储器棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)。

控制器1100和半导体存储器设备100可以被集成到单个半导体设备中以形成固态驱动装置(SSD)。SSD包括被配置为将数据存储在半导体存储器中的存储设备。当存储器系统1000被用作SSD时，与存储器系统1000耦合的主机Host的操作速度可以被显著提高。

在一个实施例中，存储器系统1000可以被提供为电子设备中的各种元件之一，电子设备诸如是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航设备、黑匣子、数码相机、三维(3D)电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器、能够在无线环境中发射/接收信息的设备、用于形成家庭网络的各种电子设备之一、用于形成计算机网络的各种电子设备之一、用于形成远程信息处理网络的各种电子设备之一、射频识别(RFID)设备或者用于形成计算系统的各种元件之一。

在一个实施例中，半导体存储器设备100或存储器系统1000可以被安装在各种类型的封装中。例如，半导体存储器设备100或存储器系统1000可以被封装和安装在诸如叠层封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、Waffle封装式管芯、晶片形式管芯、板载芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄小外形(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制作封装(WFP)或者晶片级处理堆叠封装(WSP)的类型中。

图16是图示了根据本公开的一个实施例的图15的存储器系统的应用示例的框图。

参考图16，存储器系统2000可以包括半导体存储器设备2100和控制器2200。半导体存储器设备2100可以包括多个半导体存储器芯片。半导体存储器芯片被划分为多个组。

在图16中，图示了多个组通过第一至第k通道CH1至CHk而与控制器2200通信。每个半导体存储器芯片可以以与参考图1描述的半导体存储器设备100相同的方式来配置和操作。

每个组可以通过一个公共通道来与控制器2200通信。控制器2200可以具有与参考图15描述的控制器1100相同的配置，并且可以通过多个通道CH1至CHk来控制半导体存储器设备2100的多个存储器芯片。

图17是图示了根据本公开的一个实施例的包括参考图16描述的存储器系统的计算系统的框图。

计算系统3000包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。

存储器系统2000通过系统总线3500而被电耦合到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或者由CPU 3100处理的数据可以被存储在存储器系统2000中。

在图17中，半导体存储器设备2100被图示为通过控制器2200而被耦合到系统总线3500。然而，半导体存储器设备2100可以被直接耦合到系统总线3500。此处，控制器2200的功能可以由CPU 3100和RAM 3200来执行。

在图17中，参考图16描述的存储器系统2000被图示为被提供。然而，存储器系统2000可以利用参考图15描述的存储器系统1000来替换。在一个实施例中，计算系统3000可以包括参考图15和图16描述的存储器系统1000和2000两者。

本公开可以提供可以增强编程操作的可靠性的半导体存储器设备，以及操作半导体存储器设备的方法。

此外，已在附图和说明书中描述了本公开的实施例。虽然本文中使用了特定术语，但它们仅用于描述本公开的实施例。因此，本公开不限于上述实施例并且在本公开的精神和范围内可以存在许多变化。实施例可以被组合来形成附加的实施例。

此外，本说明书和附图中所公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。因此，本公开所属领域的普通技术人员将能够容易地理解基于本公开的技术范围和所附权利要求的各种修改是可能的。