存储器设备、存储器控制器以及存储设备

技术领域

本发明构思的实施例涉及存储器设备、存储器控制器和存储设备，更具体而言，涉及包括占空比校正电路的存储器设备、包括占空比感测电路的存储器控制器和包括存储器设备的存储设备。

背景技术

非易失性存储器(NVM)是一种可以在甚至没电的情况下保持所存储信息的存储器。电子设备可以包括非易失性存储器设备和可以控制非易失性存储器的控制器。非易失性存储器设备可以在与高速存储器设备相比相对较低的频率下与控制器通信，该高速存储器设备例如是动态随机存取存储器(DRAM)设备或静态随机存取存储器(SRAM)设备。

发明内容

本发明构思的实施例提供了可以减少占空比校正电路(DCC)训练时间并减小由于存储器芯片变化和通道变化导致的占空比劣化的存储器设备、存储器控制器和存储设备。

根据本发明构思的实施例，存储设备包括多个存储器芯片和芯片。该多个存储器芯片包括被配置成基于第一时钟信号产生第一信号并输出第一信号的第一存储器芯片，以及被配置成基于第二时钟信号产生第二信号并输出第二信号的第二存储器芯片。该芯片被配置成接收第一信号并基于第一信号的占空比产生并输出第一比较信号，并且接收第二信号并基于第二信号的占空比生比并输出第二比较信号。第一存储器芯片还被配置成接收第一比较信号并且基于第一比较信号通过调节第一时钟信号的占空比来产生第一经校正信号，而第二存储器芯片还被配置成接收第二比较信号并且基于第二比较信号通过调节第二时钟信号的占空比来产生第二经校正信号。

根据本发明构思的实施例，一种存储器设备包括时钟引脚、多个存储器芯片和共同连接到多个存储器芯片的多个输入/输出引脚。时钟引脚被配置成从存储器设备外部接收时钟信号。多个存储器芯片被配置成对基于时钟信号产生的多个内部时钟信号执行占空比校正操作。多个存储器芯片还被配置成并行地并且在训练时段期间执行占空比校正操作。多个输入/输出引脚共同包括第一引脚、第二引脚、第三引脚和第四引脚。多个存储器芯片包括第一存储器芯片和第二存储器芯片。第一存储器芯片被配置成基于从第二引脚接收的第一比较信号，通过调节多个内部时钟信号的第一内部时钟信号的占空比来产生第一信号，并且通过第一引脚输出第一信号。第二存储器芯片被配置成基于从第四引脚接收的第二比较信号，通过调节多个内部时钟信号的第二内部时钟信号的占空比来产生第二信号，并且通过第三引脚输出第二信号。

根据本发明构思的实施例，一种存储器控制器包括被配置成输出时钟信号的时钟引脚、共同连接到包括第一存储器芯片和第二存储器芯片的多个存储器芯片的多个输入/输出引脚，以及多个占空比感测电路。该多个输入/输出引脚包括第一引脚、第二引脚、第三引脚和第四引脚。该多个占空比感测电路的每个占空比感测电路分别对应于该多个存储器芯片的存储器芯片。多个占空比感测电路包括第一占空比感测电路和第二占空比感测电路。第一占空比感测电路被配置成通过第一引脚从第一存储器芯片接收第一信号，并且通过第二引脚基于第一信号的占空比向第一存储器芯片提供第一比较信号。第二占空比感测电路被配置成通过第三引脚从第二存储器芯片接收第二信号，并且通过第四引脚根据第二信号的占空比向第二存储器芯片提供第二比较信号。

附图说明

通过参考附图详细描述本发明构思的详细实施例，本发明构思的以上和其他特征将变得更加明显，其中：

图1是根据本发明构思的实施例的存储设备的示意性框图；

图2是根据本发明构思的实施例的图1的存储器设备的图示；

图3是根据本发明构思的实施例的存储设备的框图；

图4是根据图3的存储设备中执行的占空比校正操作的信号的时序图；

图5是根据比较示例的占空比校正序列和根据本发明构思的实施例的占空比校正序列的时序图；

图6是根据本发明构思的实施例的图3的存储设备的详细框图；

图7是根据本发明构思的实施例的控制器的框图；

图8是根据本发明构思的实施例的存储器芯片的框图；

图9是根据本发明构思的实施例的占空比调节电路的电路图；

图10是根据本发明构思的实施例的图6的存储设备的详细框图；

图11是根据本发明构思的实施例的控制器和第一和第二存储器芯片的操作的流程图；

图12是根据本发明构思的实施例的存储设备的示意性框图；

图13是根据本发明构思的实施例的存储设备的示意性框图；

图14是根据本发明构思的实施例的存储器系统的框图；以及

图15是可以实现于根据本发明构思的实施例的存储器设备中的键合VNAND(B-VNAND)结构的截面图。

具体实施方式

在下文中将参考附图更完整地描述本发明构思的实施例。在所有附图中类似附图标记可以指示类似元件。

如本文所用，单数形式“一”、“一个”和“该”旨在同样包括复数形式，除非上下文另外明确指出。

将理解的是，虽然术语“第一”、“第二”等可能在本文中被用来描述各种元件、部件、区域、层和/或区段，但是这些元件、部件、区域、层和/或区段不应当被这些术语限定。这些术语只是用来将一个元件、组件、区域、层或区段与另一元件、组件、区域、层或区段区分开。于是，下文论述的第一元件、部件、区域、层或区段可以被称为第二元件、部件、区域、层或区段而不脱离实施例的教导。

图1是根据本发明构思的实施例的存储设备SD的示意性框图。

参考图1，存储设备SD可以包括存储器设备10和芯片50。存储器设备10可以是包括多个存储器芯片100的非易失性存储器设备。存储器芯片100中的每一个可以包括多个占空比校正电路(DCC)120中的DCC，并且芯片50可以包括多个占空比感测电路200，分别对应于存储器芯片100。在实施例中，芯片50可以对应于存储器控制器芯片或控制器芯片。在实施例中，芯片50可以对应于存储器设备10和存储器控制器之间的缓冲器芯片。在实施例中，芯片50可以对应于单独的感测芯片。

由于存储器设备10包括多个存储器芯片100，所以可以将存储器设备10称为“多芯片存储器”。例如，多个存储器芯片100中的每一个存储器芯片可以包括双裸片封装(DDP)、四裸片封装(QDP)或八裸片封装(ODP)。然而，多个存储器芯片100可以替代地或附加地对应于多个存储器裸片，并且存储器设备10可以相应地被称为“多裸片封装”。

在实施例中，多个存储器芯片100中的每一个存储器芯片可以包括非易失性存储器芯片。例如，多个存储器芯片100中的每一个存储器芯片可以包括NAND闪存芯片。例如，多个存储器芯片100可以包括垂直NAND(VNAND)闪存芯片。VNAND闪存芯片可以包括多个垂直堆叠于衬底上的字线以及多个单元串，单元串分别包括多个分别连接到字线的存储器单元。然而，多个存储器芯片100可以替代地或附加地包括电阻式存储器芯片，例如电阻式RAM(ReRAM)芯片、相变RAM(PRAM)芯片或磁RAM(MRAM)芯片。

存储器设备10和芯片50可以通过多条信号线通信，信号线包括时钟信号线、多条输入/输出信号线和数据选通信号线。例如，存储器设备10和芯片50可以实施和/或遵守诸如Toggle或ONFI的标准协议。芯片50可以通过时钟信号线向存储器设备10传输时钟信号CLK。在实施例中，时钟信号CLK可以在特定间隔中以特定频率切换，相应地，存储设备SD可以是异步系统。

例如，时钟信号CLK可以以对应于数据输入/输出速度的频率切换。芯片50可以通过输入/输出信号线向存储器设备10传输命令和地址，并且通过输入/输出信号线在芯片50和存储器设备10之间传输数据DQ。此外，可以通过数据选通信号线在芯片50和存储器设备10之间传输数据选通信号DQS。通过其发送或接收时钟信号CLK、数据DQ和数据选通信号DQS的信号线可以形成通道。

存储器设备10可以包括连接到时钟信号线的时钟引脚P1、分别连接到多条输入/输出信号线的多个输入/输出引脚P2，以及连接到数据选通信号线的数据选通引脚P3。多个存储器芯片100可以共同连接到时钟引脚P1、多个输入/输出引脚P2和数据选通引脚P3中的每一个。芯片50可以包括时钟引脚P1′、多个输入/输出引脚P2′和数据选通引脚P3′，它们分别连接到时钟信号线和时钟引脚P1、多条输入/输出信号线和多个输入/输出引脚P2以及数据选通信号线和数据选通引脚P3。例如，多个输入/输出引脚P2可以包括八个输入/输出引脚，但本公开未必限于此。

在存储器设备10的读取操作期间，存储器设备10可以从芯片50接收时钟信号CLK(例如，读取使能信号nRE)，并且可以作为响应产生并输出数据选通信号DQS和数据DQ。在双倍数据速率(DDR)模式中，数据DQ的输出可以与数据选通信号DQS的上升沿和下降沿同步，因此存储器设备10可以顺序输出数据DQ。于是，被顺序输出的第一和第二数据的数据窗口可以对应于数据选通信号DQS的逻辑高时段和逻辑低时段。由于可以基于时钟信号CLK产生数据选通信号DQS，所以可以基于时钟信号CLK的逻辑高时段和逻辑低时段的比例来确定第一和第二数据的数据窗口。

在比较示例中，在时钟信号的逻辑高时段和逻辑低时段彼此不同时，时钟信号中可能存在“占空比失配”。换言之，逻辑高时段和逻辑低时段之间的比率(即，占空比比率)不是1：1可以指示占空比失配。在时钟信号包括占空比失配时，对应于时钟信号的数据的第一和第二数据可以包括彼此不同的数据窗口，并且第一和第二数据的有效数据窗口可以减小。结果，存储器设备的读取操作性能可能劣化。因此，有机会通过对时钟信号执行占空比校正操作来消除时钟信号的占空比失配并保证有效的数据窗口。

与比较示例相反，在实施例中，多个存储器芯片100中的每一个存储器芯片可以包括多个DCC 120中的DCC，并且芯片50可以包括分别对应于存储器芯片100的多个占空比感测电路200。多个占空比感测电路200的每个占空比感测电路可以基于从多个存储器芯片100的对应存储器芯片接收的信号的占空比来产生比较信号，并且多个存储器芯片100中的每一个存储器芯片的DCC 120可以基于比较信号来校正内部时钟信号的占空比。因此，多个存储器芯片100中的每一个存储器芯片的DCC 120和多个占空比感测电路200的每个对应的占空比感测电路可以形成占空比校正回路(即，DCC回路)。

在比较示例中，实现为异步系统的存储器设备可以没有始终切换的频率，因此存储器设备的数据校正电路可以仅在施加时钟信号的时段中执行占空比校正操作。例如，存储器设备可以通过使用读取使能信号作为时钟信号来执行占空比校正操作。当在存储器设备10的读取操作的读取时段期间在读出时段(在期间输出读取的数据)中执行占空比校正操作时，可以通过占空比校正操作针对每个时钟周期改变时钟占空比，从而可以减小读取数据的有效数据窗口。

与比较示例相比，在实施例中，多个DCC 120可以在专用时段中而非读出时段中执行占空比校正操作。在下文中，这一专用时段可以称为“DCC训练时段”，并且在DCC训练时段期间由多个DCC 120执行的操作可以称为“DCC训练”。在实施例中，DCC训练时段可以包括预定数量的时钟周期。在DCC训练时段期间，时钟信号CLK(例如，读取使能信号nRE)可以以预设频率切换。

在实施例中，可以在读取时段的读出时段之前的读取延迟时段中执行DCC训练。在实施例中，可以在向存储设备SD施加电源的上电时段中执行DCC训练。在多个DCC 120的DCC顺序地执行DCC训练时，DCC训练时段变得相当长。当存储器设备10中包括的多个存储器芯片100的存储器芯片数量为m，并且多个存储器芯片100中的每一个存储器芯片的DCC训练时段为A时，存储器设备10的总DCC训练时段对应于m×A(即，m和A的积)。

在比较示例中，随着存储器设备中包括的存储器芯片数量增加，总DCC训练时段可能变得更长，从而存储器设备的性能可能劣化。然而，与比较示例相比，在实施例中，即使在存储器设备10中包括的多个存储器芯片100的存储器芯片的数量增加时，多个DCC 120也可以通过并行执行DCC训练而保持恒定的总DCC训练时段，因此，可以减轻存储器设备10的性能劣化。

在比较示例中，存储器设备的每个存储器芯片还可以包括输出驱动器或传输驱动器，并且可以通过输出驱动器输出存储器芯片中的每一个的DCC中的经占空比校正的信号。在这种状态中，可能由于存储器芯片的变化(例如，存储器芯片变化或存储器裸片变化)而产生输出驱动器的电阻失配，因此，在通过输出驱动器输出经占空比校正的信号的过程中可能再次产生占空比失配。此外，在通过通道传输从输出驱动器输出的信号的过程中，可能产生占空比劣化。因此，尽管经占空比校正的信号的占空比在DCC中可能为50％，但由于存储器裸片变化和通道变化，从控制器的输入缓冲器接收的信号的占空比可能劣化到大约45％到55％。

然而，与比较示例相比，在实施例中，芯片50的多个占空比感测电路200可以对从控制器中包括的输入缓冲器接收的信号执行占空比感测操作，并且由于上述存储器裸片变化和通道变化造成的占空比劣化可以得到校正。详细地，多个占空比感测电路200的每个占空比感测电路可以感测输入信号的占空比并基于所得结果向多个DCC 120提供比较信号。因此，由于多个DCC 120的每个DCC可以基于比较信号对时钟信号CLK执行占空比校正操作，所以可以校正由于存储器裸片变化和通道变化造成的占空比劣化。因此，多个DCC 120的每个DCC的输出信号的占空比可能不是50％，并且存储器设备10从芯片50的输入缓冲器接收的信号的占空比(即，输入到占空比感测电路200的信号)可以被校正为50％。

在一些实施例中，存储设备SD可以是电子设备中包括的内部存储器。例如，存储设备SD可以包括固态驱动器(SSD)、嵌入式通用闪存(UFS)存储器设备或嵌入式多媒体卡(eMMC)。在一些实施例中，存储设备SD可以是可以从电子设备拆卸的外部存储器。例如，存储设备SD可以包括UFS存储器卡、紧凑闪存(CF)、安全数字卡(SD)、微型安全数字卡(微型SD)、迷你安全数字卡(mini-SD)、外部数字卡(xD)或存储器棒。

图2是根据本发明构思的实施例的图1的存储器设备10的图示。

参考图2，存储器设备10可以包括衬底SUB和第一到第n存储器芯片100a到100n，其中，n是正整数。第一到第n存储器芯片100a到100n可以垂直堆叠于衬底SUB上。多个输入/输出引脚Pn可以布置于衬底SUB上，并且第一到第n存储器芯片100a到100n的输入/输出节点ND可以分别连接到多个输入/输出引脚Pn的输入/输出引脚。例如，输入/输出引脚Pn和输入/输出节点ND可以通过引线键合彼此连接。在输入/输出引脚Pn和输入/输出节点ND通过引线键合而连接的实施例中，第一到第n存储器芯片100a到100n可以在水平方向上以阶梯倾斜的方式堆叠，其中，上方存储器芯片的一部分不与上方存储器芯片之下叠堆的下方存储器芯片重叠。

图3是根据本发明构思的实施例的存储设备SD1的框图。

参考图3，存储设备SD1可以包括存储器设备10和控制器20，并且存储器设备10可以包括第一和第二存储器芯片100a和100b。在实施例中，存储器设备10中包括的多个存储器芯片的存储器芯片数量可以替代地或附加地为三个或更多个。存储器设备10可以包括多个输入/输出引脚，包括时钟引脚P1和第一到第四引脚P2a到P2d。第一和第二存储器芯片100a和100b可以共同连接到时钟引脚P1和第一到第四引脚P2a到P2d中的每一个。控制器20可以包括时钟引脚P1′以及第一到第四引脚P2a′到P2d′，并且时钟引脚P1′以及第一到第四引脚P2a′到P2d′可以分别连接到存储器设备10的时钟引脚P1以及第一到第四引脚P2a到P2d。控制器20可以对应于存储器控制器。例如，存储器设备10和控制器20可以实施和/或遵守诸如Toggle或ONFI的标准协议。

第一存储器芯片100a可以包括第一中继器110a和第一DCC 120a，并且第二存储器芯片100b可以包括第二中继器110b和第二DCC 120b。控制器20可以包括多个占空比感测电路，包括对应于第一存储器芯片100a的第一占空比感测电路210和对应于第二存储器芯片100b的第二占空比感测电路220。例如，在DCC训练时段中，第一和第二引脚P2a和P2b可以被分配给第一存储器芯片100a，并且第三和第四引脚P2c和P2d可以被分配给第二存储器芯片100b。因此，在DCC训练时段中，在第一存储器芯片100a中，可以禁用分别连接到第三和第四引脚P2c和P2d的输入缓冲器和输出驱动器，并且在第二存储器芯片100b中，可以禁用分别连接到第一和第二引脚P2a和P2b的输入缓冲器和输出驱动器。

第一DCC 120a可以连接到第一和第二引脚P2a和P2b，第一感测电路210可以连接到第一和第二引脚P2a′和P2b′，以及第一DCC 120a和第一占空比感测电路210可以形成第一DCC回路DCC1。因此，第一占空比感测电路210可以感测从第一存储器芯片100a接收的第一信号的占空比并产生第一比较信号，并且第一DCC 120a可以基于第一比较信号对时钟信号CLK执行第一占空比校正操作，并产生第一经校正时钟信号。

此外，第二DCC 120b可以连接到第三和第四引脚P2c和P2d，第二占空比感测电路220可以连接到第三和第四引脚P2c′和P2d′，并且第二DCC 120b和第二占空比感测电路220可以形成第二DCC回路DCC2。因此，第二占空比感测电路220可以感测从第二存储器芯片100b接收的第二信号的占空比并产生第二比较信号，并且第二DCC 120b可以基于第二比较信号对时钟信号CLK执行第二占空比校正操作并产生第二校正时钟信号。

图4是根据图3的存储设备SD1中执行的占空比校正操作的信号的时序图。

在比较示例中，异步系统中包括的存储器设备可能不具有始终切换的频率，因此存储器设备中的DCC可以仅在施加时钟信号的时段中执行占空比校正操作。然而，与比较示例相反，在图3和图4所示的实施例中，存储器设备10可以通过使用读取使能信号nRE作为时钟信号CLK来执行占空比校正操作。在实施例中，第一和第二DCC 120a和120b可以在DCC训练时段DCC_PD中执行占空比校正操作。

在DCC训练时段DCC_PD中，第一存储器芯片100a可以向第一引脚P2a提供第一信号SIG1，并且第二存储器芯片100b可以向第三引脚P2c提供第二信号SIG2。第一和第二信号SIG1和SIG2中的每一个的占空比可能不是50％。

第一占空比感测电路210可以感测第一信号SIG1的占空比并产生第一比较信号，并且第一DCC 120a可以基于第一比较信号对读取使能信号nRE执行占空比校正操作并校正第一信号SIG1的占空比以接近50％。同样，第二占空比感测电路220可以感测第二信号SIG2的占空比并产生第二比较信号，并且第二DCC 120b可以基于第二比较信号对读取使能信号nRE执行占空比校正操作并校正第二信号SIG2以接近50％。

图5是根据比较示例的占空比校正序列51和根据本发明构思的实施例的占空比校正序列52的时序图。

共同参考图3和图5，根据比较示例，控制器可以对多个存储器芯片顺序地并分别执行DCC训练。例如，占空比校正序列51可以包括第一芯片使能时段511以及用于对第一存储器芯片执行DCC训练的第一DCC训练时段512。在第一芯片使能时段511中，控制器可以向存储器设备传输芯片使能命令CER CMD和地址ADDR(例如，00h)。

在第一DCC训练时段512中，控制器可以向存储器设备传输DCC训练命令DCC CMD和地址ADDR，然后控制器可以在预设的读取使能信号nRE的切换时段期间对从第一存储器芯片接收的信号执行占空比校正操作。在控制器对多个存储器芯片顺序地执行DCC操作时，占空比校正序列51还可以包括第二芯片使能时段513以及用于对第二存储器芯片执行DCC训练的第二DCC训练时段514。因此，可以基于存储器设备中包括的存储器芯片的数量进一步增加总DCC训练时段。

然而，与比较示例相比，根据本发明构思的实施例，存储器设备10中包括的第一和第二存储器芯片100a和100b可以并行执行DCC训练。因此，占空比校正序列52可以包括芯片使能时段521和DCC训练时段522，DCC训练时段用于对包括第一和第二存储器芯片100a和100b的多个存储器芯片执行DCC训练。在芯片使能时段521中，控制器20可以通过向存储器设备10传输芯片使能命令CER CMD和地址ADDR(例如，80h)来选择多个存储器芯片。

DCC训练时段522可以包括第一时段522a、第二时段522b和第三时段522c。在第一时段522a中，控制器20可以向存储器设备10传输DCC训练命令DCC CMD，并且在第二时段522b中，控制器20可以向存储器设备10传输地址ADDR。第三时段522c可以对应于预设读取使能信号nRE的切换时段，并且在第三时段522c中，多个存储器芯片的每个存储器芯片和多个占空比感测电路的对应占空比感测电路可以对读取使能信号nRE执行占空比校正操作。详细地，在第三时段522c中，第一存储器芯片100a和第一占空比感测电路210可以通过第一DCC回路DCC1对读取使能信号nRE执行第一占空比校正操作，并且第二存储器芯片100b和第二占空比感测电路220可以通过第二DCC回路DCC2对读取使能信号nRE执行第二占空比校正操作。因此，第一和第二占空比校正操作可以基本同时执行。

图6是根据本发明构思的实施例的图3的存储设备SD1的详细框图。

参考图6，第一存储器芯片100a可以包括第一中继器110a和第一DCC120a，并且第一DCC 120a可以包括第一占空比调节(DCA)电路121a和第一升序/降序计数器122a。第一占空比感测电路210可以包括第一电荷泵211和第一比较器212。第一DCA电路121a、第一电荷泵211、第一比较器212和第一升序/降序计数器122a可以形成第一DCC回路DCC1。同样，第二存储器芯片100b可以包括第二中继器110b和第二DCC 120b，并且第二DCC 120b可以包括第二DCA电路121b和第二升序/降序计数器122b。第二占空比感测电路220可以包括第二电荷泵221和第二比较器222。第二DCA电路121b、第二电荷泵221、第二比较器222和第二升序/降序计数器122b可以形成第二DCC回路DCC2。在下文中，将详细描述第一DCC回路DCC1的操作，并且第一DCC回路DCC1的操作的描述还可以描述第二DCC回路DCC2的操作。

第一DCA电路121a可以基于时钟信号CLK中包括的第一内部时钟信号CLK1i产生第一信号SIG1，并且可以通过第一引脚P2a输出第一信号SIG1。第一电荷泵211可以通过第一引脚P2a′接收第一信号SIG1，并且可以基于第一信号SIG1通过执行电荷泵浦操作来产生一对电荷泵信号。第一比较器212可以通过比较该对电荷泵信号来产生第一比较信号CP1，并且通过第二引脚P2b′来输出第一比较信号CP1。第一升序/降序计数器122a可以通过第二引脚P2b接收第一比较信号CP1，并基于第一比较信号CP1产生第一控制信号CS1。第一DCA电路121a可以基于第一控制信号CS1通过调节第一内部时钟信号CLK1i的占空比来产生具有经校正占空比的第一经校正信号，并且可以输出具有经校正占空比的第一经校正信号。

在一些实施例中，第一比较器212可以包括在第一存储器芯片100a的第一DCC120a中，和/或第二比较器222可以包括在第二存储器芯片100b的第二DCC 120b中。在一些实施例中，第一升序/降序计数器122a可以包括在第一占空比感测电路210中，和/或第二升序/降序计数器122b可以包括在第二占空比感测电路220中。因此，可以根据实施例自由地改变第一和第二占空比感测电路210和220和/或第一和第二DCC 120a和120b的详细配置。

图7是根据本发明构思的实施例的控制器20的框图。

参考图7，控制器20可以包括第一电荷泵211、第一比较器212、读取使能信号发生器230、第一和第二输出驱动器240和260、输入缓冲器250以及第一到第三焊盘201、202和203。第一焊盘201可以对应于图6的时钟引脚P1′，并且第二和第三焊盘202和203可以分别对应于图6的第一和第二引脚P2a′和P2b′。读取使能信号发生器230可以在DCC训练时段522中产生读取使能信号nRE(参考图5)，并且读取使能信号nRE可以通过第一输出驱动器240被提供到第一焊盘201。

输入缓冲器250可以通过第二焊盘202接收第一信号SIG1，并且可以作为响应从输入缓冲器250输出第一正信号SIG1_P和第一负信号SIG1_N。第一正信号SIG1_P和第一负信号SIG1_N可以具有基于第一信号SIG1的占空比，第一正信号SIG1_P可以具有对应于第一信号SIG1的正常相位，并且第一负信号SIG1_N可以具有与第一信号SIG1相位相反的相位。然而，本发明构思的实施例未必限于此，并且在一些实施例中，可以在输入缓冲器250和第一电荷泵211之间进一步提供中继器。中继器可以从输入缓冲器250接收第一信号SIG1，并且可以输出第一正信号SIG1_P和第一负信号SIG1_N。此外，在一些实施例中，中继器可以输出第一信号和对应于第一信号SIG1的参考信号。

第一电荷泵211可以分别基于第一正信号SIG1_P和第一负信号SIG1_N产生第一和第二电荷泵信号CPUMPP和CPUMPN。例如，第一电荷泵信号CPUMPP的幅度(例如，电压)可以在第一正信号SIG1_P的逻辑高时段中升高，并且可以在第一正信号SIG1_P的逻辑低时段中降低。同样，第二电荷泵信号CPUMPN的幅度(例如，电压)可以在第一负信号SIG1_N的逻辑高时段中升高，并且可以在第一负信号SIG1_N的逻辑低时段中降低。因此，在第一正信号SIG1_P和第一负信号SIG1_N中可能会产生占空比失配，从而第一正信号SIG1_P中的逻辑高时段可能相对长，并且第一负信号SIG1_N中的逻辑高时段可能相对短。在已经过去第一正信号SIG1_P和第一负信号SIG1_N的几个时钟周期之后，第一电荷泵信号CPUMPP的幅度可能增加，而第二电荷泵信号CPUMPN的幅度可能降低。

第一比较器212可以比较第一和第二电荷泵信号CPUMPP和CPUMPN，并且可以基于比较来产生第一比较信号CP1。例如，当第一电荷泵信号CPUMPP的幅度大于第二电荷泵信号CPUMPN的幅度时，第一比较器212可以产生为逻辑高的第一比较信号CP1，并且当第一电荷泵信号CPUMPP的幅度不大于第二电荷泵信号CPUMPN的幅度时，第一比较器212可以产生为逻辑低的第一比较信号CP1。从第一比较器212产生的第一比较信号CP1可以通过第二输出驱动器260被输出到第三焊盘203。

图8是根据本发明构思的实施例的存储器芯片100的框图。

参考图8，存储器芯片100j是多个存储器芯片100的存储器芯片，并且图6的第一和第二存储器芯片100a或100b可以被实现为存储器芯片100j。存储器芯片100j可以包括中继器110、DCA电路121、升序/降序计数器122、定时控制器123、复用器130、输出驱动器145、输入缓冲器150，以及第一到第三焊盘101、102和103。第一焊盘101可以对应于图6的时钟引脚P1，并且第二和第三焊盘102和103可以对应于图6的第一和第二引脚P2a和P2b。

中继器110可以通过第一焊盘101从控制器20接收读取使能信号nRE，并且可以从接收的读取使能信号nRE产生内部读取使能信号nREi。当在读取使能信号nRE中产生占空比失配时，可能在内部读取使能信号nREi中产生占空比失配。当读取使能信号nRE中未产生占空比失配时，在通过中继器110时，内部读取使能信号nREi中可能产生占空比失配。

DCA电路121可以响应于内部读取使能信号nREi产生经校正的读取使能信号nREc(即，经校正的时钟信号)。复用器130可以接收第一和第二内部数据D1和D2，并且基于第一和第二内部数据D1和D2以及经校正的读取使能信号nREc产生第一信号SIG1。可以通过输出驱动器145向第二焊盘102输出所产生的第一信号SIG1。复用器130可以在经校正的读取使能信号nREc的逻辑高时段中输出第一内部数据D1，并且可以在经校正的读取使能信号nREc的逻辑低时段中输出第二内部数据D2，由此产生信号SIG。

在实施例中，存储器芯片100j可以包括随机数据发生器，并且第一和第二内部数据D1和D2可以由随机数据发生器产生。在实施例中，存储器芯片100j可以包括寄存器，并且第一和第二内部数据D1和D2可以是寄存器中存储的数据。例如，第一内部数据D1可以是逻辑1，并且第二内部数据D2可以是逻辑0。在实施例中，在DCC训练时段522中(参考图5)，可以将第一内部数据D1固定为逻辑1(例如，电源电压VDD)，并且可以将第二内部数据D2固定为逻辑0(例如，接地电压GND)。

输入缓冲器150可以通过第三焊盘103从控制器20接收比较信号CP，并且可以向升序/降序计数器122提供所接收的比较信号CP。升序/降序计数器122可以响应于比较信号CP产生控制信号CS。例如，可以将控制信号CS产生为4比特数字代码。当比较信号CP是逻辑高时，控制信号CS的值可以增加1，并且当比较信号CP是逻辑低时，控制信号CS的值可以减小1。

定时控制器123可以产生与内部读取使能信号nREi同步的多个定时控制信号。例如，定时控制器123可以通过产生并向升序/降序计数器122提供使能信号EN_CNT来启用升序/降序计数器122。此外，例如，定时控制器123可以通过产生激活信号ACT_CNT并向升序/降序计数器122提供激活信号ACT_CNT来激活升序/降序计数器122的计数操作，并且升序/降序计数器122可以响应于激活信号ACT_CNT产生控制信号CS。

图9是根据本发明构思的实施例的DCA电路121的电路图。

参考图9，DCA电路121可以包括第一多个PMOS晶体管PM11到PM14、第二多个PMOS晶体管PM21到PM25、第一多个NMOS晶体管NM11到NM14，以及第二多个NMOS晶体管NM21到NM25。第一多个PMOS晶体管PM11到PM14可以共同连接到电源电压端子VDD，第一多个NMOS晶体管NM11到NM14可以共同连接到接地电压端子VSS，并且第一多个PMOS晶体管PM11到PM14和第一多个NMOS晶体管NM11到NM14可以由控制信号CS驱动。第二多个PMOS晶体管PM21到PM25和第二多个NMOS晶体管NM21到NM25可以由内部读取使能信号nREi驱动。

例如，控制信号CS可以是4比特数字代码。例如，在控制信号CS的值增大1时，第一多个PMOS晶体管PM11到PM14中的一些可以截止，并且第一多个NMOS晶体管NM11到NM14中的一些可以导通。因此，与内部读取信号nREi相比，可以减小调节内部读取信号nREc的逻辑高时段。例如，在控制信号CS的值减小1时，第一多个PMOS晶体管PM11到PM14的中的一些可以导通，并且第一多个NMOS晶体管NM11到NM14中的一些可以截止。因此，与内部读取信号nREi相比，可以增加调节内部读取信号nREc的逻辑高时段。

图10是根据本发明构思的实施例的图6的存储设备SD1的详细框图。

共同参考图6到图10，第一存储器芯片100a的第一到第五焊盘101a到105a可以分别连接到第二存储器芯片100b的第六到第十焊盘101b到105b。例如，第一焊盘101a和101b可以共同连接到时钟引脚P1，并且可以从控制器20接收读取使能信号nRE。例如，第二焊盘102a和102b可以共同连接到第一引脚P2a，第三焊盘103a和103b可以共同连接到第二引脚P2b，第四焊盘104a和104b可以共同连接到第三引脚P2c，以及第五焊盘105a和105b可以共同连接到第四引脚P2d。

第一存储器芯片100a可以包括第一中继器110a、第一DCA电路121a、第一升序/降序计数器122a、第一复用器130a、第一到第四输入缓冲器140a、150a、160a和170a，以及第一到第四输出驱动器145a、155a、165a和175a。已经参考图8和图9描述的部件的冗余描述将被省略。第一输入缓冲器140a和第一输出驱动器145a可以连接到第二焊盘102a，第二输入缓冲器150a和第二输出驱动器155a可以连接到第三焊盘103a，第三输入缓冲器160a和第三输出驱动器165a可以连接到第四焊盘104a，以及第四输入缓冲器170a和第四输出驱动器175a可以连接到第五焊盘105a。类似于第一输出驱动器145a，第二到第四输出驱动器155a、165a和175a中的每一个可以连接到对应复用器，并且第二到第四输出驱动器155a、165a和175a中的每一个可以分别向第三、第四和第五焊盘103a、104a和105a输出对应复用器的输出信号。

例如，第一存储器芯片100a中包括的第一到第四输入缓冲器140a、150a、160a和170a以及第一到第四输出驱动器145a、155a、165a和175a可以在图5的占空比校正序列中的芯片使能时段521和DCC训练时段522中的第一时段522a中被设置。例如，第一、第三和第四缓冲器140a、160a和170a以及第二到第四输出驱动器155a、165a和175a可以被禁用，并且第二输入缓冲器150a和第一输出驱动器145a可以被启用。

第一中继器110a可以基于读取使能信号nRE产生第一内部读取使能信号nRE1i，并且可以向第一DCA电路121a提供第一内部读取使能信号nRE1i。第一DCA电路121a可以基于第一内部读取使能信号nRE1i产生第一经校正读取使能信号nRE1c，并且可以向第一复用器130a提供第一经校正读取使能信号nRE1c作为第一选择信号。第一升序/降序计数器122a可以基于第一比较信号CP1产生第一控制信号CS1，并且向第一DCA电路121a提供第一控制信号CS1。

第一DCA电路121a可以基于第一控制信号CS1，通过对第一内部读取使能信号nRE1i执行第一占空比校正操作来产生第一经校正读取使能信号nRE1c，并且可以向第一复用器130a提供所产生的第一经校正读取使能信号nRE1c作为第一选择信号。第一复用器130a可以基于第一经校正读取使能信号nRE1c产生第一信号SIG1，并且可以通过输出驱动器145a向第一存储器芯片100a的第二焊盘102a输出第一信号SIG1。在实施例中，在完成对第一内部读取使能信号nRE1i的第一占空比校正操作时，第一存储器芯片100a可以向第一存储器芯片100a的第二焊盘102a输出第一信号SIG1。

第二存储器芯片100b可以包括第二中继器110b、第二DCA电路121b、第二升序/降序计数器122b、第二复用器130b、第五到第八输入缓冲器140b、150b、160b和170b，以及第五到第八输出驱动器145b、155b、165b和175b。已经参考图8和图9描述的部件的冗余描述将被省略。第五输入缓冲器140b和第五输出驱动器145b可以连接到第二焊盘102b，第六输入缓冲器150b和第六输出驱动器155b可以连接到第三焊盘103b，第七输入缓冲器160b和第七输出驱动器165b可以连接到第四焊盘104b，以及第八输入缓冲器170b和第八输出驱动器175b可以连接到第五焊盘105b。类似于第七输出驱动器165b，第五、第六和第八输出驱动器145b、155b和175b中的每一个可以连接到对应复用器，并且第五、第六和第八输出驱动器145b、155b和175b中的每一个可以分别向第二存储器芯片100b的第二、第三和第五焊盘102b、103b和105b输出对应复用器的输出信号。

例如，第二存储器芯片100b中包括的第五到第八输入缓冲器140b、150b、160b和170b以及第五到第八输出驱动器145b、155b、165b和175b可以在图5的占空比校正序列中的芯片使能时段521和DCC训练时段522中的第一时段522a中被设置。例如，第五到第七输入缓冲器140b、150b和160b和第五、第六和第八输出驱动器145b、155b和175b可以被禁用，并且第八输入缓冲器170b和第七输出驱动器165b可以被启用。

第二中继器110b可以基于读取使能信号nRE产生第二内部读取使能信号nRE2i，并且可以向第二DCA电路121b提供第二内部读取使能信号nRE2i。第二DCA电路121b可以基于第二内部读取使能信号nRE2i产生第二经校正读取使能信号nRE2c，并且可以向第二复用器130b提供第二经校正读取使能信号nRE2c作为第二选择信号。第二升序/降序计数器122b可以基于第二比较信号CP2产生第二控制信号CS2，并且向第二DCA电路121b提供第二控制信号CS2。

第二DCA电路121b可以基于第二控制信号CS2，通过对第二内部读取使能信号nRE2i执行第二占空比校正操作来产生第二经校正读取使能信号nRE2c，并且可以向第二复用器130b提供所产生的第二经校正读取使能信号nRE2c作为第二选择信号。第二复用器130b可以基于第二经校正读取使能信号nRE2c产生第二信号SIG2，并且可以通过第七输出驱动器165b向第二存储器芯片100b的第四焊盘104b输出所产生的第二信号SIG2。在实施例中，在完成对第二内部读取使能信号nRE2i的第二占空比校正操作时，第二存储器芯片100b可以向第二存储器芯片100b的第四焊盘104b输出第二信号SIG2。

图11是根据本发明构思的实施例的控制器20和第一和第二存储器芯片100a和100b的操作的流程图。

共同参考图6和图11，在操作S110中，控制器20可以发出对应于DCC训练发起的DCC命令(DCC CMD)并激活时钟信号CLK。例如，DCC CMD可以对应于一组特征命令或DCC训练命令。例如，时钟信号CLK可以包括读取使能信号nRE。在操作S120中，控制器20可以向第一和第二存储器芯片100a和100b传输DCC CMD和时钟信号CLK。例如，可以通过第一到第四引脚P2a′和P2d′从控制器20向第一和第二存储器芯片100a和100b传输DCC CMD，并且控制器20可以通过时钟引脚P1′向第一和第二存储器芯片100a和100b传输时钟信号CLK。

在操作S130中，第一存储器芯片100a可以基于时钟信号CLK产生第一信号SIG1。在操作S135中，第二存储器芯片100b可以基于时钟信号CLK产生第二信号SIG2。在实施例中，可以并行执行操作S130和S135。在操作S140中，第一存储器芯片100a可以通过第一引脚P2a和P2a′向控制器20传输第一信号SIG1。例如，第一引脚P2a和P2a′可以对应于输入/输出引脚，通过该输入/输出引脚可以发送和/或接收第一数据(即，第一信号SIG1)。在操作S145中，第二存储器芯片100b可以通过第三引脚P2c和P2c′向控制器20传输第二信号SIG2。例如，第三引脚P2c和P2c′可以对应于输入/输出引脚，通过该输入/输出引脚可以发送和/或接收第二数据(即，第二信号SIG2)。在实施例中，可以并行执行操作S140和S145。

在操作S150中，控制器20可以对第一信号SIG1和第二信号SIG2执行占空比感测操作。在占空比感测操作中，第一占空比感测电路210可以基于第一信号SIG1的占空比产生第一比较信号CP1，并且第二占空比感测电路220可以基于第二信号SIG2的占空比产生第二比较信号CP2。在操作S160中，控制器20可以通过第二引脚P2b′和P2b向第一存储器芯片100a传输第一比较信号CP1。在操作S165中，控制器20可以通过第四引脚P2d′和P2d向第二存储器芯片100b传输第二比较信号CP2。在实施例中，可以并行执行操作S160和S165。

在操作S170中，第一存储器芯片100a可以基于第一比较信号CP1对时钟信号CLK执行占空比校正操作。在操作S175，第二存储器芯片100b可以基于第二比较信号CP2对时钟信号CLK执行占空比校正操作。在实施例中，可以并行执行操作S170和S175。在操作S180中，第一存储器芯片100a可以基于占空比校正操作产生第一经校正信号SIG1C，并且可以通过第一引脚P2a和P2a′向控制器20传输第一经校正信号SIG1C。例如，第一引脚P2a和P2a′可以对应于输入/输出引脚，通过该输入/输出引脚可以发送和/或接收第一数据(即，第一信号SIG1)。在操作S185中，第二存储器芯片100b可以基于占空比校正操作产生第二经校正信号SIG2C，并且可以通过第三引脚P2c和P2c′向控制器20传输第二经校正信号SIG2C。例如，第三引脚P2c和P2c′可以对应于输入/输出引脚，通过该输入/输出引脚发送和/或接收第二数据(即，第二信号SIG2)。在实施例中，可以并行执行操作S180和S185。

图12是根据本发明构思的实施例的存储设备SD2的示意性框图。

参考图12，存储设备SD2可以包括第一和第二存储器设备10a和10b以及控制器20a。第一存储器设备10a可以通过第一通道CH1连接到控制器20a，并且第二存储器设备10b可以通过第二通道CH2连接到控制器20a。第一存储器设备10a可以包括第一多个存储器芯片，至少包括第一和第二存储器芯片100a和100b。因此，包括第一和第二存储器芯片100a和100b的第一多个存储器芯片可以通过第一通道CH1与控制器20a传递信号和数据。第二存储器设备10b可以包括第二多个存储器芯片，至少包括第三和第四存储器芯片100a′和100b′。因此，包括第三和第四存储器芯片100a′和100b′的第二多个存储器芯片可以通过第二通道CH2与控制器20a传递信号和数据。

控制器20a可以包括分别对应于第一存储器设备10a中包括的第一多个存储器芯片的第一多个占空比感测电路200，以及分别对应于第二存储器设备10b中包括的第二多个存储器芯片的第二多个占空比感测电路200′。第一多个占空比感测电路200和第一存储器设备10a中包括的第一多个存储器芯片可以形成第一多个DCC环路，并且第二多个占空比感测电路200′和第二存储器设备10b中包括的第二多个存储器芯片可以形成第二多个DCC环路。

参考图1到图11对部件和操作做出的描述也可以应用于图12的类似部件和操作，并且将省略冗余的描述。因此，第一和第二多个占空比感测电路200和200′的每个占空比感测电路可以感测从对应存储器芯片接收的信号的占空比，并且可以基于所感测的占空比产生比较信号。第一和第二存储器设备10a和10b中包括的存储器芯片中的每一个可以基于对应的比较信号来对时钟信号执行占空比校正操作，由此产生占空比经校正信号，并且可以分别通过第一或第二通道CH1或CH2向控制器20a提供占空比经校正信号。

图13是根据本发明构思的实施例的存储设备SD3的示意性框图。

参考图13，存储设备SD3可以包括第一和第二存储器设备10a和10b、缓冲器芯片30以及控制器20b。在实施例中，与图12的存储设备SD2相比，存储设备SD3可以包括缓冲器芯片30。缓冲器芯片30可以连接在控制器20b和第一和第二存储器设备10a和10b之间，并且可以被称为频率提升接口(FBI)电路。在实施例中，第一和第二存储器设备10a和10b以及缓冲器芯片30可以实现于单个封装中，并且可以称为易失性存储器设备或非易失性存储器设备。

第一存储器设备10a可以通过第一通道CH1连接到缓冲器芯片30，第二存储器设备10b可以通过第二通道CH2连接到缓冲器芯片30，并且缓冲器芯片30可以通过第三通道CH3连接到控制器20b。第一存储器设备10a可以包括第一多个存储器芯片，至少包括第一和第二存储器芯片100a和100b。因此，包括第一和第二存储器芯片100a和100b的第一多个存储器芯片可以通过第一通道CH1与缓冲器芯片30传递信号和数据。第二存储器设备10b可以包括第二多个存储器芯片，包括第三和第四存储器芯片100a′和100b′。因此，包括第三和第四存储器芯片100a′和100b′的第二多个存储器芯片可以通过第二通道CH2相对于缓冲器芯片30传递信号和数据。

缓冲器芯片30可以包括分别对应于第一存储器设备10a中包括的第一多个存储器芯片的第一多个占空比感测电路200，以及分别对应于第二存储器设备10b中包括的第二多个存储器芯片的第二多个占空比感测电路200′。第一多个占空比感测电路200和第一存储器设备10a中包括的第一多个存储器芯片可以形成第一多个DCC环路，并且第二多个占空比感测电路200′和第二存储器设备10b中包括的第二多个存储器芯片可以形成第二多个DCC环路。

参考图1到图11对部件和操作做出的描述也可以应用于图13的类似部件和操作，并且将省略冗余的描述。因此，第一和第二多个占空比感测电路200和200′的每个占空比感测电路可以感测对应存储器芯片中的所接收信号的占空比，并且可以基于所感测的占空比产生比较信号。第一和第二存储器设备10a和10b中包括的存储器芯片中的每一个可以基于对应的比较信号来通过对时钟信号执行占空比校正操作来产生占空比经校正信号，并且可以分别通过第一或第二通道CH1或CH2向缓冲器芯片30提供占空比经校正信号。

图14是根据本发明构思的实施例的存储器系统3000的框图。

参考图14，存储器系统3000可以包括存储器设备3200和存储器控制器3100。存储器设备3200可以实现为非易失性存储器(NVM)设备。存储器设备3200可以基于多个通道的通道与存储器控制器3100通信。例如，存储器设备3200可以对应于图3中的存储器设备10，并且存储器控制器3100可以对应于图3中的控制器20。

存储器设备3200可以包括第一到第八引脚P11到P18、存储器接口电路3210、控制逻辑电路3220和存储器单元阵列3230。存储器接口电路3210可以通过第一引脚P11从存储器控制器3100接收芯片使能信号nCE。存储器接口电路3210可以基于芯片使能信号nCE通过第二到第八引脚P12到P18与存储器控制器3100交换信号。例如，在芯片使能信号nCE被启用(例如，低电平)时，存储器接口电路3210可以通过第二到第八引脚P12到P18与存储器控制器3100交换信号。

存储器接口电路3210可以分别通过第二到第四引脚P12到P14从存储器控制器3100接收命令锁存器使能信号CLE、地址锁存器使能信号ALE和写入使能信号nWE。存储器接口电路3210可以通过第七引脚P17从存储器控制器3100接收数据信号DQ或向存储器控制器3100发送数据信号DQ。数据信号DQ可以包括命令CMD、地址ADDR和数据DATA。例如，数据信号DQ可以通过多条数据信号线传输。在这种情况下，第七引脚P17可以包括分别对应于数据信号线的多个引脚。

存储器接口电路3210可以基于写入使能信号nWE的切换定时在命令锁存器使能信号CLE的使能时段(例如，高电平状态)内接收数据信号DQ中包括的命令CMD。存储器接口电路3210可以基于写入使能信号nWE的切换定时在地址锁存器使能信号ALE的启用时段(例如，高电平状态)内获取数据信号DQ中包括的地址ADDR。

在实施例中，写入使能信号nWE可以保持在静态状态(例如，高电平或低电平)上，并且可以在高电平和低电平之间切换。例如，写入使能信号nWE可以在传输命令CMD或地址ADDR的时段内切换。因此，存储器接口电路3210可以基于写入使能信号nWE的切换定时获取命令CMD或地址ADDR。

存储器接口电路3210可以通过第五引脚P15从存储器控制器3100接收读取启用信号nRE。存储器接口电路3210可以通过第六引脚P16从存储器控制器3100接收数据选通信号DQS或向存储器控制器3100发送数据选通信号DQS。

在存储器设备3200的数据输出操作中，存储器接口电路3210可以在输出数据DATA之前通过第五引脚P15接收读取使能信号nRE，该读取使能信号切换。存储器接口电路3210可以基于读取使能信号nRE的切换产生数据选通信号DQS，该数据选通信号切换。例如，存储器接口电路3210可以产生数据选通信号DQS，数据选通信号可以在读取使能信号nRE的切换开始时间之后过特定延迟之后开始切换。存储器接口电路3210可以基于数据选通信号DQS的切换定时传输包括数据DATA的数据信号DQ。因此，可以与数据选通信号DQS的切换定时同步地向存储器控制器3100传输数据DATA。

在存储器设备3200的数据输入操作中，在存储器设备3200从存储器控制器3100接收包括数据DATA的数据信号DQ时，存储器接口电路3210可以从存储器控制器3100接收数据选通信号DQS以及数据DATA，该数据选通信号DQS切换。存储器接口电路3210可以基于数据选通信号DQS的切换定时从数据信号DQ获得数据DATA。例如，存储器接口电路3210可以在数据选通信号DQS的上升和下降沿通过对数据信号DQ采样来获得数据DATA。

存储器接口电路3210可以通过第八引脚P18向存储器控制器3100传输就绪/忙碌输出信号nR/B。存储器接口电路3210可以通过就绪/忙碌输出信号nR/B向存储器控制器3100传输存储器设备3200的状态信息。当存储器设备3200处于忙碌状态中时(即，在执行存储器设备3200的内部操作时)，存储器接口电路3210可以向存储器控制器3100传输指示忙碌状态(即，就绪/忙碌输出信号nR/B具有低电平)的就绪/忙碌输出信号nR/B。当存储器设备3200处于就绪状态时(即，在存储器设备3200的内部操作未被执行或完成时)，存储器接口电路3210可以向存储器控制器3100传输指示就绪状态(例如，就绪/忙碌输出信号nR/B具有高电平)的就绪/忙碌输出信号nR/B。例如，在存储器设备3200响应于读取命令从存储器单元阵列3230读取数据DATA时，存储器接口电路3210可以将指示忙碌状态(例如，通过具有低电平)的就绪/忙碌输出信号nR/B传输至存储器控制器3100。例如，在存储器设备3200正在响应于编程命令将数据DATA编程至存储器单元阵列3230时，存储器接口电路3210可以向存储器控制器3100传输指示忙碌状态的就绪/忙碌输出信号nR/B。

控制逻辑电路3220可以控制存储器设备3200的各种操作。控制逻辑电路3220可以从存储器接口电路3210接收命令CMD和/或地址ADDR。控制逻辑电路3220可以基于命令CMD和/或地址ADDR产生用于控制存储器设备3200的其他元件的控制信号。例如，控制逻辑电路3220可以产生用于将数据DATA编程至存储器单元阵列3230或者从存储器单元阵列3230读取数据DATA的各种控制信号。

存储器单元阵列3230可以响应于控制逻辑电路3220输出的命令来存储从存储器接口电路3210接收的数据DATA。存储器单元阵列3230可以响应于控制逻辑电路3220输出的命令向存储器接口电路3210输出已经在存储器单元阵列3230中存储的数据DATA。

存储器单元阵列3230可以包括多个存储器单元。例如，多个存储器单元可以包括闪速存储器单元。然而，本发明构思的实施例未必限于此。例如，存储器单元可以包括DRAM单元、铁电RAM(FRAM)单元、PRAM单元、半导体闸流管RAM(TRAM)单元或MRAM单元。在下文中，将描述本发明构思的实施例，其中，多个存储器单元包括NAND闪存单元。

存储器控制器3100可以包括第九到第十六引脚P21到P28以及控制器接口电路3110。第九到第十六引脚P21到P28可以分别对应于存储器设备3200的第一到第八引脚P11到P18。控制器接口电路3110可以通过第九引脚P21向存储器设备3200传输芯片使能信号nCE。控制器接口电路3110可以基于芯片使能信号nCE通过第十到第十六引脚P22到P28与存储器设备3200交换信号。

控制器接口电路3110可以分别通过第十到第十一引脚P22到P24向存储器设备3200传输命令锁存器使能信号CLE、地址锁存器使能信号ALE和写入使能信号nWE。控制器接口电路3110可以通过第十五引脚P27向存储器设备3200发送数据信号DQ或从存储器设备3200接收数据信号DQ。

控制器接口电路3110可以向存储器设备3200传输包括命令CMD或地址ADDR的数据信号DQ以及写入使能信号nWE，该写入使能信号nWE切换。控制器接口电路3110可以通过传输处于使能状态中的命令锁存器使能信号CLE向存储器设备3200传输包括命令CMD的数据信号DQ，并且可以通过传输处于使能状态中的地址锁存器使能信号ALE来向存储器设备3200传输包括地址ADDR的数据信号DQ。

控制器接口电路3110可以通过第十三引脚P25向存储器设备3200传输读取使能信号nRE。控制器接口电路3110可以通过第十四引脚P26从存储器设备3200接收数据选通信号DQS或向存储器设备3200发送数据选通信号DQS。

在存储器设备3200的数据输出操作中，控制器接口电路3110可以产生并向存储器设备3200传输读取使能信号nRE，该读取使能信号nRE切换。例如，在输出数据DATA之前，控制器接口电路3110可以产生从静态状态(例如，高电平或低电平)变换为切换状态的读取使能信号nRE。因此，存储器设备3200可以基于读取使能信号nRE产生数据选通信号DQS，该数据选通信号DQS切换。控制器接口电路3110可以从存储器设备3200接收包括数据DATA和数据选通信号DQS的数据信号DQ，该数据选通信号DQS切换。控制器接口电路3110可以基于数据选通信号DQS的切换定时从数据信号DQ获得数据DATA。

在存储器设备3200的数据输入操作中，控制器接口电路3110可以产生数据选通信号DQS，该数据选通信号DQS切换。例如，在传输数据DATA之前，控制器接口电路3110可以产生可以从静态状态(例如，高电平或低电平)变换为切换状态的数据选通信号DQS。控制器接口电路3110可以基于数据选通信号DQS的切换定时向存储器设备3200传输包括数据DATA的数据信号DQ。

控制器接口电路3110可以通过第十六引脚P28从存储器设备3200接收就绪/忙碌输出信号nR/B。控制器接口电路3110可以基于就绪/忙碌输出信号nR/B确定存储器设备3200的状态。

图15是根据本发明构思的实施例可以实现于存储器设备中的键合VNAND(B-VNAND)结构的截面图。在实施例中，存储器设备中包括的NVM可以实现为B-VNAND型闪存，并且NVM可以具有图15中所示的结构。

参考图15，存储器设备4000可以具有芯片对芯片(C2C)结构。在C2C结构中，包括单元区域CELL的上方芯片可以形成于第一晶片上，包括外围电路区域PERI的下方芯片可以形成于与第一晶片不同的第二晶片上，并且上方晶片可以通过键合方法连接到下方芯片。例如，键合方法可以包括使形成于上方芯片的最上金属层上的键合金属与形成于下方芯片的最上金属层上的键合金属电连接的方法。例如，在键合金属包括铜(Cu)时，该键合方法可以包括Cu-Cu键合方法。键合金属可以包括铝或钨。

存储器设备4000的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘键合区域PA、字线键合区域WLBA和位线键合区域BLBA。

外围电路区域PERI可以包括第一衬底4110、层间绝缘层4115、形成在第一衬底4110上的多个电路器件4120a、4120b和4120c、分别连接到多个电路器件4120a、4120b和4120c的第一多个金属层4130a、4130b和4130c以及分别形成于第一多个金属层4130a、4130b和4130c上的第二多个金属层4140a、4140b和4140c。在实施例中，第一多个金属层4130a、4130b和4130c可以包括钨，因为钨具有较高的电阻，并且第二多个金属层4140a、4140b和4140c可以包括铜，因为铜具有较低的电阻。

在本说明书中，仅示出和描述了第一多个金属层4130a、4130b和4130c和第二多个金属层4140a、4140b和4140c，但本发明构思的实施例未必限于此。例如，可以在第二多个金属层4140a、4140b和4140c上进一步形成至少一个金属层。形成于第二多个金属层4140a、4140b和4140c上的至少一个金属层的至少一部分可以包括铝，铝的电阻低于第二多个金属层4140a、4140b和4140c中包括的铜。

层间绝缘层4115可以设置在第一衬底4110上，并且覆盖多个电路器件4120a、4120b和4120c、第一多个金属层4130a、4130b和4130c以及第二多个金属层4140a、4140b和4140c，并且可以包括诸如氧化硅或氮化硅的绝缘材料。

下方键合金属4171b和4172b可以形成于字线键合区域WLBA内的多个第二金属层4140a、4140b和4140c的第五金属层4140b上。在字线键合区域WLBA内，外围电路区域PERI的下方键合金属4171b和4172b可以通过键合方法电连接到单元区域CELL的上方键合金属4271b和4272b。下方键合金属4171b和4172b以及上方键合金属4271b和4272b可以由铝、铜或钨。

单元区域CELL可以包括至少一个存储器块。单元区域CELL可以包括第二衬底4210和公共源极线4220。多条字线4231到4238(由4230统一表示)可以沿垂直于第二衬底4210的顶表面的第一方向(例如，Z轴方向)堆叠于第二衬底4210上。多条串选择线可以布置于多条字线4230上方，并且接地选择线可以布置于多条字线4230下方。多条字线4230可以介于多条串选择线和接地选择线之间。

在位线键合区域BLBA内，沟道结构CHS可以沿垂直于第二衬底4210的顶表面的第一方向延伸，并且穿过多条字线4230、多条串选择线和接地选择线。沟道结构CHS可以包括数据存储层、沟道层和掩埋绝缘层。沟道层可以电连接到第一金属层4250c和第二金属层4260c。例如，第一金属层4250c可以对应于位线触点，并且第二金属层4260c可以对应于位线，并且可以在下文中称为位线4260c。在实施例中，位线4260c可以沿平行于第二衬底4210的顶表面并垂直于第一方向的第二方向(Y轴方向)延伸。

在图15所示的实施例中，布置沟道结构CHS和位线4260c的区域可以被限定为位线键合区域BLBA。位线4260c可以电连接到多个电路设备4120a、4120b和4120c的第二多个电路设备4120c，以在外围电路区域PERI和位线键合区域BLBA中构成页面缓冲器4293。例如，位线4260c可以连接到位线键合区域BLBA中的上方键合金属4271c和4272c，并且上方键合金属4271c和4272c可以连接到下方键合金属4171c和4172c，下方键合金属4171c和4172c连接到页面缓冲器4293的电路器件4120c。

在字线键合区域WLBA内，多条字线4230可以沿平行于第二衬底4210的顶表面并且垂直于第一方向和第二方向的第三方向(例如，X轴方向)延伸，并且可以连接到多个单元接触插塞4241到4247(由4240统一表示)。多条字线4230可以通过在第二方向上延伸不同长度的多条字线中的至少一些字线中包括的多个焊盘连接到多个单元接触插塞4240。第一金属层4250b和第二金属层4260b可以顺次堆叠在多条字线4230的多个单元接触插塞4240中的每个单元接触插塞上。字线键合区域WLBA中的多个单元接触插塞4240可以通过单元区域CELL的上方键合金属4271b和4272b以及外围电路区域PERI的下方键合金属4171b和4172b连接到外围电路区域PERI。

多个单元接触插塞4240可以电连接到多个电路设备4120a、4120b和4120c的第三多个电路设备4120b，以在外围电路区域PERI中构成行解码器4294。在实施例中，行解码器4294中的第三多个电路器件4120b的操作电压可以不同于形成页面缓冲器4293的第二多个电路器件4120c的操作电压。例如，形成页面缓冲器4293中的第二多个电路器件4120c的操作电压可以大于形成行解码器4294中的第三多个电路器件4120b的操作电压。

公共源极线接触插塞4280可以布置在外部焊盘键合区域PA内。公共源极线接触插塞4280可以包括诸如金属、金属化合物或多晶硅的导电材料，并且可以电连接到公共源极线4220。第一金属层4250a和第二金属层4260a可以顺次堆叠在公共源极线接触插塞4280上。例如，布置公共源极线接触插塞4280、第一金属层4250a和第二金属层4260a的区域可以被称为外部焊盘键合区域PA。

第一和第二输入/输出焊盘4105和4205可以布置在外部焊盘键合区域PA内。参考图15，覆盖第一衬底4110的底表面的下绝缘膜4101可以形成于第一衬底4110以下，并且第一输入/输出焊盘4105可以形成于下绝缘膜4101上。第一输入/输出焊盘4105可以通过第一输入/输出接触插塞4103连接到外围电路区域PERI的多个电路器件4120a、4120b和4120c中的至少一个，并且可以通过下绝缘膜4101与第一衬底4110隔离。侧面绝缘膜可以设置在第一输入/输出接触插塞4103与第一衬底4110之间，可以使第一输入/输出接触插塞4103与第一衬底4110电隔离。

参考图15，覆盖第二衬底4210的顶表面的上绝缘膜4201可以形成于第二衬底4210上方，并且第二输入/输出焊盘4205可以布置在上绝缘层4201上。第二输入/输出焊盘4205可以通过第二输入/输出接触插塞4203连接到外围电路区域PERI的多个电路器件4120a、4120b和4120c中的至少一个。例如，第二输入-输出接触插塞4203可以通过下键合金属4171a和4172a连接到多个电路器件4120a、4120b和4120c的电路元件4120a。

根据实施例，第二衬底4210和公共源极线4220可以从设置第二输入/输出接触插塞4203的区域省略。第二输入/输出焊盘4205可以不在第一方向(例如，Z轴方向)内与字线4230重叠。参考图15，第二输入/输出接触插塞4203可以在平行于第二衬底4210的顶表面的方向内与第二衬底4210隔开，并且可以穿过单元区域CELL的层间绝缘层4215，以连接到第二输入/输出焊盘4205。

根据实施例，可以选择性地形成第一输入/输出焊盘4105和第二输入/输出焊盘4205。例如，存储器设备400可以仅包括第一衬底4110上的第一输入/输出焊盘4105或者第二衬底4210上的第二输入/输出焊盘4205。替代地，存储器设备4000可以既包括第一输入/输出焊盘4105又包括第二输入/输出焊盘4205。

可以在每个单元区域CELL和外围电路区域PERI的外部焊盘键合区域PA中提供最顶部金属层的金属图案作为伪图案，或者最顶部金属层可以省去金属图案。

对应于单元区域CELL的最顶部金属层中的上方金属图案4272a，可以在外部焊盘键合区域PA中的外围电路区域PERI的最顶部金属层中形成与单元区域CELL的上方金属图案4272a具有相同形状的下方金属图案4173a。外围电路区域PERI的最顶部金属层内的下方金属图案4173a可以不连接到外围电路区域PERI中的触点。类似地，对应于外部焊盘键合区域PA中的外围电路区域PERI的最顶部金属层中的下方金属图案，可以在单元区域CELL的最顶部金属层中形成与外围电路区域PERI的下方金属图案具有相同形状的上方金属图案。

下方键合金属4171b和4172b可以形成于字线键合区域WLBA内的第二金属层4140b上。在字线键合区域WLBA内，外围电路区域PERI的下方键合金属4171b和4172b可以通过键合方法电连接到单元区域CELL的上方键合金属4271b和4272b。

对应于外围电路区域PERI的最顶部金属层中形成的下方金属图案4152，可以在单元区域CELL的最顶部金属层上的位线键合区域BLBA中形成与外围电路区域PERI的下方金属图案4152具有相同形状的下方金属图案4152。可以在单元区CELL的最顶部金属层中的上方金属图案4292上省略触点。例如，下方金属图案4152可以通过下方键合金属4151连接到电路元件4120c。

根据参考图1到图15描述的一些实施例的存储器设备、存储器控制器以及存储设备可以实施或遵循可能继承Toggle DDR 4.0的toggle协议。

尽管已参考本发明构思的实施例特别示出和描述了本发明构思，但应当理解，在不脱离本公开精神和范围的情况下，可在其中对形式和细节作出各种改变。