页缓冲器、半导体存储器装置及其操作方法

技术领域

本公开的各种实施方式涉及电子装置，更具体地，涉及一种页缓冲器、具有该页缓冲器的半导体存储器装置和操作该半导体存储器装置的方法。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体具体实现的存储器装置。半导体存储器装置被分类为易失性存储器装置和非易失性存储器装置。

易失性存储器装置是当电源中断时所存储的数据丢失的存储器装置。易失性存储器装置的代表性示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器装置是即使当电源中断时所存储的数据也保留的存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存主要分类为NOR型和NAND型。

发明内容

本公开的实施方式可提供一种页缓冲器。该页缓冲器可包括：联接到感测节点的多个数据锁存器组件，所述多个数据锁存器组件被配置为存储编程数据；联接在位线和感测节点之间的位线控制器，该位线控制器被配置为在编程验证操作期间基于联接到位线的存储器单元的编程状态来控制感测节点的节点值；以及子锁存器组件，其被配置为在编程验证操作期间基于感测节点的节点值来锁存验证数据，其中，在编程验证操作期间当与编程数据对应的编程状态的阈值电压分布高于目标编程状态的阈值电压分布时，所述多个数据锁存器组件中的每一个将感测节点的节点值设定为第一逻辑值。

本公开的实施方式可提供一种半导体存储器装置。该半导体存储器装置可包括：包括多个存储器单元的存储块；联接到存储块的多条位线的多个页缓冲器；以及电压发生器，其被配置为在编程脉冲施加操作期间将编程电压施加到存储块的所选字线并且被配置为在编程验证操作期间将验证电压施加到所选字线，其中，所述多个页缓冲器中的每一个被配置为：暂时存储要编程到所述多个存储器单元中的任一个存储器单元的编程数据，在编程验证操作期间基于所述一个存储器单元的编程状态来控制感测节点的节点值，基于感测节点的节点值来锁存验证数据，并且当编程数据对应于阈值电压分布高于与编程验证操作对应的编程状态的阈值电压分布的编程状态时，将感测节点的节点值设定为特定值。

本公开的实施方式可提供一种操作半导体存储器装置的方法。该方法可包括以下步骤：将编程数据存储在多个页缓冲器中；基于存储在所述多个页缓冲器中的编程数据将编程允许电压或编程禁止电压施加到联接到存储器单元的位线；将编程电压施加到存储器单元的字线；基于存储在所述多个页缓冲器中的每一个的子锁存器组件中的先前验证数据选择性地对位线进行预充电；将与第一编程状态对应的第一验证电压施加到字线；基于存储器单元的编程状态来控制各个页缓冲器的感测节点的节点值；基于存储在所述多个页缓冲器中的每一个中的编程数据将感测节点的节点值设定为特定值或维持感测节点的节点值；以及基于感测节点的节点值来锁存验证数据或维持先前验证数据。

附图说明

图1是示出根据本公开的实施方式的半导体存储器装置的框图。

图2是示出图1的存储器单元阵列的实施方式的图。

图3是示出图2的存储块BLK1至BLKz中的任一个存储块BLK1的电路图。

图4是示出图2的存储块BLK1至BLKz中的任一个存储块BLK2的示例的电路图。

图5是示出图1的存储器单元阵列110中所包括的存储块BLK1至BLKz中的任一个存储块BLK3的示例的电路图。

图6是用于说明图1的页缓冲器的电路图。

图7是示出三级单元的编程状态的曲线图。

图8是用于说明根据本公开的实施方式的编程操作的图。

图9是用于说明图8中的多个编程循环之一的图。

图10A至图10G是用于说明在依次执行的多个编程验证操作期间子锁存器组件的节点QS_N和感测节点SO的数据值的图。

图11是示出包括图1的半导体存储器装置的存储器系统的实施方式1000的框图。

图12是示出图11的存储器系统的应用的示例的框图。

图13是示出包括参照图12描述的存储器系统的计算系统的框图。

具体实施方式

本说明书或申请中介绍的本公开的实施方式中的具体结构或功能描述被举例说明以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按照各种形式实践，不应被解释为限于本说明书或申请中描述的实施方式。

现在将在下文中参照附图更充分地描述本公开的各种实施方式，附图中示出本公开的优选实施方式，以使得本领域技术人员可容易地实践本公开的技术精神。

本公开的各种实施方式涉及一种能够减少编程操作所需的时间的页缓冲器、具有该页缓冲器的半导体存储器装置以及操作该半导体存储器装置的方法。

图1是示出根据本公开的实施方式的半导体存储器装置的框图。

参照图1，半导体存储器装置100包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140、电压发生器150和电流感测电路160。

存储器单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可通过字线WL联接到地址解码器120。存储块BLK1至BLKz可通过位线BL1至BLm联接到读写电路130。存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元，并且可被实现为具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可被实现为具有二维(2D)结构的存储器单元阵列。在实施方式中，存储器单元阵列110可被实现为具有三维(3D)结构的存储器单元阵列。此外，包括在存储器单元阵列中的各个存储器单元可存储至少一比特的数据。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储1比特数据的单级单元(SLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储2比特数据的多级单元(MLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储3比特数据的三级单元(TLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储4比特数据的四级单元(QLC)。根据实施方式，存储器单元阵列110可包括多个存储器单元，各个存储器单元存储5比特或更多比特的数据。

地址解码器120可通过字线WL联接到存储器单元阵列110。地址解码器120可基于控制逻辑140来操作。地址解码器120可通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址。

地址解码器120可将所接收的地址当中的块地址解码。地址解码器120可基于所解码的块地址来选择至少一个存储块。另外，在编程操作的编程脉冲施加操作期间，地址解码器120可将电压发生器150所生成的编程电压Vpgm施加到所选存储块的所选字线，并且可将通过电压Vpass施加到剩余字线(即，未选字线)。此外，在编程验证操作期间，地址解码器120可将电压发生器150所生成的验证电压Vverify施加到所选存储块的所选字线，并且可将通过电压Vpass施加到剩余字线(即，未选字线)。

地址解码器120可将所接收的地址当中的列地址解码。地址解码器120可将所解码的列地址发送到读写电路130。

半导体存储器装置100的编程操作和读操作可各自基于页来执行。响应于编程操作和读操作的请求而接收的地址可包括块地址、行地址和列地址。地址解码器120可根据块地址和行地址来选择一个存储块和一条字线。列地址可由地址解码器120解码，然后可被提供给读写电路130。在本说明书中，联接到一条字线的存储器单元可被称为“物理页”。

读写电路130可包括多个页缓冲器PB1至PBm。读写电路130可在存储器单元阵列110的读操作期间作为“读电路”操作，在其写操作期间作为“写电路”操作。多个页缓冲器PB1至PBm可通过位线BL1至BLm联接到存储器单元阵列110。

在编程操作期间，页缓冲器PB1至PBm可暂时存储从外部装置接收的要编程的数据DATA，并且可根据暂时存储的编程数据DATA来控制对应位线BL1至BLm的电位电平。

为了在编程验证操作期间感测存储器单元的阈值电压，页缓冲器PB1至PBm中的每一个可通过感测节点基于对应存储器单元的编程状态来感测流动电流量的变化，并且在将感测电流连续地供应给联接到存储器单元的位线的同时锁存所感测的变化作为感测数据。

当依次执行分别与多个编程状态对应的多个编程验证操作时，多个页缓冲器PB1至PBm可累积和锁存与已完成的编程验证操作的结果对应的数据。例如，在多个页缓冲器PB1至PBm当中，暂时存储与已执行编程验证操作的编程状态对应的数据的页缓冲器可锁存与所执行的编程验证操作的结果对应的数据。另外，在多个页缓冲器PB1至PBm当中，暂时存储与未执行编程验证操作的编程状态对应的数据的页缓冲器可执行掩蔽操作，以使得它们在所执行的编程验证操作期间不锁存数据。

即，多个页缓冲器PB1至PBm中的每一个可在编程操作期间暂时存储与擦除状态和多个编程状态中的任一个对应的数据，并且多个页缓冲器PB1至PBm中的每一个可在多个编程验证操作当中的与暂时存储的数据对应的编程状态的编程验证操作期间锁存与编程验证的结果对应的数据。在多个编程验证操作当中的不与暂时存储的数据对应的编程状态的编程验证操作期间，多个页缓冲器PB1至PBm中的每一个可执行掩蔽操作，以使得不锁存与编程验证的结果对应的数据。

多个页缓冲器PB1至PBm可基于编程验证的结果来生成验证数据比特QS_BIT。

读写电路130可响应于从控制逻辑140输出的页缓冲器控制信号而操作。

控制逻辑140可联接到地址解码器120、读写电路130和电流感测电路160。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140可响应于控制信号CTRL而控制半导体存储器装置100的总体操作。

控制逻辑140可在编程操作期间控制外围电路依次编程多个编程状态。控制逻辑140可在编程操作期间控制外围电路依次执行多个编程循环，并且各个编程循环可包括一个编程脉冲施加操作和至少一个编程验证操作。

响应于从电流感测电路160接收的通过信号PASS或失败信号FAIL，控制逻辑140可确定针对特定目标编程状态的编程验证操作通过还是失败。控制逻辑140可基于编程验证操作的结果来设定在下一编程循环中要执行的编程验证操作。例如，当确定包括在当前编程循环中的第一编程验证操作的结果指示失败时，控制逻辑140可设定编程循环以使得第一编程验证操作被包括在下一编程循环中。然而，当确定包括在当前编程循环中的第一编程验证操作的结果指示通过时，控制逻辑140可设定编程循环以使得在下一编程循环中首先执行在第一编程验证操作之后的编程验证操作。

响应于从控制逻辑140输出的控制信号，电压发生器150可在编程操作的编程脉冲施加操作期间生成编程电压Vpgm和通过电压Vpass，并且可在编程操作的编程验证操作期间生成验证电压Vverify和通过电压Vpass。验证电压Vverify可包括分别与多个编程状态对应的多个电压。

电流感测电路160可在电流感测操作期间响应于从控制逻辑140接收的使能比特VRY_BTI<#>而生成基准电流。此外，电流感测电路160可基于从包括在读写电路130中的页缓冲器PB1至PBm接收的验证数据比特QS_BIT来生成验证电流，并且可通过将基准电流与验证电流进行比较来输出通过信号PASS或失败信号FAIL。

地址解码器120、读写电路130和电压发生器150可用作对存储器单元阵列110执行读操作、编程操作和擦除操作的“外围电路”。外围电路可基于控制逻辑140来对存储器单元阵列110执行读操作、编程操作和擦除操作。

图2是示出图1的存储器单元阵列110的实施方式的框图。

参照图2，存储器单元阵列110可包括多个存储块BLK1至BLKz。各个存储块可具有三维(3D)结构。各个存储块可包括层叠在基板上的多个存储器单元。多个存储器单元可布置在+X、+Y和+Z方向上。下面将参照图3和图4更详细地描述各个存储块的结构。

图3是示出的图2的存储块BLK1至BLKz中的任一个存储块BLK1电路图。

参照图3，存储块BLK1可包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形状。在存储块BLK1中，m个单元串可布置在行方向(即，正(+)X方向)上。在图3中，示出两个单元串布置在列方向(即，正(+)Y方向)上。然而，为了描述方便而进行该例示，将理解，三个或更多个单元串可布置在列方向上。

多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，用于提供沟道层的柱可设置在各个单元串中。在实施方式中，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可设置在各个单元串中。

各个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储器单元MC1至MCp之间。

在实施方式中，布置在同一行的单元串的源极选择晶体管可联接到在行方向上延伸的源极选择线，布置在不同行的单元串的源极选择晶体管可联接到不同的源极选择线。在图3中，第一行中的单元串CS11至CS1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管可联接到第二源极选择线SSL2。

在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到一条源极选择线。

各个单元串中的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可依次布置在正(+)Z方向的相反方向上，并且可串联联接在源极选择晶体管SST与管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn可依次布置在+Z方向上，并且可串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。

各个单元串的管式晶体管PT的栅极可联接到管线PL。

各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。

布置在列方向上的单元串可联接到在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21可联接到第一位线BL1。第m列中的单元串CS1m和CS2m可联接到第m位线BLm。

布置在行方向上的单元串中的联接到同一字线的存储器单元形成单个页。例如，第一行中的单元串CS11至CS1m当中的联接到第一字线WL1的存储器单元可形成单个页。第二行中的单元串CS21至CS2m当中的联接到第一字线WL1的存储器单元可形成另一单个页。可通过选择漏极选择线DSL1和DSL2中的任一条来选择布置在单行方向上的单元串。可通过选择字线WL1至WLn中的任一条来从所选单元串选择一页。

在实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的偶数编号单元串可联接到相应偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的奇数编号单元串可联接到相应奇数位线。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可用作虚设存储器单元。例如，可提供一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，可提供一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着所提供的虚设存储器单元的数量增加，存储块BLK1的操作可靠性可改进，而存储块BLK1的尺寸可增加。随着所提供的虚设存储器单元的数量减少，存储块BLK1的尺寸可减小，而存储块BLK1的操作可靠性可劣化。

为了有效地控制一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在执行对存储块BLK1的擦除操作之前或之后，可对所有或一些虚设存储器单元执行编程操作。当在已执行编程操作之后执行擦除操作时，通过控制施加到与各个虚设存储器单元联接的虚设字线的电压，各个虚设存储器单元可具有所需的阈值电压。

图4是示出图2的存储块BLK1至BLKz中的任一个存储块BLK2的示例的电路图。

参照图4，存储块BLK2可包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可沿着正Z(+Z)方向延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST，它们层叠在存储块BLK2下方的基板(未示出)上。

各个单元串的源极选择晶体管SST可连接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行的单元串的源极选择晶体管可联接到同一源极选择线。布置在第一行的单元串CS11’至CS1m’的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行的单元串CS21’至CS2m’的源极选择晶体管可联接到第二源极选择线SSL2。在实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同联接到单条源极选择线。

各个单元串中的第一存储器单元MC1至第n存储器单元MCn可串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接到第一字线WL1至第n字线WLn。

各个单元串的漏极选择晶体管DST可连接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管可联接到第二漏极选择线DSL2。

结果，图4的存储块BLK2具有与图3的存储块BLK1的等效电路相似的等效电路。然而，从图4的各个单元串排除管式晶体管PT。

在实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。此外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数编号单元串可分别联接到偶数位线，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数编号单元串可分别联接到奇数位线。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可用作虚设存储器单元。例如，可提供一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，可提供一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着提供更多虚设存储器单元，存储块BLK2的操作可靠性改进，但是存储块BLK2的尺寸增加。随着提供更少存储器单元，存储块BLK2的尺寸减小，但是存储块BLK2的操作可靠性可劣化。

为了有效地控制一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需的阈值电压。在执行存储块BLKb的擦除操作之前或之后，可对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可具有所需的阈值电压。

图5是示出图1的存储器单元阵列110中所包括的存储块BLK1至BLKz中的任一个存储块BLK3的示例的电路图。

参照图5，存储块BLK3可包括多个单元串CS1至CSm。这多个单元串CS1至CSm可分别联接到多条位线BL1至BLm。单元串CS1至CSm中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。

各个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储器单元MC1至MCn之间。

各个单元串中的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。

各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MC1至MCn之间。

联接到同一字线的存储器单元可构成单个页。可通过选择漏极选择线DSL来选择单元串CS1至CSm。可通过选择字线WL1至WLn中的任一条来从所选单元串选择一页。

在其它实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。在单元串CS1至CSm当中，偶数编号单元串可分别联接到偶数位线，奇数编号单元串可分别联接到奇数位线。

如上所述，联接到一条字线的存储器单元可形成一个物理页。在图5的示例中，在属于存储块BLK3的存储器单元当中，联接到多条字线WL1至WLn中的任一条的m个存储器单元形成一个物理页。

半导体存储器装置100的存储器单元阵列110可如图2至图4所示配置成3D结构，或者可如图5所示配置成2D结构。

图6是用于说明图1的页缓冲器的电路图。

图1的页缓冲器PB1至PBm可被设计为具有类似的结构，并且为了描述方便，作为示例描述页缓冲器PB1。

在本公开的实施方式中，作为示例描述允许三级单元(TLC)编程操作的页缓冲器。

参照图6，页缓冲器PB1可包括位线控制器131、位线放电器132、感测节点预充电器133、子锁存器电路134以及第一至第三锁存器组件135、136和137。

位线控制器131可在编程验证操作期间在验证电压被施加到存储器单元阵列(例如，图1的110)之前选择性地对位线BL1至BLm进行预充电。此操作被定义为位线设置操作。位线控制器131可在编程验证操作期间在验证电压已被施加到存储器单元阵列(例如，图1的110)之后基于随联接到位线BL1的存储器单元的编程状态而改变的位线BL1的电流量来控制感测节点SO的电位电平。此操作被定义为评估操作。

位线控制器131可包括多个NMOS晶体管N1和N3至N6以及多个PMOS晶体管P1和P2。

NMOS晶体管N1可联接在位线BL1与节点ND1之间并且可响应于页缓冲器选择信号PBSEL而将位线BL1电连接到节点ND1。

NMOS晶体管N3可联接在节点ND1与公共感测节点CSO之间并且可响应于页缓冲器感测信号PB_SENSE而将节点ND1电连接到公共感测节点CSO。

PMOS晶体管P1和PMOS晶体管P2可串联联接在供电电压VDD的源与感测节点SO之间，并且可分别响应于子锁存器组件134的节点QS处的信号和预充电信号SA_PRECH_N而导通。

NMOS晶体管N4可联接在公共感测节点CSO与PMOS晶体管P1和PMOS晶体管P2之间的节点之间，并且可响应于控制信号SA_CSOC而将通过PMOS晶体管P1提供的供电电压VDD提供给公共感测节点CSO。

NMOS晶体管N5可联接在感测节点SO与公共感测节点CSO之间，并且可响应于传输信号TRANSO而将感测节点SO电连接到公共感测节点CSO。

NMOS晶体管N6可联接在公共节点CSO与子锁存器组件134的节点ND2之间，并且可响应于放电信号SA_DISCH而将公共节点CSO电连接到节点ND2。

下面描述在位线设置操作期间执行的位线控制器131的操作。

PMOS晶体管P1可基于子锁存器组件134的节点QS的电位而导通或截止。可基于要编程的数据或基于编程验证操作的结果锁存的验证数据来控制节点QS的电位。例如，当作为编程验证操作的结果，子锁存器组件134中锁存的验证数据对应于通过时，节点QS可具有逻辑高电平，并且PMOS晶体管P1可响应于节点QS的电位而截止。相反，当作为编程验证操作的结果，子锁存器组件134中锁存的验证数据对应于失败时，节点QS可具有逻辑低电平，并且PMOS晶体管P1可响应于节点QS的电位而导通。子锁存器组件134中锁存的验证数据可以是基于包括在先前编程循环中的编程验证操作的结果而锁存的验证数据。

NMOS晶体管N4可响应于控制信号SA_CSOC而导通，NMOS晶体管N3可响应于页缓冲器感测信号PB_SENSE而导通，NMOS晶体管N1可响应于页缓冲器选择信号PBSEL而导通。因此，基于子锁存器组件134的节点QS的电位，位线BL1可在编程验证操作期间被预充电至供电电压电平或被控制为接地电压电平。

即，与在先前编程循环中作为编程验证操作的结果被确定为失败的存储器单元对应的页缓冲器可将位线预充电至供电电压电平，与在先前编程循环中作为编程验证操作的结果被确定为通过的存储器单元对应的页缓冲器可将位线维持在接地电压电平，而无需对位线进行预充电。这样做的原因在于选择性地仅对在先前编程循环中作为编程验证操作的结果被确定为失败的存储器单元执行编程验证操作。

下面描述在评估操作期间执行的位线控制器131的操作。

PMOS晶体管P1和PMOS晶体管P2可响应于设定为逻辑低电平的子锁存器组件134的节点QS处的信号和逻辑低电平的预充电信号SA_PRECH_N二者而将感测节点SO预充电至供电电压VDD的电平。

NMOS晶体管N4可响应于控制信号SA_CSOC而导通，NMOS晶体管N5可响应于具有逻辑高电平的传输信号TRANSO而导通，公共感测节点CSO可被预充电至特定电平VDD-Vth。

PMOS晶体管P2可响应于已转变为逻辑高电平的预充电信号SA_PRECH_N而截止，并且施加到感测节点SO的供电电压VDD可被阻挡。感测节点SO和公共感测节点CSO的电位电平可基于联接到位线BL1的存储器单元的编程状态而改变。例如，当在编程验证操作期间存储器单元的阈值电压高于施加到存储器单元的字线的验证电压时，电流可不流过位线BL1。因此，公共感测节点CSO和感测节点SO的电位可维持在预充电电平。相反，当在编程验证操作期间存储器单元的阈值电压低于施加到存储器单元的字线的验证电压时，电流可流过位线BL1。因此，公共感测节点CSO和感测节点SO的电位可从预充电电平降低至放电电平(例如，SA_CSOC-Vth)。

与在先前编程循环的编程验证操作期间被确定为通过的存储器单元对应的位线可在位线设置操作期间被控制为处于接地电压。因此，与在上述评估操作期间被确定为通过的存储器单元对应的各个页缓冲器的感测节点SO可降低至放电电平。

位线放电器132可联接到位线控制器131的节点ND1以对位线BL1的电位电平进行放电。

位线放电器132可包括联接在节点ND1与接地电源VSS的源之间的NMOS晶体管N2，并且NMOS晶体管N2可响应于位线放电信号BL_DIS而将接地电源VSS施加到节点ND1。

感测节点预充电器133可联接在感测节点SO与供电电压VDD的源之间以将感测节点SO预充电至供电电压VDD的电平。

感测节点预充电器133可包括PMOS晶体管P3，并且PMOS晶体管P3可响应于感测节点预充电信号PRECHSO_N而将供电电压VDD施加到感测节点SO。

子锁存器组件134可包括多个NMOS晶体管N7至N11以及反相器IV1和IV2。

反相器IV1和IV2可在相反方向上并联联接在节点QS与节点QS_N之间，从而形成锁存器。

NMOS晶体管N7和NMOS晶体管N8可串联联接在感测节点SO与接地电源VSS的源之间。NMOS晶体管N7可响应于传输信号TRANS而导通，并且NMOS晶体管N8可基于节点QS的电位电平而导通或截止。

NMOS晶体管N9可联接在节点QS与节点ND3之间，然后可响应于重置信号SRST而将节点QS电联接到节点ND3。NMOS晶体管N10可联接在节点QS_N与节点ND3之间，然后可响应于设定信号SSET而将节点QS_N电联接到节点ND3。NMOS晶体管N11可联接在节点ND3与接地电源VSS的源之间，并且可基于感测节点SO的电位而导通以将节点ND3电联接到接地电源VSS的源。例如，当在感测节点SO被预充电至高电平的状态下重置信号SRST作为逻辑高电平信号被施加到NMOS晶体管N9时，节点QS和节点QS_N可分别被初始化为逻辑低电平和逻辑高电平。此外，当在感测节点SO被预充电至逻辑高电平的状态下设定信号SSET作为逻辑高电平信号被施加到NMOS晶体管N10时，节点QS和节点QS_N可分别被设定为逻辑高电平和逻辑低电平。在数据感测操作期间，节点QS可被设定为逻辑低电平。

在编程操作的编程验证操作期间，子锁存器组件134可锁存验证数据。例如，在编程验证操作期间，当位线控制器131改变了感测节点SO的电位电平时，子锁存器组件134可基于感测节点SO的电位电平来生成并锁存验证数据。例如，当联接到位线BL1的目标存储器单元的阈值电压低于验证电压时，目标存储器单元可导通，因此感测节点SO的电位电平可被放电。相反，当联接到位线BL1的目标存储器单元的阈值电压高于验证电压时，目标存储器单元可截止，因此，感测节点SO的电位电平可维持在预充电电平(即，供电电压电平)。NMOS晶体管N10可响应于设定信号SSET而导通，NMOS晶体管N11可基于感测节点SO的电位电平而导通或截止以锁存验证数据。例如，当子锁存器组件134锁存与失败对应的验证数据作为验证操作的结果时，节点QS可具有逻辑低电平，并且节点QS_N可具有逻辑高电平。然而，当子锁存器组件134锁存与通过对应的验证数据作为验证操作的结果时，节点QS可具有逻辑高电平，并且节点QS_N可具有逻辑低电平。

第一至第三数据锁存器组件135、136和137中的每一个可联接到感测节点SO。

第一数据锁存器组件135可在编程操作期间暂时存储要编程到存储器单元的数据当中的最低有效比特(LSB)数据。

第一数据锁存器组件135可包括第一数据锁存器LAT1和NMOS晶体管N12。第一数据锁存器LAT1可暂时存储LSB数据。NMOS晶体管N12可联接在第一数据锁存器LAT1和感测节点SO之间，并且可响应于第一传输信号TRAN1将存储在第一数据锁存器LAT1中的LSB数据传输至感测节点SO。即，NMOS晶体管N12可基于存储在第一数据锁存器LAT1中的LSB数据来控制感测节点SO的电位电平。

第二数据锁存器组件136可在编程操作期间暂时存储要编程到存储器单元的数据当中的中央有效比特(CSB)数据。

第二数据锁存器组件136可包括第二数据锁存器LAT2和NMOS晶体管N13。第二数据锁存器LAT2可暂时存储CSB数据。NMOS晶体管N13可联接在第二数据锁存器LAT2和感测节点SO之间，并且可响应于第二传输信号TRAN2将存储在第二数据锁存器LAT2中的CSB数据传输至感测节点SO。即，NMOS晶体管N13可基于存储在第二数据锁存器LAT2中的CSB数据来控制感测节点SO的电位电平。

第三数据锁存器组件137可在编程操作期间暂时存储要编程到存储器单元的数据当中的最高有效比特(MSB)数据。

第三数据锁存器组件137可包括第三数据锁存器LAT3和NMOS晶体管N14。第三数据锁存器LAT3可暂时存储MSB数据。NMOS晶体管N14可联接在第三数据锁存器LAT3和感测节点SO之间，并且可响应于第三传输信号TRAN3将存储在第三数据锁存器LAT3中的MSB数据传输至感测节点SO。即，NMOS晶体管N14可基于存储在第三数据锁存器LAT3中的MSB数据来控制感测节点SO的电位电平。

尽管在本公开的实施方式中示出和描述了页缓冲器包括三个数据锁存器组件135、136和137，但是数据锁存器组件的数量可被设计为基于一个存储器单元中可存储的比特数来调节。例如，页缓冲器可被配置为使得当一个存储器单元中可存储两比特数据时，一个页缓冲器中包括两个数据锁存器组件，当一个存储器单元中可存储四比特数据时，一个页缓冲器中包括四个数据锁存器组件。

图7是示出三级单元的编程状态的曲线图。

参照图7，三级单元(TLC)具有分别与一个擦除状态E和七个编程状态P1至P7对应的阈值电压状态。擦除状态E和第一编程状态P1至第七编程状态P7具有与之对应的比特代码。如果需要，各种比特代码可被指派给擦除状态E和第一编程状态P1至第七编程状态P7。

例如，LSB/CSB/MSB为1/1/1的比特代码可被指派给擦除状态E，LSB/CSB/MSB为1/1/0的比特代码可被指派给第一编程状态P1，LSB/CSB/MSB为1/0/0的比特代码可被指派给第二编程状态P2，LSB/CSB/MSB为0/0/0的比特代码可被指派给第三编程状态P3，LSB/CSB/MSB为0/1/0的比特代码可被指派给第四编程状态P4，LSB/CSB/MSB为0/1/1的比特代码可被指派给第五编程状态P5，LSB/CSB/MSB为0/0/1的比特代码可被指派给第六编程状态P6，LSB/CSB/MSB为1/0/1的比特代码可被指派给第七编程状态P7。

各个阈值电压状态可基于第一读电压R1至第七读电压R7来识别。另外，第一验证电压VR1至第七验证电压VR7可用于确定与各个编程状态对应的存储器单元的编程是否已完成。

例如，为了验证包括在所选物理页中的存储器单元当中的与第二编程状态P2对应的存储器单元，第二验证电压VR2可被施加到对应字线。这里，图6所示的页缓冲器PB1可通过感测位线BL1的电流来确定联接到位线BL1的目标存储器单元的编程完成还是未完成。

尽管在图7中示出三级单元的目标编程状态，但它们仅是示例性的，包括在根据本公开的实施方式的半导体存储器装置中的多个存储器单元可以是多级单元(MLC)。在实施方式中，包括在根据本公开的实施方式的半导体存储器装置中的多个存储器单元可以是四级单元(QLC)。

图8是用于说明根据本公开的实施方式的编程操作的图。

在本公开的实施方式中，作为示例描述使用三级单元(TLC)方案对存储器单元进行编程的情况。

参照图7和图8来描述根据本公开的实施方式的编程操作。

参照图7和图8，示出根据本公开的实施方式执行针对第一编程状态P1至第七编程状态P7的编程操作的实施方式。可执行编程操作，使得依次执行与第一编程状态P1至第七编程状态P7对应的多个编程循环LOOP1至LOOP9。例如，编程循环LOOP1和LOOP2可对应于第一编程状态P1，编程循环LOOP3可对应于第二编程状态P2。此外，编程循环LOOP4可对应于第三编程状态P3，编程循环LOOP5可对应于第四编程状态P4，编程循环LOOP6可对应于第五编程状态P5，编程循环LOOP7可对应于第六编程状态P6，编程循环LOOP8和LOOP9可对应于第七编程状态P7。

多个编程循环LOOP1至LOOP9中的每一个可包括编程脉冲施加操作和至少一个编程验证操作。作为包括在各个编程循环中的编程验证操作的结果，当要编程为与编程循环对应的编程状态的存储器单元当中的已完成编程操作的存储器单元的数量等于或大于预设数量时，编程操作可被确定为通过，并且可执行下一编程状态的编程循环。例如，当作为编程循环LOOP2中的编程验证操作的结果，确定第一编程状态P1的编程操作已通过(P1-PASS)时，可执行下一编程状态(例如，第二编程状态)的编程循环LOOP3。

图9是用于说明图8中的多个编程循环之一的图。

图10A至图10G是用于说明在依次执行的多个编程验证操作期间子锁存器组件的节点QS_N和感测节点SO的数据值的图。

下面参照图1、图5、图6、图7、图8、图9和图10A至图10G来描述在一个编程循环中所包括的多个编程验证操作期间执行的页缓冲器的操作。

在本公开的实施方式中，作为示例描述图8的编程循环LOOP2。

在编程操作期间，读写电路130的多个页缓冲器PB1至PBm中的每一个可接收要编程到所选存储块(例如，BLK3)的所选物理页中所包括的存储器单元(例如，MC1)的数据，并且可暂时存储所接收的数据。例如，要编程的数据的LSB数据、CSB数据和MSB数据可被暂时存储在多个页缓冲器PB1至PBm中的每一个的第一至第三锁存器组件135、136和137中。

多个页缓冲器PB1至PBm中的每一个可基于先前编程循环(例如，LOOP1)中的最后编程验证操作的结果将编程禁止电压或编程允许电压施加到对应位线BL1至BLm。

电压发生器150可生成并输出编程电压Vpgm(VP2)，并且地址解码器120可将编程电压Vpgm(VP2)施加到与所选物理页对应的字线(例如，WL1)。

在时间t0，基于与先前编程验证操作的结果对应的验证数据，子锁存器组件134的节点QS_N可具有如图10A所示的节点值。当当前正在执行的编程循环是编程操作的第一编程循环LOOP1时，子锁存器组件134的节点QS_N可具有初始设置值。

例如，当与页缓冲器(例如，PB1)对应的存储器单元MC1的目标编程状态是擦除状态E时，页缓冲器PB1的节点QS_N可被设定为值“0”(对应于逻辑低电平)。

在与页缓冲器PB1对应的存储器单元MC1的目标编程状态是第一编程状态P1至第七编程状态P7的情况下，当在先前编程验证操作中编程操作被确定为失败(FAIL-MC)时，页缓冲器PB1的节点QS_N可被设定为值“1”(对应于逻辑高电平)。然而，当在先前编程验证操作中编程操作被确定为通过(PASS-MC)时，页缓冲器PB1的节点QS_N被设定为值“0”。

此后，多个页缓冲器PB1至PBm可基于节点QS的电位将各条位线预充电至预设电平或将各条位线维持在接地电压电平。例如，与在先前编程循环中作为编程验证操作的结果被确定为失败的存储器单元对应的页缓冲器可将位线预充电至供电电压电平，与在先前编程循环中作为编程验证操作的结果被确定为通过的存储器单元对应的页缓冲器可将位线维持在接地电压电平而不对位线进行预充电。

此后，可执行与第一编程状态P1对应的编程验证操作。

在与第一编程状态P1对应的编程验证操作期间，电压发生器150可生成并输出与第一编程状态P1对应的验证电压VR1，并且地址解码器120可将验证电压VR1施加到与所选物理页对应的字线WL1。

因此，各条位线BL1可基于包括在所选物理页中的存储器单元MC1的编程状态而维持在预充电电平，或者可由于发生电流流动而放电至特定电平。

例如，当存储器单元MC1的阈值电压高于验证电压VR1时，电流不会流过与存储器单元MC1对应的位线。因此，公共感测节点CSO和感测节点SO的电位可维持在预充电电平。相反，当存储器单元MC1的阈值电压低于验证电压VR1时，电流可流过与存储器单元MC1对应的位线。因此，公共感测节点CSO和感测节点SO的电位可从预充电电平降低至放电电平。另外，与在先前编程循环中作为编程验证操作的结果被确定为通过的存储器单元对应的位线可维持在接地电压电平而没有预充电操作，因此，与位线对应的各个页缓冲器的感测节点SO的电位也可降低至放电电平。因此，在时间t1，多个页缓冲器PB1至PBm中的每一个的感测节点SO具有诸如图10B所示的节点值。这里，“1”是与预充电电平对应的节点值，“0”是与放电电平对应的节点值。即，当存储器单元MC1的阈值电压高于验证电压VR1(FAIL-MC)时，感测节点SO可具有值“1”。然而，当存储器单元MC1的阈值电压低于验证电压VR1(PASS-MC)时，感测节点可具有值“0”。

此后，在时间t2，多个页缓冲器PB1至PBm可执行掩蔽操作。例如，在多个页缓冲器PB1至PBm当中，对应存储器单元的目标编程状态是阈值电压分布高于与当前正在执行的编程验证操作对应的编程状态P1的阈值电压分布的编程状态(例如，P2至P7)中的任一个的各个页缓冲器可将感测节点SO的节点值设定为“0”，如图10C所示。例如，多个页缓冲器PB1至PBm当中的阈值电压分布高于与当前正在基于存储在第一至第三数据锁存器组件135、136和137中的数据执行的编程验证操作对应的编程状态P1的阈值电压分布的编程状态(例如，P2至P7)的各个页缓冲器的感测节点SO的节点值被设定为“0”。

此后，在时间t3，子锁存器组件134可基于感测节点SO的节点值来锁存如图10D所示的验证数据。这里，阈值电压分布高于与当前正在执行的编程验证操作对应的编程状态P1的阈值电压分布的编程状态(例如，P2至P7)的各个页缓冲器的子锁存器组件134可基于在时间t2设定为“0”的感测节点SO的节点值而维持先前锁存的数据值。即，阈值电压分布高于与当前正在执行的编程验证操作对应的编程状态P1的阈值电压分布的编程状态(例如，P2至P7)的页缓冲器不反映当前正在执行的编程验证操作的结果。

此后，执行与下一编程状态(例如，P2)对应的编程验证操作。

在与第二编程状态P2对应的编程验证操作期间，电压发生器150可生成并输出与第二编程状态P2对应的验证电压VR2，并且地址解码器120可将验证电压VR2施加到与所选物理页对应的字线WL1。

因此，各条位线BL1可基于包括在所选物理页中的存储器单元MC1的编程状态而维持在预充电电平，或者可由于发生电流流动而放电至特定电平。

例如，当存储器单元MC1的阈值电压高于验证电压VR2时，电流不会流过与存储器单元MC1对应的位线。因此，公共感测节点CSO和感测节点SO的电位可维持在预充电电平。相反，当存储器单元MC1的阈值电压低于验证电压VR2时，电流可流过与存储器单元MC1对应的位线。因此，公共感测节点CSO和感测节点SO的电位可从预充电状态降低至放电电平。因此，在时间t4，多个页缓冲器PB1至PBm中的每一个的感测节点SO具有诸如图10E所示的节点值。即，当存储器单元MC1的阈值电压高于验证电压VR2(FAIL-MC)时，感测节点SO可具有值“1”。然而，当存储器单元MC1的阈值电压低于验证电压VR2(PASS-MC)时，感测节点可具有值“0”。

此后，在时间t5，多个页缓冲器PB1至PBm可执行掩蔽操作。例如，在多个页缓冲器PB1至PBm当中，对应存储器单元的目标编程状态是阈值电压分布高于与当前正在执行的编程验证操作对应的编程状态P2的阈值电压分布的编程状态(例如，P3至P7)中的任一个的各个页缓冲器可将感测节点SO的节点值设定为“0”，如图10F所示。例如，多个页缓冲器PB1至PBm当中的阈值电压分布高于与当前正在基于存储在第一至第三数据锁存器组件135、136和137中的数据执行的编程验证操作对应的编程状态P2的阈值电压分布的编程状态(例如，P3至P7)的各个页缓冲器的感测节点SO的节点值被设定为“0”。

此后，在时间t6，子锁存器组件134可基于感测节点SO的节点值来锁存如图10G所示的验证数据。这里，阈值电压分布高于与当前正在执行的编程验证操作对应的编程状态P2的阈值电压分布的编程状态(例如，P3至P7)的各个页缓冲器的子锁存器组件134可基于在时间t5设定为“0”的感测节点SO的节点值而维持先前锁存的数据值。即，阈值电压分布高于与当前正在执行的编程验证操作对应的编程状态P2的阈值电压分布的编程状态(例如，P3至P7)的页缓冲器不反映当前正在执行的编程验证操作的结果。

在与上述第二编程状态P2对应的验证操作之后，可按照与第二编程状态P2的方式类似的方式执行下一编程状态(即，第三编程状态P3)的验证操作。即，在验证电压VR3被施加到所选字线WL1之后，可在评估操作期间执行将暂时存储与高于第三编程状态P3的编程状态P4至P7对应的数据的各个页缓冲器的感测节点SO设定为数据值“0”的掩蔽操作，之后可基于感测节点SO的节点值将验证数据锁存在子锁存器组件134中。

如上所述，当暂时存储与阈值电压分布低于或等于与当前正在执行的编程验证操作对应的编程状态的阈值电压分布的编程状态对应的要编程的数据时，多个页缓冲器PB1至PBm可基于反映评估操作的结果的感测节点SO的节点值来在子锁存器组件134中锁存验证数据。此外，当暂时存储与阈值电压分布高于与当前正在执行的编程验证操作对应的编程状态的阈值电压分布的编程状态对应的要编程的数据时，多个页缓冲器PB1至PBm可在评估操作期间执行将感测节点SO的值设定为特定节点值的掩蔽操作。结果，执行掩蔽操作的页缓冲器的子锁存器组件134可维持在先前编程循环中先前锁存的数据值，而不锁存与当前正在执行的编程验证操作的结果对应的验证数据。

这样，即使依次执行与多个编程状态对应的编程验证操作，多个页缓冲器PB1至PBm也可执行编程验证操作而无需将锁存在子锁存器组件134中的数据移动到另一存储部的操作。因此，半导体存储器装置的编程操作速度可改进。

在上述实施方式中，作为示例描述了当依次执行多个编程验证操作时从使用低验证电压的编程验证操作开始依次执行编程验证操作的情况。然而，本公开不限于此，可执行从使用较高验证电压的编程验证操作到使用较低验证电压的编程验证操作的编程验证操作。例如，在编程循环LOOP1中，可执行使用第三验证电压VR3的编程验证操作，然后可执行使用第二验证电压VR2的编程验证操作，之后可执行使用第一验证电压VR1的编程验证操作。

图11是示出包括图1的半导体存储器装置的存储器系统的实施方式1000的框图。

参照图11，存储器系统1000可包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置。以下，将省略重复的说明。

控制器1100可联接到主机Host和半导体存储器装置100。控制器1100可响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读操作、写操作、擦除操作和后台操作。控制器1100可在半导体存储器装置100和主机Host之间提供接口。控制器1100可运行固件以用于控制半导体存储器装置100。

控制器1100可包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可用作处理器1120的工作存储器、半导体存储器装置100与主机Host之间的高速缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理器1120可控制控制器1100的总体操作。另外，控制器1100可在编程操作期间暂时存储从主机Host提供的程序数据。

主机接口1130可包括用于在主机Host和控制器1100之间执行数据交换的协议。在实施方式中，控制器1100可通过例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议的各种接口协议中的至少一种来与主机Host通信。

存储器接口1140可与半导体存储器装置100接口。例如，存储器接口可包括NAND接口或NOR接口。

纠错块1150可使用纠错码(ECC)来检测和纠正从半导体存储器装置100接收的数据中的错误。处理器1120可基于纠错块1150的检错结果来调节读电压，并且可控制半导体存储器装置100执行重读。在实施方式中，纠错块可被提供作为控制器1100的元件。

控制器1100和半导体存储器装置100可被集成到单个半导体装置中。在实施方式中，控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成存储卡。例如，控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成诸如个人计算机存储卡国际协会(PCMCIA))、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储卡。

控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD包括被配置为将数据存储在半导体存储器中的存储装置。当存储器系统1000用作SSD时，联接到存储器系统1000的主机Host的操作速度可显著改进。

在实施方式中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、三维(3D)电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种电子装置之一、用于形成计算机网络的各种电子装置之一、用于形成信息通信网络的各种电子装置之一、射频标识(RFID)装置或用于形成计算系统的各种元件之一的电子装置的各种元件之一来提供。

在实施方式中，半导体存储器装置100或存储器系统1000可被安装在各种类型的封装中。例如，半导体存储器装置100或存储器系统1000可按例如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)的各种方式封装和安装。

图12是示出图11的存储器系统的应用的示例的框图。

参照图12，存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。这些半导体存储器芯片被分成多个组。

在图12中，示出多个组通过第一通道CH1至第k通道CHk与控制器2200通信。各个半导体存储器芯片可按照与参照图1描述的半导体存储器装置100的方式相同的方式配置和操作。

各个组可通过一个公共通道与控制器2200通信。控制器2200可具有与参照图11描述的控制器1100相同的配置，并且可通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。

图13是示出包括参照图12描述的存储器系统的计算系统的框图。

计算系统3000可包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。

存储器系统2000可通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由CPU 3100处理的数据可被存储在存储器系统2000中。

在图13中，半导体存储器装置2100可被示出为通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。这里，控制器2200的功能可由CPU 3100和RAM 3200执行。

在图13中，如所提供的，示出参照图12描述的存储器系统2000。然而，存储器系统2000可由参照图11描述的存储器系统1000代替。在实施方式中，计算系统3000可包括参照图11和图12描述的存储器系统1000和2000二者。

根据本公开，在半导体存储器装置的编程操作期间与依次执行的多个编程验证操作的结果对应的数据可在页缓冲器中累积，以使得可执行多个编程验证操作而无需移动与各个编程验证操作的结果对应的数据的操作。因此，编程操作所需的时间可缩短。

本说明书和附图中所公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。因此，本公开所属领域的普通技术人员将能够容易地理解，可基于本公开的技术范围进行各种修改。

相关申请的交叉引用

本申请要求2021年1月18日提交的韩国专利申请号10-2021-0006930的优先权，其整体通过引用并入本文。