垂直场效应晶体管器件和形成其的方法

技术领域

与本发明构思的示例实施方式一致的装置和方法涉及形成在单个晶片上的多鳍垂直场效应晶体管(VFET)和单鳍VFET的结构。

背景技术

在VFET中，与相关技术的平面FET或鳍式场效应晶体管(finFET)不同，电流流过形成在沿垂直方向从衬底突出的鳍结构处的沟道。垂直突出的鳍结构被栅极结构包裹或围绕，并且底部源极/漏极区和顶部源极/漏极区分别形成在鳍结构的底部和顶部周围。

VFET被称为零扩散中断器件，因此可以不需要一个或更多个虚设栅极来将VFET与相邻的VFET隔离，而对于平面FET或finFET的彼此隔离则需要这样的虚设栅极。然而，诸如层间电介质(ILD)的隔离结构对于将两个相邻的VFET彼此隔离仍然可能是必要的。因此，由于ILD，难以通过减小鳍节距来增加VFET的器件密度。当需要VFET的改善的器件性能时，尤其如此。

发明内容

本发明构思的各种实施方式提供了VFET器件和制造其的方法，该VFET器件包括在单个集成电路(IC)芯片上的多个单鳍VFET和多个多鳍VFET。

根据一示例实施方式，提供了一种VFET器件，其可以包括：衬底；形成在衬底上的至少一个单鳍VFET，所述至少一个单鳍VFET中的每个包括鳍结构和围绕该鳍结构的栅极结构；形成在同一衬底上的至少一个多鳍VFET，所述至少一个多鳍VFET中的每个包括多个鳍结构和围绕所述多个鳍结构的连接栅极结构；以及隔离结构，在单鳍VFET和相邻的多鳍VFET之间以将该单鳍VFET的栅极结构和该相邻的多鳍VFET的连接栅极结构电断开，其中连接栅极结构形成在每个多鳍VFET的相邻的两个鳍结构之间的空间中。

根据一示例实施方式，所述至少一个多鳍VFET可以包括多个多鳍VFET，并且在每个多鳍VFET的相邻的两个鳍结构之间可以没有形成隔离结构以将围绕所述相邻的两个鳍结构的连接栅极结构电断开。

根据一示例实施方式，提供了一种VFET器件，其可以包括：衬底；多个单鳍VFET，在衬底上包括各自的第一鳍结构；以及多个多鳍VFET，每个多鳍VFET在衬底上包括多个第二鳍结构，其中第二鳍结构的鳍节距小于第一鳍结构的鳍节距。

根据一示例实施方式，提供了一种形成VFET器件的方法。该方法可以包括：提供衬底；确定在衬底之上的将用来形成用于多个单鳍VFET的第一鳍结构和用于多个多鳍VFET中的每个的第二鳍结构的掩模结构的数量和位置；根据确定的数量和位置将掩模结构沉积在衬底之上；向衬底应用光刻图案化以在衬底上形成第一鳍结构并形成第二鳍结构，该光刻图案化使用掩模结构；形成分别围绕第一鳍结构的栅极结构，并为每个多鳍VFET形成围绕第二鳍结构的连接栅极结构；以及形成隔离结构以将相邻的两个单鳍VFET电断开并将相邻的两个多鳍VFET电断开，其中在用于每个多鳍VFET的相邻的两个第二鳍结构之间没有形成隔离结构以将围绕所述相邻的两个第二鳍结构的连接栅极结构电断开。

附图说明

通过参照附图详细描述本发明构思的示例实施方式，本发明构思的以上和其它方面对本领域普通技术人员将变得更加明显，附图中：

图1A示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个双鳍VFET结构的VFET器件的中间结构的截面图；

图1B示出了根据一实施方式的其中图1A的VFET器件的中间结构在衬底上完成的VFET器件的结构的截面图；

图2A示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个四鳍VFET结构的VFET器件的中间结构的截面图；

图2B示出了根据一实施方式的其中图2A的VFET器件的中间结构在衬底上完成的VFET器件的结构的截面图；

图3示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个双鳍VFET结构的VFET器件的中间结构的截面图；

图4示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个四鳍VFET结构的另一VFET器件的中间结构的截面图；

图5示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个四鳍VFET结构的又一VFET器件的中间结构的截面图；

图6示出了根据一实施方式的形成包括参照图2A的多个单鳍VFET结构和多个多鳍VFET结构的VFET器件的鳍结构的流程图；

图7示出了根据一实施方式的半导体模块的示意性平面图；以及

图8示出了根据一实施方式的电子系统的示意性框图。

具体实施方式

这里描述的实施方式都是示例实施方式，因此，本发明构思不限于此，并且可以以各种其它形式来实现。不排除以下描述中提供的每个实施方式与也在此提供或未在此提供但与本发明构思一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在特定示例或实施方式中描述的事项没有在与其不同的示例或实施方式中描述，所述事项也可以被理解为与该不同的示例或实施方式相关或相结合，除非在其描述中另外提及。此外，应理解，本发明构思的原理、方面、示例和实施方式的所有描述旨在涵盖其结构等同物和功能等同物。此外，这些等同物应被理解为不仅包括当前众所周知的等同物，而且包括未来将要开发的等同物，即，被发明以执行相同功能的所有器件，而无论其结构如何。

将理解，当半导体器件的一元件、部件、层、图案、结构、区域等(在下文中统称为“元件”)被称为“在”该半导体器件的另一元件“之上”、“在”该另一元件“上方”、“在”该另一元件“上”、“在”该另一元件“之下”、“在”该另一元件“下方”、“在”该另一元件“下面”、“连接到”该另一元件或“联接到”该另一元件时，它可以直接在该另一元件之上、直接在该另一元件上方、直接在该另一元件上、直接在该另一元件之下、直接在该另一元件下方、直接在该另一元件下面、直接连接到该另一元件或直接联接到该另一元件，或者可以存在(多个)居间的元件。相比之下，当半导体器件的一元件被称为“直接在”该半导体器件的另一元件“之上”、“直接在”该另一元件“上方”、“直接在”该另一元件“上”、“直接在”该另一元件“之下”、“直接在”该另一元件“下方”、“直接在”该另一元件“下面”、“直接连接到”该另一元件或“直接联接到”该另一元件时，不存在居间的元件。贯穿本公开，相同的数字指代相同的元件。

为了易于描述，这里可以使用诸如“在……之上”、“在……上方”、“在……上”、“上”、“在……之下”、“在……下方”、“在……下面”、“下”等的空间关系术语来描述一个元件的如图所示的与另外的(多个)元件的关系。将理解，除了图中所绘的取向之外，空间关系术语旨在还涵盖半导体器件在使用或操作中的不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”其它元件“之下”或“在”其它元件“下面”的元件将被取向为“在”该其它元件“之上”。因此，术语“在……之下”可以涵盖之上和之下两种取向。半导体器件可以另行取向(旋转90度或处于其它取向)，并且这里使用的空间关系描述语被相应地解释。

如这里所使用的，当在一列元素之后时，诸如“中的至少一个”的表述修饰整列元素，而不修饰该列中的个别元素。例如，表述“a、b和c中的至少一个”应被理解为仅包括a，仅包括b，仅包括c，包括a和b两者，包括a和c两者，包括b和c两者，或者包括a、b和c的全部。在此，当术语“相同”用于比较两个或更多个元件的尺寸时，该术语可以涵盖“基本相同”的尺寸。

将理解，尽管术语第一、第二、第三、第四等可以在这里用于描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。因此，下面讨论的第一元件可以被称为第二元件而不脱离本发明构思的教导。

还将理解，即使制造发明装置或结构的某个步骤或操作晚于另一步骤或操作被描述，该步骤或操作也可以早于该另一步骤或操作被执行，除非该步骤或操作被描述为在该另一步骤或操作之后执行。

许多实施方式在这里参照作为实施方式(和中间结构)的示意性图示的截面图示来描述。这样，将预期到作为例如制造技术和/或公差的结果的相对于图示的形状的变化。因此，实施方式不应被解释为限于在此示出的区域的特定形状，而是将包括例如由制造引起的形状的偏离。例如，被示出为矩形的注入区将通常在其边缘处具有圆化的或弯曲的特征和/或注入浓度的梯度，而非从注入区到非注入区的二元变化。同样，通过注入形成的掩埋区可以导致掩埋区和通过其进行注入的表面之间的区域中的某些注入。因此，附图所示的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状，且不旨在限制本发明构思的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被夸大。

为了简洁起见，包括VFET的半导体器件的常规元件在这里可以被详细描述或者可以不被详细描述。在附图中，为了简洁起见，在不同附图中指示相同元件的附图标记可以在一个或更多个附图中被省略。例如，当图1A所示的一些附图标记在图1A和图1B两者中指示相同的元件时，这些附图标记不在图1B中示出。

图1A示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个双鳍VFET结构的VFET器件的中间结构的截面图。

参照图1A，多个单鳍VFET结构100A和多个双鳍VFET结构100B提供在单个集成电路(IC)芯片的衬底10上。这里，单鳍VFET代表由作为VFET的沟道的一个鳍结构形成的VFET，双鳍VFET代表由作为VFET的组合沟道的两个鳍结构形成的VFET。在图1A中，六个单鳍VFET结构100A形成在衬底10的第一区域10A上，三个双鳍VFET结构100B形成在衬底10的第二区域10B上。尽管图1A示出了衬底10的第一区域10A和第二区域10B分别仅包括六个单鳍VFET结构和三个双鳍VFET结构，但是根据实施方式，更多或更少数量的单鳍VFET结构和双鳍VFET结构可以分别形成在第一区域10A和第二区域10B上。衬底10还可以包括在此形成一个或更多个单鳍VFET结构和/或一个或更多个双鳍VFET结构的其它区域。衬底10可以是半导体材料的体衬底，例如硅(Si)或绝缘体上硅(SOI)衬底。

单鳍VFET结构100A包括鳍结构110A，该鳍结构110A从处于其初始状态的衬底10被图案化以成为单鳍VFET结构100A的沟道。栅极结构120A可以共形地形成在鳍结构110A的侧壁上以围绕鳍结构110A。栅极结构120A可以包括栅极电介质层121A和导体层122A。栅极电介质层121A可以至少包括形成在鳍结构110A的侧壁上的界面层以及形成在界面层上的高κ电介质层。此外，栅极结构120A可以被由硅氮化物(SiN)或其等效物形成的封装层112A封装。在鳍结构110A之上的是掩模层111A，其用于在鳍结构110A形成之前应用于处于初始状态的衬底10(其在下文中被称为“初始衬底”)的蚀刻工艺中保护衬底10的将要形成为鳍结构110A的部分。

界面层可以包括硅氧化物(SiO)、二氧化硅(SiO

如上所述，衬底10的第一区域10A包括排成一行的六个单鳍VFET结构100A，并且每个单鳍VFET结构100A由鳍结构110形成。六个单鳍VFET结构100A可以通过ILD 150A和浅沟槽隔离(STI)160A彼此电隔离。ILD150A和STI 160A可以各自包括SiO或其等效材料。

根据一实施方式，鳍结构110A可以通过使用多个掩模结构(诸如型芯和间隔物)对初始衬底进行自对准双重图案化(SADP)来形成。这里使用的SADP可以是氟化氩浸没(ArF-i)SADP。然而，理解的是，鳍结构110A也可以通过不同的光刻图案化方法(诸如自对准四重图案化(SAQP)或单次曝光图案化但不限于此)来形成。

在图1A中，三个含一个型芯105和两个间隔物115的组在六个单鳍VFET结构100A之上示出，另外三个含一个型芯105和两个间隔物115的组在三个双鳍VFET结构100B之上示出。这里，图1A示出了在VFET器件的中间结构的制造期间型芯105和间隔物115相对于衬底10的第一区域10A中的单鳍VFET结构100A的鳍结构所处的位置、以及其每个鳍结构如何通过使用这些型芯和间隔物的SADP来图案化以获得每个鳍结构。在图案化出衬底10的第一区域10A中的单鳍VFET结构100A的鳍结构之后，型芯105和间隔物115以及掩模层111A将被去除。

为了通过SADP从初始衬底图案化六个单鳍VFET结构100A的六个鳍结构110A，三个型芯105可以在初始衬底之上在其间具有预定间隔L1地形成为一行，并且两个间隔物115可以分别在其下将形成两个相邻的鳍结构110A的位置处沉积在每个型芯105的侧壁上。型芯105可以通过例如干蚀刻被去除，从而在初始衬底之上仅留下间隔物115，该初始衬底可以使用间隔物115作为掩模被蚀刻以图案化出六个鳍结构110A。因为间隔物115用作掩模以图案化其下的鳍结构110A，所以间隔物115的宽度可以与在其下被图案化的鳍结构110A的宽度相同。

型芯105可以由包括硅基有机材料的硬掩模上旋涂(SOH)材料形成但不限于此。各种不同的非晶硅材料可以用于形成型芯105，只要型芯105相对于将要形成在型芯105的侧壁(即，侧表面)上的间隔物115具有蚀刻选择性。间隔物115可以通过在型芯105的侧壁上沉积诸如SiO的间隔物材料来形成。沉积间隔物材料的工艺可以通过薄膜沉积技术(诸如原子层沉积(ALD)但不限于此)来执行。通过各向异性蚀刻或等离子体蚀刻但不限于此，可以蚀刻初始衬底，以使用间隔物115作为掩模来图案化鳍结构110A。形成间隔物115的间隔物材料也可以不限于SiO，只要间隔物材料相对于形成型芯105的材料具有蚀刻选择性。

与衬底10的第一区域10A相比，衬底10的第二区域10B包括排成一行的三个双鳍VFET结构100B，并且每个双鳍VFET结构100B由被连接栅极结构120B围绕的两个鳍结构110B-1和110B-2形成。像第一区域10A中的栅极结构120A一样，连接栅极结构120B包括栅极电介质层121B和导体层122B，并且可以被由SiN或其等效物形成的封装层112B封装。在鳍结构110B-1和110B-2中的每个之上的是掩模层111B，其用于在应用于初始衬底的蚀刻工艺中保护衬底10的将要形成为鳍结构的部分。

两个相邻的双鳍VFET结构100B可以通过ILD 150B和STI 160B电隔离(或断开)。像在第一区域10A中的两个鳍结构110A之间一样，双鳍VFET结构100B内的两个鳍结构110B-1和110B-2之间也可以形成ILD 150B。分别像衬底10的第一区域10A中的ILD 150A和STI160A一样，ILD 150B和STI 160B可以各自包括SiO或其等效材料。然而，STI 160B不形成在两个鳍结构110B-1和110B-2之间的ILD 150B之下，而STI 160B形成在将两个相邻的双鳍VFET结构100B隔离的ILD 150B之下。

鳍结构110B-1和110B-2中的每个可以具有与单鳍VFET结构100A的鳍结构110A相同的结构并包括与单鳍VFET结构100A的鳍结构110A相同的材料。因此，这里省略其描述。

鳍结构110B-1和110B-2也可以通过使用用于图案化单鳍VFET结构100A的鳍结构110A的相同的型芯105和间隔物115的相同工艺(即，上述SADP)被图案化。例如，相同数量的型芯105和间隔物115可以设置在初始衬底之上，使得六个间隔物115分别在与三个双鳍VFET结构100B(即，三个含鳍结构110B-1和110B-2的组)的六个鳍结构对应的位置处形成在三个型芯105的侧壁上，以图案化三个双鳍VFET结构100B。这里注意的是，来自初始衬底的第一区域10A的六个鳍结构110A的SADP和来自初始衬底的第二区域10B的三个含鳍结构110B-1和110B-2的组的SADP可以是使用六个含一个型芯105和两个间隔物115的组同时执行的同一个SADP。

在以上述方式在衬底10上形成鳍结构110A、110B-1和110B-2之后，可以在这些鳍结构之上和之下形成源极/漏极区，以在单个IC芯片上完成VFET器件。

图1B示出了根据一实施方式的其中图1A的VFET器件的中间结构在衬底上完成的VFET器件的结构的截面图。为了附图简洁，当图1A中使用的一些附图标记在图1A和图1B两者中指示相同的元件时，这些附图标记不在图1B中示出。

参照图1B，底部源极/漏极区130A和顶部源极/漏极区140A分别形成在衬底10的第一区域10A中的每个单鳍VFET结构100A的栅极结构120A之下和之上，从而形成每个单鳍VFET 101A。底部源极/漏极区130A可以从衬底10外延生长为掺有一种或更多种掺杂剂(诸如用于p沟道VFET的硼(B)和用于n沟道VFET的磷(P)，但不限于此)。顶部源极/漏极区140A可以从每个鳍结构110A外延生长为掺有与底部源极/漏极区130A中相同的一种或更多种掺杂剂。在顶部源极/漏极区140A上设置顶部源极/漏极区接触结构(CA)170A，以将单鳍VFET101A连接到电源或用于内部布线的另一电路元件。单鳍VFET 101A的顶部源极/漏极区接触结构170A通过附加ILD151A彼此隔离，该附加ILD 151A可以由与ILD 150A相同或相似的材料形成。

图1B进一步示出了底部间隔物135A形成在栅极结构120A和底部源极/漏极区130A之间用于其绝缘、以及顶部间隔物145A形成在栅极结构120A和顶部源极/漏极区140A之间用于其绝缘。底部间隔物135A和顶部间隔物145A可以由SiO、SiN和任何低κ材料(诸如SiCOH或SiBCN)中的至少一种材料形成，但不限于此。

相比之下，通过分别在双鳍VFET结构100B之下和之上形成不同结构的底部源极/漏极区和顶部源极/漏极区，在衬底10的第二区域10B中形成多个双鳍VFET 101B，如图1B所示。

每个双鳍VFET 101B包括与两个鳍结构110B-1和110B-2对应的公共底部源极/漏极区130B和公共底部间隔物135B、以及分别与两个鳍结构110B-1和110B-2对应的顶部源极/漏极区140B-1和140B-2及顶部间隔物145B-1和145B-2。然而，在每个双鳍VFET 101B内，顶部源极/漏极区140B-1和140B-2通过公共顶部源极/漏极区接触结构(CA)170B彼此连接，以将双鳍VFET 101B连接到电源或用于内部布线的另一电路元件。双鳍VFET101B的公共顶部源极/漏极区接触结构170B通过附加ILD 151B彼此隔离，该附加151B可以由与ILD 150B相同或相似的材料形成。底部源极/漏极区130B、底部间隔物135B、顶部源极/漏极区140B-1和140B-2以及顶部间隔物145B-1和145B-2可以分别由与衬底10的第一区域10A中的底部源极/漏极区130A、底部间隔物135A、顶部源极/漏极区140A和顶部间隔物145A相同的材料形成，因此，这里省略重复的描述。

理解的是，当VFET由两个或更多个鳍结构形成时，VFET的驱动电流可以增大从而改善VFET的性能，因为围绕鳍结构的栅极结构彼此连接。因此，由两个鳍结构110B-1和110B-2形成的双鳍VFET 101B可以在器件性能方面优于由一个鳍结构110A形成的单鳍VFET101A，因为如图1A和图1B所示，分别围绕两个鳍结构110B-1和110B-2的连接栅极结构120B彼此连接。此外，形成双鳍VFET 101B的两个鳍结构110B-1和110B-2没有通过STI结构彼此隔离，VFET器件的制造工艺可以被简化。

同时，注意的是，单鳍VFET 101A和双鳍VFET 101B两者可以通过同时应用SADP形成在单个IC芯片中，从而节省制造成本。换句话说，单鳍VFET 101A和双鳍VFET 101B的鳍结构不是使用不同的图案化方法来形成，例如不是分别在不同时间使用单次曝光图案化和SADP来形成。

然而，如图1A和图1B所示，双鳍VFET 101B具有与单鳍VFET 101A相同的鳍节距P1，从而没有实现器件面积获益(即利用率提高)。此外，在两个鳍结构110B-1和110B-2之间，ILD 150B可以不是必要的，因为连接栅极结构120B不需要被电隔离。

因此，下面提供了解决图1A和图1B所示的VFET器件的这些方面的实施方式。

图2A示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个四鳍VFET结构的VFET器件的中间结构的截面图。

参照图2A，多个单鳍VFET结构200A和多个四鳍VFET结构200B提供在单个IC芯片的衬底20上。这里，四鳍VFET代表由作为VFET的组合沟道的四个鳍结构形成的VFET。在图2A中，六个单鳍VFET结构200A形成在衬底20的第一区域20A上，三个四鳍VFET结构200B形成在衬底20的第二区域20B上。尽管图2A示出了第一区域20A和第二区域20B分别仅包括六个单鳍VFET结构和三个四鳍VFET结构，但是根据实施方式，更多或更少数量的单鳍VFET结构和四鳍VFET结构可以分别形成在第一区域20A和第二区域20B上。衬底20还可以包括在此形成一个或更多个单鳍VFET结构和/或一个或更多个四鳍VFET结构的其它区域。像图1A的衬底10一样，衬底20也可以是半导体材料的体衬底，例如Si或SOI衬底。

单鳍VFET结构200A可以在功能、结构和形成其的材料方面与图1A的单鳍VFET结构100A相同，因此，这里省略其描述。因此，鳍结构210A以及包括栅极电介质层221A和导体层222A的栅极结构220A也可以分别与鳍结构110A以及包括栅极电介质层121A和导体层122A的栅极结构120A相同。在每个鳍结构210A之上设置掩模层211A，其用于在应用于处于其初始状态的衬底20的蚀刻工艺中保护衬底20的将要形成为鳍结构210A的部分。栅极结构220A可以被由SiN或其等效物形成的封装层212A封装。

此外，六个单鳍VFET结构200A可以通过可在功能、结构和形成其的材料方面与ILD150A和STI 160A相同的ILD 250A和STI 260A电隔离。

然而，在衬底20的第一区域20A中形成六个单鳍VFET结构200A的方法可以不同于在图1A所示的衬底10的第一区域10A中形成单鳍VFET结构100A的方法。

虽然图1A所示的六个单鳍VFET结构100A的六个鳍结构110A可以通过使用三个型芯105和六个间隔物115对初始衬底应用SADP来形成，但是图2A所示的六个单鳍VFET结构200A的六个鳍结构210A可以通过使用三个含一型芯205、两个第一间隔物215-1和四个第二间隔物215-2的组(即总共三个型芯205、六个第一间隔物215-1和十二个第二间隔物215-2)对初始衬底应用SAQP来形成，该初始衬底是在鳍结构210A形成之前处于初始状态的衬底20。根据一实施方式，这里使用的SAQP可以是ArF-i SAQP。

图2A示出了型芯205以及间隔物215-1和215-2相对于将形成在其下的鳍结构在VFET结构200A和200B之上所设置的位置，以示出这些鳍结构中的每个如何通过使用这些掩模结构的SAQP被图案化。像图1A的型芯105、间隔物115和掩模层111A一样，所有的型芯205及间隔物215-1和215-2以及掩模层211A也将在图案化VFET结构200A和200B的鳍结构之后被去除。

为了通过SAQP从初始衬底图案化六个鳍结构210A，三个型芯205可以在初始衬底之上在其间具有预定间隔L2地形成为一行，并且两个第一间隔物215-1可以沉积在每个型芯205的侧壁上。型芯205可以通过例如干蚀刻被去除，从而在初始衬底之上仅留下第一间隔物215-1。两个第二间隔物215-2可以沉积在每个第一间隔物215-1的侧壁上，并且第一间隔物215-1可以通过与去除型芯205相同或相似的方法被去除。因此，图2A示出了总共十二个第二间隔物215-2沉积在第一区域20A处的衬底20之上。

可以使用十二个第二间隔物215-2作为各个掩模来蚀刻初始衬底，以在其下形成十二个鳍结构，并且去除除了其下将形成六个鳍结构210A的所选择的六个第二间隔物215-2以外的六个第二间隔物215-2，以蚀刻掉形成在其下的六个鳍结构，从而如图2A所示在衬底20的第一区域20A中仅留下六个鳍结构210A。或者，可以通过首先去除未选择的六个第二间隔物215-2、然后使用所选择的六个第二间隔物215-2作为各个掩模来蚀刻初始衬底以图案化六个鳍结构210A。在第一区域20A中被去除的六个第二间隔物215-2之下，可以形成ILD250A。在本实施方式中，用于SAQP的型芯205、第一间隔物215-1和第二间隔物215-2可以布置在初始衬底的第一区域20A之上，使得所选择的第二间隔物215-2分别设置在其下将形成单鳍VFET结构200A的鳍结构210A的位置处。因为第二间隔物215-2用作掩模以图案化其下的鳍结构210A，所以第二间隔物215-2的宽度可以与鳍结构210A的宽度相同。

注意的是，单鳍VFET结构200A的鳍结构210A通过使用多个含一个型芯205、两个第一间隔物215-1和四个第二间隔物215-2的组的SAQP被图案化，其中这些组中的型芯205在其间具有预定间隔L2，而单鳍VFET结构100A的与鳍结构210A相同的鳍结构110A通过仅使用如图1A所示的多个含一个型芯105和两个间隔物115的组的SADP被图案化。换句话说，单鳍VFET结构200A的鳍结构210A通过应用SAQP来形成，该SAQP使用比用于形成单鳍VFET结构100A的鳍结构110A的SADP更多的间隔物。然而，使用SAQP来图案化单鳍VFET结构200A的鳍结构210A的一个原因是，四鳍VFET结构200B的鳍结构也将在单鳍VFET结构200A的鳍结构210A形成于此的同一衬底20上使用SAQP被图案化，以形成单个IC芯片。注意的是，在同一衬底20上同时将SAQP应用于单鳍VFET结构的鳍结构以及多鳍VFET结构的鳍结构的形成的成本低于在同一衬底20上在不同时间将SADP应用于单鳍VFET结构的鳍结构的形成以及将SAQP应用于多鳍VFET结构的鳍结构的形成的成本。

型芯205以及间隔物215-1和215-2可以包括形成型芯105和间隔物115的相同材料，因此，这里省略其描述。

与衬底20的第一区域20A相比，衬底20的第二区域20B包括排成一行的三个四鳍VFET结构200B，并且每个四鳍VFET结构200B由被连接栅极结构220B围绕的四个鳍结构210B-1、210B-2、210B-3和210B-4形成。像第一区域20A中的栅极结构220A一样，连接栅极结构220B包括栅极电介质层221B和导体层222B，并且可以被由SiN或其等效物形成的封装层212B封装。在鳍结构210B-1至210B-4中的每个之上的是掩模层211B，其用于在应用于初始衬底的蚀刻工艺中保护衬底20的将形成为每个鳍结构的部分。

两个相邻的四鳍VFET结构200B可以通过ILD 250B和STI 260B电隔离。像衬底20的第一区域20A中的ILD 250A和STI 260A一样，ILD 250B和STI 260B可以各自包括SiO或其等效材料。然而，在每个四鳍VFET结构200B内的四个鳍结构210B-1至210B-4之间没有形成ILD和STI(诸如ILD 250B和STI 260B)。而是，形成连接栅极结构220B的栅极电介质层221B和导体层222B可以填充在四个鳍结构210B-1至210B-4之间的空间中，以增大每个四鳍VFET结构200B的驱动电流。

鳍结构210B-1至210B-4中的每个可以具有与单鳍VFET结构200A的鳍结构210A相同的一般结构和材料。因此，这里省略其描述。

注意的是，三个含鳍结构210B-1至210B-4的组可以与同一衬底20上的六个鳍结构210A一起被图案化，以通过相同的工艺(即，上述SAQP)同时形成单个IC芯片。这三个含鳍结构210B-1至210B-4的组可以使用另外三个含掩模结构(即，设置在第二区域20B中的初始衬底之上的一个型芯205、两个第一间隔物215-1和四个第二间隔物215-2)的组被图案化，其中这些组中的型芯205在其间具有相同的预定间隔L2，该预定间隔L2用于将这些掩模结构设置在第一区域20A中的初始衬底之上以形成鳍结构210A。因此，像在第一区域20A中一样，在第二区域20B中，总共十二个第二间隔物215-2设置在初始衬底之上。然而，在第二区域20B中，图2A所示的所有十二个第二间隔物215-2(即，三个含相邻的四个第二间隔物215-2的组)用作各个掩模，以形成十二个鳍结构(即，用于三个四鳍VFET结构200B的三个含相邻的四个鳍结构210B-1至210B-4的组)。注意的是，考虑到如上所述在三个含相邻的四个鳍结构210B-1至210B-4的组之间将没有形成ILD结构来设置这三组第二间隔物215-2。在四鳍VFET结构200B之间，可以形成ILD 250B。

此外，如在第一区域20A中，在第二区域20B中，第二间隔物215-2用作掩模以图案化其下的鳍结构210B-1至210B-4中的每个，因此第二间隔物215-2的宽度可以与鳍结构210B-1至210B-4中的每个的宽度相同。然而，在使用如图2A所示的SAQP来形成VFET器件的鳍结构210A和210B-1至210B-4之后，根据一实施方式，在替换金属栅极(RMG)工艺期间，鉴于单鳍VFET结构200A的栅极结构220A的阈值电压，每个四鳍VFET结构200B的鳍结构210B-1至210B-4可以在其水平宽度上被修整，以调节连接栅极结构220B的阈值电压。因此，鳍结构210B-1至210B-4中的每个的水平宽度可以小于形成在同一衬底20上的每个鳍结构210A的水平宽度。

此外，在以上述方式在衬底20上形成鳍结构210A和210B-1至210B-4之后，可以在这些鳍结构之上和之下形成源极/漏极区，以在单个IC芯片上完成VFET器件。

图2B示出了根据一实施方式的其中图2A的VFET器件的中间结构在衬底上完成的VFET器件的结构的截面图。为了附图简洁，当图2A中使用的一些附图标记在图2A和图2B两者中指示相同的元件时，这些附图标记不在图2B中示出。

参照图2B，底部源极/漏极区230A和顶部源极/漏极区240A分别形成在衬底20的第一区域20A中的每个单鳍VFET结构200A的栅极结构220A之下和之上，从而形成每个单鳍VFET 201A。底部源极/漏极区230A可以从衬底20外延生长为掺有一种或更多种掺杂剂(诸如用于p沟道VFET的硼(B)和用于n沟道VFET的磷(P)，但不限于此)。顶部源极/漏极区240A可以从每个鳍结构210A外延生长为掺有与底部源极/漏极区230A中相同的一种或更多种掺杂剂。在顶部源极/漏极区240A上设置顶部源极/漏极区接触结构(CA)270A，以将单鳍VFET201A连接到电源或用于内部布线的另一电路元件。单鳍VFET 201A的顶部源极/漏极区接触结构270A通过附加ILD251A彼此隔离，该附加251A可以由与ILD 250A相同或相似的材料形成。

图2B进一步示出了底部间隔物235A形成在每个栅极结构220A和底部源极/漏极区230A之间用于其绝缘、以及顶部间隔物245A形成在每个栅极结构220A和顶部源极/漏极区240A之间用于其绝缘。底部间隔物235A和顶部间隔物245A可以分别由形成底部间隔物135A和顶部间隔物145A的相同材料形成。

相比之下，通过如图2B所示形成不同结构的底部源极/漏极区和顶部源极/漏极区，在衬底20的第二区域20B中形成多个四鳍VFET 201B。

每个四鳍VFET 201B包括公共底部源极/漏极区230B和多个底部间隔物235B以及公共顶部源极/漏极区240B和多个顶部间隔物245B。公共顶部源极/漏极区240B可以通过顶部源极/漏极区接触结构(CA)270B连接到电源或用于内部布线的另一电路元件。顶部源极/漏极区接触结构270B可以通过附加ILD 251B彼此隔离。公共底部源极/漏极区230B、底部间隔物235B、公共顶部源极/漏极区240B和顶部间隔物245B分别由形成衬底20的第一区域20A中的底部源极/漏极区230A、底部间隔物235A、顶部源极/漏极区240A和顶部间隔物245A的相同材料形成，因此，这里省略重复的描述。

这里注意的是，与单鳍VFET 201A和图1B的双鳍VFET 101B相比，四鳍VFET 201B可以驱动更多的电流从而改善器件性能，因为四鳍VFET201B具有比双鳍VFET 101B和单鳍VFET 201A更多的鳍结构，即，四个鳍结构210B-1至210B-4。此外，连接栅极结构220B填充在鳍结构210B-1至210B-4之间的空间中，并且围绕四个鳍结构210B-1至210B-4中的每个的连接栅极结构220B通过VFET器件的前道工序(FEOL)中的栅极连接图案(PB)连接，这也有助于驱动更多的电流。

尽管有上述性能获益，图2A和图2B所示的衬底20的在此形成三个四鳍VFET 201B的第二区域20B具有与图1A和图1B所示的衬底10的第二区域10B相同或基本相同的尺寸。换句话说，根据本实施方式，具有优异性能的三个四鳍VFET 201B可以形成在相同或基本相同尺寸的在此形成三个双鳍VFET 101B的区域中。这至少是因为根据本实施方式的四鳍VFET201B的四个鳍结构210B-1至210B-4没有通过ILD(诸如设置在如图1B所示的双鳍VFET 101B的鳍结构110B-1和110B-2之间的ILD 150B)彼此隔离。由于四鳍VFET 201B在没有将鳍结构210B-1至210B-4彼此隔离的ILD的情况下形成，因此四鳍VFET 201B可以具有比图1B所示的双鳍VFET 101B的鳍节距P1更小的鳍节距P2。因此，本实施方式的VFET器件的特征还在于，具有大的鳍节距P1的六个单鳍VFET 201A和具有小的鳍节距P2的三个四鳍VFET 201B形成在单个IC芯片上。

还注意的是，单鳍VFET 201A和四鳍VFET 201B两者可以同时使用SAQP形成在单个IC芯片上，从而节省制造成本。换句话说，单鳍VFET 201A和四鳍VFET 201B的鳍结构不是使用不同的图案化方法来形成，例如不是分别在不同时间使用单次曝光图案化和SAQP或使用SADP和SAQP来形成。

如上所述，即使它们形成在相同或基本相同尺寸的衬底上，与参照图1B描述的双鳍VFET 101B相比，图2B所示的四鳍VFET 201B的实施方式能够改善器件性能。这至少是因为形成在多鳍VFET的鳍结构之间的ILD被去除，并且取而代之地，包括(多个)功函数金属的附加导体层被填充在鳍结构之间的空间中。

然而，本发明构思不限于前述实施方式。根据另一实施方式，可以在其中如图1A所示仅形成通过ILD隔离的三个双鳍VFET结构100B的相同尺寸的区域上形成其中相邻的两个鳍结构没有通过ILD隔离的多于三个的双鳍VFET结构，从而实现器件面积获益。

图3示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个双鳍VFET结构的VFET器件的中间结构的截面图。

参照图3，多个单鳍VFET结构300A和多个双鳍VFET结构300B提供在单个IC芯片的衬底30上。在图3中，六个单鳍VFET结构300A形成在衬底30的第一区域30A上，四个双鳍VFET结构300B形成在衬底30的第二区域30B上。尽管图3示出了第一区域30A和第二区域30B分别仅包括六个单鳍VFET结构和四个双鳍VFET结构，但是根据实施方式，更多或更少数量的单鳍VFET结构和双鳍VFET结构可以分别形成在第一区域30A和第二区域30B上。衬底30还可以包括在此形成一个或更多个单鳍VFET结构、一个或更多个双鳍VFET结构和/或图2A所示的四鳍VFET结构200B的其它区域。

单鳍VFET结构300A的结构和材料与图1A中的单鳍VFET结构100A和图2A中的单鳍VFET结构200A的结构和材料相同。例如，衬底30、每个鳍结构310A、包括栅极电介质层321A和导体层322A的栅极结构320A、掩模层311A、封装层312A、ILD 350A以及STI 360A分别与图2A所示的衬底20、鳍结构210A、包括栅极电介质层221A和导体层222A的栅极结构220A、掩模层211A、封装层212A、ILD 250A以及STI 260A相同。因此，这里省略其重复描述。

然而，在衬底30的第一区域30A中形成六个单鳍VFET结构300A的方法可以不同于在图2A所示的衬底20的第一区域20A中形成单鳍VFET结构200A的方法。

虽然图2A所示的六个单鳍VFET结构200A的六个鳍结构210A通过使用三个含一个型芯205、两个第一间隔物215-1和四个第二间隔物215-2的组的SAQP形成在衬底20上，但是根据一实施方式，六个单鳍VFET结构300A的六个鳍结构310A可以通过使用四个含一个型芯305、两个第一间隔物315-1和四个第二间隔物315-2的组的SAQP来形成。即，多于一个的含一型芯、两个第一间隔物和四个第二间隔物的组用于本SAQP。这里使用的SAQP可以是ArF-iSAQP。

图3示出了型芯305以及间隔物315-1和315-2相对于其下将形成的鳍结构在VFET结构300A和300B之上所处的位置，以示出这些鳍结构中的每个如何通过使用这些掩模结构的SAQP被图案化。像图2A的型芯205、间隔物215-1和215-2以及掩模层211A一样，所有的型芯305及间隔物315-1和315-2以及掩模层311A也将在图案化VFET结构300A和300B的鳍结构之后被去除。

为了通过SAQP从初始衬底图案化六个鳍结构310A，四个型芯305可以在初始衬底之上在其间具有预定间隔L3地形成为一行，并且两个第一间隔物315-1可以沉积在每个型芯305的侧壁上。型芯305可以通过例如干蚀刻被去除，在初始衬底之上仅留下第一间隔物315-1。两个第二间隔物315-2可以沉积在八个第一间隔物315-1中的每个的侧壁上，并且第一间隔物315-1通过与去除型芯305相同或相似的方法被去除。因此，图3示出了总共十六个第二间隔物315-2沉积在第一区域30A处的衬底30之上。

初始衬底可以使用十六个第二间隔物315-2作为各个掩模被蚀刻，以在其下形成十六个鳍结构，并且除了其下将形成六个鳍结构310A的所选择的六个第二间隔物315-2以外的十个第二间隔物315-2被去除，以蚀刻掉形成在其下的十个鳍结构，从而如图3所示在衬底30的第一区域30A中仅留下六个鳍结构310A。或者，可以通过首先去除未选择的十个第二间隔物315-2、然后使用所选择的六个第二间隔物315-2作为各个掩模来蚀刻初始衬底以图案化六个鳍结构310A。在第一区域30A中的被去除的十个第二间隔物315-2之下，可以形成ILD 350A。在本实施方式中，用于SAQP的型芯305、第一间隔物315-1和第二间隔物315-2可以布置在初始衬底之上，使得所选择的第二间隔物315-2分别设置在将从其下的初始衬底的第一区域30A形成用于单鳍VFET结构300A的鳍结构310A的位置处。因为第二间隔物315-2用作掩模以图案化其下的鳍结构310A，所以第二间隔物315-2的宽度可以与鳍结构310A的宽度相同。

这里注意的是，单鳍VFET结构300A的六个鳍结构310A通过使用四个含一个型芯305、两个第一间隔物315-1和四个第二间隔物315-2的组的SAQP被图案化，其中这些组中的型芯305在其间具有预定间隔L3，而单鳍VFET结构200A的与鳍结构310A相同的六个鳍结构210A通过仅使用如图2A所示的三个含一个型芯205、两个第一间隔物215-1和四个第二间隔物215-2的组的SAQP被图案化。换句话说，单鳍VFET结构300A的鳍结构310A使用比单鳍VFET结构200A的鳍结构210A多一个的含一个型芯、两个第一间隔物和四个第二间隔物的组来形成。然而，利用使用更多掩模结构(即，型芯和间隔物)的SAQP来图案化单鳍VFET结构300A的鳍结构310A的一个原因是，双鳍VFET结构300B的鳍结构也将在同一衬底30上被图案化以形成单个IC芯片，其中单鳍VFET结构300A的鳍结构310A使用在初始衬底之上以相同的预定间隔L3设置的掩模结构来形成。注意的是，在同一衬底30上同时将使用在初始衬底之上以相同的预定间隔L3设置的掩模结构的SAQP应用于单鳍VFET结构的鳍结构和多鳍VFET结构的鳍结构的形成的成本低于在同一衬底30上在不同时间将使用以不同间隔设置的掩模层的不同SAQP应用于单鳍VFET的鳍结构的形成和多鳍VFET的鳍结构的形成的成本。

型芯305以及间隔物315-1和315-2可以包括形成型芯205以及间隔物215-1和215-2的相同材料，因此，这里省略其描述。

与衬底30的第一区域30A相比，衬底30的第二区域30B包括排成一行的四个双鳍VFET结构300B，并且每个双鳍VFET结构300B由被连接栅极结构320B围绕的两个鳍结构310B-1和310B-2形成。像第一区域30A中的栅极结构320A一样，连接栅极结构320B包括栅极电介质层321B和导体层322B，并且可以被封装层312B封装。在鳍结构310B-1和310B-2中的每个之上的是掩模层311B，其用于在应用于初始衬底的蚀刻工艺中保护衬底30的将形成为每个鳍结构的部分。

两个相邻的双鳍VFET结构300B可以通过ILD 350B和STI 360B电隔离。像衬底30的第一区域30A中的ILD 350A和STI 360A一样，ILD 350B和STI 360B可以各自包括SiO或等效材料。然而，在衬底30的第二区域30B中的每个双鳍VFET结构300B内的两个鳍结构310B-1和310B-2之间没有形成ILD和STI(诸如ILD 350B和STI 360B)。而是，形成连接栅极结构320B的栅极电介质层321B和导体层322B可以填充在两个鳍结构310B-1和310B-2之间的空间中，以增大每个双鳍VFET结构300B的驱动电流。

注意的是，衬底30的在此形成四个双鳍VFET结构300B的第二区域30B具有与衬底10的如图1A所示在此仅形成三个双鳍VFET结构100B的第二区域10B相同或基本相同的尺寸。换句话说，与图1A的先前实施方式相比，根据本实施方式，可以在相同或基本相同尺寸的区域中形成更多的双鳍VFET结构300B。这至少是因为双鳍VFET结构300B的两个鳍结构310B-1和310B-2没有通过ILD(诸如将图1A所示的双鳍VFET结构100B的鳍结构110B-1和110B-2隔离的ILD 150B)隔离。由于双鳍VFET结构300B在没有将鳍结构310B-1和310B-2彼此隔离的ILD的情况下形成，因此双鳍VFET结构300B可以具有比图1A所示的双鳍VFET结构100B的鳍节距P1更小的鳍节距P3。因此，本实施方式的VFET器件的特征还在于，具有大的鳍节距P1的六个单鳍VFET结构300A和具有小的鳍节距P3的四个双鳍VFET结构300B形成在单个IC芯片上。

鳍结构310B-1和310B-2中的每个可以具有与单鳍VFET结构300A的鳍结构310A相同的结构和材料。因此，这里省略其描述。

注意的是，四个含鳍结构310B-1和310B-2的组可以与同一衬底30上的六个鳍结构310A一起被图案化，以通过相同的工艺(即，上述SAQP)同时形成单个IC芯片。这四个含鳍结构310B-1和310B-2的组可以使用另外四个含掩模结构(即，设置在第二区域30B中的初始衬底之上的一个型芯305、两个第一间隔物315-1和四个第二间隔物315-2)的组被图案化，其中这些组中的型芯305在其间具有相同的预定间隔L3，该预定间隔L3用于将这些掩模结构设置在第一区域30A中的初始衬底之上以形成鳍结构310A。因此，像在第一区域30A中一样，在图3中的第二区域30B处，在衬底30之上示出了总共十六个第二间隔物315-2。

如在第一区域30A中那样，可以使用相同数量的第二间隔物315-2在第二区域30B中同时形成十六个鳍结构。然后，去除除了从十六个第二间隔物315-2当中选择的四个含相邻的两个第二间隔物315-2的组以外的未选择的八个第二间隔物315-2，以蚀刻掉形成在未选择的八个第二间隔物315-2之下的八个鳍结构，从而如图3所示在衬底30的第二区域30B中留下四个含相邻的两个鳍结构310B-1和310B-2的组。或者，当在第一区域30A中使用所选择的六个第二间隔物315-2来形成仅六个鳍结构310A时，在去除第二区域30B中的未选择的八个第二间隔物315-2之后，可以在第二区域30B中使用所选择的四个含相邻的两个第二间隔物315-2的组来形成仅四个含相邻的两个鳍结构310B-1和310B-2的组。然而，注意的是，在任何一种情况下，考虑到如上所述在相邻的两个鳍结构310B-1和310B-2之间将没有形成ILD结构来选择这四组第二间隔物315-2。在第二区域30B中的被去除的八个第二间隔物315-2之下，可以形成ILD 350B。

此外，如在第一区域30A中那样，在第二区域30B中，第二间隔物315-2用作掩模以图案化其下的鳍结构310B-1和310B-2中的每个，因此第二间隔物315-2的宽度可以与鳍结构310B-1和310B-2中的每个的宽度相同。然而，在使用如图3所示的SAQP来形成VFET器件的鳍结构310A、310B-1和310B-2之后，根据一实施方式，在RMG工艺期间，鉴于单鳍VFET结构300A的栅极结构320A的阈值电压，每个双鳍VFET结构300B的鳍结构310B-1和310B-2可以在其水平宽度上被修整，以调节连接栅极结构320B的阈值电压。因此，鳍结构310B-1和310B-2中的每个的水平宽度可以小于形成在同一衬底30上的每个鳍结构310A的水平宽度。

根据参照图3描述的以上实施方式，与图1A的实施方式相比，对于VFET器件可以至少获得器件面积获益，尽管两个实施方式都针对多个双鳍VFET结构与多个单鳍VFET结构一起形成在同一衬底上以形成单个IC芯片。本实施方式还能够通过同时应用SAQP而在同一衬底上形成单鳍VFET结构300A和双鳍VFET结构300B两者，从而节省制造成本。

还注意的是，由于通过去除每个四鳍VFET结构200B中的鳍结构210B-1至210B-4之间以及每个双鳍VFET结构300B中的鳍结构310B-1和310B-2之间的ILD来减小鳍节距，因此可以防止由于ILD引起的氧进入，并且可以按比例缩小反转氧化物厚度(inversion oxidethickness)(Tinv)从而实现更加改善的器件性能。

返回参照图2A和图2B，在初始衬底上应用SAQP来形成单鳍VFET结构200A和四鳍VFET结构200B的鳍结构。然而，根据实施方式，也可以应用SADP或使用极紫外(EUV)的单次曝光图案化来形成具有与参照图2A和图2B所述相同的窄的鳍节距P1和P2的相同数量的这些鳍结构。

图4示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个四鳍VFET结构的另一VFET器件的中间结构的截面图。

例如，图4示出了多个单鳍VFET结构400A的鳍结构410A以及多个四鳍VFET结构400B中的每个的鳍结构410B-1、410B-2、410B-3和410B-4通过使用多个掩模结构(诸如型芯405和间隔物415)将SADP应用于处于初始状态的衬底40而形成。

为了使用SADP从初始衬底图案化六个鳍结构410A和三个含四个鳍结构410B-1至410B-4的组，八个型芯405可以在第一区域40A和第二区域40B的每个中的初始衬底之上在其间具有预定距离L4地形成为一行，并且两个间隔物415可以形成在每个型芯405的相反侧壁处。因此，在第一区域40A和第二区域40B的每个中，总共十六个间隔物415可以设置在初始衬底之上。在去除型芯405之后，可以在第一区域40A和第二区域40B的每个中使用十六个间隔物415作为各个掩模来形成十六个鳍结构。在第一区域40A中，去除除了从十六个间隔物415当中选择的六个间隔物415以外的十个间隔物415，并且蚀刻掉形成在其下的鳍结构，从而在衬底40上仅留下六个鳍结构410A。在第二区域40B中，去除除了三个含四个相邻的间隔物415的组以外的四个间隔物415，并且蚀刻掉形成在其下的鳍结构，从而在衬底40上留下三个含四个鳍结构410B-1至410B-4的组。鳍结构410A和410B-1至410B-4的结构和特性与图2A所示的鳍结构210A和210B-1至210B-4相同，第一区域40A中的包括栅极电介质层421A和导体层422A的栅极结构420A、掩模层411A、封装层412A、ILD 450A和STI 460A以及第二区域40B中的包括栅极电介质层421B和导体层422B的栅极结构420B、掩模层411B、封装层412B、ILD 450B和STI 460B分别与图2A所示的那些相同，因此，这里省略重复的描述。

图5示出了根据一实施方式的包括形成在衬底上的多个单鳍VFET结构和多个四鳍VFET结构的又一VFET器件的中间结构的截面图。

此外，图5示出了多个单鳍VFET结构500A的鳍结构510A和多个四鳍VFET结构500B中的每个的鳍结构510B-1、510B-2、510B-3和510B-4通过使用仅包括型芯505的多个掩模结构将单次曝光图案化应用于处于初始状态的衬底50而形成。

为了使用单次曝光图案化从初始衬底图案化六个鳍结构510A和三个含四个鳍结构510B-1至510B-4的组，十六个型芯505可以在第一区域50A和第二区域50B的每个中的初始衬底之上在其间具有预定距离L5地形成为一行。可以在第一区域50A和第二区域50B的每个中使用十六个型芯505作为各个掩模来形成十六个鳍结构。在第一区域50A中，除了从十六个型芯505当中选择的六个型芯505以外的十个型芯505被去除，并且形成在其下的鳍结构被蚀刻掉，从而在衬底50上仅留下六个鳍结构510A。在第二区域50B中，除了三个含四个相邻的型芯505的组以外的四个型芯505被去除，并且形成在其下的鳍结构被蚀刻掉，从而在衬底50上留下三个含四个鳍结构510B-1至510B-4的组。鳍结构510A和510B-1至510B-4的结构和特性与图2A所示的鳍结构210A和210B-1至210B-4相同，第一区域50A中的包括栅极电介质层521A和导体层522A的栅极结构520A、掩模层511A、封装层512A、ILD 550A和STI560A以及第二区域50B中的包括栅极电介质层521B和导体层522B的栅极结构520B、掩模层511B、封装层512B、ILD 550B和STI 560B分别与图2A所示的那些相同，因此，这里省略重复的描述。

还注意的是，图4和图5所示的VFET器件具有与图2A和图2B所示的VFET器件相同或相似的优点，包括更小的鳍节距P2和改善的器件性能，因此，也省略其描述。

尽管未在图2A和图3-5中具体示出，但是可以在形成于同一衬底上的单鳍VFET结构和相邻的多鳍VFET结构之间形成ILD，以形成单个IC芯片，从而将单鳍VFET结构的栅极结构和相邻的多鳍VFET结构的连接栅极结构电断开。

图6示出了根据一实施方式的形成包括参照图2A的多个单鳍VFET结构和多个多鳍VFET结构的VFET器件的鳍结构的流程图。

在操作S610中，提供衬底，并且确定在衬底之上的用来形成用于多个单鳍VFET结构(200A)的第一鳍结构(210A)和用于多个多鳍VFET结构(200B)中的每个的第二鳍结构(210B-1至210B-4)的掩模结构(205、215-1和215-2)的数量和位置。

在操作S620中，根据确定的数量和位置将掩模结构(205、215-1和215-2)沉积在衬底之上。

在操作S630中，将使用所沉积的掩模结构的光刻图案化(SAQP、SADP或单次曝光图案化)应用于衬底，以在衬底上形成第一鳍结构(210A)和第二鳍结构(210B-1至210B-4)。

这里，取决于从SAQP、SADP和单次曝光图案化当中选择的光刻图案化方法，掩模结构可以包括多个型芯(205)、多个第一间隔物(215-1)和/或多个第二间隔物(215-2)。在SAQP的情况下，根据一实施方式，这些掩模结构可以布置在衬底之上，使得第二间隔物(215-2)设置在将从其下的衬底形成第一鳍结构(210A)和第二鳍结构(210B-1至210B-4)的位置处。这些掩模结构也可以布置为在其间具有预定的间隔(L2)。此外，根据一实施方式，可以考虑到以下来执行光刻图案化：在将要被图案化的第二鳍结构(210B-1至210B-4)之间没有用于ILD的空间，而是形成连接栅极结构(220B)以填充在这些鳍结构之间的空间中。这是因为在形成根据本实施方式的具有连接栅极结构的多鳍VFET结构时，将两个相邻的鳍结构隔离的ILD可以不是必要的，如以上参照图2A所述。

在操作S640中，形成栅极结构(220A)以围绕每个第一鳍结构(210A)，并且形成连接栅极结构(220B)以填充在第二鳍结构(210B-1至210B-4)之间的空间中。

在操作S650中，分别在单鳍VFET结构(200A)之间以及在多鳍VFET结构(200B)之间形成ILD(250A和250B)和STI(260A和260B)，以将两个相邻的VFET结构隔离。然而，根据实施方式，这些ILD或STI可以在形成VFET结构的鳍结构之前形成。

这里注意的是，可以应用从SAQP、SADP和单次曝光图案化当中选择的光刻图案化以在同一衬底上形成单鳍VFET结构(200A)的第一鳍结构(210A)以及多鳍VFET结构(200B)的第二鳍结构(210B-1至210B-4)，从而同时形成单个IC芯片。

以上方法也可以应用于形成图3所示的单鳍VFET结构300A的鳍结构310A以及每个双鳍VFET结构300B的鳍结构310B1和310B2。

图7示出了根据一实施方式的半导体模块的示意性平面图。

参照图7，根据一实施方式的半导体模块700可以包括安装在模块衬底710上的处理器720和半导体器件730。处理器720和/或半导体器件730可以包括在以上实施方式中描述的一个或更多个VFET器件。

图8示出了根据一实施方式的电子系统的示意性框图。

参照图8，根据一实施方式的电子系统800可以包括使用总线840执行数据通信的微处理器810、存储器820和用户接口830。微处理器810可以包括中央处理单元(CPU)或应用处理器(AP)。电子系统800还可以包括与微处理器810直接通信的随机存取存储器(RAM)850。微处理器810和/或RAM 850可以以单个模块或封装来实现。用户接口830可以用于向电子系统800输入数据，或从电子系统800输出数据。例如，用户接口830可以不受限制地包括键盘、触摸板、触摸屏、鼠标、扫描仪、语音检测器、液晶显示器(LCD)、微发光器件(LED)、有机发光二极管(OLED)器件、有源矩阵发光二极管(AMOLED)器件、打印机、照明设备或各种其它输入/输出设备。存储器820可以存储微处理器810的操作代码、由微处理器810处理的数据或从外部设备接收的数据。存储器820可以包括存储器控制器、硬盘或固态驱动器(SSD)。

电子系统800中的至少微处理器810、存储器820和/或RAM 850可以包括在以上实施方式中描述的一个或更多个VFET器件。

前述内容是对示例实施方式的说明，并且将不被解释为对其的限制。尽管已经描述了一些示例实施方式，但是本领域技术人员将容易理解，在实质质上不脱离本发明构思的情况下，可以在以上实施方式中进行许多修改。

本申请要求在美国专利商标局于2021年1月18日提交的第63/138,598号美国临时申请和于2021年4月6日提交的第17/223,803号美国非临时申请的优先权，所述申请的公开内容通过引用全文合并于此。