在共享通道的双方向上发送数据的存储设备及其操作方法

相关申请的交叉引用

本申请要求于2021年1月21日在韩国知识产权局提交的韩国专利申请第10-2021-0008793号的优先权，其公开内容通过引用整体结合于此。

技术领域

本发明构思涉及半导体设备，并且更具体地，涉及在共享通道的两个方向上同时发送具有嵌入命令的数据的存储设备，以及操作该存储设备的方法。

背景技术

使用半导体芯片的系统可以采用存储器控制器和存储设备。诸如动态随机访问存储器(dynamic random-access memory，DRAM)的易失性存储器可以用作系统的操作存储器或主存储器，并且非易失性存储器可以用作作为存储介质来存储由系统内主机使用的数据或指令和/或执行计算操作的存储设备。存储设备可以包括多个非易失性存储器。随着存储设备容量的增加，需要提高非易失性存储器的数据输入/输出效率，以提供对大量数据的稳定和快速的实时处理。

存储设备可以支持多个通道，并且非易失性存储器可以连接到多个通道之一。例如，第一非易失性存储器和第二非易失性存储器可以连接到同一通道。连接到单个通道的非易失性存储器共享数据信号(DQ)线，并且可以通过共享的DQ线从存储器控制器接收命令、地址和数据，或者向存储器控制器发送数据。连接到单个通道的非易失性存储器中的每一个可以通过共享DQ线接收相应的读取命令，执行读取操作，并且将根据读取操作读取的数据发送到存储器控制器。

因此，对于连接到单个通道的非易失性存储器中的每一个，存储器控制器可以通过共享的DQ线串行地发送和接收读取命令和数据。此外，基于高频翻转(toggle)定时，通过共享的DQ线发送的数据可以具有相对高的传输速率，而读取命令可以具有相对低的传输速率。因此，共享的DQ线的数据输入/输出效率可能下降。

发明内容

本发明构思的实施例提供了在通道的两个方向上同时发送具有嵌入命令的数据的存储设备，以及操作该存储设备的方法。

根据本发明构思的实施例，提供了一种操作存储设备的方法，该存储设备包括连接到单个通道的第一存储器设备和第二存储器设备以及存储器控制器，该方法包括：通过单个通道中的数据信号线将从第一存储器设备输出的第一数据发送到存储器控制器；以及在存储器控制器接收第一数据的同时，通过数据信号线向第二存储器设备发送命令，其中，数据信号线的电压电平是基于该命令的，并且第一存储器设备的第一数据被加载到数据信号线上，并且第一数据和命令在该数据信号线的两个方向上被发送。

根据本发明构思的实施例，提供了一种操作存储设备的方法，该存储设备包括连接到单个通道的第一存储器设备和第二存储器设备以及存储器控制器，该方法包括：通过单个通道中的数据信号线将从第一存储器设备输出的第一数据发送到存储器控制器；以及当存储器控制器接收第一数据的同时，通过数据信号线向第二存储器设备发送用于第二存储器设备的写入数据，其中，数据信号线的电压电平是基于该写入数据的，并且第一数据被加载到数据信号线上，并且第一数据和写入数据在该单个通道中的该数据信号线的两个方向上被发送。

根据本发明构思的实施例，提供了一种用于控制多个存储器设备的存储器控制器，该存储器控制器包括：连接到连接在存储器控制器和多个存储器设备之间的单个通道中的数据信号线的至少一个数据信号引脚；通过至少一个数据信号引脚接收从多个存储器设备中的第一存储器设备输出的输出数据、并且获得与第一存储器设备的输出数据相对应的内部数据的数据提取电路；生成要提供给多个存储设备中的第二存储器设备的命令、并且基于该命令输出控制信号的命令逻辑电路；以及响应于控制信号，通过至少一个数据信号引脚和数据信号线将针对第二存储器设备的命令发送到第二存储器设备的开关电路，其中，第一存储器设备的输出数据和针对第二存储器设备的命令在该单个通道中的该数据信号线的两个方向上被发送。

根据本发明构思的实施例，提供了一种用于控制多个存储器设备的存储器控制器，该存储器控制器包括：连接到连接在存储器控制器和多个存储器设备之间的单个通道中的数据信号线的至少一个数据信号引脚；通过至少一个数据信号引脚接收从多个存储器设备中的第一存储器设备输出的输出数据、并且获得与第一存储器设备的输出数据相对应的内部数据的数据提取电路；生成要提供给多个存储器设备中的第二存储器设备的写入数据、并且基于该写入数据输出控制信号的数据逻辑电路；以及响应于控制信号，通过至少一个数据信号引脚和数据信号线将用于第二存储器设备的写入数据发送到第二存储器设备的开关电路，其中，第一存储器设备的输出数据和用于第二存储器设备的写入数据在单个通道中的数据信号线中在不同的方向上被发送。

根据本发明构思的实施例，提供了一种存储设备，该存储设备包括：多个存储器设备；控制多个存储器设备的存储器控制器；以及连接在存储器控制器和多个存储器设备之间并且包括至少一条数据信号线的单个通道，其中，多个存储器设备中的第一存储器设备通过至少一条数据信号线将响应于存储器控制器的第一读取命令而输出的输出数据发送到存储器控制器，存储器控制器在接收第一存储器设备的输出数据的同时，通过至少一条数据信号线向第二存储器设备发送针对多个存储器设备中的第二存储器设备的第二读取命令，存储器控制器基于针对第二存储器设备的第二读取命令来改变至少一条数据信号线的电压电平，并且第一存储器设备的输出数据被加载到具有改变的电压电平的至少一条数据信号线上，并且第一存储器设备的输出数据和针对第二存储器设备的第二读取命令在单个通道的至少一条数据信号线的第一方向和第二方向上被发送。

根据本发明构思的实施例，提供了一种存储设备，该存储设备包括：多个存储器设备；控制多个存储器设备的存储器控制器；以及连接在存储器控制器和多个存储器设备之间并且包括至少一条数据信号线的单个通道，其中，多个存储器设备中的第一存储器设备通过至少一条数据信号线将从第一存储器设备输出的输出数据发送到存储器控制器，存储器控制器在接收第一存储器设备的输出数据的同时，通过至少一条数据信号线将用于多个存储器设备中的第二存储器设备的写入数据发送到第二存储器设备，至少一条数据信号线的电压电平基于用于第二存储器设备的写入数据而改变，并且第一存储器设备的输出数据被加载到具有改变的电压电平的至少一条数据信号线上，并且第一存储器设备的输出数据和用于第二存储器设备的写入数据在单个通道的至少一条数据信号线的第一方向和第二方向上被发送。

附图说明

从以下结合附图的详细描述中将更清楚地理解本发明构思的实施例，其中：

图1是根据本发明构思的实施例的存储设备的框图；

图2是示出与图1的存储设备的第一通道相关联的存储器接口的图；

图3是图2所示的第一非易失性存储器设备(NVM)的框图；

图4、图5和图6是用于解释适用于图3的第一NVM的三维(3D)垂直与非(V-NAND)结构的图；

图7是根据本发明构思的实施例的存储设备的电路图；

图8是示出关于共享图7的存储设备中的第一通道的数据信号(DQ)线的第一NVM和第二NVM的存储器控制器的读取方法的流程图；

图9是示出根据图8的读取方法的存储器控制器与第一NVM和第二NVM之间的读取操作的图；

图10是示出图9的第一NVM和第二NVM的页读取操作的图；

图11是示出被发送到图7的存储设备中的第一通道的DQ线的数据和命令的时序图；

图12是根据本发明构思的实施例的存储设备的电路图；

图13是示出根据本发明构思的实施例的存储设备的读取操作的图；

图14和图15是示出根据本发明构思的实施例的存储设备的图；

图16是示出应用了根据本发明构思的实施例的存储设备的系统的图；以及

图17是示出根据本发明构思的实施例的通用闪存(UFS)系统的图。

具体实施方式

图1是根据本发明构思的实施例的存储设备100的框图。

参考图1，存储设备10可以包括存储器设备110和存储器控制器120。尽管在本实施例中，存储设备100被示为包括多个硬件组件，但是本发明构思不限于此，并且可以包括其他组件。存储器控制器120可以响应于来自主机的写入请求来控制存储器设备110向存储器设备110写入数据、或者可以响应于来自主机的读取请求来控制存储器设备110读取存储在存储器设备110中的数据。

在本发明构思的一些实施例中，存储设备100可以包括嵌入在电子设备中的内部存储器。例如，存储设备100可以包括嵌入式通用闪存(UFS)存储器设备、嵌入式多媒体卡(eMMC)或固态驱动(固态硬盘)。然而，本发明构思不限于此，并且存储设备100可以包括非易失性存储器(例如，一次性可编程只读存储器(OTPROM)、可编程ROM(PROM)、可擦除且可编程ROM(EPROM)、电可擦除且可编程ROM(EEPROM)、掩膜ROM、闪存ROM等)。在本发明构思的一些实施例中，存储设备100可以包括可从电子设备拆卸的外部存储器。例如，存储设备100可以包括UFS存储卡、紧凑型闪速(CF)卡、安全数字(SD)卡、微型SD卡、迷你SD卡、极限数字(xD)卡和记忆棒中的至少一种。

存储设备100可以支持多个通道CH1至CHm，并且存储器设备110可以通过多个通道CH1至CHm连接到存储器控制器120。存储器设备110可以包括多个非易失性存储器设备NVM11至NVMmn。非易失性存储器设备NVM11至NVMmn中的每一个可以通过相应的通路(way)连接到多个通道CH1至CHm中的一个。例如，非易失性存储器设备NVM11至NVM1n可以分别通过通路W11至W1n连接到第一通道CH1，非易失性存储器设备NVM21至NVM2n可以分别通过通路W21至W2n连接到第二通道CH2。此外，非易失性存储器设备NVMm1至NVMmn可以分别通过通路Wm1至Wmn连接到第m个通道CHm。在本发明构思的实施例中，非易失性存储器设备NVM11至NVMmn中的每一个可以由能够根据来自存储器控制器120的单独命令操作的任何存储器单元来实现。例如，尽管非易失性存储器设备NVM11至NVMmn中的每一个可以由芯片或管芯来实现，但是本发明构思不限于此。

存储器控制器120可以通过多个通道CH1至CHm向存储器设备110发送信号和从存储器设备110接收信号。例如，存储器控制器120可以通过通道CH1至CHm向存储器设备110发送命令CMDa至CMDm、地址ADDRa至ADDRm和数据DATAa至DATAm，或者可以从存储器设备110接收数据DATAa至DATAm。

存储器控制器120可以通过每个通道选择连接到相应通道的非易失性存储器设备之一，并且可以向所选非易失性存储器设备发送信号和从其接收信号。例如，存储器控制器120可以从连接到第一通道CH1的非易失性存储器设备NVM11至NVM1n中选择非易失性存储器设备NVM11。存储器控制器120可以通过第一通道CH1将命令CMDa、地址ADDRa和数据DATAa发送到所选非易失性存储器设备NVM11，或者可以从所选非易失性存储器设备NVM11接收数据DATAa。

存储器控制器120可以通过不同的通道并行地向存储器设备110发送信号和从存储器设备110接收信号。例如，存储器控制器120可以通过第二通道CH2向存储器设备110发送命令CMDb，同时通过第一通道CH1向存储器设备110发送命令CMDa。例如，存储器控制器120可以通过第二通道CH2从存储器设备110接收数据DATAb，同时通过第一通道CH1从存储器设备110接收数据DATAa。此外，存储器设备110可以通过第二通道CH2从存储器控制器120接收数据DATAb，同时通过第一通道CH1从存储器控制器120接收数据DATAa。

存储器控制器120可以控制存储器设备110的整体操作。存储器控制器120可以通过向通道CH1至CHm发送信号来控制连接到通道CH1至CHm的非易失性存储器设备NVM11至NVMmn中的每一个。例如，存储器控制器120可以通过向第一通道CH1发送命令CMDa和地址ADDRa来控制从非易失性存储器设备NVM11至NVM1n中选择的一个。

非易失性存储器设备NVM11至NVMmn中的每一个可以根据存储器控制器120的控制来操作。例如，第一非易失性存储器设备NVM11可以根据被提供给第一通道CH1的命令CMDa、地址ADDRa和数据DATAa来对数据DATAa进行编程。例如，第二非易失性存储器设备NVM21可以根据被提供给第二通道CH2的命令CMDb和地址ADDRb来读取数据DATAb，并且可以将读取的数据DATAb发送到存储器控制器120。

存储器控制器120可以通过第一通道CH1的数据信号线向第二非易失性存储器设备NVM12发送针对第二非易失性存储器设备NVM12的命令，同时通过第一通道CH1中的数据信号线接收从连接到单个通道(例如，第一通道CH1)的非易失性存储器设备NVM11至NVM1n中的第一非易失性存储器设备NVM11输出的输出数据。存储器控制器120可以基于针对第二非易失性存储器设备NVM12的命令来改变第一通道CH1的数据信号线的电压电平。因此，从第一非易失性存储器设备NVM11输出的输出数据可以被加载到具有改变的电压电平的第一通道CH1的数据信号线上，并且第一非易失性存储器设备NVM11的输出数据和针对第二非易失性存储器设备NVM12的命令可以在第一通道CH1的数据信号线的两个方向上被发送。换句话说，信息可以在通道的两个方向上被同时发送。例如，信息可以在通道的第一方向和第二方向上被同时发送。第一方向和第二方向可以彼此相反。

尽管图1示出了存储器设备110通过m个通道与存储器控制器120通信，并且对于每个通道包括n个非易失性存储器设备，但是通道的数量和连接到单个通道的非易失性存储器设备的数量可以不同地改变。

图2是示出与图1的存储设备100的第一通道CH1相关联的存储器接口的图。

参考图1和图2，存储器控制器120可以从连接到第一通道CH1的非易失性存储器设备NVM 11至NVM1n中选择第一非易失性存储器设备NVM11(在下文中被称为第一NVM 110a)。存储器控制器120通过第一通道CH1连接到第一NVM 110a。第一NVM 110a可以包括第一引脚P11、第二引脚P12、第三引脚P13、第四引脚P14、第五引脚P15、第六引脚P16、第七引脚P17和第八引脚P18、存储器接口电路112、控制逻辑电路114和存储器单元阵列116。

存储器接口电路112可以通过第一引脚P11从存储器控制器120接收芯片使能信号nCE。存储器接口电路112可以根据芯片使能信号nCE、通过第二引脚P12至第八引脚P18向存储器控制器120发送信号和从存储器控制器120接收信号。例如，当芯片使能信号nCE处于使能状态(例如，低电平)时，存储器接口电路112可以通过第二引脚P12至第八引脚P18向存储器控制器120发送信号和从存储器控制器120接收信号。当芯片使能信号nCE处于未使能状态时，存储器接口电路112可以不向存储器控制器120发送信号和从存储器控制器120接收信号。

存储器接口电路112可以通过第二引脚P12至第四引脚P14从存储器控制器120接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。存储器接口电路112可以通过第七引脚P17从存储器控制器120接收数据信号DQ、或者可以将数据信号DQ发送到存储器控制器120。命令CMDa、地址ADDRa和数据DATAa可以通过数据信号DQ来发送。例如，数据信号DQ可以通过多条数据信号线来发送。在这种情况下，第七引脚P17可以包括与多个数据信号相对应的多个引脚。

存储器接口电路112可以基于写入使能信号nWE的翻转定时，从在命令锁存使能信号CLE的使能时段(例如，高电平状态)中接收到的数据信号DQ来获得命令CMDa。存储器接口电路112可以基于写入使能信号nWE的翻转定时，从在地址锁存使能信号ALE的使能时段(例如，高电平状态)中接收到的数据信号DQ来获得地址ADDRa。

在本发明构思的实施例中，写入使能信号nWE可以保持在静态状态(例如，高电平或低电平)，然后可以在高电平和低电平之间翻转。例如，写入使能信号nWE可以在发送命令CMDa或地址ADDRa的时段中翻转。因此，存储器接口电路112可以基于写入使能信号nWE的翻转定时来获得命令CMDa或地址ADDRa。

存储器接口电路112可以通过第五引脚P15从存储器控制器120接收读取使能信号nRE。存储器接口电路112可以通过第六引脚P16从存储器控制器120接收数据选通信号DQS、或者向存储器控制器120发送数据选通信号DQS。

在第一NVM 110a的数据输出操作中，存储器接口电路112可以在输出数据DATAa之前，通过第五引脚P15接收翻转的读取使能信号nRE。存储器接口电路112可以基于读取使能信号nRE的翻转来生成翻转的数据选通信号DQS。例如，存储器接口电路112可以生成在从读取使能信号nRE的翻转开始时间起的预设延迟(例如，tDQSRE)之后开始翻转的数据选通信号DQS。存储器接口电路112可以基于数据选通信号DQS的翻转定时来发送包括数据DATAa的数据信号DQ。因此，数据DATAa可以与数据选通信号DQS的翻转定时对齐地被发送到存储器控制器120。

在第一NVM 110a的数据输入操作中，当从存储器控制器120接收到包括数据DATAa的数据信号DQ时，存储器接口电路112可以从存储器控制器120与数据DATAa一起接收翻转的数据选通信号DQS。存储器接口电路112可以基于数据选通信号DQS的翻转定时，从数据信号DQ获得数据DATAa。例如，存储器接口电路112可以通过在数据选通信号DQS的上升沿和下降沿对数据信号DQ进行采样来获得数据DATA。

存储器接口电路112可以通过第八引脚P18发送就绪/忙碌(ready/busy)输出信号R/nB。存储器接口电路112可以通过就绪/忙碌输出信号R/nB来将第一NVM 110a的状态信息发送到存储器控制器120。当第一NVM 110a处于忙碌状态时(换句话说，当正在执行第一NVM110a的内部操作时)，存储器接口电路112可以向存储器控制器120发送指示忙碌状态的就绪/忙碌输出信号R/nB。当第一NVM 110a处于就绪状态时(换句话说，当没有在执行或完成了第一NVM 110a的内部操作时)，存储器接口电路112可以向存储器控制器120发送指示就绪状态的就绪/忙碌输出信号R/nB。例如，当第一NVM110a响应于页读取命令而从存储器单元阵列116读取数据DATAa时，存储器接口电路112可以向存储器控制器120发送指示忙碌状态(例如，低电平)的就绪/忙碌输出信号R/nB。例如，当第一NVM 110a响应于编程命令而将数据DATAa编程到存储器单元阵列116中时，存储器接口电路112可以向存储器控制器120发送指示忙碌状态(例如，低电平)的就绪/忙碌输出信号R/nB。

控制逻辑电路114可以总体上控制第一NVM 110a的各种操作。控制逻辑电路114可以接收从存储器接口电路112获得的命令/地址CMDa/ADDRa。控制逻辑电路114可以根据接收到的命令/地址CMDa/ADDRa来生成用于控制第一NVM 110a的其他组件的控制信号。例如，控制逻辑电路114可以生成各种控制信号，以用于将数据DATAa编程到存储器单元阵列116中或者从存储器单元阵列116读取数据DATAa。

根据控制逻辑电路114的控制，存储器单元阵列116可以存储从存储器接口电路112获得的数据DATAa。根据控制逻辑电路114的控制，存储器单元阵列116可以将存储的数据DATAa输出到存储器接口电路112。

存储器单元阵列116可以包括多个存储器单元。例如，多个存储器单元可以包括闪存单元。然而，本发明构思不限于此，存储器单元可以包括电阻式随机访问存储器(RRAM)单元、铁电RAM(FRAM)单元、相变RAM(PRAM)单元、晶闸管RAM(TRAM)单元或磁阻式RAM(MRAM)单元。根据本发明构思的实施例，存储器单元可以包括静态RAM(SRAM)单元或动态RAM(DRAM)单元。在下文中，将主要描述本发明构思的实施例，其中存储器单元是NAND闪存单元。

存储器控制器120可以包括第一引脚P21、第二引脚P22、第三引脚P23、第四引脚P24、第五引脚P25、第六引脚P26、第七引脚P27和第八引脚P28、控制器接口电路122、命令逻辑电路123、管芯上终止(on-die termination，ODT)电路124、开关电路125和数据提取电路126。第一引脚P21至第八引脚P28可以分别对应于第一NVM 110a的第一引脚P11至第八引脚P18。换句话说，第一引脚P21可以连接到第一引脚P11，并且第八引脚P28可以连接到第八引脚P18。

控制器接口电路122可以通过第一引脚P21向第一NVM 110a发送芯片使能信号nCE。控制器接口电路122可以通过第二引脚P22至第八引脚P28向通过芯片使能信号nCE选择的第一NVM 110a发送信号并且从其接收信号。

控制器接口电路122可以通过第二引脚P22至第四引脚P24向第一NVM 110a发送命令使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。控制器接口电路122可以通过第七引脚P27向第一NVM 110a发送数据信号DQ或者从第一NVM 110a接收数据信号DQ。

控制器接口电路122可以向第一NVM 110a发送包括命令CMDa或地址ADDRa的数据信号DQ以及正在翻转的写入使能信号nWE。当发送具有使能状态的命令锁存使能信号CLE时，控制器接口电路122可以发送包括命令CMDa的数据信号DQ，并且当发送具有使能状态的地址锁存使能信号ALE时，控制器接口电路122可以发送包括地址ADDRa的数据信号DQ。

控制器接口电路122可以通过第五引脚P25向第一NVM 110a发送读取使能信号nRE。控制器接口电路122可以通过第六引脚P26从第一NVM 110a接收数据选通信号DQS、或者向第一NVM 110a发送数据选通信号DQS。

在第一NVM 110a的数据输出操作中，控制器接口电路122可以生成翻转的读取使能信号nRE，并且可以将读取使能信号nRE发送到第一NVM 110a。例如，控制器接口电路122可以在输出数据DATAa之前，生成从静态状态(例如，高电平或低电平)变为翻转状态的读取使能信号nRE。因此，在第一NVM 110a中，可以生成基于读取使能信号nRE翻转的数据选通信号DQS。控制器接口电路122可以与翻转的数据选通信号DQS一起从第一NVM 110a接收包括数据DATAa的数据信号DQ。控制器接口电路122可以基于数据选通信号DQS的翻转定时来从数据信号DQ获得数据DATAa。

在第一NVM 110a的数据输入操作中，控制器接口电路122可以生成翻转的数据选通信号DQS。例如，控制器接口电路122可以在发送数据DATAa之前，生成从静态状态(例如，高电平或低电平)变为翻转状态的数据选通信号DQS。控制器接口电路122可以基于数据选通信号DQS的翻转定时来向第一NVM 110a发送包括数据DATAa的数据信号DQ。

控制器接口电路122可以通过第八引脚P28从第一NVM 110a接收就绪/忙碌输出信号R/nB。控制器接口电路122可以基于就绪/忙碌输出信号R/nB来确定第一NVM 110a的状态信息。

当存储器控制器120通过数据信号DQ线和第七引脚P27接收到在第一NVM 110a的数据输出操作中输出的输出数据时，命令逻辑电路123可以生成针对连接到第一通道CH1的另一个非易失性存储器设备(例如，第二非易失性存储器设备NVM12)的命令。命令逻辑电路123可以基于针对第二非易失性存储器设备NVM12的命令来输出控制信号。

ODT电路124可以通过第七引脚P27向数据信号DQ线提供终止电阻，以调整通过数据信号DQ线接收的信号的摆动宽度(swing width)和/或驱动强度，并增加信号完整性。

开关电路125可以响应于命令逻辑电路123的控制信号，通过第七引脚P27和数据信号DQ线向第二非易失性存储器设备NVM12发送针对第二非易失性存储器设备NVM12的命令。

数据提取电路126可以通过数据信号DQ线和第七引脚P27接收在第一NVM 110a的数据输出操作中输出的输出数据，并且可以获得与第一NVM110a的输出数据相对应的内部数据。

图3是图2所示的第一NVM 110a的框图。

参考图3，第一NVM 110a可以包括控制逻辑电路114、存储器单元阵列116、页缓冲器单元118、电压生成器119和行解码器394。第一NVM 110a还可以包括命令解码器、地址解码器、输入/输出(I/O)缓冲器等。

控制逻辑电路114可以控制第一NVM 110a的各种整体操作。控制逻辑电路114可以响应于来自存储器控制器120的命令CMDa和/或地址ADDRa来输出各种控制信号。例如，控制逻辑电路114可以输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。

存储器单元阵列116可以包括多个存储器块BLK1至BLKz，并且多个存储器块BLK1至BLKz中的每一个可以包括多个存储器单元。存储器单元阵列116可以经由位线BL连接到页缓冲器单元118，并且可以经由字线WL、串选择线SSL和地选择线GSL连接到行解码器394。

根据本发明构思的实施例，存储器单元阵列116可以包括3D存储器单元阵列，并且3D存储器单元阵列可以包括多个存储器NAND串。每个存储器NAND串可以包括分别连接到垂直堆叠在基底上的字线的存储器单元。美国专利第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号和美国专利申请公开第2011/0233648号的全部内容通过引用结合与此。根据本发明构思的实施例，存储器单元阵列116可以包括二维(2D)存储器单元阵列，并且2D存储器单元阵列可以包括沿列方向和行方向布置的多个存储器NAND串。

页缓冲器单元118可以包括多个页缓冲器PB1至PBn(其中n是等于或大于2的整数)，并且多个页缓冲器PB1至PBn可以分别经由多条位线BL连接到存储器单元。页缓冲器单元118可以响应于列地址Y-ADDR来从多条位线BL中选择至少一条位线。页缓冲器电路118可以根据操作模式作为写入驱动器或感测放大器来操作。例如，在编程操作期间，页缓冲器电路118可以将与要被编程的数据DATAa对应的位线电压施加到所选位线。在读取操作期间，页缓冲器电路118可以感测所选位线的电流或电压，以感测存储在存储器单元中的数据DATAa。

电压生成器119可以基于电压控制信号CTRL_vol来生成用于执行编程、读取和擦除操作的各种类型的电压。例如，电压生成器119可以生成字线电压VWL，例如，编程电压、读取电压、编程验证电压和擦除电压。

行解码器394可以响应于行地址X-ADDR来从多条字线WL中选择一条字线，并且可以从多条串选择线SSL中选择一条串选择线。例如，在编程操作期间，行解码器394可以向所选字线施加编程电压和编程验证电压，并且在读取操作期间，行解码器394可以向所选字线施加读取电压。

图4至图6是用于解释适用于图3的第一NVM 110a的3D V-NAND结构的图。图4是存储器块BLKi的等效电路，图5是存储器块BLKi的透视图。图6示出了具有芯片到芯片(chip-to-chip，C2C)结构的第一NVM 110a。

参考图4，存储器块BLKi可以包括连接在位线BL1、BL2和BL3与公共源极线CSL之间的多个存储器NAND串NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32和NS33。多个存储器NAND串NS11至NS33中的每一个可以包括串选择晶体管SST、多个存储器单元MC1、MC2、MC3、MC4、MC5、MC6、MC7和MC8以及地选择晶体管GST。为了说明的简洁，在图4中，多个存储器NAND串NS11至NS33中的每一个包括八个存储器单元MC1至MC8。然而，本发明构思不限于此。

串选择晶体管SST可以连接到串选择线SSL1、SSL2和SSL3中相应的一条。多个存储器单元MC1至MC8可以分别连接到栅极线GTL1、GTL2、GTL3、GTL4、GTL5、GTL6、GTL7和GTL8。栅极线GTL1至GTL8可以分别对应于字线，并且栅极线GTL1至GTL8中的一些可以分别对应于伪(dummy)字线。例如，伪字线可以与串选择线SSL1、SSL2和SSL3相邻。地选择晶体管GST可以连接到地选择线GSL1、GSL2和GSL3中相应的一条。伪字线也可以与地选择线GSL1、GSL2和GSL3相邻。串选择晶体管SST可以连接到位线BL1、BL2和BL3中相应的一条，并且地选择晶体管GST可以连接到公共源极线CSL。

同一水平面上的栅极线(例如，GTL1)可以彼此公共地连接，并且地选择线GSL1、GSL2和GSL3以及串选择线SSL1、SSL2和SSL3可以彼此分离。尽管在图4中存储器块BLKi连接到八条栅极线GTL1至GTL8和三条位线BL1、BL2和BL3，但是本发明构思不限于此。

参考图5和图6，存储器块BLKi在相对于基底SUB的垂直方向上形成。构成存储器NAND串NS11至NS33的存储器单元堆叠在多个半导体层上。

在基底SUB上设置每个都在第一方向(Y方向)上延伸的公共源极线CSL。在基底SUB的两个相邻的公共源极线CSL之间的部分上，可以在第三方向(Z方向)上顺序地设置每个都在第一方向(Y方向)上延伸的多个绝缘层IL，并且多个绝缘层IL可以在第三方向(Z方向)上彼此隔开特定距离。沿第一方向(Y方向)顺序布置并且沿第三方向(Z方向)穿透多个绝缘层IL的多个柱P设置在基底SUB的两个相邻的公共源极线CSL之间的部分上。多个柱P可以穿透多个绝缘层IL并接触基底SUB。多个柱P中的每一个的表面层S可以包括掺杂有第一导电类型的杂质的硅材料，并且可以用作沟道区域。多个柱P中的每一个的内部层I可以包括绝缘材料，诸如氧化硅或气隙。在基底SUB的两个相邻的公共源极线CSL之间的部分上，电荷存储层CS沿着绝缘层IL、柱P和基底SUB的暴露表面来设置。电荷存储层CS可以包括栅极绝缘层(或隧道绝缘层)、电荷俘获层和阻挡绝缘层。在基底SUB的两个相邻的公共源极线CSL之间的部分上，在电荷存储层CS的暴露表面上设置栅极电极GE(诸如串选择线SLL和地选择线GSL)以及字线WL1、WL2、WL3、WL4、WL5、WL6、WL7和WL8。漏极或漏极触点DR可以分别设置在多个柱P上。每条都在第二方向(X方向)上延伸并且在第一方向(Y方向)上彼此隔开特定距离的位线BL1至BL3可以设置在漏极触点DR上。

如图5所示，存储器NAND串NS11至NS33中的每一个可以被实现为其中第一存储器堆叠ST1和第二存储器堆叠ST2沿第三方向(Z方向)堆叠的结构。第一存储器堆叠ST1连接到公共源极线CSL，第二存储器堆叠ST2连接到位线BL1至BL3，并且第一存储器堆叠ST1和第二存储器堆叠ST2堆叠为使得它们可以共享不同的沟道孔。

参考图6，第一NVM 110a可以具有C2C结构。C2C结构可以指通过在第一晶片上制造包括单元区域CELL的上芯片，在与第一晶片分离的第二晶片上制造包括外围电路区域PERI的下芯片，然后将上芯片和下芯片彼此接合而形成的结构。这里，接合工艺可以包括电连接形成在上芯片的最上面的金属层上的接合金属和形成在下芯片的最上面的金属层上的接合金属的方法。例如，当接合金属可以包括铜(Cu)时，可以采用铜对铜(Cu-to-Cu)接合技术。然而，本实施例不限于此。例如，接合金属也可以由铝(Al)或钨(W)来形成。

第一NVM 110a的外围电路区域PERI和单元区域CELL中的每一个可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

外围电路区域PERI可以包括第一基底210、层间绝缘层215、形成在第一基底210上的多个电路元件220a、220b和220c、分别连接到多个电路元件220a、220b和220c的第一金属层230a、230b和230c、以及形成在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。在本发明构思的实施例中，第一金属层230a、230b和230c可以由具有相对高电阻率的钨来形成，并且第二金属层240a、240b和240c可以由具有相对低电阻率的铜来形成。

在图6所示的实施例中，尽管仅示出和描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是本发明构思不限于此，并且可以在第二金属层240a、240b和240c上进一步形成一个或多个附加金属层。形成在第二金属层240a、240b和240c上的一个或多个附加金属层的至少部分可以由电阻率比形成第二金属层240a、240b和240c的铜的电阻率低的铝等来形成。

层间绝缘层215可以设置在第一基底210上，并且覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c。层间绝缘层215可以包括绝缘材料，诸如硅氧化物、硅氮化物等。

下接合金属271b和272b可以形成在字线接合区域WLBA中的第二金属层240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属271b和272b可以电接合到单元区域CELL的上接合金属371b和372b。下接合金属271b和272b以及上接合金属371b和372b可以由铝、铜、钨等来形成。此外，单元区域CELL中的上接合金属371b和372b可以被称为第一金属焊盘，并且外围电路区域PERI中的下接合金属271b和272b可以被称为第二金属焊盘。

单元区域CELL可以包括至少一个存储器块。单元区域CELL可以包括第二基底310和公共源极线320。在第二基底310上，多条字线331、332、333、334、335、336、337和338(例如，330)可以在垂直于第二基底310的上表面的方向(Z轴方向)上堆叠。至少一条串选择线和至少一条地选择线可以分别布置在多条字线330上方和下方，并且多条字线330可以设置在至少一条串选择线和至少一条地选择线之间。

在位线接合区域BLBA中，沟道结构CH可以在垂直于第二基底310的上表面的方向(Z轴方向)上延伸，并且穿过多条字线330、至少一条串选择线和至少一条地选择线。沟道结构CH可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线触点，第二金属层360c可以是位线。在本发明构思的实施例中，位线360c可以在平行于第二基底310的上表面的第一方向(Y轴方向)上延伸。

在图6所示的实施例中，其中设置了沟道结构CH、位线360c等的区域可以是位线接合区域BLBA。在位线接合区域BLBA中，位线360c可以电连接到在外围电路区域PERI中提供页缓冲器393的电路元件220c。位线360c可以连接到单元区域CELL中的上接合金属371c和372c，并且上接合金属371c和372c可以连接到连接到页缓冲器393的电路元件220c的下接合金属271c和272c。

在字线接合区域WLBA中，多条字线330可以在平行于第二基底310的上表面并且垂直于第一方向的第二方向(X轴方向)上延伸，并且可以连接到多个单元接触插塞341、342、343、344、345、346和347(例如，340)。多条字线330和多个单元接触插塞340可以在通过在第二方向上以不同长度延伸的多条字线330的至少部分而设置的焊盘中彼此连接。第一金属层350b和第二金属层360b可以顺序地连接到连接到多条字线330的多个单元接触插塞340的上部。多个单元接触插塞340可以通过字线接合区域WLBA中的单元区域CELL的上接合金属371b和372b以及外围电路区域PERI的下接合金属271b和272b连接到外围电路区域PERI。

多个单元接触插塞340可以电连接到在外围电路区域PERI中形成行解码器394的电路元件220b。在本发明构思的实施例中，行解码器394的电路元件220b的操作电压可以不同于形成页缓冲器393的电路元件220c的操作电压。例如，形成页缓冲器393的电路元件220c的操作电压可以大于形成行解码器394的电路元件220b的操作电压。

公共源极线接触插塞380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞380可以由诸如金属、金属化合物、多晶硅等导电材料来形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380的上部。例如，其中设置了公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以是外部焊盘接合区域PA。

输入输出焊盘205和305可以设置在外部焊盘接合区域PA中。参考图6，覆盖第一基底210的下表面的下绝缘膜201可以形成在第一基底210下方，并且第一输入输出焊盘205可以形成在下绝缘膜201上。第一输入输出焊盘205可以通过第一输入输出接触插塞203连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个，并且可以通过下绝缘膜201与第一基底210分离。此外，侧绝缘膜可以设置在第一输入输出接触插塞203和第一基底210之间，以使第一输入输出接触插塞203和第一基底210电分离。

参考图6，覆盖第二基底310的上表面的上绝缘膜301可以形成在第二基底310上，并且第二输入输出焊盘305可以设置在上绝缘层301上。第二输入输出焊盘305可以通过第二输入输出接触插头303连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个。在本实施例中，第二输入输出焊盘305电连接到电路元件220a。

根据本发明构思的实施例，第二基底310和公共源极线320可以不设置在其中设置了第二输入输出接触插塞303的区域中。此外，第二输入输出焊盘305在第三方向(Z轴方向)上可以不与字线330重叠。参考图6，第二输入输出接触插塞303可以在平行于第二基底310的上表面的方向上与第二基底310分离，并且可以穿过单元区域CELL的层间绝缘层315以连接到第二输入输出焊盘305。

根据本发明构思的实施例，可以选择性地形成第一输入输出焊盘205和第二输入输出焊盘305。例如，第一NVM 110a可以仅包括设置在第一基底210上的第一输入输出焊盘205或者设置在第二基底310上的第二输入输出焊盘305。可替代地，第一NVM 110a可以包括第一输入输出焊盘205和第二输入输出焊盘305两者。

在分别包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA的每一个中，设置在最上面的金属层上的金属图案可以被设置为伪图案，或者最上面的金属层可以不存在。

在外部焊盘接合区域PA中，第一NVM 110a可以在外围电路区域PERI的最上面的金属层中包括下金属图案273a，其与形成在单元区域CELL的最上面的金属层中的上金属图案372a相对应并且具有与单元区域CELL的上金属图案372a相同的横截面形状以便彼此连接。在外围电路区域PERI中，形成在外围电路区域PERI的最上面的金属层中的下金属图案273a可以不连接到触点。类似地，在外部焊盘接合区域PA中，与形成在外围电路区域PERI的最上面的金属层中的下金属图案273a相对应并且具有与外围电路区域PERI的下金属图案273a相同形状的上金属图案372a可以形成在单元区域CELL的最上面的金属层中。

下接合金属271b和272b可以形成在字线接合区域WLBA中的第二金属层240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属271b和272b可以通过铜对铜接合电连接到单元区域CELL的上接合金属371b和372b。

此外，在位线接合区域BLBA中，与形成在外围电路区域PERI的最上面的金属层中的下金属图案252相对应并且具有与外围电路区域PERI的下金属图案252相同的横截面形状的上金属图案392可以形成在单元区域CELL的最上面的金属层中。接触可以不形成在单元区域CELL的最上面的金属层中形成的上金属图案392上。

在本发明构思的实施例中，与在单元区域CELL和外围电路区域PERI中的一个中的最上面的金属层中形成的金属图案相对应，可以在单元区域CELL和外围电路区域PERI中的另一个中的最上面的金属层中形成具有与该金属图案相同的横截面形状的加强(reinforcement)金属图案。接触可以不形成在该加强金属图案上。

图7是根据本发明构思的实施例的存储设备100的电路图。在下文中，附在附图标记上的下标(例如，110a的“a”和110b的“b”)用于区分具有相同功能的多个电路。在以下实施例中，为了方便起见，术语“数据信号DQ”和“DQ”可以互换使用。

参考图2和图7，存储器控制器120可以通过第一通道CH1连接到第一NVM 110a和第二NVM 110b。在本实施例中，将描述参考图2描述的第一通道CH1的多条信号线中的数据信号DQ线700(在下文中，被称为“DQ线700”)。第一通道CH1的DQ线700可以公共地连接到存储器控制器120的DQ引脚P27、第一NVM 110a的DQ焊盘P17a和第二NVM 110b的DQ焊盘P17b。

第一NVM 110a可以包括每个都连接到DQ焊盘P17a的输出缓冲器712a和输入缓冲器714a，第二NVM 110b可以包括每个都连接到DQ焊盘P17b的输出缓冲器712b和输入缓冲器714b。输出缓冲器712a和712b以及输入缓冲器714a和714b可以由供电电压VCC和地电压VSS来驱动。

第一NVM 110a和第二NVM 110b中的每一个可以通过输出缓冲器712a和712b来向DQ焊盘P17a和P17b输出根据读取操作而输出的数据DOUT。在第一NVM 110a和第二NVM 110b中，从存储器控制器120接收读取使能信号nRE的第一NVM 110a可以通过输出缓冲器712a来向DQ焊盘P17a和DQ线700输出输出数据DOUT。存储器控制器120可以接收被发送到DQ线700的第一NVM 110a的输出数据DOUT。

第一NVM 110a和第二NVM 110b可以分别通过DQ焊盘P17a和P17b以及输入缓冲器714a和714b来接收从存储器控制器120提供给DQ线700的命令CMD。输入缓冲器714a和714b可以包括用于将施加到DQ焊盘P17a和P17b的信号的电平与第二参考电压VREF2的电平进行比较的比较器，并且可以通过比较器获得内部命令iCMD。换句话说，比较器可以基于施加到DQ焊盘P17a和P17b的信号与第二参考电压VREF2的比较来输出内部命令iCMD。根据本发明构思的实施例，第二参考电压VREF2可以被设置为供电电压VCC和地电压VSS之间的中间电压电平。在第一NVM 110a和第二NVM 110b中，从存储器控制器120接收写入使能信号nWE和命令锁存使能信号CLE的第二NVM 110b可以通过DQ焊盘P17b和输入缓冲器714b来接收存储器控制器120的命令CMD。第二NVM 110b可以获得与存储器控制器120的命令CMD相对应的内部命令iCMD。

存储器控制器120可以包括每个都连接到DQ引脚P27的开关电路125和数据提取电路126。开关电路125可以选择性地响应于命令逻辑电路123提供的上拉信号PU和下拉信号PD而连接到ODT电路124。当命令逻辑电路123生成要提供给第一NVM 110a和第二NVM 110b的命令CMD时，命令逻辑电路123可以根据该命令CMD的信号比特值(以下被称为CMD信号比特)来生成上拉信号PU、下拉信号PD和选择信号SEL。命令逻辑电路123提供的上拉信号PU、下拉信号PD和选择信号SEL可以被称为控制信号。命令逻辑电路123可以在CMD信号比特为逻辑“1”时生成上拉信号PU，并在CMD信号比特为逻辑“0”时生成下拉信号PD。此外，命令逻辑电路123可以在CMD信号比特为逻辑“1”时生成处于逻辑高电平的选择信号SEL，在CMD信号比特为逻辑“0”时生成处于逻辑低电平的选择信号SEL，并将选择信号SEL提供给数据提取电路126。

可以提供ODT电路124，以通过调整通过DQ线700接收到的信号的摆动宽度和/或驱动强度来增加信号完整性。一般地，随着信号的摆动宽度减小，外部噪声的影响会增大，并且由接口处的阻抗失配引起的信号反射会恶化。为了减少阻抗失配，存储器控制器120可以通过使用ODT电路124来执行持续调整终止电阻的阻抗调整操作。同样地，在第一NVM 110a和第二NVM 110b中，可以分别使用输出缓冲器712a和712b来提供终止电阻。根据本发明构思的实施例，输出缓冲器712a和712b的终止电阻可以仅被提供给供电电压VCC，从而在DQ线700上实现伪开漏(pseudo open drain，POD)电平，以降低存储设备100的功耗。ODT电路124可以包括连接到供电电压VCC的上拉电阻器部分RU和连接到地电压VSS的下拉电阻器部分RD。

开关电路125可以包括连接在ODT电路124和DQ引脚P27之间的第一开关SW1和第二开关SW2。第一开关SW1可以连接在DQ引脚P27和下拉电阻部分RD之间，并且可以通过命令逻辑电路123的下拉信号PD来导通或截止。第二开关SW2可以连接在上拉电阻部分RU和DQ引脚P27之间，并且可以通过命令逻辑电路123的上拉信号PU来导通或截止。

数据提取电路126可以包括第一比较器721、第二比较器722和选择器723。第一比较器721可以将施加到DQ引脚P27的信号的电平与第一参考电压VREF1的电平进行比较，并提供比较结果作为选择器723的第一输入I1。第二比较器722可以将施加到DQ引脚P27的信号电平与第三参考电压VREF3的电平进行比较，并将比较结果提供给选择器723的第二输入I2。第一参考电压VREF1的电平可以被设置为低于第二参考电压VREF2的电平，并且第三参考电压VREF3的电平可以被设置为高于第二参考电压VREF2的电平。

当选择信号SEL处于逻辑低电平时，选择器723可以选择输入到第一输入I1的第一比较器721的输出，并且输出所选的第一比较器721的输出作为内部数据信号iDQ。当选择信号SEL处于逻辑高电平时，选择器723可以选择输入到第二输入I2的第二比较器722的输出，并且输出所选的第二比较器722的输出作为内部数据信号iDQ。

图8至图10是示出根据本发明构思的实施例的操作存储设备的方法的示意图。图8是示出关于共享图7的存储设备100中的第一通道CH1的DQ线700的第一NVM 110a和第二NVM110b的存储器控制器120的读取方法的流程图。图9是示出根据图8的读取方法的存储器控制器120与第一NVM110a和第二NVM 110b之间的读取操作的图。在图8和图9中，存储器控制器120的读取操作可以包括根据页读取命令的页读取操作，以及将根据随机读取命令通过页读取操作而被页读取的数据作为输出数据DOUT发送到存储器控制器120的数据输出操作。图10是示出第一NVM 110a和第二NVM 110b的页读取操作的图。

参考图7、图8和图9，在操作S810中，存储器控制器120可以向第一NVM 110a发送第一页读取命令。除了第一页读取命令之外，存储器控制器120还可以向第一NVM 110a发送第一地址。响应于第一页读取命令，第一NVM 110a可以对存储器单元阵列116(见图3)中与第一地址相对应的存储器单元执行页读取操作910。

一个或多个比特可以被编程到第一NVM 110a的存储器单元阵列116中的存储器单元。根据存储在存储器单元中的比特数，存储器单元可以是单级单元(single level cell，SLC)、多级单元(multi-level cell，MLC)、三级单元(triple level cell，TLC)或四级单元(quad level cell，QLC)。根据存储在存储器单元中的比特数，存储器单元可以具有多个状态。多个状态中的每一个可以是阈值电压的范围。例如，当存储器单元中的每一个是QLC时，存储器单元中的每一个的状态可以对应于十六个状态S1至S16之一，如图10所示。连接到一条字线WL的存储器单元可以包括最低有效比特(LSB)页、第一中央有效比特(CSB1)页、第二中央有效比特(CSB2)页和最高有效比特(MSB)页。

第一NVM 110a的页读取操作910可以包括搜索存储器单元的阈值电压的谷位置VR1至VR15的操作、基于谷位置VR1至VR15来推断最佳读取电压RD1至RD15的操作、以及通过使用最佳读取电压RD1至RD15针对LSB页、CSB1页、CSB2页和MSB页中的每一个的页读取操作。谷位置VR1可以位于状态S1和S2之间，而谷位置VR15可以位于状态S15和S16之间。

例如，在针对LSB页的读取操作中，存储器设备110可以通过向选择字线WL施加第十一读取电压RD11来识别第十一状态S11和第十二状态S12，然后可以通过向选择字线WL顺序地施加第六读取电压RD6、第四读取电压RD4和第一读取电压RD1来识别第六状态S6和第七状态S7、第四状态S4和第五状态S5以及第一状态S1和第二状态S2。在针对CSB1页的读取操作中，存储器设备110可以通过顺序地向选择字线WL施加第十三读取电压RD13、第九读取电压RD9、第七读取电压RD7和第三读取电压RD3来识别第十三状态S13和第十四状态S14、第九状态S9和第十状态S10、第七状态S7和第八状态S8以及第三状态S3和第四状态S4。在针对CSB2页的读取操作中，存储器设备110可以通过顺序地向选择字线WL施加第十四读取电压RD14、第八读取电压RD8和第二读取电压RD2来识别第十四状态S14和第十五状态S15、第八状态S8和第九状态S9以及第二状态S2和第三状态S3。在针对MSB页的读取操作中，存储器设备110可以通过向选择字线WL施加第十五读取电压RD15、第十二读取电压RD12、第十读取电压RD10和第五读取电压RD5来识别第十五状态S15和第十六状态S16、第十二状态S12和第十三状态S13、第十状态S10和第十一状态S11以及第五状态S5和第六状态S6。

在操作S820中，存储器控制器120可以向第二NVM 110b发送第二页读取命令。除了第二页读取命令之外，存储器控制器120可以向第二NVM 110b发送第二地址。响应于第二页读取命令，第二NVM 110b可以对与存储器单元阵列116中的第二地址相对应的存储器单元执行页读取操作920。如参考图10所述的，第二NVM 110b的页读取操作920可以包括搜索存储器单元的阈值电压的谷位置VR1至VR15的操作、基于谷位置VR1至VR15来推断最佳读取电压RD1至RD15的操作、以及通过使用最佳读取电压RD1至RD15针对LSB页、CSB1页、CSB2页和MSB页中的每一个的页读取操作。

在操作S830中，存储器控制器120可以向第一NVM 110a发送第一随机读取命令。除了第一随机读取命令之外，存储器控制器120可以向第一NVM 110a发送第三地址。第三地址可以被设置为寻址与第一NVM 110a的第一地址相对应的存储器单元中的所有或一些。第一NVM 110a可以执行选择响应于第一随机读取命令和第三地址根据第一页读取命令而被页读取的数据中的全部或部分、并输出第一NVM 110a的输出数据DOUT的数据输出操作912。根据数据输出操作912，第一NVM 110a的输出数据DOUT可以通过输出缓冲器712a被发送到DQ焊盘P17a和DQ线700。

在操作S840中，存储器控制器120可以通过DQ线700接收根据第一页读取命令和第一随机读取命令而从第一NVM 110a输出的输出数据DOUT。

在操作S842中，存储器控制器120可以对通过DQ线700和DQ引脚P27接收到的第一NVM 110a的输出数据DOUT执行数据提取操作。在数据提取操作中，可以使用数据提取电路126来获得与第一NVM 110a的输出数据DOUT相对应的内部数据信号iDQ。数据提取电路126可以通过基于施加到选择器723的选择信号SEL选择性地输出第一比较器721的输出和第二比较器722的输出来获得内部数据信号iDQ。第一比较器721可以通过将施加到DQ引脚P27的输出数据DOUT的电压电平与第一参考电压VREF1的电平进行比较来获得其输出，而第二比较器722可以通过将输出数据DOUT的电压电平与第三参考电压VREF3的电平进行比较来获得其输出。

当在操作S840中通过DQ线700接收到输出数据DOUT时，存储器控制器120可以执行操作S850，在操作S850中，针对第二NVM 110b的第二随机读取命令通过DQ线700被发送到第二NVM 110b。

在操作S850中，存储器控制器120可以向第二NVM 110b发送第二随机读取命令。除了第二随机读取命令之外，存储器控制器120可以向第二NVM 110b发送第四地址。第四地址可以被设置为寻址与第二NVM 110b的第二地址相对应的存储器单元中的所有或一些。第二NVM 110b可以执行选择响应于第二随机读取命令和第四地址根据第二页读取命令而被页读取的数据中的全部或部分、并输出第二NVM 110b的输出数据DOUT的数据输出操作922。根据数据输出操作922，第二NVM 110b的输出数据DOUT可以通过输出缓冲器712b被发送到DQ焊盘P17b和DQ线700。

在操作S852中，存储器控制器120可以通过DQ线700接收根据第二页读取命令和第二随机读取命令而从第二NVM 110b输出的输出数据DOUT。

在操作S854中，存储器控制器120可以对通过DQ线700和DQ引脚P27接收到的第二NVM 110b的输出数据DOUT执行数据提取操作。在数据提取操作中，可以使用数据提取电路126来获得与第二NVM 110b的输出数据DOUT相对应的内部数据信号iDQ。

图11是示出被发送到图7的存储设备100中的第一通道CH1的DQ线700的数据和命令的时序图。应当注意，在下面描述的时序图中，横轴和纵轴分别表示时间和电压电平，并且没有按比例来绘制。

参考图2、图7和图11，为了执行读取操作，第一NVM 110a可以在时间T1通过第一通道CH1从存储器控制器120接收读取使能信号nRE。第一NVM 110a可以根据读取使能信号nRE来生成数据选通信号DQS。第一NVM 110a可以输出通过页读取操作而被页读取的数据作为输出数据DOUT。输出数据DOUT可以与数据选通信号DQS一起被发送到存储器控制器120。第一NVM 110a可以通过DQ焊盘P17a将通过读取操作输出的输出数据DOUT发送到第一通道CH1的DQ线700。

在时间T1，第二NVM 110b可以通过第一通道CH1接收写入使能信号nWE，以从存储器控制器120接收命令CMD。通过使用由命令逻辑电路123的上拉信号PU导通的第二开关SW2，存储器控制器120可以通过DQ引脚P27来将具有高电压电平VH的命令CMD发送到第一通道CH1的DQ线700。可以在时间T1输出高电压电平VH的命令。高电压电平VH指示CMD信号比特是逻辑“1”，并且可以被设置为高于第二参考电压VREF2的电平。因此，第一通道CH1的DQ线700的电平可以改变为命令CMD的高电压电平VH。

通过第一NVM 110a的读取操作输出的输出数据DOUT可以被加载到第一通道CH1的DQ线700上，并且被发送到第二NVM 110b的命令CMD可以被加载到DQ线700上。换句话说，输出数据DOUT和命令CMD两者同时被加载到第一通道CH1上。例如，被发送到第二NVM 110b的命令CMD可以具有比第一NVM 110a的输出数据DOUT相对更低的传输速率。例如，命令CMD的传输速率可以被设置为输出数据DOUT的传输速率的大约1/4。因此，具有低频的命令CMD可以嵌入在具有高频的输出数据DOUT中。

存储器控制器120可以通过DQ引脚P27来接收被发送到第一通道CH1的DQ线700的第一NVM 110a的输出数据DOUT，并且可以通过使用数据提取电路126来获得与第一NVM110a的输出数据DOUT相对应的内部数据信号iDQ。

从时间T1到时间T2，在命令CMD的高电压电平(VH)状态下，第一NVM 110a的输出数据DOUT可以被加载到第一通道CH1的DQ线700上。存储器控制器120可以基于由命令逻辑电路123生成的具有逻辑高电平的选择信号SEL来选择第二比较器722的输出，并且获得所选的第二比较器722的输出作为内部数据信号iDQ。在这种情况下，第二比较器722将施加到DQ引脚P27的输出数据DOUT的电压电平与第三参考电压VREF3的电平进行比较，以产生内部数据信号iDQ。内部数据信号iDQ可以对应于第一NVM110a的输出数据DOUT。第二NVM 110b可以生成输入缓冲器714b的输出作为内部命令iCMD，输入缓冲器714b的输出是通过将施加到DQ焊盘P17b的命令CMD与第二参考电压VREF2的电平进行比较来获得的。内部命令iCMD可以对应于存储器控制器120的CMD信号逻辑“1”比特。

在时间T2，通过使用由命令逻辑电路123的下拉信号PD导通的第一开关SW1，存储器控制器120可以通过DQ引脚P27将具有低电压电平VL的命令CMD发送到第一通道CH1的DQ线700。低电压电平VL指示CMD信号比特是逻辑“0”，并且可以被设置为低于第二参考电压VREF2的电平。因此，第一通道CH1的DQ线700的电平可以改变为命令CMD的低电压电平VL。换句话说，从时间T1到时间T2，第一通道CH1的DQ线700的电平可以对应于高电压电平VH，并且从时间T2到时间T3，第一通道CH1的DQ线700的电平可以对应于低电压电平VL。

从时间T2到时间T3，在命令CMD的低电压电平(VL)状态下，第一NVM 110a的输出数据DOUT可以被加载到第一通道CH1的DQ线700上。存储器控制器120可以基于由命令逻辑电路123生成的具有逻辑低电平的选择信号SEL来选择第一比较器721的输出，并且获得所选的第一比较器721的输出作为内部数据信号iDQ。在这种情况下，第一比较器721将施加到DQ引脚P27的输出数据DOUT的电压电平与第一参考电压VREF1的电平进行比较，以产生内部数据信号iDQ。内部数据信号iDQ可以对应于第一NVM110a的输出数据DOUT。第二NVM 110b可以通过将施加到DQ焊盘P17b的命令CMD的低电压电平VL与第二参考电压VREF2的电平进行比较来生成输入缓冲器714b的输出作为内部命令iCMD。内部命令iCMD可以对应于存储器控制器120的CMD信号逻辑“0”比特。

在时间T3，当CMD信号比特为逻辑“1”时，存储器控制器120可以将具有高电压电平VH的命令CMD通过命令逻辑电路123、ODT电路124和开关电路125通过DQ引脚P27发送到第一通道CH1的DQ线700。

从时间T3到时间T4，在命令CMD的高电压电平(VH)状态下，第一NVM 110a的输出数据DOUT可以被加载到第一通道CH1的DQ线700上。存储器控制器120可以基于由命令逻辑电路123生成的具有逻辑高电平的选择信号SEL来选择第二比较器722的输出，并且获得所选的第二比较器722的输出作为内部数据信号iDQ。这里，第二比较器722将施加到DQ引脚P27的输出数据DOUT的电压电平与第三参考电压VREF3的电平进行比较，以获得内部数据信号iDQ。第二NVM 110b可以通过将施加到DQ焊盘P17b的命令CMD与第二参考电压VREF2的电平进行比较来生成输入缓冲器714b的输出作为内部命令iCMD。

在图7至图11中，从第一NVM 110a输出的输出数据DOUT和被发送到第二NVM 110b的命令CMD可以在第一通道CH1的DQ线700的两个方向上发送。换句话说，输出数据DOUT和命令CMD可以当在不同的方向上发送时同时存在于第一通道CH1的DQ线700上。更具体地，第一通道CH1的DQ线700的电压电平可以基于针对第二NVM 110b的命令CMD来改变，并且第一NVM110a的输出数据DOUT可以被加载到具有改变的电压电平的第一通道CH1的DQ线700上。根据本发明构思的另一个实施例，第二NVM 110b的地址ADDR(而不是第二NVM 110b的命令CMD)可以被发送到第一通道CH1的DQ线700。因此，第一通道CH1的DQ线700的电压电平可以基于第二NVM 110b的地址ADDR来改变，并且第一NVM 110a的输出数据DOUT可以被加载到具有改变的电压电平的第一通道CH1的DQ线700上。在这种情况下，第二NVM 110b的地址ADDR可以具有高电压电平VH，并且第一NVM 110a的输出数据DOUT可以被加载到由第二NVM 110b的地址ADDR改变的高电压电平的DQ线700上。第一NVM 110a的输出数据DOUT和第二NVM 110b的地址ADDR可以在第一通道CH1的DQ线700的两个方向上发送。

图12是根据本发明构思的实施例的存储设备100b的电路图。图12的存储设备100b与图7的存储设备100的不同之处在于，存储器控制器120的数据提取电路126a被配置为高通滤波器，并且第一NVM 110a和第二NVM 110b的输入缓冲器714a和714b被配置为低通滤波器。在下文中，可以省略对于与图7的存储设备100的描述冗余的对存储设备100b的描述。

参考图11和图12，数据提取电路126a可以接收通过DQ线700和DQ引脚P27接收到的信号的高频分量，并且生成内部数据iDQ。数据提取电路126a可以通过使用高通滤波器对从第一NVM 110a输出的高频输出数据DOUT进行滤波来获得内部数据iDQ。第一NVM 110a和第二NVM 110b的输入缓冲器714a和714b可以分别接收通过DQ线700和DQ焊盘P17a和P17b接收到的信号的低频分量，并且获得内部命令iCMD。第二NVM 110b的输入缓冲器714b可以通过使用低通滤波器对存储器控制器120的低频命令CMD进行滤波来获得内部命令iCMD。

图13是示出根据本发明构思的实施例的存储设备的读取操作的图。

参考图1和图13，可以在非易失性存储器设备NVM11至NVM1n上顺序地执行对存储设备100的第一通道CH1的读取操作。存储器控制器120可以向非易失性存储器设备NVM11至NVM1n中的每一个发送页读取命令PAGE RD和随机读取命令RDM RD。例如，页读取命令PAGERD和随机读取命令RDM RD可以被发送到非易失性存储器设备NVM11，然后被发送到非易失性存储器设备NVM12。可以在非易失性存储器设备NVM11至NVM1n中的每一个响应于页读取命令PAGE RD而执行页读取操作的时间tR之后发送随机读取命令RDM RD。非易失性存储器设备NVM11至NVM1n中的每一个可以响应于随机读取命令RDM RD来执行数据输出操作。

在第一读取操作READ1中，随机读取命令RDM RD可以在非易失性存储器设备NVM11响应于随机读取命令RDM RD而执行了数据输出操作的时间tDMA之后被发送到非易失性存储器设备NVM12，然后，非易失性存储器设备NVM12可以响应于随机读取命令RDM RD来执行数据输出操作。在第一读取操作READ1中，输出到存储器控制器120的数据花费时间tDOUT1，该时间tDOUT1对应于针对非易失性存储器设备NVM11至NVM1n中的每一个的随机读取命令RDM RD的施加时间tCMD和用于执行数据输出操作的时间tDMA的总和。在第一读取操作READ1中，非易失性存储器设备NVM12的数据输出操作在非易失性存储器设备NVM11的数据输出操作之后发生。

相比之下，可以在参考图7至图12描述的非易失性存储器设备NVM11执行数据输出操作的时间tDMA期间执行第二读取操作READ2，在第二读取操作READ2中，发送针对非易失性存储器设备NVM12的随机读取命令。换句话说，其中发送针对非易失性存储器设备NVM12的随机读取命令的时间可以与非易失性存储器设备NVM11的数据输出操作重叠。在第二读取操作READ2中，输出到存储器控制器120的数据花费时间tDOUT2，该时间tDOUT2对应于一个随机读取命令RDM RD到非易失性存储器设备NVM11的施加时间tCMD和用于执行非易失性存储器设备NVM11至NVM1n中的每一个的数据输出操作的时间tDMA的总和。时间tDOUT2比时间tDOUT1短得多。尽管在第二读取操作READ2中，存储器控制器120接收非易失性存储器设备NVM11至NVM1n中的所选非易失性存储器设备的高频输出数据，但是存储器控制器120可以向非易失性存储器设备NVM11至NVM1n中的另一个非易失性存储器设备发送低频命令，从而可以提高数据输入/输出效率和数据传输速度。

图14和图15是示出根据本发明构思的实施例的存储设备100c的图。图14的存储设备100c的电路图与图7的存储设备100的电路图的不同之处在于，存储器控制器120包括数据逻辑电路127而不是命令逻辑电路123。图15的时序图与图11的时序图的不同之处在于，根据针对第二NVM 110b的写入操作输入的写入数据DIN(而不是被发送到图11中的第二NVM110b的命令CMD)被加载到第一通道CH1的DQ线700上。在下文中，可以省略对于与图7的存储设备100的描述冗余的对存储设备100a的描述。

参考图14，当向第二NVM 110b提供写入数据DIN时，数据逻辑电路127可以根据写入数据DIN的比特值(以下被称为DIN比特)来生成上拉信号PU、下拉信号PD和选择信号SEL。数据逻辑电路127可以在DIN比特为逻辑“1”时生成上拉信号PU，在DIN比特为逻辑“0”时生成下拉信号PD，并将上拉信号PU和下拉信号PD提供给开关电路125。此外，数据逻辑电路127可以在DIN比特为逻辑“1”时生成处于逻辑高电平的选择信号SEL，在DIN比特为逻辑“0”时生成处于逻辑低电平的选择信号SEL，并将选择信号SEL提供给数据提取电路126。

第二NVM 110b可以通过DQ焊盘P17b和输入缓冲器714b来接收从存储器控制器120提供给DQ线700的写入数据DIN。输入缓冲器714b可以将施加到DQ焊盘P17b的写入数据DIN与第二参考电压VREF2的电平进行比较，并且获得作为比较的结果的内部写入数据DIN。输入缓冲器714a的功能可以类似于输入缓冲器714b。第二NVM 110b可以获得与存储器控制器120的写入数据DIN相对应的内部写入数据iDIN。

参考图15，为了执行读取操作，第一NVM 110a可以在时间Ta通过第一通道CH1从存储器控制器120接收读取使能信号nRE，并且可以根据读取使能信号nRE来生成数据选通信号DQS。由第一NVM 110a生成的数据选通信号DQS可以被发送到第一通道CH1的DQS线。第一NVM 110a可以通过DQ焊盘P17a将通过读取操作输出的输出数据DOUT发送到第一通道CH1的DQ线700。存储器控制器120可以通过第一通道CH1的DQS线将与用于第二NVM 110b的写入数据DIN相关联的数据选通信号DQS发送到第二NVM 110b。由第一NVM 110a生成的数据选通信号DQS和由存储器控制器120生成的用于第二NVM 110b的数据选通信号DQS可以通过第一通道CH1的DQS线来发送。由第一NVM 110a生成的数据选通信号DQS可以在被发送到第二NVM110b的数据选通信号DQS的电平下被加载到第一通道CH1的DQS线上。例如，从时间Ta到时间Tb，由第一NVM 110a生成的数据选通信号DQS可以在第一电平下、然后在第二电平下被加载到第一通道CH1的DQS线上。第二NVM 110b可以通过第一通道CH1接收数据选通信号DQS，以从存储器控制器120接收写入数据DIN。通过使用由数据逻辑电路127的上拉信号PU导通的第二开关SW2，存储器控制器120可以通过DQ引脚P27将具有高电压电平VH的写入数据DIN发送到第一通道CH1的DQ线700。高电压电平VH指示DIN比特为逻辑“1”，并且可以被设置为高于第二参考电压VREF2的电平。因此，第一通道CH1的DQ线700的电平可以改变为写入数据DIN的高电压电平VH。

由第一NVM 110a的读取操作输出的输出数据DOUT可以被加载到第一通道CH1的DQ线700上，并且被发送到第二NVM 110b的写入数据DIN可以被加载到DQ线700上。例如，被发送到第二NVM 110b的写入数据DIN可以具有比第一NVM 110a的输出数据DOUT相对更低的传输速率。例如，写入数据DIN的传输速率可以被设置为输出数据DOUT的传输速率的大约1/4。因此，具有低频的写入数据DIN可以嵌入在具有高频的输出数据DOUT中。

从时间Ta到时间Tb，在写入数据DIN的高电压电平(VH)状态下，第一NVM 110a的输出数据DOUT可以被加载到第一通道CH1的DQ线700上。存储器控制器120可以基于由数据逻辑电路127生成的具有逻辑高电平的选择信号SEL来选择第二比较器722的输出，并且获得所选的第二比较器722的输出作为内部数据信号iDQ。这里，第二比较器722将施加到DQ引脚P27的输出数据DOUT的电压电平与第三参考电压VREF3的电平进行比较，以输出内部数据信号iDQ。第二NVM 110b可以通过将施加到DQ焊盘P17b的写入数据DIN与第二参考电压VREF2的电平进行比较来生成输入缓冲器714b的输出作为内部数据信号iDQ。

在时间Tb，通过使用由数据逻辑电路127的下拉信号PD导通的第一开关SW1，存储器控制器120可以通过DQ引脚P27将具有低电压电平VL的写入数据DIN发送到第一通道CH1的DQ线700。低电压电平VL指示DIN比特为逻辑“0”，并且可以被设置为低于第二参考电压VREF2的电平。因此，第一通道CH1的DQ线700的电平可以改变为写入数据DIN的低电压电平VL。

从时间Tb到时间Tc，在写入数据DIN的低电压电平(VL)状态下，第一NVM 110a的输出数据DOUT可以被加载到第一通道CH1的DQ线700上。例如，输出数据可以不超过第二参考电压VREF2的电平。存储器控制器120可以基于由数据逻辑电路127生成的具有逻辑低电平的选择信号SEL来选择第一比较器721的输出，并且获得所选的第一比较器721的输出作为内部数据信号iDQ。这里，第一比较器721将施加到DQ引脚P27的输出数据DOUT的电压电平与第一参考电压VREF1的电平进行比较，以输出内部数据信号iDQ。第二NVM 110b可以通过将施加到DQ焊盘P17b的写入数据DIN的低电压电平VL与第二参考电压VREF2的电平进行比较来生成输入缓冲器714b的输出作为内部写入数据iDIN。

在时间Tc，当DIN比特为逻辑“1”时，存储器控制器120可以将具有高电压电平VH的写入数据DIN通过数据逻辑电路126、ODT电路124和开关电路125通过DQ引脚P27发送到第一通道CH1的DQ线700。

从时间Tc到时间Td，在写入数据DIN的高电压电平(VH)状态下，第一NVM 110a的输出数据DOUT可以被加载到第一通道CH1的DQ线700上。存储器控制器120可以基于由数据逻辑电路127生成的具有逻辑高电平的选择信号SEL来选择第二比较器722的输出，并且获得所选的第二比较器722的输出作为内部数据信号iDQ。这里，第二比较器722将施加到DQ引脚P27的输出数据DOUT的电压电平与第三参考电压VREF3的电平进行比较，以输出内部数据信号iDQ。第二NVM 110b可以通过将施加到DQ焊盘P17b的写入数据DIN的低电压电平VL与第二参考电压VREF2的电平进行比较来获得输入缓冲器714b的输出作为内部写入数据iDIN。

根据本发明构思的实施例，存储器控制器120可以通过例如使用高通滤波器对从第一NVM 110a输出的高频输出数据DOUT进行滤波来获得内部数据IDQ。第二NVM 110b的输入缓冲器714b可以通过使用低通滤波器来对存储器控制器120的低频写入数据DIN进行滤波以获得内部写入命令iDIN。

在图14和图15中，当存储器控制器120接收到第一NVM 110a的高频输出数据DOUT时，存储器控制器120可以向第二NVM 110b发送低频写入数据DIN，因此，可以提高数据输入/输出效率和数据传输速度。

图16是示出应用了根据本发明构思的实施例的存储设备的系统1000的图。图16的系统1000可以包括移动系统，诸如移动电话、智能手机、平板个人计算机(PC)、可穿戴设备、医疗保健设备或物联网(IoT)设备。然而，图16的系统1000不限于移动系统，还可以包括PC、膝上型计算机、服务器、媒体播放器或诸如导航设备的汽车设备。

参考图16，系统1000可以包括主处理器1100、存储器1200a和1200b以及存储设备1300a和1300b，并且还可以包括图像捕获设备1410、用户输入设备1420、传感器1430、通信设备1440、显示器1450、扬声器1460、供电设备1470和连接接口1480中的一个或多个。系统1000的组件可以经由总线彼此连接。

主处理器1100可以控制系统1000的整体操作，并且更具体地，可以控制构成系统1000的其他组件的操作。主处理器1100可以是通用处理器、专用处理器、应用处理器等。

主处理器1100可以包括一个或多个中央处理单元(CPU)核1110，并且还可以包括用于控制存储器1200a和1200b和/或存储设备1300a和1300b的控制器1120。根据本发明构思的实施例，主处理器1100还可以包括加速器块1130，其是用于高速数据计算(诸如人工智能(AI)数据计算)的专用电路。加速器块1130可以包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且可以由物理上独立于其他组件的单独的芯片来实现。

存储器1200a和1200b可以用作主存储器设备，并且可以包括易失性存储器(诸如SRAM和/或DRAM)，或者可以包括非易失性存储器(诸如PRAM和/或RRAM)。存储器1200a和1200b也可以在与主处理器1100相同的封装中实现。

存储设备1300a和1300b可以在无论是否供电的情况下都用作存储数据的非易失性存储设备，并且可以具有比存储器1200a和1200b相对更大的存储容量。存储设备1300a和1300b可以分别包括存储控制器1310a和1310b，以及在存储控制器1310a和1310b的控制下存储数据的非易失性存储器(NVM)存储1320a和1320b。NVM存储1320a和1320b可以包括具有二维(2D)结构或三维(3D)结构的V-NAND闪存，或者可以包括另一种类型的非易失性存储器，诸如PRAM和/或RRAM。

存储设备1300a和1300b可以包括在系统1000中，同时与主处理器1100物理上分离，或者可以与主处理器1100在相同的封装中实现。此外，存储设备1300a和1300b可以具有诸如存储卡的形式，并且因此可以通过诸如下面描述的连接接口1480的接口来可拆卸地耦合到系统1000的其他组件。存储设备1300a和1300b可以包括但不限于应用了诸如UFS的标准规范的设备。

图像捕获设备1410可以捕获静止图像或运动图像，并且可以包括相机、摄像机和/或网络摄像机。

用户输入设备1420可以接收由系统1000的用户输入的各种类型的数据，并且可以包括触摸板、小键盘、键盘、鼠标和/或麦克风。

传感器1430可以感测可以从系统1000外部获得的各种物理量，并且可以将感测到的物理量转换为电信号。传感器1430可以包括温度传感器、压力传感器、亮度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪。

通信设备1440可以根据各种通信协议来执行系统1000和系统1000外部的其他设备之间的信号的发送和接收。通信设备1440可以包括天线、收发器和/或调制解调器。

显示器1450和扬声器1460可以分别用作向系统1000的用户输出视觉信息和听觉信息的输出设备。

供电设备1470可以适当地转换由嵌入在系统1000中的电池和/或外部电源供应的电力，从而将转换后的电力提供给系统1000的组件中的每一个。

连接接口1480可以提供系统1000和连接到系统1000并且能够与系统1000交换数据的外部设备之间的连接。连接接口1480可以由各种接口来(诸如高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、PCI快速(PCIe)、NVM快速(NVMe)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡接口、多媒体卡(MMC)接口、eMMC接口、UFS、嵌入式通用闪存(eUFS)和CF卡接口)实现。

图17是示出根据本发明构思的实施例的UFS系统2000的图。UFS系统2000是符合由联合电子设备工程委员会(JEDEC)提出的UFS标准的系统，其可以包括UFS主机2100、UFS设备2200和UFS接口2300。以上对图16的系统1000的描述也可以被应用于图17的UFS系统2000，除非与以下关于图17的描述相冲突。

参考图17，UFS主机2100和UFS设备2200可以通过UFS接口2300彼此连接。当图16的主处理器1100是应用处理器时，UFS主机2100可以被实现为相应的应用处理器的部分。UFS主机控制器2110和主机存储器2140可以分别对应于图16的控制器1120和存储器1200a和1200b。UFS设备2200可以对应于图16的存储设备1300a和1300b，并且UFS设备控制器2210和NVM存储2220可以分别对应于图16中的存储控制器1310a和1310b以及NVM存储1320a和1320b。

UFS主机2100可以包括UFS主机控制器2110、应用2120、UFS驱动器2130、主机存储器2140和UFS互连(UIC)层2150。UFS设备2200可以包括UFS设备控制器2210、NVM存储2220、存储接口2230、设备存储器2240、UIC层2250和调节器2260。NVM存储2220可以包括多个存储单元2221，并且每个存储单元2221可以包括具有2D结构或3D结构的V-NAND闪存，或者可以包括另一种类型的非易失性存储器，诸如PRAM和/或RRAM。UFS设备控制器2210和NVM存储2220可以通过存储接口2230彼此连接。存储接口2230可以被实现为符合标准规范，诸如Toggle或ONFI。

应用2120可以指打算与UFS设备2200通信以使用UFS设备2200的功能的程序。应用2120可以向UFS驱动器2130发送输入-输出请求，以执行到UFS设备2200的输入和来自UFS设备2200的输出。输入-输出请求可以指但不限于数据的读取请求、写入请求和/或丢弃请求。

UFS驱动器2130可以通过UFS主机控制器接口(HCI)来管理UFS主机控制器2110。UFS驱动器2130可以将由应用2120生成的输入-输出请求转换为由UFS标准定义的UFS命令，并且可以将转换后的UFS命令传送到UFS主机控制器2110。一个输入-输出请求可以被转换为多个UFS命令。尽管UFS命令可以是由SCSI标准定义的命令，但UFS命令还可以是UFS标准专用命令。

UFS主机控制器2110可以通过UIC层2150和UFS接口2300将由UFS驱动器2130转换的UFS命令发送到UFS设备2200的UIC层2250。在该过程中，UFS主机控制器2110的UFS主机寄存器2111可以承担命令队列的角色。

UFS主机2100的UIC层2150可以包括MIPI M-PHY 2151和MIPI UniPro 2152，并且UFS设备2200的UIC层2250还可以包括MIPI M-PHY 2251和MIPI UniPro 2252。

UFS接口2300可以包括用于发送参考时钟信号REF_CLK的线、用于发送关于UFS设备2200的硬件重置信号RESET_n的线、用于发送差分输入信号对DIN_T和DIN_C的线对、以及用于发送差分输出信号对DOUT_T和DOUT_C的线对。

从UFS主机2100提供给UFS设备2200的参考时钟信号REF_CLK的频率值可以是但不限于19.2MHz、26MHz、38.4MHz和52MHz之一。即使当正在操作UFS主机2100时，换句话说，即使当正在执行UFS主机2100和UFS设备2200之间的数据发送和接收时，参考时钟信号REF_CLK的频率值也可以改变。UFS设备2200可以通过使用锁相环(PLL)等，根据从UFS主机2100接收到的参考时钟信号REF_CLK来生成具有各种频率的时钟信号。此外，UFS主机2100还可以基于参考时钟信号REF_CLK的频率值来设置UFS主机2100和UFS设备2200之间的数据速率值。换句话说，数据速率的值可以根据参考时钟信号REF_CLK的频率值来确定。

UFS接口2300可以支持多个路线(lane)，并且每个路线可以由差分对来实现。例如，UFS接口可以包括一个或多个接收路线和一个或多个发送路线。在图17中，用于发送差分输入信号对DIN_T和DIN_C的线对可以构成接收路线，并且用于发送差分输出信号对DOUT_T和DOUT_C的线对可以构成发送路线。尽管在图17中示出了一个发送路线和一个接收路线，但是发送路线和接收路线各自的数量可以改变。

接收路线和发送路线可以串行通信方式来传送数据，并且由于其中接收路线与发送路线相分离的结构，可以允许UFS主机2100和UFS设备2200之间的全双工类型通信。换句话说，即使当通过接收路线从UFS主机2100接收数据时，UFS设备2200也可以通过发送路线向UFS主机2100发送数据。此外，诸如从UFS主机2100到UFS设备2200的命令的控制数据、以及UFS主机2100打算存储在UFS设备2200的NVM存储2220中或从NVM存储2220中读取的用户数据可以通过同一路线来发送。因此，除了接收路线对和发送路线对之外，不需要在UFS主机2100和UFS设备2200之间进一步布置用于数据发送的单独的路线。

UFS设备2200的UFS设备控制器2210可以总体上控制UFS设备2200的操作。UFS设备控制器2210可以通过作为逻辑数据存储单元的逻辑单元(LU)2211来管理NVM存储2220。LU2211的数量可以是但不限于8个。UFS设备控制器2210可以包括闪速转换层(FTL)，并且通过使用FTL的地址映射信息，可以将从UFS主机2100传送的逻辑数据地址(例如，逻辑块地址(LBA))转换为物理数据地址，例如，物理块地址(PBA)。在UFS系统2000中，用于存储用户数据的逻辑块可以具有一定范围内的尺寸。例如，逻辑块的最小尺寸可以被设置为4K字节。

当来自UFS主机2100的命令通过UIC层2250被输入到UFS设备2200时，UFS设备控制器2210可以根据输入的命令来执行操作，并且当操作完成时，UFS设备控制器2210可以向UFS主机2100发送完成响应。

例如，当UFS主机2100打算在UFS设备2200中存储用户数据时，UFS主机2100可以向UFS设备2200发送数据存储命令。当从UFS设备2200接收到指示准备好接收用户数据的响应时，UFS主机2100可以向UFS设备2200发送用户数据。UFS设备控制器2210可以将接收到的用户数据临时存储在设备存储器2240中，并且基于FTL的地址映射信息，可以将临时存储在设备存储器2240中的用户数据存储在选定的NVM存储2220的位置。

作为另一个示例，当UFS主机2100打算读取存储在UFS设备2200中的用户数据时，UFS主机2100可以向UFS设备2200发送数据读取命令。已经接收到数据读取命令的UFS设备控制器2210可以基于数据读取命令从NVM存储2220读取用户数据，并且可以将读取的用户数据临时存储在设备存储器2240中。在该数据读取过程中，UFS设备控制器2210可以通过使用嵌入式纠错码(ECC)电路来检测和校正读取的用户数据中的错误。此外，UFS设备控制器2210可以将临时存储在设备存储器2240中的用户数据发送到UFS主机2100。此外，UFS设备控制器2210还可以包括高级加密标准(AES)电路，并且AES电路可以通过使用对称密钥算法来加密或解密被输入到UFS设备控制器2210的数据。

UFS主机2100可以依次将要发送到UFS设备2200的命令存储在能够用作命令队列的UFS主机寄存器2111中，并且可以依次将命令发送到UFS设备2200。这里，即使当先前发送的命令仍在由UFS设备2200处理时，换句话说，即使在UFS主机2100接收到指示对先前发送的命令的处理已经由UFS设备2200完成的通知之前，UFS主机2100也可以向UFS设备2200发送命令队列中的下一个待机命令，因此，UFS设备2200也可以在处理先前发送的命令的同时从UFS主机2100接收下一个命令。能够存储在命令队列中的命令的最大数量(换句话说，队列深度)可以是例如32。此外，命令队列可以通过循环队列类型来实现，在循环队列类型中，存储在队列中的命令序列的开始和结束分别由头部指针和尾部指针来指示。

多个存储单元2221中的每一个可以包括存储器单元阵列和用于控制存储器单元阵列的操作的控制电路。存储器单元阵列可以包括2D存储器单元阵列或3D存储器单元阵列。存储器单元阵列可以包括多个存储器单元，并且每个存储器单元可以是存储1比特信息的单级单元(SLC)，或者可以是存储2比特或更多比特信息的单元，诸如多级单元(MLC)、三级单元(TLC)或四级单元(QLC)。3D存储器单元阵列可以包括垂直取向以使得至少一个存储器单元位于另一个存储器单元上的垂直NAND串。

VCC、VCCQ1、VCCQ2等可以作为供电电压被输入到UFS设备2200。作为UFS设备2200的主供电电压的VCC可以具有大约2.4V到大约3.6V的值。作为用于供应低电压范围内的电压的供电电压的VCCQ1主要用于UFS设备控制器2210，并且可以具有大约1.14V到大约1.26V的值。作为用于供应电压范围高于VCCQ1且低于VCC的电压的供电电压的VCCQ2主要用于输入-输出接口(诸如MIPI M-PHY 2251)，并且可以具有大约1.7V到大约1.95V的值。可以通过调节器2260来为UFS设备2200的各个组件提供上述供电电压。调节器2260可以由分别连接到上述不同供电电压的单元调节器的集合来实现。

在本发明构思的实施例中，例如，存储器控制器在通过共享的DQ线接收所选非易失性存储器的输出数据时，同时并在通道的两个方向上通过该共享的DQ线向另一个非易失性存储器发送读取命令，可以提高存储设备的数据输入/输出效率，从而提高数据传输性能。

尽管已经参考本发明的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离如所附权利要求中阐述的本发明构思的精神和范围的情况下，可以在形式和细节上对本发明构思进行各种改变。